JP4309427B2 - 送信信号の完全性をテストする技法 - Google Patents

Description

本明細書で開示する主題は、包括的には、送信信号の完全性をテストする技法に関する。

ジッタは、通信システムにおいて信号がその基準タイミング位置から変動することによってもたらされる歪みを説明するために使用される一般用語である。理想的なシステムでは、ビットが、ビット繰返し時間の整数倍である時間増分において到着する。しかしながら、動作システムでは、パルスは通常、これらの整数倍からずれる時刻に到着する。このずれにより、特にデータが高速で伝送される場合、データの回復に誤りがもたらされる可能性がある。ずれ又は変動は、このデータの振幅、時間、周波数又は位相におけるものであり得る。ジッタは、シンボル間干渉、送信側クロックと受信側クロックとの周波数差、雑音、並びに受信側クロック発生回路及び送信側クロック発生回路の非理想的挙動を含む、多くの現象によってもたらされる可能性がある。

ジッタは、いくつかの理由でデジタル通信システムにおいて特に重要な問題である。第１に、ジッタにより、受信信号が非最適なサンプリング点でサンプリングされることになる。このことにより、受信側において信号対雑音比が低減し、したがって情報レートが制限される。第２に、実際のシステムでは、各受信機は、入来するデータ信号からその受信サンプリングクロックを抽出しなければならない。ジッタにより、このタスクが著しく困難になる。第３に、リンクに複数の中継器が存在する長距離伝送システムでは、ジッタが蓄積する。

発明であるとみなされる主題は、特に、本明細書の結びの部分において示されかつ明確に請求されている。しかしながら、本発明は、構成及び動作方法の両方に関し、以下の詳細な説明を添付図面とともに読んで参照することにより最もよく理解することができる。

異なる図面の同じ参照番号は同じか又は同様の要素を示すことに留意する。

図１Ａは、本発明の実施形態を使用することができる送信機システム１０の一実施態様を示す。システム１０は、インタフェース１１と、プロセッサ１２と、クロック・データ再生デバイス（ＣＤＲ）１４と、電気・光信号変換器（Ｅ／Ｏ）１６とを含んでもよい。

インタフェース１１は、プロセッサ１２と、メモリデバイス（図示せず）、パケットプロセッサ（図示せず）、マイクロプロセッサ（図示せず）及び／又はスイッチファブリック（図示せず）等の他のデバイスとの相互通信を提供してもよい。インタフェース１１は、以下の規格のうちの１つ又は複数に準拠してもよい。すなわち、１０ギガビットアタッチメントユニットインタフェース（ＸＡＵＩ）（ＩＥＥＥ８０２．３、ＩＥＥＥ８０２．３ａｅ及び関連規格に述べられている）、シリアル周辺インタフェース（ＳＰＩ）、Ｉ^２Ｃ、ユニバーサルシリアルバス（ＵＳＢ）、ＩＥＥＥ１３９４、ギガビット媒体独立インタフェース（ＧＭＩＩ）（ＩＥＥＥ８０２．３、ＩＥＥＥ８０２．３ａｅ及び関連規格に述べられている）、周辺コンポーネント相互接続（ＰＣＩ）、１０ビットインタフェース（ＴＢＩ）及び／又はベンダ特定マルチソースアグリーメント（ＭＳＡ）プロトコルである。

プロセッサ１２は、たとえばイーサネット（たとえばＩＥＥＥ８０２．３及び関連規格において述べられているような）に準拠する媒体アクセス制御（ＭＡＣ）符号化、たとえばＩＴＵ−Ｔ Ｇ．７０９に準拠するフレーミング及びラッピング、及び／又はＩＴＵ−Ｔ Ｇ．９７５に準拠する順方向誤り訂正（ＦＥＣ）符号化を実行してもよい。ＣＤＲ１４は、プロセッサ１２によって提供される信号からジッタを除去してもよい。たとえば、ＣＤＲ１４は、本発明のいくつかの実施形態を利用してもよい。Ｅ／Ｏ１６は、電気信号を、光ネットワークに送信するために安定した光信号に変換することができる。実施態様によっては、Ｅ／Ｏ１６を使用せず、電気信号をネットワークに送信する（たとえば、銅線によるギガビットイーサネット）。

１つの実施態様では、送信機システム１０のコンポーネントを、同じ集積回路の中で実施してもよい。別の実施態様では、送信機システム１０のコンポーネントを、たとえばプリント回路基板のバス又はリード線を使用して相互通信するいくつかの集積回路間で実施してもよい。

図１Ｂは、本発明の実施形態を使用することができる受信機システム２０の一実施態様を示す。システム２０は、光・電気信号変換器（Ｏ／Ｅ）２２と、受信機（ＲＸ）ＣＤＲ２４と、プロセッサ２６と、インタフェース２８とを含んでもよい。Ｏ／Ｅ２２は、光ネットワークからの光信号を安定した電気信号に変換することができる。実施態様によっては、Ｏ／Ｅ２２を使用せず、ネットワークから電気信号を受信する（たとえば、銅線によるギガビットイーサネット）。ＲＸ ＣＤＲ２４は、受信信号からジッタを除去し、電気フォーマット信号を提供してもよい。ＲＸ ＣＤＲ２４は、本発明のいくつかの実施形態を使用してもよい。プロセッサ２６は、たとえばイーサネットに準拠する媒体アクセス制御（ＭＡＣ）処理、たとえばＩＴＵ−Ｔ Ｇ．７０９に準拠するデフレーミング及びデラッピング、及び／又はたとえばＩＴＵ−Ｔ Ｇ．９７５に準拠する順方向誤り訂正（ＦＥＣ）処理を実行してもよい。インタフェース２８は、プロセッサ２６と、メモリデバイス（図示せず）、パケットプロセッサ（図示せず）、マイクロプロセッサ（図示せず）及び／又はスイッチファブリック（図示せず）等の他のデバイスとの間の相互通信を提供してもよい。インタフェース２８は、インタフェース１１と同様の通信技法を利用してもよい。

１つの実施態様では、受信機システム２０のコンポーネントを、同じ集積回路の中で実施してもよい。別の実施態様では、受信機システム２０のコンポーネントを、たとえばプリント回路基板のバス又はリード線を使用して相互通信するいくつかの集積回路間で実施してもよい。

図１Ｃは、本発明のいくつかの実施形態を使用することができるシステムを示す。図１Ｃの構成を、「ラインループバックモード」で使用してもよい。送受信機７０と第２の送受信機７２とは、ネットワークを使用して信号を交換することができる。

たとえば、送受信機７０は、送信機システム７５−Ａ（送信機システム７５−Ａは送信機システム１０を利用してもよい）を利用して、テスト信号を第２の送受信機７２に送信してもよい。第２の送受信機７２は、受信機７７−Ｂ（受信機７７−Ｂは受信機システム２０を利用してもよい）を使用して信号を受信し、その後、送信機７５−Ｂ（送信機システム７５−Ｂは送信機システム７５−Ａと同様であってもよい）を使用して受信信号を送受信機７０に再び転送してもよい。送受信機７０の受信機７７−Ａ（受信機７７−Ａは受信機７７−Ｂと同様であってもよい）は、送信機７５−Ｂから転送信号を受信してもよい。たとえば、受信機７７−Ａによって使用されるプロセッサは、コンポーネントテスト及び／又はネットワーク経路テストに合格するか否かを判断することができるようにラインループバックモード中に使用されるテスト信号を受け取ってもよく、又は、そのテスト信号でプログラムされてもよい。

図１Ｄは、本発明の一実施形態によるシステムを示す。図１Ｄの構成を、システムループバックモード中に使用することができる（すなわち、テスト信号は、ネットワーク（インターネット等）によって送信されるのではなく、ローカル通信経路を通して直接送受信機の受信機部又は局所受信機に送信される）。たとえば、図１Ｄの構成は、同じ送受信機デバイスで実施される送信機システム１０と受信機２０との両方からのコンポーネントを含んでもよい。ネットワークに信号を送信する代りに、本実施形態は、送信機システム１０から直接受信機２０に送信信号をループバックしてもよい。この例では、プロセッサ２６は、コンポーネントテスト及び／又はネットワーク経路テストに合格するか否かを判断することができるようにループバック中に使用される信号を受け取ってもよく、又はその信号でプログラムされてもよい。

従来技術による送受信機には、ループバック機能を提供するものもある。１つの従来技術による「ラインループバック」の実施態様では、再送信された信号のジッタが除去されない。このような実施態様には、返送されたジッタが過度なジッタを有し、性能が不十分になり誤った結論になる可能性がもたらされるという不都合がある。別の従来技術による「ラインループバック」の実施態様では、複数データラインのバスを使用して信号をループバックする。このような実施態様では、過度な基板スペースが必要であり、非常に小さいモジュールで実施することが困難である。

図２は、本発明の一実施形態によるクロック・データ再生を実行することができる送信機システム１００の一実施態様を示す。システム１００は、入力信号（信号ＤＡＴＡ又は信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴ等）のジッタを除去し、そのジッタが除去された信号を送信するために提供することができる。システム１００の１つの実施態様は、マルチプレクサ１５０と、マルチプレクサ１５５と、シリアライザ１６０と、ループバック受信部１０１と、クロック逓倍ユニット（「ＣＭＵ」）１７０と、リタイマ１８０とを含んでもよい。

システム１００は、少なくとも２つのモード、すなわち「ループバック」モード及び「送信」モードで動作することができる。ループバックモードを、コンポーネントテスト及び／又はネットワーク経路テストに関連して使用してもよい。ループバックモードは、「ライン」サブモード及び「システム」サブモードを含んでもよい。ラインループバックモード構成については、図１Ｃを参照して説明する。システムループバックモード構成については、図１Ｄを参照して説明する。

１つの実施態様では、システム１００のコンポーネントを、同じ集積回路の中で実施してもよい。別の実施態様では、システム１００のコンポーネントを、たとえばプリント回路基板のバス又はリード線を使用して相互通信するいくつかの集積回路間で実施してもよい。

ループバック受信部１０１は、位相検出器１０２と、デマルチプレクサ１０３と、分周器１０４と、チャージポンプ１０５と、ループフィルタ１０６と、位相補間器１０７とを含んでもよい。位相検出器１０２は、クロックＬＣＬＫにタイミングが合わせられた入力データ信号（信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴ）のサンプルを出力してもよい。信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴは、システム１００によって送信するために予め提供されたテスト信号のバージョンであってもよい。位相検出器１０２は、信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴの遷移が信号ＬＣＬＫの遷移より進んでいるか又は遅れているかを表す位相差信号（ＤＥＬＴＡとして示す）を出力してもよい。位相検出器１０２を、アレキサンダー（Alexander）（バンバン（bang-bang））タイプの位相検出器として実施してもよい。

チャージポンプ１０５は、大きさが信号ＤＥＬＴＡの大きさに比例する信号ＰＨを出力してもよい。ループフィルタ１０６は、信号ＰＨの周波数がループフィルタ１０６の通過帯域内にある部分を伝達してもよい。ループフィルタ１０６の通過帯域を、信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴから中間周波数ジッタ及び高周波数ジッタを伝達するように設定してもよい。１つの実施態様では、信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴの周波数がおよそ１０ＧＨｚである場合、ループフィルタ１０６の通過帯域は、周波数上限がおよそ８ＭＨｚであってもよい。

位相補間器１０７は、信号ＴＸＣＬＫ（ＣＭＵ１７０から）と同様の周波数であるが信号ＤＥＬＴＡに基づいて位相シフトされている可能性のあるクロック信号ＬＣＬＫを提供してもよい。位相補間器１０７は、位相検出器１０２及び周波数分周器１０４に信号ＬＣＬＫを提供してもよい。

周波数分周器１０４は、信号ＬＣＬＫを受け取ってもよい。周波数分周器１０４は、ＬＣＬＫを整数Ｎで周波数分周したバージョンであってもよい信号ＬＣＬＫ／Ｎを、マルチプレクサ１５０及びデマルチプレクサ１０３に提供してもよい。１つの実施態様では、変数Ｎは１６であってもよいが、他の値を使用してもよい。

デマルチプレクサ１０３は、信号ＬＯＯＰ ＢＡＣＫ ＩＮＰＵＴのサンプルのシリアル入力ストリームを受け取り、それらのサンプルをクロック信号ＬＣＬＫ／Ｎのタイミングに従ってパラレルフォーマットに変換してもよい。デマルチプレクサ１０３は、マルチプレクサ１５５への入力としてパラレルサンプルストリームを提供してもよい。

マルチプレクサ１５０は、クロック信号ＤＣＬＫ（プロセッサ１２等のデバイスから）及びクロック信号ＬＣＬＫ／Ｎ（ループバック受信部１０１から）を受け取ってもよい。マルチプレクサ１５０は、ループバックモードでは、ＰＦＤ１１０にクロック信号ＬＣＬＫ／Ｎを伝達してもよく、送信モードでは、ＰＦＤ１１０にクロック信号ＤＣＬＫを伝達してもよい。マルチプレクサ１５０によって伝達されるクロック信号をＲＣＬＫと呼ぶ。

ＰＦＤ１１０は、信号ＴＸＣＬＫ／Ｋ及びＲＣＬＫを受け取ってもよい。ＰＦＤ１１０は、信号ＴＸＣＬＫ／Ｋと信号ＲＣＬＫとの間の位相関係（たとえば、進み又は遅れ）を示してもよい（このような位相関係信号を信号ＰＨ１として示す）。チャージポンプ１１２は、大きさが信号ＰＨ１の大きさに比例する信号（ＣＮＴＲＬ１として示す）を出力してもよい。ループフィルタ１１４は、信号ＣＮＴＲＬ１の周波数がループフィルタ１１４の通過帯域内にある部分を伝達してもよい。ループフィルタ１１４の帯域幅を、ＲＣＬＫからＣＬＫ１へ高周波数ジッタが伝達されないように設定してもよい。たとえば、１つの実施形態では、クロック信号ＬＣＬＫの周波数がおよそ１０ＧＨｚである場合、ループフィルタ１１４の通過帯域は、周波数上限がおよそ１２０ｋＨｚであってもよい。

クロック源１１６は、信号ＣＮＴＲＬ１の伝達された部分を受け取ってもよい。クロック源１１６は、クロック信号ＬＣＫ１を出力してもよい。信号ＣＬＫ１は、信号ＴＸＣＬＫ／Ｋとおよそ同じ周波数であってもよい。クロック源１１６は、ＣＮＴＲＬ１の伝達された部分に基づいてクロック信号ＣＬＫ１の位相を調整してもよい。たとえば、クロック源１１６は、信号ＣＮＴＲＬ１に基づいて、クロック信号ＣＬＫ１の位相をおよそ信号ＲＣＬＫの位相に一致するように変更してもよい。たとえば、クロック源１１６を、電圧制御水晶発振器（ＶＣＸＯ）として実施してもよい。本明細書では一例としてチャージポンプ及びループフィルタの組合せを提供するが、ＣＮＴＲＬ１の周波数が通過帯域周波数範囲内にある場合に信号ＣＮＴＲＬ１によって表される位相関係を選択的にクロック源１１６に伝達するために他のデバイスを使用してもよい。

ＣＭＵ１７０は、クロック信号ＴＸＣＬＫ及びＴＸＣＬＫ／Ｋを提供してもよい。ＣＭＵ１７０は、位相・周波数検出器（「ＰＦＤ」）１１８と、周波数分周器１１９と、クロック源１２０と、チャージポンプ１２２と、ループフィルタ１２４とを含んでもよい。周波数分周器１１９は、クロック信号ＴＸＣＬＫを受け取ってもよい。周波数分周器１１９は、信号ＴＸＣＬＫを整数Ｋで周波数分周したバージョンであってもよい信号ＴＸＣＬＫ／Ｋを提供してもよい。１つの実施態様では、変数Ｋは１６であってもよいが、他の値を使用してもよい。

ＰＦＤ１１８は、信号ＣＬＫ１及びＴＸＣＬＫ／Ｋを受け取ってもよい。ＰＦＤ１１８は、信号ＣＬＫ１と信号ＴＸＣＬＫ／Ｋとの間の位相関係（たとえば進み又は遅れ）を示し、その位相関係をチャージポンプ１２２に提供してもよい（このような位相関係を信号ＰＨ２として示す）。信号ＰＨ２に基づいて、チャージポンプ１２２は、クロック信号ＴＸＣＬＫ／Ｋの位相を、信号ＣＬＫ１の位相と一致するように変更する信号を出力してもよい（このような位相変更信号をＣＮＴＲＬ２と記す）。ループフィルタ１２４は、チャージポンプ１２２からの信号ＣＮＴＲＬ２がループフィルタ１２４の通過帯域内にある場合にこの位相変更信号を伝達してもよい。ループフィルタ１２４の帯域幅は、信号ＣＬＫ１から信号ＴＸＣＬＫ及び信号ＴＸＣＬＫ／Ｋに伝達されるジッタが非常に低いことを保証するように広くてもよい。

クロック源１２０は、クロック信号ＴＸＣＬＫを提供してもよい。クロック源１２０は、ループフィルタ１２４によって選択的に伝達される位相変更信号ＣＮＴＲＬ２に基づいて信号ＴＸＣＬＫの位相を変更してもよい。たとえば、クロック源１２０を、電圧制御発振器（ＶＣＯ）として実施してもよい。

マルチプレクサ１５５は、ループバック受信部１０１から信号ＬＢ ＩＮＰＵＴを受け取り、プロセッサ１２（図示せず）等のソースから信号ＤＡＴＡを受け取ってもよい。マルチプレクサ１５５は、ループバックモードでは、シリアライザ１６０に信号ＬＢ ＩＮＰＵＴを伝達してもよく、送信モードでは、シリアライザ１６０に信号ＤＡＴＡを伝達してもよい。シリアライザ１６０は、マルチプレクサ１５５からの信号のフォーマットを、クロック信号ＴＸＣＬＫ／Ｋに従ってタイミングがとられるシリアルフォーマットに変換してもよい。送信モードでは、クロック信号ＲＣＬＫを使用して信号ＤＡＴＡにおいてジッタを除去することにより、信号ＤＡＴＡを再生成してもよい。

リタイマデバイス１８０は、クロック信号ＴＸＣＬＫによって確定される周波数でシリアライザ１６０に対しサンプルを要求し且つ出力してもよい。リタイマデバイス１８０は、ネットワークに送信するために１つの出力ストリームを提供し（このような出力ストリームをＤＡＴＡ ＯＵＴとして示し、それをラインループバックモードで使用することができる）、システムループバックモードでコピーをローカル受信機に提供してもよい（このようなコピーをＳＹＳＴＥＭ ＬＯＯＰ ＢＡＣＫ ＯＵＴＰＵＴとして示す）。

図３は、本発明の一実施形態によるループバック受信機システム２００の１つの考え得る実施態様を示す。受信機システム２００は、マルチプレクサ２０２と、位相検出器２０４と、受信機クロック信号源２０６とを含んでもよい。受信機システム２００を、光信号送受信機等の通信受信機デバイスで使用してもよい。受信機システム２００は、少なくとも「ループバック」モード及び「受信」モードで動作することができる。

１つの実施態様では、システム２００のコンポーネントを、同じ集積回路の中で実施してもよい。別の実施態様では、システム２００のコンポーネントを、たとえばプリント回路基板のバス又はリード線を使用して相互通信するいくつかの集積回路間で実施してもよい。

マルチプレクサ２０２は、信号ＬＯＯＰ ＢＡＣＫとともに信号ＲＸ ＤＡＴＡを受け取ってもよい。信号ＬＯＯＰ ＢＡＣＫは、ラインループバックモード又はシステムループバックモード中に提供される信号であってもよい。「ループバック」モードでは、マルチプレクサ２０２は信号ＬＯＯＰ ＢＡＣＫを伝達し、「受信」モードでは、マルチプレクサ２０４は信号ＲＸ ＤＡＴＡを伝達する。以下、マルチプレクサ２０２によって伝達される信号をＴＲ ＳＩＧＮＡＬと呼ぶ。

位相検出器２０４は、クロック信号源２０６からのクロック信号ＲＸ ＣＬＯＣＫに従ってタイミングがとられる信号ＴＲ ＳＩＧＮＡＬのサンプルを提供してもよい。サンプルは、プロセッサ等、システム２００の下流のデバイスが、コンポーネントテスト及び／又はネットワーク経路テストを実行するために利用することができてもよい。これらのサンプルを、ラインループバックモードで使用するために信号ＬＯＯＰ ＢＡＣＫ ＯＵＴＰＵＴとして使用できるようにしてもよい。

位相検出器２０４は、信号ＴＲ ＳＩＧＮＡＬの遷移がクロック信号ＲＸ ＣＬＯＣＫの遷移より進んでいるか又は遅れていることを表す位相差信号（ＤＩＦＦとして示す）を出力してもよい。位相検出器２０４を、アレキサンダー（バンバン）タイプの位相検出器として実施してもよい。クロック信号源２０６は、クロック信号ＲＸ ＣＬＯＣＫを提供してもよい。クロック信号源２０６は、信号ＤＩＦＦに基づいてクロック信号ＲＸ ＣＬＯＣＫの位相を調整してもよい。クロック信号源２０６を、受信信号における略すべてのジッタを伝達する位相同期ループ方法で構成してもよい。

図面及び上述した説明は、本発明の例を提供した。しかしながら、本発明の範囲は、決してこれらの特定の例によって限定されるものではない。本明細書において明示的に示されているか否かに関わらず、構造、寸法及び材料の使用の相違等、多くの変形が可能である。本発明の範囲は、少なくとも添付の特許請求の範囲によって与えられる程度に広い。

本発明の実施形態を利用することができるシステムを示す図である。 本発明の実施形態を利用することができるシステムを示す図である。 本発明の実施形態を利用することができるシステムを示す図である。 本発明の実施形態を利用することができるシステムを示す図である。 本発明の一実施形態による、クロック・データ再生に使用することができるシステムの一実施態様を示す図である。 本発明の一実施形態によるループバック受信機システムの１つのあり得る実施態様を示す図である。

Claims (21)

1. 入力信号を受け取って、前記入力信号に基づくテスト信号をネットワークに送信する第１の送信機と、
   前記第１の送信機によって送信された前記テスト信号を前記ネットワークから受信する第２の受信機と、
   シリアル通信ラインを使用して前記第２の受信機から前記テスト信号を受け取り、前記テスト信号におけるジッタを除去し、ジッタが除去された前記テスト信号を前記ネットワークに送信する第２の送信機と、
   前記第２の送信機に送信された前記テスト信号を前記ネットワークから受信する第１の受信機と
   を具備し、
   前記第１の送信機は、
   第２のクロック信号と第１のクロック信号が分周された第３のクロック信号との位相を一致させるべく、前記第２のクロック信号と前記第３のクロック信号との比較に基づいて、前記第１のクロック信号を提供する第１のクロック源と、
   前記第３のクロック信号と第４のクロック信号が分周された第５のクロック信号又は入力データクロック信号との位相を一致させるべく、前記第３のクロック信号と前記第５のクロック信号又は入力データクロック信号との比較に基づいて、前記第２のクロック信号を提供する第２のクロック源と、
   前記第１のクロック信号と同一の周波数の前記第４のクロック信号を提供する位相補間器と、
   前記テスト信号のサンプルを選択的に提供し、前記テスト信号と前記第４のクロック信号との位相不一致に基づいて、前記第４のクロック信号の位相を調整する位相検出器と、
   前記第５のクロック信号に基づいて、シリアルフォーマットの前記サンプルをパラレルフォーマットに変換するデマルチプレクサと、
   前記第３のクロック信号に基づいて、前記パラレルフォーマットの前記サンプルをシリアルフォーマットに変換するシリアライザと、
   前記第１のクロック信号の周波数で、前記シリアライザからの前記サンプルを出力するリタイマと
   を有するシステム。
2. 前記第１の送信機に前記テスト信号を提供し、前記第１の受信機から前記テスト信号を受け取るデータプロセッサ
   をさらに具備し、
   前記第１の受信機は、実質的にジッタ補正なしに前記テスト信号を前記データプロセッサに転送し、
   前記データプロセッサは、前記第１の送信機に提供した前記テスト信号及び前記第１の受信機から転送された前記テスト信号に基づいて経路完全性特性を確定する、請求項１に記載のシステム。
3. 前記第１の送信機は、
   ループバックモードに応じて前記パラレルフォーマットのサンプルを選択的に伝達し、送信モードに応じて第２のパラレル入力信号を選択的に伝達するマルチプレクサ
   をさらに有する、請求項１または２に記載のシステム。
4. 前記第１の受信機は、
   前記ネットワークから受信した前記テスト信号を選択的に提供し、前記テスト信号と第６のクロック信号との位相不一致に基づいて、前記第６のクロック信号の位相を調整する位相検出器と、
   前記第６のクロック信号を提供し、受信した前記テスト信号から提供する前記テスト信号に実質的にすべてのジッタを伝達するループ帯域幅を有するクロック源と
   を有する、請求項１乃至３のいずれかに記載のシステム。
5. 前記データプロセッサと信号を交換するインタフェースをさらに具備する、請求項２に記載のシステム。
6. 前記インタフェースは、ＸＡＵＩと互換性がある、請求項５に記載のシステム。
7. 前記インタフェースは、ＩＥＥＥ１３９４と互換性がある、請求項５に記載のシステム。
8. 前記インタフェースは、ＰＣＩと互換性がある、請求項５に記載のシステム。
9. 前記インタフェースに結合されたスイッチファブリックをさらに具備する、請求項５に記載のシステム。
10. 前記インタフェースに結合されたパケットプロセッサをさらに具備する、請求項５に記載のシステム。
11. 前記インタフェースに結合されたメモリデバイスをさらに具備する、請求項５に記載のシステム。
12. 前記データプロセッサは、ＩＥＥＥ８０２．３に準拠する媒体アクセス制御を実行する、請求項２に記載のシステム。
13. 前記データプロセッサは、ＩＴＵ−Ｔ Ｇ．７０９に準拠する光伝送ネットワークデフレーミングを実行する、請求項２に記載のシステム。
14. 前記データプロセッサは、ＩＴＵ−Ｔ Ｇ．９７５に準拠する順方向誤り訂正処理を実行する、請求項２に記載のシステム。
15. データプロセッサ
    をさらに具備し、
    前記第１の受信機は、シリアル通信ラインを使用して前記第１の送信機から前記テスト信号を受け取り、実質的にジッタ補正なしに前記テスト信号を前記データプロセッサに転送し、
    前記データプロセッサは、前記テスト信号に基づいて経路完全性特性を確定する、請求項１に記載のシステム。
16. 前記ネットワークは、光ネットワークを含む、請求項１に記載のシステム。
17. 前記ネットワークは、銅線によるギガビットイーサネットネットワークを含む、請求項１に記載のシステム。
18. 第１の送信機が、入力信号を受け取って、前記入力信号に基づくテスト信号をネットワークに送信する段階と、
    第２の受信機が、前記第１の送信機によって送信された前記テスト信号を前記ネットワークから受信する段階と、
    第２の送信機が、シリアル通信ラインを使用して前記第２の受信機から前記テスト信号を受け取り、前記テスト信号におけるジッタを除去し、ジッタが除去された前記テスト信号を前記ネットワークに送信する段階と、
    第１の受信機が、前記第２の送信機によって送信された前記テスト信号を前記ネットワークから受信する段階と
    を備え、
    前記第１の送信機が送信する段階は、
    第２のクロック信号と第１のクロック信号が分周された第３のクロック信号との位相を一致させるべく、前記第２のクロック信号と前記第３のクロック信号との比較に基づいて、前記第１のクロック信号を提供する段階と、
    前記第３のクロック信号と第４のクロック信号が分周された第５のクロック信号又は入力データクロック信号との位相を一致させるべく、前記第３のクロック信号と前記第５のクロック信号又は入力データクロック信号との比較に基づいて、前記第２のクロック信号を提供する段階と、
    前記第１のクロック信号と同一の周波数の前記第４のクロック信号を提供する段階と、
    前記テスト信号のサンプルを選択的に提供し、前記テスト信号と前記第４のクロック信号との位相不一致に基づいて、前記第４のクロック信号の位相を調整する段階と、
    前記第５のクロック信号に基づいて、シリアルフォーマットの前記サンプルをパラレルフォーマットに変換する段階と、
    前記第３のクロック信号に基づいて、前記パラレルフォーマットの前記サンプルをシリアルフォーマットに変換する段階と、
    前記第１のクロック信号の周波数で、前記シリアルフォーマットの前記サンプルを出力する段階と
    を有する方法。
19. 前記第１の送信機によって送信された前記テスト信号及び前記第１の受信機によって受信された前記テスト信号に基づいて経路完全性特性を確定する段階
    をさらに備える、請求項１８に記載の方法。
20. 前記第１の送信機が送信する段階は、
    前記入力信号におけるジッタを実質的に除去する段階と、
    ジッタが除去された前記入力信号を前記テスト信号として提供する段階と
    をさらに有する、請求項１８または１９に記載の方法。
21. シリアル通信ラインを使用して前記テスト信号を受け取る段階と、
    実質的にジッタ補正なしに前記テスト信号を転送する段階と、
    実質的にジッタ補正なしに転送された前記テスト信号に基づいて経路完全性特性を確定する段階と
    をさらに備える、請求項１８に記載の方法。

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