JP2007505520A - 送信信号の完全性をテストする技法 - Google Patents
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Abstract
Description
Claims (25)
- テスト信号をネットワークに送信する第1の送信機と、
前記ネットワークから第1の信号を受信する第1の受信機と、
前記ネットワークから前記テスト信号を受信する第2の受信機と、
1ビット通信ラインを使用して前記第2の受信機から前記テスト信号を受け取る第2の送信機であって、前記テスト信号におけるジッタを除去し、該ジッタが除去されたテスト信号を前記第1の信号として提供する、第2の送信機と、
を具備するシステム。 - 前記第1の送信機に前記テスト信号を提供し、前記第1の受信機から前記第1の信号を受け取るデータプロセッサをさらに具備し、前記第1の受信機は、実質的にジッタ補正なしに前記第1の信号を第2の信号として前記データプロセッサに転送し、該データプロセッサは、前記テスト信号及び前記第2の信号に基づいて経路完全性特性を確定する、請求項1に記載のシステム。
- 前記第1の送信機は、
第2のクロック信号と第3のクロック信号との比較に基づいて第1のクロック信号を提供する第1のクロック源と、
前記第3のクロック信号と第4のクロック信号又は入力データクロック信号との比較に基づいて前記第2のクロック信号を提供する第2のクロック源と、
前記第4のクロック信号を提供する第3のクロック源と、
入力信号のサンプルを該入力信号に応じて選択的に提供し、該入力信号と前記第4のクロック信号との位相不一致に基づき該第4のクロック信号の位相を調整する位相検出器と、
前記第4のクロック信号に基づいて前記サンプルをパラレルフォーマットに変換するデシリアライザと、
を具備する、請求項1に記載のシステム。 - 前記第1の送信機は、
ループバックモードに応じて前記パラレルフォーマットサンプルを選択的に伝達し、送信モードに応じて第2のパラレル入力信号を選択的に伝達するセレクタと、
前記第3のクロック信号に基づいて前記セレクタからの前記パラレルフォーマット信号をシリアルフォーマットに変換するデシリアライザと、
前記第1のクロック信号に基づいて前記デシリアライザからの前記シリアルフォーマットサンプルを前記テスト信号として提供するリタイマと、
をさらに具備する、請求項3に記載のシステム。 - 前記第1の受信機は、
前記第1の信号のサンプルを該第1の信号に応じて第2の信号として選択的に提供し、第5のクロック信号の位相を、前記第1の信号と該第5のクロック信号との位相不一致に基づいて調整する位相検出器と、
前記第5のクロック信号を提供するクロック源であって、該クロック源のループ帯域幅は、前記第1の信号から前記第2の信号に実質的にすべてのジッタを伝達する、クロック源と、
を具備する、請求項4に記載のシステム。 - 前記データプロセッサと信号を交換するインタフェースをさらに具備する、請求項2に記載のシステム。
- 前記インタフェースはXAUIと互換性がある、請求項6に記載のシステム。
- 前記インタフェースはIEEE1394と互換性がある、請求項6に記載のシステム。
- 前記インタフェースはPCIと互換性がある、請求項6に記載のシステム。
- 前記インタフェースに結合されたスイッチファブリックをさらに具備する、請求項6に記載のシステム。
- 前記インタフェースに結合されたパケットプロセッサをさらに具備する、請求項6に記載のシステム。
- 前記インタフェースに結合されたメモリデバイスをさらに具備する、請求項6に記載のシステム。
- 前記データプロセッサは、IEEE802.3に準拠する媒体アクセス制御を実行する、請求項2に記載のシステム。
- 前記データプロセッサは、ITU−T G.709に準拠する光伝送ネットワークデフレーミングを実行する、請求項2に記載のシステム。
- 前記データプロセッサは、ITU−T G.975に準拠する順方向誤り訂正処理を実行する、請求項2に記載のシステム。
- データプロセッサをさらに具備し、前記第1の受信機は、1ビット通信ラインを使用して前記第1の送信機から前記テスト信号を受け取り、前記第1の受信機は、実質的にジッタ補正なしに前記テスト信号を前記データプロセッサに転送し、該データプロセッサは、前記テスト信号に基づいて経路完全性特性を確定する、請求項1に記載のシステム。
- 前記第2の送信機は、
第2のクロック信号と第3のクロック信号との比較に基づいて第1のクロック信号を提供する第1のクロック源と、
前記第3のクロック信号と第4のクロック信号又は入力データクロック信号との比較に基づいて前記第2のクロック信号を提供する第2のクロック源と、
前記第4のクロック信号を提供する第3のクロック源と、
入力信号のサンプルを該入力信号に応じて選択的に提供し、該入力信号と前記第4のクロック信号との位相不一致に基づき該第4のクロック信号の位相を調整する位相検出器と、
前記第4のクロック信号に基づいて前記サンプルをパラレルフォーマットに変換するデシリアライザと、
を具備する、請求項1に記載のシステム。 - 前記第2の送信機は、
ループバックモードに応じて前記パラレルフォーマットサンプルを選択的に伝達し、送信モードに応じて第2のパラレル入力信号を選択的に伝達するセレクタと、
前記第3のクロック信号に基づいて前記セレクタからの前記パラレルフォーマット信号をシリアルフォーマットに変換するデシリアライザと、
前記第1のクロック信号に基づいて前記デシリアライザからの前記シリアルフォーマットサンプルを前記テスト信号として提供するリタイマと、
をさらに具備する、請求項17に記載のシステム。 - 前記第2の受信機は、
前記第1の信号のサンプルを該第1の信号に応じて第2の信号として選択的に提供し、第5のクロック信号の位相を、前記第1の信号と該第5のクロック信号との位相不一致に基づいて調整する位相検出器と、
前記第5のクロック信号を提供するクロック源であって、該クロック源のループ帯域幅は、前記第1の信号から前記第2の信号に実質的にすべてのジッタを伝達する、クロック源と、
を具備する、請求項18に記載のシステム。 - 前記ネットワークは光ネットワークを含む、請求項1に記載の装置。
- 前記ネットワークは、銅線によるギガビットイーサネットネットワークを含む、請求項1に記載の装置。
- テスト信号をネットワークに送信すること、
前記ネットワークから前記テスト信号を受信すること、
1ビット通信ラインを使用して実質的にジッタ補正なしに前記テスト信号を第1の信号として転送すること、
前記第1の信号におけるジッタを実質的に除去すること、及び
前記ジッタが除去された第1の信号を第2の信号としてネットワークに提供すること
を含む方法。 - 前記テスト信号及び前記第2の信号に基づいて経路完全性特性を確定することをさらに含む、請求項22に記載の方法。
- 前記テスト信号を前記ネットワークに送信することは、
入力信号におけるジッタを実質的に除去すること、及び
該ジッタが除去された入力信号を前記テスト信号として提供すること
を含む、請求項22に記載の方法。 - 1ビット通信ラインを使用して前記テスト信号を受け取ること、
実質的にジッタ補正なしに前記テスト信号を転送すること、及び
実質的にジッタ補正なしに転送された前記テスト信号に基づいて経路完全性特性を確定すること
をさらに含む、請求項22に記載の方法。
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