JP4307822B2 - 積層インダクタンス素子 - Google Patents
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Description
【発明の属する技術分野】
この発明は、複数の磁気シートを積層して形成する積層インダクタンス素子に関するものであり、更に詳しくは、コンピュータの電源部において使用され、高周波で大電流を流すことが可能な積層インダクタンス素子に関する。
【0002】
【従来の技術】
図6に、マルチフェイズ(3フェイズ)方式のDC/DCコンバータの回路例を示す。101は制御用IC、VB は電源供給源、102−1〜102−3はスイッチング回路、103はCPU等の負荷、106−1〜106−3はコンデンサである。
【0003】
スイッチング回路102−1〜102−3は同一の構成であるので、スイッチング回路102−1を説明する。スイッチング回路102−1には、制御用IC101の駆動用出力端子に接続されたスイッチング素子105−1a、105−1bと、インダクタンス素子104−1により構成されている。
【0004】
上記の構成において、負荷103には数アンペアから数十アンペアに及ぶ負荷電流が流れ、同時にインダクタンス素子104−1〜104−3にも大電流が流れる。
【0005】
ところで、従来においては、上記回路に使用される制御用IC101、スイッチング素子105−1a〜105−3a、105−1b〜105−3bの動作(スイッチング)周波数があまり高くなかったので、スイッチング回路102−1〜102−3に用いるインダクタンス素子104−1〜104−3としては、インダクタンス値が数十μH(マイクロヘンリー)程度のものが使用されるのが通例であった。
【0006】
近年、技術進歩に伴い、上記の制御用IC101やスイッチング素子105−1a〜105−3a、105−1b〜105−3bの動作周波数が飛躍的に高くなってきており、上記マルチフェイズ方式のDC/DCコンバータ回路に用いられるインダクタンス素子としてインダクタンス値が1μH以下のものが要求されるようになった。
【0007】
また、制御用IC101やスイッチング素子105−1a〜105−3a、105−1b〜105−3bとともに、CPU103の性能も向上し高速化してきており、上記CPU103をDC/DCコンバータ回路の負荷として見た場合、非常に負荷電流の大きなものとなる。
【0008】
【発明が解決しようとする課題】
上記のような現状に対応するため、大電流対応のインダクタンス素子としては、特開平10−27712号公報、特開平10−12443号公報に記載のものが知られている。これらに記載されたものでは、コイル近傍の磁性層に非磁性セラミックスを埋設しコイル近傍の透磁率をさげることで磁気飽和を抑制し、直流重畳特性の向上を図っている。
【0009】
【特許文献1】
特開平10−27712号公報
【特許文献2】
特開平10−12443号公報
【0010】
従来の積層型のインダクタンス素子は、図7に示す斜視図のI−I断面図である図8、図9から明らかなように、導体パターン50の周囲が磁性層51に覆われており、非磁性セラミックス52との間等を介して磁束54が通過する構造となっている。このため、効率良く磁気飽和を抑制できず、従って直流重畳特性を向上することが困難であった。
【0011】
本発明は、上記の従来例以上に磁気飽和が起こりにくく、直流重畳特性の向上を図ることのできる積層インダクタンス素子を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明に係る積層インダクタンス素子は、複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に一条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けた積層インダクタンス素子において、
前記導体パターンの一方の側部に隣接して、かつ、前記一方の側部である側の該積層インダクタンス素子の側面にまで至るように、前記導体パターンが設けられていないフェライトシート面を覆う非磁性セラミックス層を設けるとともに、前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の他方側にはフェライト層を設けたことを特徴とする。
【0014】
本発明に係る積層インダクタンス素子は、複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に一条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けた積層インダクタンス素子において、
前記導体パターンの一方の側部に隣接して、かつ、前記一方の側部である側の該積層インダクタンス素子の側面にまで至るように、前記導体パターンが設けられていないフェライトシート面を覆う非磁性セラミックス層を設けるとともに、
前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の他方側にはフェライトシートを複数枚積層したことを特徴とする。
【0015】
本発明に係る積層インダクタンス素子は、複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に二条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けた積層インダクタンス素子において、前記二条の導体パターンにより挟まれた領域にフェライト層を設け、前記導体パターンが設けられていない残りのフェライトシート面を覆うように、かつ該積層インダクタンス素子の両側面にまで至るように、非磁性セラミックス層を設けたことを特徴とする。
【0016】
【発明の実施の形態】
以下添付図面を参照して本発明に係るインダクタンス素子を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。本発明のインダクタンス素子は、図1(a)に示されるように、複数のフェライトシート1−1〜1−nを積層して磁性層を形成する。上記磁性層内の一層に積層されるフェライトシート1−iの中央部に導体パターン2を直線状に一条印刷した導体層を設けて、インダクタ本体3を形成する。
【0017】
導体パターン2は、Agペーストを用いて幅2.5mm で厚さが100 μm或いは幅1.5mm で厚さが150 μmとする。導体パターン2の少なくとも一方の側部に隣接して、導体パターン2が設けられていないフェライトシート1−iの表面を覆う非磁性セラミックス層5を設けてある。ここでは、導体パターン2を挟んで、導体パターン2が設けられていないフェライトシート1−iの表面の一方側には、アルミナ系のガラスセラミックスのセラミックペーストを塗布することにより非磁性セラミックス層5を設け、他方側には、Ni−Cu−Znフェライトのフェライトペーストを塗布することによりフェライト層6を設けてある。導体パターン2、非磁性セラミックス層5及びフェライト層6の厚みは、同一である。
【0018】
図1(a)のように各シートを積層し、導体パターン2であるAgが溶けないようにAgの融点より低い温度で焼成してインダクタ本体3を得る。
【0019】
インダクタ本体3は、図1(b)に示されるように直方体状をなしている。インダクタ本体3の1対の端面には、導体パターン2に接続されるように外部電極4、4が塗布等により設けられている。上記において、フェライトシート1−1〜1−nは、Ni−Cu−Znフェライトであり、それぞれ厚みが約80μmであり、30枚を積層して5.7mm (縦)×5.0mm (横)×2.0mm (高)のインダクタ本体3を得る。
【0020】
この第1の実施の形態に係るインダクタンス素子における図1(b)のA−A断面図は、図2に示されるようである。符号1により示すフェライトシート層に上下から挟まれて、中央に導体パターン2が設けられ、この導体パターン2の一方の側部に非磁性セラミックス層5が設けられ、他方の側部にフェライト層6が設けられている。
【0021】
この第1の実施の形態に係るインダクタンス素子では、図3に示すように非磁性セラミックス層5により磁束54がほぼ通過しない構成となっている。このため、効率良く磁気飽和を抑制でき、従って直流重畳特性の向上が図られる。
【0022】
この構成によれば、エアギャップを設ける場合よりも強度があるものが得られる。そして、エアギャップを設ける場合には、シートの積層後にエアギャップを形成する作業が必要となるが、本第1の実施の形態に係るインダクタンス素子では、シートの積層工程において非磁性セラミックス層5を形成することができるので、作成が極めて容易となる。
【0023】
上記の実施の形態では、導体パターン2を挟んで、導体パターン2が設けられていないフェライトシート1−iの表面の一方側には非磁性セラミックス層5を設け、他方側にはフェライト層6を設けたフェライトシート1−iを1枚積層したが、このようなシートを複数枚積層しても良い。
【0024】
本発明の第2の実施の形態に係るインダクタンス素子は、図4(a)に示されるように、複数のフェライトシート1−1〜1−nを積層して磁性層を形成する。上記磁性層内の一層に積層されるフェライトシート1−kの中央部に導体パターン2を直線状に二条の導体パターン2A、2Bを印刷した導体層を設けて、インダクタ本体3Aを形成する。
【0025】
二条の導体パターン2A、2Bにより挟まれた領域にNi−Cu−Znフェライトのフェライトペーストを塗布することによりフェライト層6Aを設けてある。導体パターン2が設けられていない残りのフェライトシート1−kの表面にアルミナ系のガラスセラミックスのセラミックペーストを塗布することにより非磁性セラミックス層5A、5Bを設ける。
【0026】
インダクタ本体3は、図4(b)に示されるように直方体状をなしている。この第2の実施の形態に係るインダクタンス素子における図4(b)のB−B断面図は、図5に示されるようである。つまり、断面の中央部のフェライトシート1−kの表面に、左から非磁性セラミックス層5A、導体パターン2A、フェライト層6A、導体パターン2B及び非磁性セラミックス層5Bが並ぶ。その他の構成は、第1の実施の形態のものに等しい。
【0027】
この第2の実施の形態に係るインダクタンス素子によっても、図3によって説明した原理により非磁性セラミックス層5A、5Bにより磁束がほぼ通過しない構成となるため、効率良く磁気飽和を抑制でき、従って直流重畳特性の向上が図られる。
【0028】
上記では、二条の導体パターンが形成されたフェライトシート1−kを1枚積層したが、このようなシートを複数枚積層しても良い。また、導体パターンを三条以上有する構成としても良い。この場合、端面側に位置する導体パターンの端面側の側部に隣接して非磁性セラミックス層を設ける。
【0029】
【発明の効果】
以上説明したように本発明によれば、導体パターンの側部に隣接させて非磁性セラミックス層を設け磁束がほぼ通過しない構成としたので、効率良く磁気飽和を抑制でき、直流重畳特性の向上を図ることができるという効果がある。
【図面の簡単な説明】
【図1】本発明に係るインダクタンス素子の第1の実施例を示す組立斜視図。
【図2】図1(b)のA−A断面図。
【図3】本発明に係るインダクタンス素子の特徴を示す要部断面図。
【図4】本発明に係るインダクタンス素子の第1の実施例を示す組立斜視図。
【図5】図4(b)のB−B断面図。
【図6】本発明に係るインダクタンス素子が適用されるマルチフェイズ(3フェイズ)方式のDC/DCコンバータの回路例を示す図。
【図7】従来のインダクタンス素子の斜視図。
【図8】図7のI−I断面図。
【図9】従来例に係るインダクタンス素子の特徴を示す要部断面図。
【符号の説明】
1、1−1〜1−n フェライトシート
1−i、1−k フェライトシート
2 導体パターン
3、3A インダクタ
4 電極
5、5A、5B 非磁性セラミックス層
6、6A フェライト層
Claims (3)
- 複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に一条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けた積層インダクタンス素子において、
前記導体パターンの一方の側部に隣接して、かつ、前記一方の側部である側の該積層インダクタンス素子の側面にまで至るように、前記導体パターンが設けられていないフェライトシート面を覆う非磁性セラミックス層を設けるとともに、
前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の他方側にはフェライト層を設けたことを特徴とする積層インダクタンス素子。 - 複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に一条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けた積層インダクタンス素子において、
前記導体パターンの一方の側部に隣接して、かつ、前記一方の側部である側の該積層インダクタンス素子の側面にまで至るように、前記導体パターンが設けられていないフェライトシート面を覆う非磁性セラミックス層を設けるとともに、
前記導体パターンを挟んで、前記導体パターンが設けられていないフェライトシート面の他方側にはフェライトシートを複数枚積層したことを特徴とする積層インダクタンス素子。 - 複数のフェライトシートを積層した磁性層と、前記磁性層内の一層に積層され、フェライトシートに導体パターンを直線状に二条印刷した導体層とによりインダクタ本体を形成し、前記インダクタ本体の一対の端面に前記導体層に接続する外部電極を設けた積層インダクタンス素子において、
前記二条の導体パターンにより挟まれた領域にフェライト層を設け、
前記導体パターンが設けられていない残りのフェライトシート面を覆うように、かつ該積層インダクタンス素子の両側面にまで至るように、非磁性セラミックス層を設けたことを特徴とする積層インダクタンス素子。
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