JP4300654B2 - Solid-state imaging device - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に関するものであり、特に複数の画素を備えた固体撮像装置に関する。
【０００２】
【従来の技術】
固体撮像装置は、小型、軽量で低消費電力であるのみならず、画像歪や焼き付きが無く、振動や磁界などの環境条件に強い。又、ＬＳＩ（Large Scale Integrated circuit）と共通の工程又は類似の工程で製造できるので、信頼性が高く、量産にも適している。このため、ライン状に画素が配された固体撮像装置がファクシミリやフラットベッドスキャナに、マトリクス状に画素が配された固体撮像装置がビデオカメラやデジタルカメラなどに幅広く使用されている。ところで、このような固体撮像装置は光電変換素子で発生した光電荷を読み出す（取り出す）手段によってＣＣＤ型とＭＯＳ型に大きく分けられる。ＣＣＤ型は光電荷をポテンシャルの井戸に蓄積しつつ、転送するようになっており、ダイナミックレンジが狭いという欠点がある。一方、ＭＯＳ型はフォトダイオードのｐｎ接合容量に蓄積した電荷をＭＯＳトランジスタを通して読み出すようになっている。
【０００３】
ここで、従来のＭＯＳ型固体撮像装置の１画素当りの構成を図５４に示し説明する。同図において、ＰＤはフォトダイオードであり、そのカソードがＭＯＳトランジスタＴ１のゲートとＭＯＳトランジスタＴ２のドレインに接続されている。ＭＯＳトランジスタＴ１のソースはＭＯＳトランジスタＴ３のドレインに接続され、ＭＯＳトランジスタＴ３のソースは出力信号線Ｖoutへ接続されている。またＭＯＳトランジスタＴ１のドレイン及びＭＯＳトランジスタＴ２のソースには直流電圧ＶPDが印加され、フォトダイオードのアノードには直流電圧ＶPSが印加されている。
【０００４】
フォトダイオードＰＤに光が入射すると、光電荷が発生し、その電荷はＭＯＳトランジスタＴ１のゲートに蓄積される。ここで、ＭＯＳトランジスタＴ３のゲートにパルス信号φＶを与えてＭＯＳトランジスタＴ３をＯＮすると、ＭＯＳトランジスタＴ１のゲートの電荷に比例した電流がＭＯＳトランジスタＴ１、Ｔ３を通って出力信号線Ｖoutへ導出される。このようにして入射光量に比例した出力電流を読み出すことができる。信号読み出し後はＭＯＳトランジスタＴ３をＯＦＦにするとともに、ＭＯＳトランジスタＴ２のゲートに信号φＲＳを与えてＭＯＳトランジスタＴ２をＯＮすることでＭＯＳトランジスタＴ１のゲート電圧を初期化させることができる。
【０００５】
【発明が解決しようとする課題】
このように、従来のＭＯＳ型の固体撮像装置は各画素においてフォトダイオードで発生しＭＯＳトランジスタのゲートに蓄積された光電荷をそのまま読み出すものであったからダイナミックレンジが狭く、そのため露光量を精密に制御しなければならず、しかも露光量を精密に制御しても暗い部分が黒くつぶれたり、明るい部分が飽和したりしていた。一方、本出願人は、入射した光量に応じた光電流を発生しうる感光手段と、光電流を入力するＭＯＳトランジスタと、このＭＯＳトランジスタをサブスレッショルド電流が流れうる状態にバイアスするバイアス手段とを備え、光電流を対数変換するようにした固体撮像装置を提案した（特開平３−１９２７６４号公報参照）。このような固体撮像装置は、広いダイナミックレンジを有しているものの、画素毎に設けられたＭＯＳトランジスタの閾値特性が異なることがあり、画素毎に感度が異なる場合がある。よって、予め輝度が一様な明るい光（一様光）を照射することによって得られた出力を、被写体の撮像時の各画素の出力を補正する補正データとして保持するなどの対策が必要がある。
【０００６】
しかしながら、操作者が外部光源を用いて各画素を照射するのは煩雑であったり、又、うまく一様に露光できないなどの問題がある。又、一様光の照射機構を撮像装置に設けると撮像装置の構成が煩雑になるという問題があった。そこで本発明者らは、このような問題点を解決すべく、予め一様光を照射することなく各画素の感度バラツキをうち消すことができる回路構成について種々検討を行っている。本発明はこのような点に鑑みなされたものであって、予め一様光を照射することなく、被写体の撮像時における各画素の出力を補正する補正データを正確に得ることができる固体撮像装置を提供することを目的とする。又、本発明の他の目的は、各画素の初期状態をほぼ同一の状態とする事によって、各画素の感度のバラツキを抑制した固体撮像装置を提供することである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため請求項１に記載の固体撮像装置は、入射した光量に応じた電気信号を発生する感光素子と該感光素子に第１電極が電気的に接続される第１のトランジスタを有するとともに該第１のトランジスタをサブスレッショルド領域で動作させて前記電気信号を自然対数的に変換する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記感光素子と前記第１のトランジスタの第１電極との間にスイッチ手段を備え、前記スイッチ手段をＯＮにするとともに前記第１のトランジスタをサブスレッショルド領域で動作させて撮像を行い、又、前記スイッチ手段をＯＦＦにするとともに前記第１のトランジスタに撮像時よりも大きい電流が流れ得るようにしてリセットを行うことを特徴とする。
【０００８】
又、請求項２に記載の固体撮像装置は、入射した光量に応じた電気信号を発生する感光素子と該感光素子に第１電極が電気的に接続される第１のトランジスタを有するとともに該第１のトランジスタをサブスレッショルド領域で動作させて前記電気信号を自然対数的に変換する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記感光素子と前記第１のトランジスタの第１電極との間にスイッチ手段を備え、前記スイッチ手段をＯＮにするとともに前記第１のトランジスタをサブスレッショルド領域で動作させて撮像を行い、又、前記スイッチ手段をＯＦＦにするとともに前記第１のトランジスタに撮像時よりも大きい電流が流れ得るようにしてリセットを行うことによって前記各画素を同じ初期状態にすることを特徴とする。
【０００９】
請求項１又は請求項２に記載のような固体撮像装置は、例えば、ビデオームービーなどの撮像装置のように撮像動作とリセット動作を繰り返し行うことで、動画を撮像する場合、感光素子に光が入射された状態でも、スイッチ手段をＯＦＦにすることによって、感光素子からの電気出力の影響がカットされ、光電変換手段を正確にリセットすることができる。又、第１のトランジスタに撮像時よりも大きい電流が流れ得るようにしてリセットを行うことによって各画素が同じ初期状態となり、各画素の感度バラツキを抑制することができる。
【００１０】
請求項３に記載の固体撮像装置は、入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記光電変換手段が、第１電極に直流電圧が印加された光電変換素子と、前記光電変換素子の第２電極に一方の接点が接続された第１スイッチと、第１電極と第２電極と制御電極とを備え、第１電極が前記スイッチの他方の接点に接続された第１のトランジスタと、第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極に接続され、第２電極から電気信号を出力する第２のトランジスタと、前記第１のトランジスタの第１電極と制御電極との間に接続された第２スイッチとを有し、前記第１スイッチ及び前記第２スイッチをＯＮにして前記各画素に撮像動作を行わせ、前記第１スイッチ及び前記第２スイッチをＯＦＦにするとともに前記第１のトランジスタの制御電極と第２電極に与える電圧を変化させることによって、前記各画素の感度のバラツキを検出することを特徴とする。
【００１１】
このような固体撮像装置において、請求項４に記載するように、前記第１のトランジスタの制御電極に一方の接点が接続されるとともに、他方の接点に直流電圧が印加された第３スイッチを設けて、前記各画素が撮像動作を行うときは、前記第３スイッチをＯＦＦにし、又、前記各画素の感度のバラツキを検出するときは、前記第３スイッチをＯＮにするような構成にしても良い。又、請求項５に記載するように、この第３スイッチをトランジスタとしても良い。又、請求項６に記載するように、前記第１のトランジスタの制御電極に一端が接続されたキャパシタが設けて、前記各画素が撮像動作を行うときと、前記各画素の感度バラツキを検出するときとで前記キャパシタの他端に印加する電圧を異ならせるような固体撮像装置としても良い。又、請求項７に記載するように、前記第２スイッチをトランジスタとしても良い。
【００１２】
請求項８に記載の固体撮像装置は、入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記光電変換手段が、第１電極に直流電圧が印加された光電変換素子と、前記光電変換素子の第２電極に一方の接点が接続された第１スイッチと、第１電極と第２電極と制御電極とを備え、第１電極及び制御電極が前記第１スイッチの他方の接点に接続されるとともに、第２電極に直流電圧が印加された第１のトランジスタと、第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極及び制御電極に接続され、第２電極から電気信号を出力する第２のトランジスタと、前記第１のトランジスタの制御電極に一端が接続されたリセット用キャパシタとを有し、前記各画素が撮像動作を行うときは、前記第１スイッチをＯＮにするとともに前記リセット用キャパシタの他端に与える電圧を第１電圧として前記第１のトランジスタをサブスレッショルド領域で動作させ、前記各画素をリセットするとき、前記第１スイッチをＯＦＦにするとともに前記リセット用キャパシタの他端に与える電圧を第２電圧として、前記第１のトランジスタに撮像時よりも大きい電流が流れ得るようにすることを特徴とする。
【００１３】
このような固体撮像装置において、各画素の前記リセット用キャパシタの他端に与える第２電圧を一定の電圧値にすることによって、各画素をリセットさせたとき、各画素の前記第２のトランジスタの制御電圧をほぼ同一の初期状態とすることができる。よって、画素毎に生じる感度のバラツキを抑制することができる。
【００１４】
請求項９に記載の固体撮像装置は、入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記光電変換手段が、第１電極に直流電圧が印加された光電変換素子と、前記光電変換素子の第２電極に一方の接点が接続された第１スイッチと、第１電極と第２電極と制御電極とを備え、第１電極及び制御電極が前記第１スイッチの他方の接点に接続された第１のトランジスタと、第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極及び制御電極に接続され、第２電極から電気信号を出力する第２のトランジスタとを有し、前記各画素が撮像動作を行うときは、前記第１スイッチをＯＮにするとともに前記第１のトランジスタの第２電極に与える電圧を第１電圧として前記第１のトランジスタをサブスレッショルド領域で動作させ、前記各画素をリセットするとき、前記第１スイッチをＯＦＦにするとともに前記第１のトランジスタの第２電極に与える電圧を第２電圧として、前記第１のトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにすることを特徴とする。
【００１５】
このような固体撮像装置において、各画素の前記第２のトランジスタの第２電極に与える第２電圧を一定の電圧値にすることによって、各画素をリセットさせたとき、各画素の前記第２のトランジスタの制御電圧をほぼ同一の初期状態とすることができる。よって、画素毎に生じる感度のバラツキを抑制することができる。
【００１６】
請求項１０に記載の固体撮像装置は、入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、前記光電変換手段が、第２電極に直流電圧が印加された光電変換素子と、前記光電変換素子の第１電極に一方の接点が接続された第１スイッチと、第１電極と第２電極と制御電極とを備え、第２電極が前記第１スイッチの他方の接点に接続された第１のトランジスタと、第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第２電極に接続され、第２電極から電気信号を出力する第２のトランジスタとを有し、前記第１スイッチをＯＮにするとともに前記第１のトランジスタをサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、前記第１スイッチをＯＦＦにするとともに前記第１のトランジスタの第１電極に与える電圧を変化させることによって、前記各画素の感度のバラツキを検出することを特徴とする。
【００１７】
このような固体撮像装置において、前記第１のトランジスタをサブスレッショルド領域で動作するように該第１のトランジスタ制御電極に電圧を与えることによって、前記光電変換手段を対数変換動作させることができる。又、前記第１のトランジスタを非導通状態になるように制御電極に電圧を与えることによって、第２のトランジスタの制御電極に電荷を蓄積させて、前記光電変換手段を線形変換動作させることができる。
【００１８】
請求項１１に記載の固体撮像装置は、請求項３〜請求項９のいずれかに記載の固体撮像装置において、前記第１スイッチが前記第１のトランジスタと逆極性のトランジスタであることを特徴とする。又、請求項１２に記載の固体撮像装置は、請求項３〜請求項１０に記載の固体撮像装置において、前記第１スイッチがトランジスタであることを特徴とする。
【００１９】
請求項１３に記載の固体撮像装置は、請求項１〜１２のいずれかに記載の固体撮像装置において、前記画素がマトリクス状に配設されることを特徴とする。
【００２０】
請求項１４に記載の固体撮像装置は、複数の画素を有する固体撮像装置において、各画素が、フォトダイオードと、該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタの第２電極に第１電極が接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極にゲート電極が接続された第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極に第１電極が接続されるとともに、前記第２ＭＯＳトランジスタのゲート電極に第２電極が接続された第４ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのゲート電極に第１電極が接続されるとともに、第２電極に直流電圧が印加された第５ＭＯＳトランジスタとを有し、前記第１及び第４ＭＯＳトランジスタをＯＮにするとともに、第５ＭＯＳトランジスタをＯＦＦにして、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、前記第１及び第４ＭＯＳトランジスタをＯＦＦにするとともに、前記第５ＭＯＳトランジスタをＯＮにした後、前記第２ＭＯＳトランジスタの第２電極に与える電圧を変化させることによって前記第２ＭＯＳトランジスタの閾値電圧による各画素の感度のバラツキを検出することを特徴とする。
【００２１】
請求項１５に記載の固体撮像装置は、複数の画素を有する固体撮像装置において、各画素が、フォトダイオードと、該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタの第２電極に第１電極が接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極にゲート電極が接続された第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極に第１電極が接続されるとともに、前記第２ＭＯＳトランジスタのゲート電極に第２電極が接続された第４ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタのゲート電極に一端が接続された第１キャパシタとを有し、前記第１及び第４ＭＯＳトランジスタをＯＮにするとともに、前記第１キャパシタの他端に第１電圧を与えて、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、前記第１及び第４ＭＯＳトランジスタをＯＦＦにするとともに、前記第１キャパシタの他端に第２電圧を与えた後、前記第２ＭＯＳトランジスタの第２電極に与える電圧を変化させることによって前記第２ＭＯＳトランジスタの閾値電圧による各画素の感度のバラツキを検出することを特徴とする。
【００２２】
請求項１６に記載の固体撮像装置は、複数の画素を有する固体撮像装置において、各画素が、フォトダイオードと、該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタの第２電極に第１電極及びゲート電極が接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極及びゲート電極にゲート電極が接続された第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極及びゲート電極に一端が接続された第１キャパシタとを有し、前記画素に撮像動作をさせるときは、前記第１ＭＯＳトランジスタをＯＮにするとともに、前記第１キャパシタの他端に第１電圧を与えて、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させ、前記画素のリセットを行うときは、前記第１ＭＯＳトランジスタをＯＦＦにするとともに、前記第１キャパシタの他端に第２電圧を与えて、前記第２ＭＯＳトランジスタに撮像時よりも大きい電流が流れ得るようにすることを特徴とする。
【００２３】
請求項１７に記載の固体撮像装置は、複数の画素を有する固体撮像装置において、各画素が、フォトダイオードと、該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタの第２電極に第１電極及びゲート電極が接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第１電極及びゲート電極にゲート電極が接続された第３ＭＯＳトランジスタとを有し、前記画素に撮像動作をさせるときは、前記第１ＭＯＳトランジスタをＯＮにするとともに、前記第２ＭＯＳトランジスタの第２電極に第１電圧を与えて、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させ、前記画素のリセットを行うときは、前記第１ＭＯＳトランジスタをＯＦＦにするとともに、前記第２ＭＯＳトランジスタの第２電極に第２電圧を与えて、前記第２ＭＯＳトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにすることを特徴とする。
【００２４】
又、請求項１８に記載するように、前記画素に、第１電極が前記第３ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第７ＭＯＳトランジスタを設けても良い。又、請求項１９に記載の固体撮像装置のように、前記画素に、第１電極に直流電圧が印加され、ゲート電極が前記第３ＭＯＳトランジスタの第２電極に接続されるとともに、前記第３ＭＯＳトランジスタの第２電極から出力される出力信号を増幅する第６ＭＯＳトランジスタを設けても良い。
【００２５】
請求項２０に記載の固体撮像装置は、請求項１９に記載の固体撮像装置において、前記画素が、第１電極が前記第６ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第７ＭＯＳトランジスタを有することを特徴とする。
【００２６】
請求項２１に記載の固体撮像装置は、請求項１９又は請求項２０に記載の固体撮像装置において、前記画素が、前記第３ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第３ＭＯＳトランジスタの第１電極にリセット電圧が与えられたときに前記第３ＭＯＳトランジスタを介してリセットされるキャパシタを有することを特徴とする。
【００２７】
請求項２２に記載の固体撮像装置は、請求項１９又は請求項２０に記載の固体撮像装置において、前記第３ＭＯＳトランジスタの第１電極に直流電圧が印加されるとともに、前記画素が、前記第３ＭＯＳトランジスタの第２電極に第１電極が接続され第２電極に直流電圧が接続された第８ＭＯＳトランジスタと、前記第８ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第８ＭＯＳトランジスタのゲート電極にリセット電圧が与えられたときに前記第８ＭＯＳトランジスタを介してリセットされるキャパシタと、を有することを特徴とする。
【００２８】
請求項２３に記載の固体撮像装置は、請求項１４〜請求項２２のいずれかに記載の固体撮像装置において、前記第１ＭＯＳトランジスタがディプレッション型ＭＯＳトランジスタであることを特徴とする。又、請求項２４に記載の固体撮像装置は、請求項１４〜請求項２２にのいずれかに記載の固体撮像装置において、前記第１ＭＯＳトランジスタが前記第２ＭＯＳトランジスタと逆極性のＭＯＳトランジスタであることを特徴とする。
【００２９】
請求項２５に記載の固体撮像装置は、複数の画素を有する固体撮像装置において、各画素が、フォトダイオードと、該フォトダイオードの一方の電極に第２電極が接続された第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタの第１電極に第２電極が接続された第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタの第２電極にゲート電極が接続された第３ＭＯＳトランジスタとを有し、前記第１ＭＯＳトランジスタをＯＮにするとともに、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、前記第１ＭＯＳトランジスタをＯＦＦにした後、前記第２ＭＯＳトランジスタの第１電極に与える電圧を変化させることによって、前記第２ＭＯＳトランジスタの閾値電圧による各画素の感度のバラツキを検出することを特徴とする。
【００３０】
請求項２５に記載の固体撮像装置において、請求項２６に記載するように、前記画素に、第１電極が前記第３ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第５ＭＯＳトランジスタを設けても構わない。
【００３１】
又、請求項２７に記載するように、前記画素に、前記画素が、第１電極が直流電圧に接続され、ゲート電極が前記第３ＭＯＳトランジスタの第２電極に接続されるとともに、前記第３ＭＯＳトランジスタの第２電極から出力される出力信号を増幅する第４ＭＯＳトランジスタ設けた構成としても構わない。又、このような構成の固体撮像装置において、請求項２８に記載するように、前記画素に、第１電極が前記第４ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第５ＭＯＳトランジスタを設けても構わない。
【００３２】
又、請求項２７又は請求項２８に記載の固体撮像装置において、請求項２９に記載するように、前記画素に、前記第３ＭＯＳトランジスタの第２電極に一端が接続され他端が直流電圧に接続されるとともに、前記第３ＭＯＳトランジスタの第１電極にリセット電圧が与えられたときに前記第３ＭＯＳトランジスタを介してリセットされるキャパシタを設けても良い。このような構成にすることによって、画素から出力される信号が、一旦キャパシタで積分された信号となるので、光源の変動成分や高周波のノイズがキャパシタで吸収されて除去される。更に、前記第３ＭＯＳトランジスタの第１電極にリセット電圧を与えることによって、前記第３ＭＯＳトランジスタを介してキャパシタ内の電荷が放出されてリセットされる。
【００３３】
このような構成の固体撮像装置において、請求項３０に記載するように、前記第３ＭＯＳトランジスタが前記第１及び第２ＭＯＳトランジスタと逆の極性のＭＯＳトランジスタとしても構わない。
【００３４】
又、請求項３１に記載するように、前記画素において、前記第３ＭＯＳトランジスタの第１電極が直流電圧に接続されるとともに、前記画素が、前記第３ＭＯＳトランジスタの第２電極に第１電極が接続され第２電極に直流電圧が接続された第６ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタの第２電極に一端が接続され他端が直流電圧に接続されるとともに、前記第６ＭＯＳトランジスタのゲート電極にリセット電圧が与えられたときに前記第６ＭＯＳトランジスタを介してリセットされるキャパシタと、を設けても構わない。このような構成にすることによって、画素から出力される信号が、一旦キャパシタで積分された信号となるので、光源の変動成分や高周波のノイズがキャパシタで吸収されて除去される。更に、前記第６ＭＯＳトランジスタのゲート電極にリセット電圧を与えることによって、前記第６ＭＯＳトランジスタを介してキャパシタ内の電荷が放出されてリセットされる。
【００３５】
このような構成の固体撮像装置において、請求項３２に記載するように、前記第３及び第６ＭＯＳトランジスタを前記第１及び第２ＭＯＳトランジスタと逆の極性のＭＯＳトランジスタとしても構わない。
【００３６】
【発明の実施の形態】
＜画素構成の第１例＞
以下、本発明の固体撮像装置の各実施形態を図面を参照して説明する。図１は本発明の一実施形態である二次元のＭＯＳ型固体撮像装置の一部の構成を概略的に示している。同図において、Ｇ11〜Ｇｍｎは行列配置（マトリクス配置）された画素を示している。２は垂直走査回路であり、行（ライン）４−１、４−２、・・・、４−ｎを順次走査していく。３は水平走査回路であり、画素から出力信号線６−１、６−２、・・・、６−ｍに導出された光電変換信号を画素ごとに水平方向に順次読み出す。５は電源ラインである。各画素に対し、上記ライン４−１、４−２・・・、４−ｎや出力信号線６−１、６−２・・・、６−ｍ、電源ライン５だけでなく、他のライン（例えば、クロックラインやバイアス供給ライン等）も接続されるが、図１ではこれらについて省略する。
【００３７】
出力信号線６−１、６−２、・・・、６−ｍごとにＮチャネルのＭＯＳトランジスタＱ２が図示の如く１つずつ設けられている。ＭＯＳトランジスタＱ２のドレインは出力信号線６−１に接続され、ソースは最終的な信号線９に接続され、ゲートは水平走査回路３に接続されている。尚、後述するように各画素内にはスイッチ用のＮチャネルの第４ＭＯＳトランジスタＴ４も設けられている。ここで、ＭＯＳトランジスタＴ４は行の選択を行うものであり、ＭＯＳトランジスタＱ２は列の選択を行うものである。
【００３８】
＜第１の実施形態＞
図１に示した画素構成の第１例の各画素に適用される第１の実施形態（図２）について、図面を参照して説明する。
【００３９】
図２において、ｐｎフォトダイオードＰＤが感光部（光電変換部）を形成している。そのフォトダイオードＰＤのアノードは第１ＭＯＳトランジスタＴ１のドレインに接続され、このＭＯＳトランジスタＴ１のソースは、第２ＭＯＳトランジスタのドレイン、第３ＭＯＳトランジスタＴ３のゲート及び第５ＭＯＳトランジスタＴ５のドレインに接続されている。ＭＯＳトランジスタＴ３のソースは行選択用の第４ＭＯＳトランジスタＴ４のドレインに接続されている。ＭＯＳトランジスタＴ４のソースは出力信号線６（この出力信号線６は図１の６−１、６−２、・・・、６−ｍに対応する）へ接続されている。尚、ＭＯＳトランジスタＴ１〜Ｔ６は、それぞれ、ＮチャネルのＭＯＳトランジスタでバックゲートが接地されている。
【００４０】
又、フォトダイオードＰＤのカソードには直流電圧ＶPDが印加されるようになっている。一方、ＭＯＳトランジスタＴ２のソースには信号φＶPSが入力され、ＭＯＳトランジスタＴ３のソースには他端に直流電圧ＶPSが印加されるキャパシタＣ１の一端が接続される。ＭＯＳトランジスタＴ６のソースに直流電圧ＶRBが印加され、そのゲートに信号φＶRSが入力されるとともに、そのドレインにＭＯＳトランジスタＴ２のゲート及びＭＯＳトランジスタＴ５のソースが接続される。ＭＯＳトランジスタＴ３のドレインには信号φＤが入力される。
【００４１】
又、ＭＯＳトランジスタＴ５のゲートに信号φＳＷが入力され、ＭＯＳトランジスタＴ１のゲートに信号φＳが入力される。更に、ＭＯＳトランジスタＴ４のゲートには信号φＶが入力される。尚、本実施形態においては、信号φＶPSは３値的に変化するものとし、例えば直流電圧ＶPDと略等しい電圧をハイレベル、例えばグランドをローレベルとし、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるための電圧を両者の中間的な電圧である中間レベルとする。中間レベルでは、例えば、直流電圧ＶPSと略等しい電圧とする。
【００４２】
（１）各画素への入射光を電気信号に変換する動作について
まず、信号φＳ及び信号φＳＷをハイレベルとしてＭＯＳトランジスタＴ１，Ｔ５を導通させるとともに、ＭＯＳトランジスタＴ２がサブスレッショルド領域で動作するように、信号φＶPSを中間レベルとする。このとき、ＭＯＳトランジスタＴ６のゲートには、ローレベルの信号φＶRSが与えられて、ＭＯＳトランジスタＴ６はＯＦＦとなり、実質的に存在しないことと等価になる。このとき、フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、前記光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ２，Ｔ３のゲートに発生する。この電圧により、ＭＯＳトランジスタＴ３に電流が流れ、キャパシタＣ１には前記光電流の積分値を自然対数的に変換した値と同等の電荷が蓄積される。つまり、キャパシタＣ１とＭＯＳトランジスタＴ３のソースとの接続ノードａに、前記光電流の積分値を自然対数的に変換した値に比例した電圧が生じることになる。ただし、このとき、ＭＯＳトランジスタＴ４はＯＦＦの状態であるとする。
【００４３】
次に、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて、ＭＯＳトランジスタＴ４をＯＮにすると、キャパシタＣ１に蓄積された電荷が、出力電流として出力信号線６に導出される。この出力信号線６に導出される電流は前記光電流の積分値を自然対数的に変換した値となる。このようにして入射光量の対数値に比例した信号（出力電流）を読み出すことができる。又、信号読み出し後、ＭＯＳトランジスタＴ４をＯＦＦする。尚、このように入射光量に対してその出力電流を自然対数的に変換するとき、信号φＶRSは、常にローレベルのままである。
【００４４】
（２）各画素の感度のバラツキの検出方法について
以下に、図面を参照して、図２のような回路構成の画素の感度のバラツキ検出動作について説明する。図３は、リセット動作を行うときの画素内の各素子に接続された各信号線に与える信号のタイミングチャートである。又、図４は、各画素のリセットを行う際のＭＯＳトランジスタＴ２のポテンシャルの状態を示す図である。尚、図４（ａ）は、ＭＯＳトランジスタＴ２の構造を示した図で、図４（ｂ），（ｃ）はＭＯＳトランジスタＴ２のポテンシャルの関係を示した図である。又、図４（ｂ），（ｃ）のポテンシャル図に示す矢印の方向は、ポテンシャルが高くなる方向を示す。
【００４５】
ところで、ＭＯＳトランジスタＴ２は、例えば、図４（ａ）のように、Ｐ型の半導体基板（以下、「Ｐ型基板」という。）１０にＮ型拡散層１１，１２を形成し、且つ、そのＮ型拡散層１１，１２間のチャンネル上に順次、酸化膜１３とポリシリコン層１４を形成することによって構成される。ここで、Ｎ型拡散層１１，１２が、それぞれＭＯＳトランジスタＴ２のドレイン、ソースを形成するとともに、酸化膜１３及びポリシリコン層１４がそれぞれゲート絶縁膜とゲート電極を形成する。尚、ここで、Ｐ型基板１０において、Ｎ型拡散層１１，１２の間の領域をゲート下領域ということにする。
【００４６】
（１）で説明したように、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて出力信号が出力されると、まず、信号φＳの電圧をローレベルにしてＭＯＳトランジスタＴ１をＯＦＦにするとともに、信号φＳＷの電圧をローレベルにしてＭＯＳトランジスタＴ５をＯＦＦにする。このようにして、ＭＯＳトランジスタＴ２とフォトダイオードＰＤとの接続、及びＭＯＳトランジスタＴ２のゲートとＭＯＳトランジスタＴ３のゲートとの接続を遮断する。そして、信号φＶRSの電圧をハイレベルにしてＭＯＳトランジスタＴ６をＯＮにすることによって、ＭＯＳトランジスタＴ２のゲートに直流電圧ＶRBを印加する。又、このとき、信号φＤの電圧はハイレベル（直流電圧ＶPDと同じ又は直流電圧ＶPDに近い電位）である。
【００４７】
ここで信号φＶPSの電圧をローレベルにすることによって、ＭＯＳトランジスタＴ２におけるポテンシャルの関係が、図４（ｂ）のように、ＭＯＳトランジスタＴ２のドレイン、ゲート下領域、ソースにおけるポテンシャルがドレイン、ゲート下領域、ソースの順に高くなる。よって、ＭＯＳトランジスタＴ２のソースから負の電荷ＥがＭＯＳトランジスタＴ２に流れ込む。このとき、フォトダイオードＰＤとの経路が遮断されているので正の電荷がＭＯＳトランジスタＴ２のドレインに向かって流れることが無い。そのため、ＭＯＳトランジスタＴ２のドレイン・ソース間に負の電荷が蓄積される。
【００４８】
そして、次に、信号φＶPSの電圧をハイレベル、即ち直流電圧ＶPDと同じ又は直流電圧ＶPDに近い電位にすることによって、図４（ｃ）のように、ＭＯＳトランジスタＴ２のソースのポテンシャルをゲート下領域のポテンシャルよりも高くする。よって、ＭＯＳトランジスタＴ２のドレイン・ソース間に蓄積された負の電荷が、信号線φＶPSに流れ出す。しかしながら、ＭＯＳトランジスタＴ２のドレインのポテンシャルが、ゲート下領域のポテンシャルよりも高いので、ＭＯＳトランジスタＴ２のドレインに蓄積された負の電荷の一部Ｅ’がＭＯＳトランジスタＴ２のドレインに残る。このＭＯＳトランジスタＴ２のドレインに蓄積される負の電荷Ｅ’は、ＭＯＳトランジスタＴ２の閾値電圧によって定まり、この閾値電圧に比例した値になる。
【００４９】
このとき、ＭＯＳトランジスタＴ２のドレイン電圧は該ドレインに蓄積された負の電荷Ｅ’に対応した電圧となり、このＭＯＳトランジスタＴ２のドレイン電圧がＭＯＳトランジスタＴ３のゲートに現れる。このＭＯＳトランジスタＴ３のゲートに現れる電圧は、ＭＯＳトランジスタＴ２のドレインに蓄積された負の電荷Ｅ’に比例するので、ＭＯＳトランジスタＴ２の閾値電圧に比例することがわかる。ＭＯＳトランジスタＴ２，Ｔ３をこのような状態にすると、信号φＤをローレベルにして、一旦、キャパシタＣ１及び接続ノードａの電位をリセットした後、再び、信号φＤをハイレベルに戻す。
【００５０】
そして、ＭＯＳトランジスタＴ３のゲート電圧によって、ＭＯＳトランジスタＴ３に電流が流れ、リセットされたキャパシタＣ１に電荷が蓄積されるとともに接続ノードａの電位が上昇する。次に、信号φＶをハイレベルにしてＭＯＳトランジスタＴ４をＯＮすることによって、キャパシタＣ１に蓄積された電荷が出力電流として出力信号線６に導出される。このようにして画素毎に、そのＭＯＳトランジスタＴ２の閾値電圧に比例した電流が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。
【００５１】
更にいえば、この閾値電圧に比例した電流は図１の信号線９から画素毎にシリアルに出力され、後続回路においてメモリに画素毎の補正データとして記憶しておく。そして、実際の撮像時の出力電流を前記記憶されている補正データで画素毎に補正すれば、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【００５２】
さて、上述のように補正データを検出してＭＯＳトランジスタＴ４をＯＦＦした後、信号φＶPSを中間レベルに戻してＭＯＳトランジスタＴ２をリセットするとともに、信号φＶRSをローレベルにしてＭＯＳトランジスタＴ６をＯＦＦにする。そして、信号φＳ及び信号φＳＷをハイレベルにして、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにした後、信号φＤをローレベルにしてＭＯＳトランジスタＴ３を通して信号φＤの信号線路へキャパシタＣ１に蓄積された電荷を放電することによって、キャパシタＣ１及び接続ノードａの電位が初期化される。こうして次の撮像が行える状態とする。
【００５３】
＜第２の実施形態＞
第２の実施形態について、図面を参照して説明する。図５は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図２に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００５４】
図５に示すように、ＭＯＳトランジスタＴ１〜Ｔ５及びキャパシタＣ１は、第１の実施形態（図２）の画素と同様の構成で、このような構成の画素に、ＭＯＳトランジスタＴ６に代えてキャパシタＣ２を用いた回路構成となっている。即ち、キャパシタＣ２は、その一端がＭＯＳトランジスタＴ２のゲートとＭＯＳトランジスタＴ５のソースとの接続ノードに接続されるとともに、他端に信号φＶRSが印加される。尚、信号φＶRSは２値の電圧信号で、グランドレベルをローレベルとし、又、このローレベルより高い電圧をゲートに印加するための電圧をハイレベルとする。
【００５５】
（１）各画素への入射光を電気信号に変換する動作について
図５のような回路構成の画素において、ＭＯＳトランジスタＴ２がサブスレッショルド領域で動作するように、キャパシタＣ２に与える信号φＶRSをローレベルとする。又、信号φＳ及び信号φＳＷをハイレベルにして、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにする。このように、信号φＶRSをローレベルにすることによって、キャパシタＣ２はＭＯＳトランジスタＴ２，Ｔ３のゲート、バックゲートにおける絶縁酸化膜で形成されるキャパシタと同様の働きをする。このようにＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させることによって、フォトダイオードＰＤから流れる光電流を対数変換した電圧が接続ノードａに現れる。そして、ＭＯＳトランジスタＴ４をＯＮにすることによって、対数変換された出力信号を出力信号線６に出力する。
【００５６】
（２）各画素の感度のバラツキの検出方法について
又、各画素の感度のバラツキの検出する際の動作は、第１の実施形態と同様、図３に示すタイミングチャートに表されるリセット動作が行われる間に行われる。又、このときの動作について、図３のタイミングチャートと図４のポテンシャルの変遷図を参照して、以下に説明する。まず、パルス信号φＶが与えられた後、信号φＳ及び信号φＳＷをローレベルとしてＭＯＳトランジスタＴ１，Ｔ５をＯＦＦにすることで、リセット動作が始まる。そして、信号φＶRSをハイレベルにすることによってＭＯＳトランジスタＴ２のゲート下領域のポテンシャルを上昇させて、更に、信号φＶPSの電圧をローレベルにすることによって、ＭＯＳトランジスタＴ２のポテンシャルを図４（ｂ）のような状態にして、負の電荷をソースからＭＯＳトランジスタＴ２に流入させる。
【００５７】
このＭＯＳトランジスタＴ２に流入した負の電荷Ｅが、図４（ｂ）のように蓄積された後、信号φＶPSをその値が直流電圧ＶPDに略等しいハイレベルにする。このとき、ＭＯＳトランジスタＴ２のソースのポテンシャルがゲート下領域のポテンシャルより高くなるので、蓄積された負の電荷Ｅの一部がドレインより流出される。よって、図４（ｃ）のように、ＭＯＳトランジスタＴ２のドレイン及びＭＯＳトランジスタＴ２のゲートに負の電荷Ｅ’が蓄積された状態となる。このように負の電荷Ｅ’が蓄積された状態にあるため、ＭＯＳトランジスタＴ２のゲート電圧が、ＭＯＳトランジスタＴ１の閾値電圧によって決定される負の電荷Ｅ’によって定まる。
【００５８】
この状態を維持したまま、まず、信号φＤをローレベルにして、キャパシタＣ１を一旦リセットする。そして、信号φＤをもとのハイレベルに戻し、ＭＯＳトランジスタＴ３のゲート電圧によって増幅された電流をキャパシタＣ１に充電する。このようにキャパシタＣ１を充電することによって接続ノードａに表れる電圧を、パルス信号φＶを与えることで、出力信号としてＭＯＳトランジスタＴ４を介して出力信号線６に出力する。
【００５９】
更にいえば、この閾値電圧に比例した電流は図１の信号線９から画素毎にシリアルに出力され、後続回路においてメモリに画素毎の補正データとして記憶しておく。そして、実際の撮像時の出力電流を前記記憶されている補正データで画素毎に補正すれば、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【００６０】
このように、各画素の感度のバラツキの原因であるＭＯＳトランジスタＴ２の閾値電圧に比例した値となる信号を出力したのち、信号φＶPSを中間レベルにしてＭＯＳトランジスタＴ２をリセットする。その後、信号φＶRSをローレベルにする。そして、信号φＳ及び信号φＳＷをハイレベルにしてＭＯＳトランジスタＴ１，Ｔ５を導通させた後、信号φＤをローレベルにしたのちハイレベルにすることによって、キャパシタＣ１のリセットを行う。
【００６１】
＜第３の実施形態＞
第３の実施形態について、図面を参照して説明する。図６は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図５に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００６２】
図６に示すように、第２の実施形態（図５）の画素から、ＭＯＳトランジスタＴ５を削除した回路構成となっている。即ち、ＭＯＳトランジスタＴ２，Ｔ３のゲートが接続され、又、ＭＯＳトランジスタＴ２のソースには直流電圧ＶPSが印加される。
【００６３】
（１）各画素への入射光を電気信号に変換する動作について
このような構成の画素における撮像動作は、第２の実施形態（図５）と同様の撮像動作を行う。即ち、信号φＳをハイレベルとしてＭＯＳトランジスタＴ１を導通させるとともに信号φＶRSをローレベルとすることによって、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させる。このようにＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させることによって、フォトダイオードＰＤから流れる光電流を対数変換した電圧が接続ノードａに現れる。そして、ＭＯＳトランジスタＴ４をＯＮにすることによって、対数変換された出力信号を出力信号線６に出力する。
【００６４】
（２）各画素のリセット動作について
以下に、図面を参照して、図６のような回路構成の画素のリセット動作について説明する。図７は、リセット動作を行うときの画素内の各素子に接続された各信号線に与える信号のタイミングチャートである。又、図８は、各画素のリセットを行う際のＭＯＳトランジスタＴ２のポテンシャルの状態を示す図である。尚、図８（ａ）〜（ｄ）において、矢印の方向がポテンシャルが高いことを表す。
【００６５】
（１）で説明したように、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えることによって、図２のような回路構成の各画素から入射光に対して対数変換された電気信号（出力信号）が出力信号線６に出力される。このように出力信号が出力されてパルス信号φＶがローレベルになると、リセット動作が始まる。このリセット動作について、図７及び図８を参照して説明する。
【００６６】
まず、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が出力されると、信号φＳをローレベルにしてＭＯＳトランジスタＴ１をＯＦＦにする。このとき、ＭＯＳトランジスタＴ２のソース側より負の電荷が流れ込み、ＭＯＳトランジスタＴ２のゲート及びドレイン、ＭＯＳトランジスタＴ３のゲート、そしてキャパシタＣ２に蓄積された正の電荷が再結合される。よって、図８（ａ）のように、ある程度まで、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが下がる。
【００６７】
このように、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが基の状態にリセットされようとするが、そのポテンシャルがある値になると、そのリセットされる速度が遅くなる。特に、明るい被写体が急に暗くなった場合にこの傾向が顕著となる。よって、次に、キャパシタＣ２に与える電圧φＶRSを高くして、ＭＯＳトランジスタＴ２のゲート電圧を高くする。このように、ＭＯＳトランジスタＴ２のゲート電圧を高くすることによって、ＭＯＳトランジスタＴ２のポテンシャルが図８（ｂ）のように変化し、ゲート下領域及びドレインのポテンシャルが高くなる。よって、ＭＯＳトランジスタＴ２のソースから流入する負の電荷の量が増加し、ＭＯＳトランジスタＴ２のゲート及びドレイン、ＭＯＳトランジスタＴ３のゲート、そしてキャパシタＣ２に蓄積された正の電荷が速やかに再結合される。
【００６８】
よって、図８（ｃ）のように、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが図８（ｂ）の状態と比べて低くなる。図８（ｃ）のようにＭＯＳトランジスタＴ２のポテンシャルが変化すると、キャパシタＣ２に印加する電圧φＶRSをローレベルにして、ＭＯＳトランジスタＴ２のゲート電圧を低くする。よって、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが、図８（ｄ）のようになって、基の状態にリセットされる。このように、ＭＯＳトランジスタＴ２のポテンシャルの状態を基の状態にリセットした後、信号φＤの電圧をローレベルにして、キャパシタＣ１を放電して、接続ノードａの電位を基の状態にリセットする。そして、信号φＤの電圧をハイレベルに戻す。
【００６９】
しかる後、パルス信号φＶをＭＯＳトランジスタＴ４に与えて、このリセット時の出力電流が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。そして、再び、信号φＤの電圧をローレベルにしてキャパシタＣ１を元の状態にリセットした後、信号φＤの電圧をハイレベルに戻す。その後、信号φＳをハイレベルにして、ＭＯＳトランジスタＴ１を導通させて撮像動作が行える状態にする。又、第１の実施形態と同様に、このリセット時に読み出した出力信号が、図１の信号線９から画素毎にシリアルに出力され、後続回路においてメモリに画素毎の補正データとして記憶しておく。そして、実際の撮像時の出力電流を前記記憶されている補正データで画素毎に補正すれば、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【００７０】
このように、本実施形態では、ＭＯＳトランジスタＴ２のゲートに接続されたキャパシタＣ２に与える信号φＶRSをハイレベルにすることによって、ＭＯＳトランジスタＴ２のゲート電圧を速やかに初期化することができ、固体撮像装置の応答性を改善することができる。従って、暗い被写体の撮像する場合や、明るい被写体が急に暗くなった場合にも残像の発生を防止して良好な撮像が可能となる。又、信号φＶRSを各画素に共通に与えることによって、各画素に設けられたＭＯＳトランジスタＴ２のゲート電圧がほぼ一定値に初期化され、初期状態において、各画素の感度バラツキがキャンセルされた状態になる。
【００７１】
＜第４の実施形態＞
第４の実施形態について、図面を参照して説明する。図９は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図６に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００７２】
図９に示すように、第３の実施形態（図６）の画素から、キャパシタＣ２を削除した回路構成となっている。又、ＭＯＳトランジスタＴ２のソースには信号φＶPSが入力される。尚、信号φＶPSは、２値の電圧信号で、直流電圧ＶPSと略等しい電圧でＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるための電圧をハイレベルとし、又、この電圧よりも低くＭＯＳトランジスタＴ２にハイレベルの電圧を与えたときよりも大きい電流が流れ得るようにする電圧をローレベルとする。
【００７３】
（１）各画素への入射光を電気信号に変換する動作について
このような構成の画素における撮像動作は、第３の実施形態（図６）と同様の撮像動作を行う。即ち、信号φＳをハイレベルにしてＭＯＳトランジスタＴ１を導通させるとともに、信号φＶPSをハイレベルとすることによって、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させる。このようにＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させることによって、フォトダイオードＰＤから流れる光電流を対数変換した電圧が接続ノードａに現れる。そして、ＭＯＳトランジスタＴ４をＯＮにすることによって、対数変換された出力信号を出力信号線６に出力する。
【００７４】
（２）各画素のリセット動作について
以下に、図面を参照して、図９のような回路構成の画素のリセット動作について説明する。図１０は、リセット動作を行うときの画素内の各素子に接続された各信号線に与える信号のタイミングチャートである。又、図１１は、各画素のリセットを行う際のＭＯＳトランジスタＴ２のポテンシャルの状態を示す図である。尚、図１１（ａ）〜（ｄ）において、矢印の方向がポテンシャルが高いことを表す。
【００７５】
（１）で説明したように、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えることによって、図９のような回路構成の各画素から入射光に対して対数変換された電気信号（出力信号）が出力信号線６に出力される。このように出力信号が出力されてパルス信号φＶがローレベルになると、リセット動作が始まる。このリセット動作について、図１０及び図１１を参照して説明する。
【００７６】
まず、パルス信号φＶがトランジスタＴ４のゲートに与えられて、出力信号が出力されると、信号φＳをローレベルにしてＭＯＳトランジスタＴ１をＯＦＦにする。このとき、ＭＯＳトランジスタＴ２のソース側より負の電荷が流れ込み、ＭＯＳトランジスタＴ２のゲート及びドレイン、そしてＭＯＳトランジスタＴ３のゲートに蓄積された正の電荷が再結合される。よって、図１１（ａ）のように、ある程度までリセットされて、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが下がる。
【００７７】
このように、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが基の状態にリセットされようとするが、そのポテンシャルがある値になると、そのリセットされる速度が遅くなる。特に、明るい被写体が急に暗くなった場合にこの傾向が顕著となる。よって、次に、ＭＯＳトランジスタＴ２のソースに与える信号φＶPSをローレベルにする。このように、ＭＯＳトランジスタＴ２のソース電圧を低くすることによって、ＭＯＳトランジスタＴ２のポテンシャルが図１１（ｂ）のように変化し、ＭＯＳトランジスタＴ２のソースから流入する負の電荷の量が増加し、ＭＯＳトランジスタＴ２のゲート及びドレイン、そしてＭＯＳトランジスタＴ３のゲートに蓄積された正の電荷が速やかに再結合される。
【００７８】
よって、図１１（ｃ）のように、ＭＯＳトランジスタＴ２のドレイン及びゲート下領域のポテンシャルが図１１（ｂ）の状態と比べて低くなる。図１１（ｃ）のようにＭＯＳトランジスタＴ２のポテンシャルが変化すると、ＭＯＳトランジスタＴ２のソースに与える信号φＶPSをハイレベルにする。よって、ＭＯＳトランジスタＴ２のポテンシャル状態が、図１１（ｄ）のようになって、基の状態にリセットされる。このように、ＭＯＳトランジスタＴ２のポテンシャルの状態を基の状態にリセットした後、信号φＤの電圧をローレベルにして、キャパシタＣ１を放電して、接続ノードａの電位を基の状態にリセットする。そして、信号φＤの電圧をハイレベルに戻す。
【００７９】
しかる後、パルス信号φＶをＭＯＳトランジスタＴ４に与えて、このリセット時の出力電流が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。そして、再び、信号φＤの電圧をローレベルにしてキャパシタＣ１を元の状態にリセットした後、信号φＤの電圧をハイレベルに戻す。その後、信号φＳをハイレベルにして、ＭＯＳトランジスタＴ１を導通させて撮像動作が行える状態にする。又、第１の実施形態と同様に、このリセット時に読み出した出力信号が、図１の信号線９から画素毎にシリアルに出力され、後続回路においてメモリに画素毎の補正データとして記憶しておく。そして、実際の撮像時の出力電流を前記記憶されている補正データで画素毎に補正すれば、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【００８０】
このように、本実施形態では、ＭＯＳトランジスタＴ２のソースに与える信号φＶPSをローレベルにすることによって、ＭＯＳトランジスタＴ２のゲート電圧を速やかに初期化することができ、固体撮像装置の応答性を改善することができる。従って、暗い被写体の撮像する場合や、明るい被写体が急に暗くなった場合にも残像の発生を防止して良好な撮像が可能となる。又、信号φＶPSを各画素に共通に与えることによって、各画素に設けられたＭＯＳトランジスタＴ２のゲート電圧がほぼ一定値に初期化され、初期状態において、各画素の感度バラツキがキャンセルされた状態になる。
【００８１】
尚、第１〜第４の実施形態において、各画素からの信号読み出しは電荷結合素子（ＣＣＤ）を用いて行うようにしてもかまわない。この場合、図２、図５、図６及び図９のＭＯＳトランジスタＴ４に相当するポテンシャルレベルを可変としたポテンシャルの障壁を設けることにより、ＣＣＤへの電荷読み出しを行えばよい。
【００８２】
＜画素構成の第２例＞
図１２は本発明の他の実施形態である二次元のＭＯＳ型固体撮像装置の一部の構成を概略的に示している。同図において、Ｇ11〜Ｇｍｎは行列配置（マトリクス配置）された画素を示している。２は垂直走査回路であり、行（ライン）４−１、４−２、・・・、４−ｎを順次走査していく。３は水平走査回路であり、画素から出力信号線６−１、６−２、・・・、６−ｍに導出された光電変換信号を画素ごとに水平方向に順次読み出す。５は電源ラインである。各画素に対し、上記ライン４−１、４−２・・・、４−ｎや出力信号線６−１、６−２・・・、６−ｍ、電源ライン５だけでなく、他のライン（例えば、クロックラインやバイアス供給ライン等）も接続されるが、図１２ではこれらについて省略する。
【００８３】
出力信号線６−１、６−２、・・・、６−ｍごとにＮチャネルのＭＯＳトランジスタＱ１、Ｑ２が図示の如く１組ずつ設けられている。ＭＯＳトランジスタＱ１のゲートは直流電圧線７に接続され、ドレインは出力信号線６−１に接続され、ソースは直流電圧ＶPS’のライン８に接続されている。一方、ＭＯＳトランジスタＱ２のドレインは出力信号線６−１に接続され、ソースは最終的な信号線９に接続され、ゲートは水平走査回路３に接続されている。
【００８４】
画素Ｇ11〜Ｇｍｎには、後述するように、それらの画素で発生した光電荷に基づく信号を出力するＮチャネルのＭＯＳトランジスタＴａが設けられている。ＭＯＳトランジスタＴａと上記ＭＯＳトランジスタＱ１との接続関係は図１３（ａ）のようになる。このＭＯＳトランジスタＴａは、第５、第６、第１１、第１２の実施形態では、第７ＭＯＳトランジスタＴ７に、第７〜第１０、第１３の実施形態では、第３ＭＯＳトランジスタＴ３に相当する。ここで、ＭＯＳトランジスタＱ１のソースに接続される直流電圧ＶPS’と、ＭＯＳトランジスタＴａのドレインに接続される直流電圧ＶPD’との関係はＶPD’＞ＶPS’であり、直流電圧ＶPS’は例えばグランド電圧（接地）である。この回路構成は上段のＭＯＳトランジスタＴａのゲートに信号が入力され、下段のＭＯＳトランジスタＱ１のゲートには直流電圧ＤＣが常時印加される。このため下段のＭＯＳトランジスタＱ１は抵抗又は定電流源と等価であり、図１３（ａ）の回路はソースフォロワ型の増幅回路となっている。この場合、ＭＯＳトランジスタＴａから増幅出力されるのは電流であると考えてよい。
【００８５】
ＭＯＳトランジスタＱ２は水平走査回路３によって制御され、スイッチ素子として動作する。尚、後述するように図１４以降の各実施形態の画素内にはスイッチ用のＮチャネルの第４ＭＯＳトランジスタＴ４も設けられている。このＭＯＳトランジスタＴ４も含めて表わすと、図１３（ａ）の回路は正確には図１３（ｂ）のようになる。即ち、ＭＯＳトランジスタＴ４がＭＯＳトランジスタＱ１とＭＯＳトランジスタＴａとの間に挿入されている。ここで、ＭＯＳトランジスタＴ４は行の選択を行うものであり、ＭＯＳトランジスタＱ２は列の選択を行うものである。尚、図１２および図１３に示す構成は以下に説明する第５の実施形態〜第１３の実施形態に共通の構成である。
【００８６】
図１３のように構成することにより信号を大きく出力することができる。従って、画素がダイナミックレンジ拡大のために感光素子から発生する光電流を自然対数的に変換しているような場合は、そのままでは出力信号が小さいが、本増幅回路により充分大きな信号に増幅されるため、後続の信号処理回路（図示せず）での処理が容易になる。また、増幅回路の負荷抵抗部分を構成するＭＯＳトランジスタＱ１を画素内に設けずに、列方向に配置された複数の画素が接続される出力信号線６−１、６−２、・・・、６−ｍごとに設けることにより、負荷抵抗又は定電流源の数を低減でき、半導体チップ上で増幅回路が占める面積を少なくできる。
【００８７】
＜第５の実施形態＞
図１２に示した画素構成の第２例の各画素に適用される第５の実施形態について、図面を参照して説明する。図１４は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図２に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【００８８】
図１４に示すように、本実施形態では、図２に示す画素に、接続ノードａにゲートが接続され接続ノードａの電圧に応じた電流増幅を行う第７ＭＯＳトランジスタＴ７と、このＭＯＳトランジスタＴ７のソースにドレインが接続された行選択用の第４ＭＯＳトランジスタＴ４と、接続ノードａにドレインが接続されキャパシタＣ１及び接続ノードａの電位の初期化を行う第８ＭＯＳトランジスタＴ８とが付加された構成となる。ＭＯＳトランジスタＴ４のソースは出力信号線６（この出力信号線６は図１２の６−１、６−２、・・・、６−ｍに対応する）へ接続されている。尚、ＭＯＳトランジスタＴ７，Ｔ８も、ＭＯＳトランジスタＴ１〜Ｔ６と同様に、ＮチャネルのＭＯＳトランジスタでバックゲートが接地されている。
【００８９】
又、ＭＯＳトランジスタＴ７のドレインには直流電圧ＶPDが印加され、ＭＯＳトランジスタＴ４のゲートには信号φＶが入力される。又、ＭＯＳトランジスタＴ８のソースには直流電圧ＶRB2が印加されるとともに、そのゲートには信号φＶRS2が入力される。更に、ＭＯＳトランジスタＴ３のドレインには直流電圧ＶPDが印加される。尚、本実施形態において、ＭＯＳトランジスタＴ１〜Ｔ６及びキャパシタＣ１は、第１の実施形態（図２）と同様の動作を行い、各画素の感度のバラツキ検出動作及び撮像動作を行うことができる。以下にその動作を説明する。
【００９０】
（１）各画素への入射光を電気信号に変換する動作について
まず、信号φＳ及び信号φＳＷをハイレベルとしてＭＯＳトランジスタＴ１，Ｔ５を導通させるとともに信号φＶPSを中間レベルとし、ＭＯＳトランジスタＴ２，Ｔ３がサブスレッショルド領域で動作するようにバイアスされているときの動作について、説明する。このとき、ＭＯＳトランジスタＴ６のゲートには、第１の実施形態と同様にローレベルの信号φＶRSが与えられるので、ＭＯＳトランジスタＴ６はＯＦＦとなり、実質的に存在しないことと等価になる。
【００９１】
フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、前記光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ２，Ｔ３のゲートに発生する。この電圧により、ＭＯＳトランジスタＴ３に電流が流れ、キャパシタＣ１には前記光電流の積分値を自然対数的に変換した値と同等の電荷が蓄積される。つまり、キャパシタＣ１とＭＯＳトランジスタＴ３のソースとの接続ノードａに、前記光電流の積分値を自然対数的に変換した値に比例した電圧が生じることになる。ただし、このとき、ＭＯＳトランジスタＴ４，Ｔ８はＯＦＦ状態である。
【００９２】
次に、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて、ＭＯＳトランジスタＴ４をＯＮにすると、ＭＯＳトランジスタＴ７のゲートにかかる電圧に比例した電流がＭＯＳトランジスタＴ４，Ｔ７を通って出力信号線６に導出される。今、ＭＯＳトランジスタＴ４のゲートにかかる電圧は、接続ノードａにかかる電圧であるので、出力信号線６に導出される電流は前記光電流の積分値を自然対数的に変換した値となる。このようにして入射光量の対数値に比例した信号（出力電流）を読み出すことができる。
【００９３】
（２）各画素の感度のバラツキの検出方法について
以下に、図面を参照して、図１４のような回路構成の画素の感度のバラツキ検出動作について説明する。図１５は、リセット動作を行うときの画素内の各素子に接続された各信号線に与える信号のタイミングチャートである。
【００９４】
（１）で説明したように、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて出力信号が出力されると、まず、信号φＳの電圧をローレベルにしてＭＯＳトランジスタＴ１をＯＦＦにするとともに、信号φＳＷの電圧をローレベルにしてＭＯＳトランジスタＴ５をＯＦＦにする。このようにして、ＭＯＳトランジスタＴ２とフォトダイオードＰＤとの接続、及びＭＯＳトランジスタＴ２のゲートとＭＯＳトランジスタＴ３のゲートとの接続を遮断する。そして、信号φＶRSの電圧をハイレベルにしてＭＯＳトランジスタＴ６をＯＮにすることによって、ＭＯＳトランジスタＴ２のゲートに直流電圧ＶRBを印加する。ここで信号φＶPSの電圧をローレベルにすることによって、ＭＯＳトランジスタＴ２のソースから負の電荷がＭＯＳトランジスタＴ２に流れ込み、ＭＯＳトランジスタＴ２のドレイン・ソース間に負の電荷が蓄積される。
【００９５】
次に、信号φＶPSの電圧をハイレベル、即ち直流電圧ＶPDと同じ又は直流電圧ＶPDに近い電位にすることによって、ＭＯＳトランジスタＴ２のドレイン・ソース間に蓄積された負の電荷の一部を、信号線φＶPSに流出する。しかしながら、ＭＯＳトランジスタＴ２のドレインのポテンシャルが、ゲート下領域のポテンシャルよりも高いので、ＭＯＳトランジスタＴ２のドレインに蓄積された負の電荷の一部がＭＯＳトランジスタＴ２のドレインに残る。このＭＯＳトランジスタＴ２のドレインに蓄積される負の電荷は、ＭＯＳトランジスタＴ２の閾値電圧によって定まり、この閾値電圧に比例した値になる。
【００９６】
このとき、ＭＯＳトランジスタＴ２のドレイン電圧は該ドレインに蓄積された負の電荷に対応した電圧となり、このＭＯＳトランジスタＴ２のドレイン電圧がＭＯＳトランジスタＴ３のゲートに現れる。このＭＯＳトランジスタＴ３のゲートに現れる電圧は、ＭＯＳトランジスタＴ２のドレインに蓄積された負の電荷に比例するので、ＭＯＳトランジスタＴ２の閾値電圧に比例することがわかる。ＭＯＳトランジスタＴ２，Ｔ３をこのような状態にすると、信号φＶRS2をハイレベルにして、一旦、キャパシタＣ１及び接続ノードａの電位をリセットした後、再び、信号φＶRS2をローレベルに戻す。
【００９７】
そして、ＭＯＳトランジスタＴ３のゲート電圧によって、ＭＯＳトランジスタＴ３に電流が流れ、リセットされたキャパシタＣ１に電荷が蓄積されるとともに接続ノードａの電位が上昇する。次に、信号φＶをハイレベルにしてＭＯＳトランジスタＴ４をＯＮすることによって、接続ノードａの電圧がＭＯＳトランジスタＴ７で電流増幅されて出力信号線６に導出される。このようにして画素毎に、そのＭＯＳトランジスタＴ２の閾値電圧に比例した電流が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。
【００９８】
さて、上述のように補正データを検出してＭＯＳトランジスタＴ４をＯＦＦした後、信号φＶPSを中間レベルにしてＭＯＳトランジスタＴ２をリセットするとともに、信号φＶRSをローレベルに戻してＭＯＳトランジスタＴ６をＯＦＦにする。そして、信号φＳ及び信号φＳＷをハイレベルにして、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにした後、信号φＶRS2をハイレベルにしてＭＯＳトランジスタＴ８を通してキャパシタＣ１に蓄積された電荷を放電することによって、キャパシタＣ１及び接続ノードａの電位が初期化される。このようにして次の撮像が行える状態にする。
【００９９】
＜第６の実施形態＞
第６の実施形態について、図面を参照して説明する。図１６は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図１４に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１００】
図１６に示すように、本実施形態では、ＭＯＳトランジスタＴ３のドレインに信号φＤを与えることによってキャパシタＣ１及び接続ノードａの電位を初期化するようにし、それによってＭＯＳトランジスタＴ８を削除した構成となっている。その他の構成は第５の実施形態（図１４）と同一である。尚、信号φＤのハイレベル期間では、第１の実施形態（図２）と同様にキャパシタＣ１で積分が行われ、ローレベル期間では、キャパシタＣ１の電荷がＭＯＳトランジスタＴ３を通して放電され、キャパシタＣ１の電圧及びＭＯＳトランジスタＴ７のゲートは略信号φＤのローレベル電圧になる（リセット）。本実施形態では、ＭＯＳトランジスタＴ８を省略できる分、構成がシンプルになる。
【０１０１】
この実施形態において、撮像動作をさせるときは、第５の実施形態と同様に、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにするとともに信号φＶRSをローレベルにしてＭＯＳトランジスタＴ６をＯＦＦにすることによって、ＭＯＳトランジスタＴ２がサブスレッショルド状態で動作するようにする。又、信号φＤをハイレベルにして、光電流の積分値を自然対数的に変換した値と同等の電荷をキャパシタＣ１に蓄積する。そして、所定のタイミングでＭＯＳトランジスタＴ４をＯＮにして、ＭＯＳトランジスタＴ７のゲートにかかる電圧に比例した電流をＭＯＳトランジスタＴ４，Ｔ７を通して出力信号線６に導出する。
【０１０２】
又、各画素をリセットするときは、第１の実施形態と同様、図３のタイミングで信号を制御する。即ち、まず、第１の実施形態と同様に、パルス信号φＶが与えられた後、信号φＳ及び信号φＳＷをローレベルにしてＭＯＳトランジスタＴ１，Ｔ５をＯＦＦにして、リセット動作が始まる。次に、信号φＶRSをハイレベルにして、ＭＯＳトランジスタＴ２のゲートに直流電圧ＶRBを印加する。そして、信号φＶPSを一旦ローレベルにした後、信号φＶPSをハイレベルにして、ＭＯＳトランジスタＴ２のドレインに負の電荷が蓄積される。この負の電荷量は、ＭＯＳトランジスタＴ２の閾値電圧によって決まる。
【０１０３】
このとき、一旦、信号φＤをローレベルにしてキャパシタＣ１及び接続ノードａをリセットする。そして、キャパシタＣ１には、ＭＯＳトランジスタＴ２の閾値電圧に比例した電流がＭＯＳトランジスタＴ３を通じて流入して、接続ノードａに現れる電圧がこの閾値電圧に比例した電圧になる。パルス信号φＶをＭＯＳトランジスタＴ４のゲートに与えて、接続ノードａに現れる電圧をＭＯＳトランジスタＴ７で電流増幅した出力信号が出力される。このようにして画素毎に、そのＭＯＳトランジスタＴ２の閾値電圧に比例した電流が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。
【０１０４】
このように補正データを検出してＭＯＳトランジスタＴ４をＯＦＦした後、信号φＶPSを中間レベルにしてＭＯＳトランジスタＴ２をリセットした後に、信号φＶRSをローレベルにしてＭＯＳトランジスタＴ６をＯＦＦにする。そして、信号φＳ及び信号φＳＷをハイレベルにして、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにした後、信号φＤをローレベルにしてＭＯＳトランジスタＴ３を通してキャパシタＣ１に蓄積された電荷を放電することによって、キャパシタＣ１及び接続ノードａの電位が初期化される。
【０１０５】
＜第７の実施形態＞
第７の実施形態について、図面を参照して説明する。図１７は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図１６に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１０６】
図１７に示すように、本実施形態では、ＭＯＳトランジスタＴ３のドレインに直流電圧ＶPDが印加されるとともに、キャパシタＣ１及びＭＯＳトランジスタＴ７を削除した構成となっている。即ち、ＭＯＳトランジスタＴ３のソースにＭＯＳトランジスタＴ４のドレインが接続される。その他の構成は第６の実施形態（図１６）と同一である。
【０１０７】
このような構成の回路において、撮像動作をさせるときは、第６の実施形態と同様に、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにするとともに信号φＶRSをローレベルにしてＭＯＳトランジスタＴ６をＯＦＦにして、ＭＯＳトランジスタＴ２がサブスレッショルド状態で動作するようにする。このようにＭＯＳトランジスタＴ２を動作させることによって、前記光電流に対して自然対数的に比例した値のドレイン電流がＭＯＳトランジスタＴ３を流れる。
【０１０８】
そして、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えてＯＮとすると、前記光電流に対して自然対数的に比例した値のドレイン電流が、ＭＯＳトランジスタＴ４を通して出力信号線６に導出される。このとき、ＭＯＳトランジスタＴ３及びＭＯＳトランジスタＱ１（図１３）の導通時抵抗とそれらを流れる電流によって決まるＭＯＳトランジスタＱ１のドレイン電圧が、信号として出力信号線６に現れる。このようにして信号が読み出された後、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１０９】
又、各画素をリセットする際には、図１８のタイミングチャートのように動作させる。まず、パルス信号φＶが与えられた後、信号φＳ及び信号φＳＷをローレベルにしてＭＯＳトランジスタＴ１，Ｔ５をＯＦＦにして、リセット動作が始まる。次に、信号φＶRSをハイレベルにして、ＭＯＳトランジスタＴ２のゲートに直流電圧ＶRBを印加する。そして、信号φＶPSを一旦ローレベルにした後、信号φＶPSをハイレベルにして、ＭＯＳトランジスタＴ２のドレインに負の電荷が蓄積される。この負の電荷量は、ＭＯＳトランジスタＴ２の閾値電圧によって決まる。
【０１１０】
このとき、パルス信号φＶをＭＯＳトランジスタＴ４のゲートに与えて、画素毎に、そのＭＯＳトランジスタＴ２の閾値電圧に比例した電流が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。このように補正データを検出してＭＯＳトランジスタＴ４をＯＦＦした後、信号φＶPSを中間レベルにしてＭＯＳトランジスタＴ２をリセットした後に、信号φＶRSをローレベルにしてＭＯＳトランジスタＴ６をＯＦＦにする。しかる後、信号φＳ及び信号φＳＷをハイレベルにして、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにして、撮像動作を行うための構成にする。
【０１１１】
尚、本実施形態では上記第６の実施形態のように、光信号をキャパシタＣ１で一旦積分するということを行わないので、積分時間が不要となり、又、キャパシタＣ１のリセットも不要であるので、その分信号処理の高速化が図れる。又、本実施形態では、第６の実施形態に比し、キャパシタＣ１及びＭＯＳトランジスタＴ７を省略できる分、構成が更にシンプルになり画素サイズを小さくすることができる。
【０１１２】
＜第８の実施形態＞
第８の実施形態について、図面を参照して説明する。図１９は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図５及び図１７に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１１３】
図１９に示すように、本実施形態では、第７の実施形態（図１７）に示す画素に、ＭＯＳトランジスタＴ６に代えてキャパシタＣ２を用いた回路構成となっている。即ち、キャパシタＣ２は、その一端がＭＯＳトランジスタＴ２のゲートとＭＯＳトランジスタＴ５のソースとの接続ノードに接続されるとともに、他端に信号φＶRSが印加される。尚、第２の実施形態（図５）と同様に、信号φＶRSは２値の電圧信号で、グランドレベルをローレベルとし、又、このローレベルより高い電圧をハイレベルとする。
【０１１４】
このように、本実施形態の構成と第２の実施形態の構成との関係は、第７の実施形態の構成と第１の実施形態（図２）の構成との関係とに対応する。よって、第２の実施形態と同様に、キャパシタＣ２に与える信号φＶRSをローレベルとするともに、ＭＯＳトランジスタＴ１，Ｔ５をＯＮにすることによって、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させる。よって、フォトダイオードＰＤから流れる光電流を対数変換した電圧が接続ノードａに現れる。そして、ＭＯＳトランジスタＴ４をＯＮにすることによって、対数変換された出力信号を出力する。又、リセット動作は、第７の実施形態と同様、図１８のタイミングチャートで示すタイミングで各信号の値を変化させることによって、各画素の感度のバラツキを補正データとして検出することができる。
【０１１５】
尚、第５〜第８の実施形態の回路構成をした画素によると、各画素が撮像動作を行ったのち、各画素の感度のバラツキの原因となるＭＯＳトランジスタの閾値電圧に比例した信号を各画素からの出力を補正するための補正データとして検出することができる。更にいえば、予め、後続回路においてメモリに、撮像時に出力された画像データを画素毎に記憶するとともに、各画素内のＭＯＳトランジスタの閾値電圧に比例した電流を図１２の信号線９から画素毎にシリアルに出力して、後続回路における別のメモリに画素毎の補正データとして記憶しておく。そして、この画像データを補正データで画素毎に補正すれば、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【０１１６】
＜第９の実施形態＞
第９の実施形態について、図面を参照して説明する。図２０は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図６及び図１９に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１１７】
図２０に示すように、第８の実施形態（図１９）の画素から、ＭＯＳトランジスタＴ５を削除した回路構成となっている。即ち、ＭＯＳトランジスタＴ２，Ｔ３のゲートが接続され、又、ＭＯＳトランジスタＴ２のソースには直流電圧ＶPSが印加される。
【０１１８】
このように、本実施形態の構成と第３の実施形態（図６）の構成との関係は、第８の実施形態の構成と第２の実施形態（図５）の構成との関係に対応する。よって、第３の実施形態と同様に、キャパシタＣ２に与える信号φＶRSをローレベルとするともに、ＭＯＳトランジスタＴ１をＯＮにすることによって、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させる。よって、フォトダイオードＰＤから流れる光電流を対数変換した電圧が接続ノードａに現れる。そして、ＭＯＳトランジスタＴ４をＯＮにすることによって、対数変換された出力信号を出力する。
【０１１９】
又、各画素をリセットする際には、図２１のタイミングチャートのように動作させる。まず、パルス信号φＶが与えられた後、信号φＳをローレベルにしてＭＯＳトランジスタＴ１をＯＦＦにして、リセット動作が始まる。次に、信号φＶRSをハイレベルにして、ＭＯＳトランジスタＴ２のゲート電圧を高くすることによって、ＭＯＳトランジスタＴ２のソースから流入する電荷の量を増加させる。
【０１２０】
このようにして、ＭＯＳトランジスタＴ２のゲート及びドレイン、ＭＯＳトランジスタＴ３のゲート、そしてキャパシタＣ２に蓄積された正の電荷が速やかに再結合される。そして、信号φＶRSをローレベルにしてＭＯＳトランジスタＴ２のポテンシャルを基の初期状態にリセットする。このとき、パルス信号φＶをＭＯＳトランジスタＴ４のゲートに与えて、画素毎に、このリセット時の出力電圧が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。このように補正データを検出してＭＯＳトランジスタＴ４をＯＦＦした後、信号φＳをハイレベルにして、ＭＯＳトランジスタＴ１をＯＮにして、次の撮像動作に備える。
【０１２１】
＜第１０の実施形態＞
第１０の実施形態について、図面を参照して説明する。図２２は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図９及び図２０に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１２２】
図２２に示すように、第９の実施形態（図２０）の画素から、キャパシタＣ２を削除した回路構成となっている。又、ＭＯＳトランジスタＴ２のソースには信号φＶPSが入力される。尚、信号φＶPSは、第４の実施形態（図９）と同様に、２値の電圧信号で、直流電圧ＶPSと略等しい電圧でＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるための電圧をハイレベルとし、又、この電圧よりも低くＭＯＳトランジスタＴ２にハイレベルの電圧を与えたときよりも大きい電流が流れ得るようにする電圧をローレベルとする。
【０１２３】
このように、本実施形態の構成と第４の実施形態の構成との関係は、第９の実施形態の構成と第３の実施形態（図６）の構成との関係に対応する。よって、第４の実施形態と同様に、ＭＯＳトランジスタＴ２のソースに与える信号φＶPSをハイレベルとするともに、ＭＯＳトランジスタＴ１をＯＮにすることによって、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させる。よって、フォトダイオードＰＤから流れる光電流を対数変換した電圧が接続ノードａに現れる。そして、ＭＯＳトランジスタＴ４をＯＮにすることによって、対数変換された出力信号を出力する。
【０１２４】
又、各画素をリセットする際には、図２３のタイミングチャートのように動作させる。まず、パルス信号φＶが与えられた後、信号φＳをローレベルにしてＭＯＳトランジスタＴ１をＯＦＦにして、リセット動作が始まる。次に、信号φＶPSをローレベルにして、ＭＯＳトランジスタＴ２のソース電圧を低くすることによって、ＭＯＳトランジスタＴ２のソースから流入する電荷の量を増加させる。
【０１２５】
このようにして、ＭＯＳトランジスタＴ２のゲート及びドレイン、そしてＭＯＳトランジスタＴ３のゲートに蓄積された正の電荷が速やかに再結合される。そして、信号φＶPSをハイレベルにしてＭＯＳトランジスタＴ２のポテンシャルを基の初期状態にリセットする。このとき、パルス信号φＶをＭＯＳトランジスタＴ４のゲートに与えて、画素毎に、このリセット時の出力電圧が出力信号線６に導出されて、各画素からの出力を補正するための補正データとして検出することができる。このように補正データを検出してＭＯＳトランジスタＴ４をＯＦＦした後、信号φＳをハイレベルにして、ＭＯＳトランジスタＴ１をＯＮにして、次の撮像動作に備える。
【０１２６】
尚、第９、第１０の実施形態において、第５〜第８の実施形態と同様に、このリセット時に読み出した出力信号が、図１２の信号線９から画素毎にシリアルに出力され、後続回路においてメモリに画素毎の補正データとして記憶しておく。そして、実際の撮像時の出力電流を前記記憶されている補正データで画素毎に補正すれば、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【０１２７】
又、第８〜第１０の実施形態（図１９、図２０、図２２）において、第５の実施形態（図１４）のように、ＭＯＳトランジスタＴ３のソースに他端に直流電圧ＶPSが印加されたキャパシタＣ１やＭＯＳトランジスタＴ７のゲート、そして、キャパシタＣ１をリセットするためのＭＯＳトランジスタＴ８のドレインを接続するとともに、ＭＯＳトランジスタＴ７のソースをＭＯＳトランジスタＴ４のドレインに接続するような構成にしても良い。又、第６の実施形態（図１６）のように、ＭＯＳトランジスタＴ３のドレインに信号φＤを与えるようにして、上述した第５の実施形態（図１４）のような構成からＭＯＳトランジスタＴ８を削除した構成にしても良い。
【０１２８】
＜ディプレッション型ＭＯＳトランジスタを組み合わせた構成の画素＞
又、第１〜第１０の実施形態（図２、図５、図６、図９、図１４、図１６、図１７、図１９、図２０、図２２）において、第１ＭＯＳトランジスタＴ１をディプレッション型のＮチャネルのＭＯＳトランジスタとしても構わない。この画素の構成を、第７〜１０の実施形態（図１７、図１９、図２０、図２２）の画素を例にして、図２４〜図２７に示す。図２４〜図２７に示すように、ＭＯＳトランジスタＴ１以外のＭＯＳトランジスタＴ２〜Ｔ６は、エンハンスメント型のＮチャネルのＭＯＳトランジスタである。
【０１２９】
図１７、図１９、図２０、図２２の構成の画素ように、画素内に設けられたＭＯＳトランジスタを全てエンハンスメント型のＭＯＳトランジスタで構成したとき、ＭＯＳトランジスタＴ１，Ｔ２が直列に接続されるため、ＭＯＳトランジスタＴ１のゲートに与える信号φＳのハイレベルの電圧が、通常は、この画素に供給する電圧よりも高くなる。そのため、通常はＭＯＳトランジスタＴ１に信号φＳを与えるための別の電源を設ける必要がある。
【０１３０】
それに対して、上述したように、このＭＯＳトランジスタＴ１をディプレッション型のＭＯＳトランジスタとすることによって、そのゲートに与える信号φＳのハイレベルの電圧を低くすることができ、他のＭＯＳトランジスタに与えるハイレベルの信号と同じ電圧にすることが可能になる。これは、ディプレッション型のＭＯＳトランジスタの閾値が負の値となるため、エンハンスメント型のＭＯＳトランジスタと比べて、低いゲート電圧でＯＮすることができるからである。
【０１３１】
＜ＰチャネルＭＯＳトランジスタを組み合わせた構成の画素＞
更に、第１〜第１０の実施形態において、第１ＭＯＳトランジスタＴ１をＰチャネルのＭＯＳトランジスタとしても構わない。この画素の構成を、第７〜第１０の実施形態の画素を例にして、図２８〜図３１に示す。図２８〜図３１に示すように、ＭＯＳトランジスタＴ１以外のＭＯＳトランジスタＴ２〜Ｔ６は、ＮチャネルのＭＯＳトランジスタである。又、ＭＯＳトランジスタＴ１のソースがフォトダイオードＰＤのアノードと接続されるとともに、ドレインがＭＯＳトランジスタＴ２のドレインに接続される。
【０１３２】
このような構成にしたとき、ＭＯＳトランジスタＴ１は、ゲート・ドレイン間の電圧差が閾値より大きければＯＮとなり、又、ゲート・ドレイン間の電圧差が閾値より小さければＯＦＦとなる。よって、ＭＯＳトランジスタＴ１のゲートに与える信号φＳが、第１〜第１０の実施形態の信号φＳとそのタイミングが逆転するとともに、ＭＯＳトランジスタＴ１のドレインに直列に接続されたＭＯＳトランジスタＴ２の影響を受けることなく、ＯＮ／ＯＦＦ動作を行うことができる。
【０１３３】
又、ＭＯＳトランジスタＴ１のＯＮ／ＯＦＦ動作が、ＭＯＳトランジスタＴ２の影響を受けることがないので、信号φＳを供給するための別の電源を設ける必要が無くなる。更に、このようにすることによって、ＭＯＳトランジスタＴ１を、他のＭＯＳトランジスタと同様にエンハンスメント型のＭＯＳトランジスタとすることができるので、他のＭＯＳトランジスタと同一の工程でＭＯＳトランジスタＴ１を生成することが可能である。よって、上述したように、第１ＭＯＳトランジスタＴ１のみをディプレッション型のＭＯＳトランジスタとするときと比べて、その生産工程が簡素化される。
【０１３４】
＜第１１の実施形態＞
第１１の実施形態について、図面を参照して説明する。図５５は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図１４に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１３５】
図５５に示すように、本実施形態では、画素の出力側を構成するＭＯＳトランジスタＴ３，Ｔ４，Ｔ７，Ｔ８及びキャパシタＣ１が、図１４の画素と同様の構成をしている。このような図５５の画素において、フォトダイオードＰＤのアノードに直流電圧ＶPSが印加され、ＭＯＳトランジスタＴ２のドレインに信号φＶPDが与えられるとともにそのソースがＭＯＳトランジスタＴ３のゲートに接続される。又、ＭＯＳトランジスタＴ２のソースにドレインが接続されるとともにフォトダイオードＰＤのカソードにソースが接続された第１ＭＯＳトランジスタＴ１が設けられる。更に、ＭＯＳトランジスタＴ２のゲートには信号φＶPGが与えられ、ＭＯＳトランジスタＴ１のゲートには信号φＳが与えられる。
【０１３６】
（１） 光電流を自然対数的に変換して出力する場合。
このとき、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるための電圧を第１電圧とし、ＭＯＳトランジスタＴ２の閾値のバラツキを検出するために、直流電圧ＶPSに略等しい値となる電圧を第２電圧とする。
【０１３７】
（１−ａ）撮像動作
信号φＶPDを第１電圧として、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるとともに、ＭＯＳトランジスタＴ１のゲートに与えられる信号φＳをハイレベルにし、ＭＯＳトランジスタＴ１をＯＮの状態にする。このとき、フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ２のソース及びＭＯＳトランジスタＴ３のゲートに発生する。尚、このとき、フォトダイオードＰＤで発生した負の光電荷がＭＯＳトランジスタＴ２のソースに流れ込むため、強い光が入射されるほどＭＯＳトランジスタＴ２のソース電圧が低くなる。
【０１３８】
このようにして光電流に対して自然対数的に変化した電圧がＭＯＳトランジスタＴ３のゲートに現れると、まず、ＭＯＳトランジスタＴ８のゲートにハイレベルの信号φＶRS2を与えてＭＯＳトランジスタＴ８をＯＮにして、キャパシタＣ１及び接続ノードａの電圧をリセットする。このとき、接続ノードａの電圧をＭＯＳトランジスタＴ３が動作できるようにＭＯＳトランジスタＴ３のゲート電圧により決定される表面ポテンシャルより低い電圧になるようにリセットする。次に、信号φＶRS2をローレベルにしてＭＯＳトランジスタＴ８をＯＦＦにした後、信号φＶをハイレベルにしてＭＯＳトランジスタＴ４をＯＮにする。
【０１３９】
このとき、接続ノードａの電圧がＭＯＳトランジスタＴ８によってリセットされることで、ＭＯＳトランジスタＴ３が動作を行い、ＭＯＳトランジスタＴ３のゲート電圧によって決定される表面ポテンシャルをサンプルした電圧がＭＯＳトランジスタＴ７のゲートに与えられる。よって、ＭＯＳトランジスタＴ７のゲート電圧が入射光量を対数変換した値に比例した値となるため、ＭＯＳトランジスタＴ４をＯＮにしたとき、前記光電流を自然対数的に変換した値となる電流又は電圧が、ＭＯＳトランジスタＴ７，Ｔ４を介して出力信号線６に導出される。このようにして入射光量の対数値に比例した信号（出力電流）を読み出すと、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１４０】
（１−ｂ）感度のバラツキ検出
各画素の感度のバラツキを検出するときの、各信号のタイミングチャートを図５６に示す。上記のように、パルス信号φＶRS2がＭＯＳトランジスタＴ８に与えられて接続ノードａの電圧がリセットされた後、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が読み出されると、まず、信号φＳをローレベルにして、ＭＯＳトランジスタＴ１をＯＦＦにする。そして、信号φＶPDを第２電圧にして、ＭＯＳトランジスタＴ２のドレイン・ソース間に負の電荷を蓄積させる。
【０１４１】
次に、信号φＶPDを第１電圧に戻すと、この蓄積された負の電荷が信号φＶPDの信号線に流れ出して、ＭＯＳトランジスタＴ２のソースに負の電荷が蓄積された状態になる。この負の電荷の蓄積量は、ゲート・ソース間の閾値電圧によって決まる。このように、ＭＯＳトランジスタＴ２のソースに負の電荷が蓄積されると、ＭＯＳトランジスタＴ８のゲートにパルス信号φＶRS2を与えて、接続ノードａの電圧をリセットした後、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて出力信号を読み出す。
【０１４２】
このとき、読み出された出力信号は、ＭＯＳトランジスタＴ２の閾値電圧に応じた値となるため、これにより、各画素の感度のバラツキを検出することができる。そして、最後に、撮像動作が行えるように、信号φＳをハイレベルにしてＭＯＳトランジスタＴ１をＯＮにする。このように検出した感度のバラツキ検出を行って得られる信号を補正データとしてラインメモリなどのメモリに記憶し、各画素毎に、実際の撮像時の出力信号をこの補正データを用いて補正することによって、出力信号から画素のバラツキによる成分を取り除くことができる。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【０１４３】
（２）光電流を線形的に変換して出力する場合。
このとき、信号φＶPDの電圧は、ＭＯＳトランジスタＴ３の動作点となる電圧である第３電圧とする（ＭＯＳトランジスタＴ３が正しく作動するように回路構成が最適化されていれば、信号φＶPDの電圧を先の第１電圧とすることも可能である。）。又、このとき、信号φＳは常にハイレベルで、信号φＳがゲートに与えられるＭＯＳトランジスタＴ１は、常にＯＮ状態である。このようにすることによって、ＭＯＳトランジスタＴ２が図５４のリセット用のＭＯＳトランジスタＴ２に、ＭＯＳトランジスタＴ３が図５４の信号増幅用のＭＯＳトランジスタＴ１に相当した構成になる。
【０１４４】
（２−ａ）撮像動作
まず、信号φＶPGをローレベルにして、リセット用のＭＯＳトランジスタＴ２をＯＦＦの状態にする。このように、リセット用のＭＯＳトランジスタＴ２をＯＦＦにすると、フォトダイオードＰＤに光電流が流れることによって、ＭＯＳトランジスタＴ３のゲート電圧が変化する。即ち、フォトダイオードＰＤより負の光電荷がＭＯＳトランジスタＴ３のゲートに与えられ、ＭＯＳトランジスタＴ３のゲート電圧が、光電流に対して線形的に変化した値になる。尚、このとき、フォトダイオードＰＤで発生した負の光電荷がＭＯＳトランジスタＴ３のゲートに流れ込むため、強い光が入射されるほどＭＯＳトランジスタＴ３のゲート電圧が低くなる。
【０１４５】
このようにして光電流に対して線形的に変化した電圧がＭＯＳトランジスタＴ３のゲートに現れると、まず、ＭＯＳトランジスタＴ８のゲートにハイレベルの信号φＶRS2を与えてＭＯＳトランジスタＴ８をＯＮにして、キャパシタＣ１及び接続ノードａの電圧をリセットする。このとき、接続ノードａの電圧をＭＯＳトランジスタＴ３が動作できるようにＭＯＳトランジスタＴ３のゲート電圧により決定される表面ポテンシャルより低い電圧になるようにリセットする。次に、信号φＶRS2をローレベルにしてＭＯＳトランジスタＴ８をＯＦＦにした後、信号φＶをハイレベルにしてＭＯＳトランジスタＴ４をＯＮにする。
【０１４６】
このとき、接続ノードａの電圧がＭＯＳトランジスタＴ８によってリセットされることで、ＭＯＳトランジスタＴ３が動作を行い、ＭＯＳトランジスタＴ３のゲート電圧によって決定される表面ポテンシャルをサンプルした電圧がＭＯＳトランジスタＴ７のゲートに与えられる。よって、ＭＯＳトランジスタＴ７のゲート電圧が入射光量を積分した値に比例した値となるため、ＭＯＳトランジスタＴ４をＯＮにしたとき、前記光電流を線形的に変換した値となる電流が、ＭＯＳトランジスタＴ７，Ｔ４を介して出力信号線６に導出される。このようにして入射光量の値に比例した信号（出力電流）を読み出すと、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１４７】
（２−ｂ）リセット動作
各画素のリセットを行うときの、各信号のタイミングチャートを図５７に示す。上記のように、パルス信号φＶRS2がＭＯＳトランジスタＴ８に与えられて接続ノードａの電圧がリセットされた後、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が読み出されると、まず、信号φＶPGをハイレベルにして、ＭＯＳトランジスタＴ２をＯＮにする。このようにＭＯＳトランジスタＴ２がＯＮになると、ＭＯＳトランジスタＴ３のゲートに第３電圧が与えられ、ＭＯＳトランジスタＴ３のゲート電圧がリセットされる。そして、信号φＶPGを再びローレベルにして、ＭＯＳトランジスタＴ２をＯＦＦにする。
【０１４８】
次に、ＭＯＳトランジスタＴ８のゲートにパルス信号φＶRS2を与えて、接続ノードａの電圧をリセットした後、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて出力信号を読み出す。このとき、出力信号は、ＭＯＳトランジスタＴ３のゲート電圧に応じた値となり、初期化されたときの出力信号として読み出される。そして、出力信号が読み出されると、再び上記した撮像動作が行われる。
【０１４９】
このように初期化されたときの信号を補正データとしてラインメモリなどのメモリに記憶し、各画素毎に、実際の撮像時の出力信号をこの補正データを用いて補正することによって、出力信号から画素のバラツキによる成分を取り除くことができる。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。尚、第６の実施形態（図１６）のように、ＭＯＳトランジスタＴ３のドレインにパルス信号（例えば、φＶPD’）を与えるような構造にして、この信号φＶPD’によってＭＯＳトランジスタＴ３によって、接続ノードａの電圧をリセットできるようにすることで、図５５の構成の画素からＭＯＳトランジスタＴ８を省略した構成にしても構わない。
【０１５０】
＜第１２の実施形態＞
第１２の実施形態について、図面を参照して説明する。図５８は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図５５に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１５１】
図５８に示すように、本実施形態では、図５５の画素におけるＭＯＳトランジスタＴ３，Ｔ８をＰチャネルのＭＯＳトランジスタとし、ＭＯＳトランジスタＴ３のドレインに直流電圧ＶPSが印加されるとともに、このＭＯＳトランジスタＴ３のソースに一端が接続されたキャパシタＣ１の他端に直流電圧ＶPDが印加される。又、ＭＯＳトランジスタＴ８のドレインに直流電圧ＶRB2が印加され、そのソースにＭＯＳトランジスタＴ７のゲートが接続される。その他の構成については、図５５の画素の構成と同様である。尚、ＭＯＳトランジスタＴ８のソースに印加される直流電圧ＶRB2は、ＶPSよりも高い電圧である。
【０１５２】
（１） 光電流を自然対数的に変換して出力する場合。
このとき、第１１の実施形態と同様に、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるための電圧を第１電圧とし、ＭＯＳトランジスタＴ２の閾値のバラツキを検出するために、直流電圧ＶPSに略等しい値となる電圧を第２電圧とする。
【０１５３】
（１−ａ）撮像動作
信号φＶPDを第１電圧として、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるとともに、ＭＯＳトランジスタＴ１のゲートに与えられる信号φＳをハイレベルにし、ＭＯＳトランジスタＴ１をＯＮの状態にする。尚、キャパシタＣ１及び接続ノードａの電圧が、ＭＯＳトランジスタＴ８によってリセットされているものとする。このとき、フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ２のソース及びＭＯＳトランジスタＴ３のゲートに発生する。尚、このとき、フォトダイオードＰＤで発生した負の光電荷がＭＯＳトランジスタＴ２のソースに流れ込むため、強い光が入射されるほどＭＯＳトランジスタＴ２のソース電圧が低くなる。
【０１５４】
このようにして光電流に対して自然対数的に変化した電圧がＭＯＳトランジスタＴ３のゲートに現れると、接続ノードａがリセットされてＭＯＳトランジスタＴ３のゲート電圧により決定される表面ポテンシャルより高い電圧になっているので、キャパシタＣ１から正の電荷がＭＯＳトランジスタＴ３を介して流れる。このとき、ＭＯＳトランジスタＴ３のゲート電圧によって、キャパシタＣ１から流れる正の電荷量が決定される。即ち、強い光が入射されてＭＯＳトランジスタＴ２のソース電圧が低くなるときほど、キャパシタＣ１から流れる正の電荷量が多い。
【０１５５】
このようにしてキャパシタＣ１から正の電荷が流れ、接続ノードａの電圧が入射光量の積分値を対数変換した値に比例した値となる。そして、パルス信号φＶを与えてＭＯＳトランジスタＴ４をＯＮにしたとき、前記光電流の積分値を自然対数的に変換した値となる電流が、ＭＯＳトランジスタＴ７，Ｔ４を介して出力信号線６に導出される。このようにして入射光量の対数値に比例した信号（出力電流）を読み出すと、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１５６】
（１−ｂ）感度のバラツキ検出
各画素の感度のバラツキを検出するときの、各信号のタイミングチャートを図５９に示す。上記のように、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が読み出されると、第１１の実施形態（図５６）と同様に、まず、信号φＳをローレベルにして、ＭＯＳトランジスタＴ１をＯＦＦにする。そして、信号φＶPDを第２電圧にして、ＭＯＳトランジスタＴ２のドレイン・ソース間に負の電荷を蓄積させる。
【０１５７】
次に、信号φＶPDを第１電圧に戻すと、この蓄積された負の電荷が信号φＶPDの信号線に流れ出して、ＭＯＳトランジスタＴ２のソースに負の電荷が蓄積された状態になる。この負の電荷の蓄積量は、ゲート・ソース間の閾値電圧によって決まる。このように、ＭＯＳトランジスタＴ２のソースに負の電荷が蓄積されると、ＭＯＳトランジスタＴ８のゲートにパルス信号φＶRS2を与えて、接続ノードａの電圧をリセットした後、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて出力信号を読み出す。尚、ＭＯＳトランジスタＴ８のゲートに与えるパルス信号φＶRS2は、ローレベルのパルス信号である。
【０１５８】
このとき、読み出された出力信号は、ＭＯＳトランジスタＴ２の閾値電圧に応じた値となるため、これにより、各画素の感度のバラツキを検出することができる。そして、最後に、撮像動作が行えるように、信号φＳをハイレベルにしてＭＯＳトランジスタＴ１をＯＮにした後、ＭＯＳトランジスタＴ８のゲートにパルス信号φＶRS2を与えて接続ノードａの電圧をリセットする。このように検出した感度のバラツキ検出を行って得られる信号を補正データとしてラインメモリなどのメモリに記憶し、各画素毎に、実際の撮像時の出力信号をこの補正データを用いて補正することによって、出力信号から画素のバラツキによる成分を取り除くことができる。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【０１５９】
（２）光電流を線形的に変換して出力する場合。
このとき、第１１の実施形態と同様に、信号φＶPDの電圧は、ＭＯＳトランジスタＴ３の動作点となる電圧である第３電圧とする。又、このとき、信号φＳは常にハイレベルで、信号φＳがゲートに与えられるＭＯＳトランジスタＴ１は、常にＯＮ状態である。このようにすることによって、ＭＯＳトランジスタＴ２が図５４のリセット用のＭＯＳトランジスタＴ２に、ＭＯＳトランジスタＴ３が図５４の信号増幅用のＭＯＳトランジスタＴ１に相当した構成になる。
【０１６０】
（２−ａ）撮像動作
まず、第１１の実施形態と同様に、信号φＶPGをローレベルにして、リセット用のＭＯＳトランジスタＴ２をＯＦＦの状態にする。尚、キャパシタＣ１及び接続ノードａの電圧が、ＭＯＳトランジスタＴ８によってリセットされているものとする。このように、リセット用のＭＯＳトランジスタＴ２をＯＦＦにすると、フォトダイオードＰＤに光電流が流れることによって、ＭＯＳトランジスタＴ３のゲート電圧が変化する。即ち、フォトダイオードＰＤより負の光電荷がＭＯＳトランジスタＴ３のゲートに与えられ、ＭＯＳトランジスタＴ３のゲート電圧が、光電流に対して線形的に変化した値になる。尚、このとき、フォトダイオードＰＤで発生した負の光電荷がＭＯＳトランジスタＴ３のゲートに流れ込むため、強い光が入射されるほどＭＯＳトランジスタＴ３のゲート電圧が低くなる。
【０１６１】
このようにして光電流に対して線形的に変化した電圧がＭＯＳトランジスタＴ３のゲートに現れると、接続ノードａがリセットされてＭＯＳトランジスタＴ３のゲート電圧により決定される表面ポテンシャルより高い電圧になっているので、キャパシタＣ１から正の電荷がＭＯＳトランジスタＴ３を介して流れる。このとき、ＭＯＳトランジスタＴ３のゲート電圧によって、キャパシタＣ１から流れる正の電荷量が決定される。即ち、強い光が入射されてＭＯＳトランジスタＴ３のゲート電圧が低くなるときほど、キャパシタＣ１から流れる正の電荷量が多い。
【０１６２】
このようにしてキャパシタＣ１から正の電荷が流れ、接続ノードａの電圧が入射光量の積分値に比例した値となる。そして、パルス信号φＶを与えてＭＯＳトランジスタＴ４をＯＮにしたとき、前記光電流の積分値を線形的に変換した値となる電流が、ＭＯＳトランジスタＴ７，Ｔ４を介して出力信号線６に導出される。このようにして入射光量の積分値に比例した信号（出力電流）を読み出すと、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１６３】
（２−ｂ）リセット動作
各画素のリセットを行うときの、各信号のタイミングチャートを図６０に示す。上記のように、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が読み出されると、まず、信号φＶPGをハイレベルにして、ＭＯＳトランジスタＴ２をＯＮにする。このようにＭＯＳトランジスタＴ２がＯＮになると、ＭＯＳトランジスタＴ３のゲートに第３電圧が与えられ、ＭＯＳトランジスタＴ３のゲート電圧がリセットされる。そして、信号φＶPGを再びローレベルにして、ＭＯＳトランジスタＴ２をＯＦＦにする。
【０１６４】
次に、ＭＯＳトランジスタＴ８のゲートにパルス信号φＶRS2を与えて、接続ノードａの電圧をリセットした後、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて出力信号を読み出す。このとき、出力信号は、ＭＯＳトランジスタＴ３のゲート電圧に応じた値となり、初期化されたときの出力信号として読み出される。そして、出力信号が読み出されると、もう一度ＭＯＳトランジスタＴ８のゲートにパルス信号φＶRS2を与えて、接続ノードａの電圧をリセットした後、再び上記した撮像動作が行われる。尚、パルス信号φＶRS2は、ローレベルのパルス信号である。
【０１６５】
このように初期化されたときの信号を補正データとしてラインメモリなどのメモリに記憶し、各画素毎に、実際の撮像時の出力信号をこの補正データを用いて補正することによって、出力信号から画素のバラツキによる成分を取り除くことができる。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。尚、第６の実施形態（図１６）のように、ＭＯＳトランジスタＴ３のドレインにパルス信号（例えば、φＶPS）を与えるような構造にして、この信号φＶPSによってＭＯＳトランジスタＴ３によって、接続ノードａの電圧をリセットできるようにすることで、図５８の構成の画素からＭＯＳトランジスタＴ８を省略した構成にしても構わない。尚、この場合は、ＭＯＳトランジスタＴ３のドレインに与えるパルス信号φＶPSを、フォトダイオードＰＤのアノードに印加する直流電圧ＶPSとは異なる電源線から供給するようにする。
【０１６６】
＜第１３の実施形態＞
第１３の実施形態について、図面を参照して説明する。図６１は、本実施形態に使用する固体撮像装置に設けられた画素の構成を示す回路図である。尚、図５５に示す画素と同様の目的で使用される素子及び信号線などは、同一の符号を付して、その詳細な説明は省略する。
【０１６７】
図６１に示すように、本実施形態では、ＭＯＳトランジスタＴ３のドレインに直流電圧ＶPDが印加されるとともに、キャパシタＣ１及びＭＯＳトランジスタＴ７，Ｔ８を削除した構成となっている。その他の構成は、第１１の実施形態（図５５）と同一である。
【０１６８】
（１） 光電流を自然対数的に変換して出力する場合。
このとき、第１１の実施形態と同様に、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるための電圧を第１電圧とし、ＭＯＳトランジスタＴ２の閾値のバラツキを検出するために、直流電圧ＶPSに略等しい値となる電圧を第２電圧とする。
【０１６９】
（１−ａ）撮像動作
信号φＶPDを第１電圧として、ＭＯＳトランジスタＴ２をサブスレッショルド領域で動作させるとともに、ＭＯＳトランジスタＴ１のゲートに与えられる信号φＳをハイレベルにし、ＭＯＳトランジスタＴ１をＯＮの状態にする。このとき、フォトダイオードＰＤに光が入射すると光電流が発生し、ＭＯＳトランジスタのサブスレッショルド特性により、光電流を自然対数的に変換した値の電圧がＭＯＳトランジスタＴ２のソース及びＭＯＳトランジスタＴ３のゲートに発生する。尚、このとき、フォトダイオードＰＤで発生した負の光電荷がＭＯＳトランジスタＴ２のソースに流れ込むため、強い光が入射されるほどＭＯＳトランジスタＴ２のソース電圧が低くなる。
【０１７０】
このようにして光電流に対して自然対数的に変化した電圧がＭＯＳトランジスタＴ３のゲートに現れると、パルス信号φＶが与えられてＭＯＳトランジスタＴ４をＯＮとして、前記光電流を自然対数的に変換した値となる電流が、ＭＯＳトランジスタＴ３，Ｔ４を介して出力信号線６に導出される。このようにして入射光量の対数値に比例した信号（出力電流）を読み出すと、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１７１】
（１−ｂ）感度のバラツキ検出
各画素の感度のバラツキを検出するときの、各信号のタイミングチャートを図６２に示す。上記のように、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が読み出されると、第１１の実施形態（図５６）と同様に、まず、信号φＳをローレベルにして、ＭＯＳトランジスタＴ１をＯＦＦにする。そして、信号φＶPDを第２電圧にして、ＭＯＳトランジスタＴ２のドレイン・ソース間に負の電荷を蓄積させる。
【０１７２】
次に、信号φＶPDを第１電圧に戻すと、この蓄積された負の電荷が信号φＶPDの信号線に流れ出して、ＭＯＳトランジスタＴ２のソースに負の電荷が蓄積された状態になる。この負の電荷の蓄積量は、ゲート・ソース間の閾値電圧によって決まる。このように、ＭＯＳトランジスタＴ２のソースに負の電荷が蓄積されると、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて出力信号を読み出す。
【０１７３】
このとき、読み出された出力信号は、ＭＯＳトランジスタＴ２の閾値電圧に応じた値となるため、これにより、各画素の感度のバラツキを検出することができる。そして、最後に、撮像動作が行えるように、信号φＳをハイレベルにしてＭＯＳトランジスタＴ１をＯＮにする。このように検出した感度のバラツキ検出を行って得られる信号を補正データとしてラインメモリなどのメモリに記憶し、各画素毎に、実際の撮像時の出力信号をこの補正データを用いて補正することによって、出力信号から画素のバラツキによる成分を取り除くことができる。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【０１７４】
（２）光電流を線形的に変換して出力する場合。
このとき、第１１の実施形態と同様に、信号φＶPDの電圧は、ＭＯＳトランジスタＴ３の動作点となる電圧である第３電圧とする。又、このとき、信号φＳは常にハイレベルで、信号φＳがゲートに与えられるＭＯＳトランジスタＴ１は、常にＯＮ状態である。このようにすることによって、ＭＯＳトランジスタＴ２が図５４のリセット用のＭＯＳトランジスタＴ２に、ＭＯＳトランジスタＴ３が図５４の信号増幅用のＭＯＳトランジスタＴ１に相当した構成になる。
【０１７５】
（２−ａ）撮像動作
まず、第１１の実施形態と同様に、信号φＶPGをローレベルにして、リセット用のＭＯＳトランジスタＴ２をＯＦＦの状態にする。このように、リセット用のＭＯＳトランジスタＴ２をＯＦＦにすると、フォトダイオードＰＤに光電流が流れることによって、ＭＯＳトランジスタＴ３のゲート電圧が変化する。即ち、フォトダイオードＰＤより負の光電荷がＭＯＳトランジスタＴ３のゲートに与えられ、ＭＯＳトランジスタＴ３のゲート電圧が、光電流に対して線形的に変化した値になる。尚、このとき、フォトダイオードＰＤで発生した負の光電荷がＭＯＳトランジスタＴ３のゲートに流れ込むため、強い光が入射されるほどＭＯＳトランジスタＴ３のゲート電圧が低くなる。
【０１７６】
このようにして光電流に対して線形的に変化した電圧がＭＯＳトランジスタＴ３のゲートに現れると、パルス信号φＶが与えられてＭＯＳトランジスタＴ４をＯＮにする。このとき、前記光電流の積分値を線形的に変換した値となる電流が、ＭＯＳトランジスタＴ３，Ｔ４を介して出力信号線６に導出される。このようにして入射光量の積分値に比例した信号（出力電流）を読み出すと、ＭＯＳトランジスタＴ４をＯＦＦにする。
【０１７７】
（２−ｂ）リセット動作
各画素のリセットを行うときの、各信号のタイミングチャートを図６３に示す。上記のように、パルス信号φＶがＭＯＳトランジスタＴ４のゲートに与えられて、出力信号が読み出されると、まず、信号φＶPGをハイレベルにして、ＭＯＳトランジスタＴ２をＯＮにする。このようにＭＯＳトランジスタＴ２がＯＮになると、ＭＯＳトランジスタＴ３のゲートに第３電圧が与えられ、ＭＯＳトランジスタＴ３のゲート電圧がリセットされる。そして、信号φＶPGを再びローレベルにして、ＭＯＳトランジスタＴ２をＯＦＦにする。
【０１７８】
次に、ＭＯＳトランジスタＴ４のゲートにパルス信号φＶを与えて出力信号を読み出す。このとき、出力信号は、ＭＯＳトランジスタＴ３のゲート電圧に応じた値となり、初期化されたときの出力信号として読み出される。そして、出力信号が読み出されると、再び上記した撮像動作が行われる。このように初期化されたときの信号を補正データとしてラインメモリなどのメモリに記憶し、各画素毎に、実際の撮像時の出力信号をこの補正データを用いて補正することによって、出力信号から画素のバラツキによる成分を取り除くことができる。尚、この補正方法の具体例は後述する図５３に示している。この補正方法は、ラインメモリなどのメモリを画素内に設けることによっても実現できる。
【０１７９】
以上説明した実施形態において、各画素からの信号読み出しは電荷結合素子（ＣＣＤ）を用いて行うようにしてもかまわない。この場合、ＭＯＳトランジスタＴ４に相当するポテンシャルレベルを可変としたポテンシャルの障壁を設けることにより、ＣＣＤへの電荷読み出しを行えばよい。
【０１８０】
以上説明した第１〜第１１及び第１３の実施形態は、画素内の能動素子であるＭＯＳトランジスタＴ１〜Ｔ８を全てＮチャネルのＭＯＳトランジスタで構成しているが、これらのＭＯＳトランジスタＴ１〜Ｔ８を全てＰチャネルのＭＯＳトランジスタで構成してもよい。又、第１２の実施形態において、画素内のＮチャネルのＭＯＳトランジスタをＰチャネルのＭＯＳトランジスタに、ＰチャネルのＭＯＳトランジスタをＮチャネルのＭＯＳトランジスタに変えて構成しても構わない。
【０１８１】
図３３〜図３６及び図３９〜図４４には、上記第１〜第１０の実施形態をＰチャネルのＭＯＳトランジスタで構成した例である第１４〜第２３の実施形態を示している。又、図６４〜図６６には、上記第１１〜第１３の実施形態の画素のＭＯＳトランジスタを逆極性のＭＯＳトランジスタで構成した例である第２４〜第２６の実施形態を示している。又、図４５〜図４８は、第２０〜第２３の実施形態において、第１ＭＯＳトランジスタＴ１をディプレッション型のＰチャネルのＭＯＳトランジスタとしたものである。更に、図４９〜図５２は、第２０〜第２３の実施形態において、第１ＭＯＳトランジスタＴ１をＮチャネルのＭＯＳトランジスタとしたものである。そのため図３２〜図５２及び図６４〜図６６では接続の極性や印加電圧の極性が逆になっている。例えば、図３３（第１４の実施形態）において、フォトダイオードＰＤはアノードに直流電圧ＶPDに接続され、カソードが第１ＭＯＳトランジスタＴ１のドレインに接続され、また、ＭＯＳトランジスタＴ１のソースが第２ＭＯＳトランジスタＴ２のドレイン及び第３ＭＯＳトランジスタＴ３のゲートに接続されている。ＭＯＳトランジスタＴ２のソースには信号φＶPSが与えられる。
【０１８２】
ところで、図３３のような画素が対数変換を行うとき、直流電圧ＶPSと直流電圧ＶPDは、ＶPS＞ＶPD となっており、図２（第１の実施形態）と逆である。また、キャパシタＣ１の出力電圧は初期値が高い電圧で、積分によって降下する。また、第１ＭＯＳトランジスタＴ１や第４ＭＯＳトランジスタＴ４や第５ＭＯＳトランジスタＴ５や第６ＭＯＳトランジスタＴ６をＯＮさせるときには、低い電圧をゲートに印加する。更に、図３４〜図３６、図３９〜図５２の実施形態（第１５〜第２４の実施形態）において、第８ＭＯＳトランジスタＴ８ときには、低い電圧をゲートに印加する。又、図４９〜図５２に示す構成の画素において、ＮチャネルのＭＯＳトランジスタとなる第１ＭＯＳトランジスタＴ１をＯＮさせるときには、高い電圧をゲートに印加する。更に、図６５の実施形態（第２５の実施形態）において、第４ＭＯＳトランジスタＴ４をＯＮさせるときには低い電圧をゲートに印加し、そして、第８ＭＯＳトランジスタＴ８をＯＮさせるときには高い電圧をゲートに印加する。以上の通り、逆極性のＭＯＳトランジスタを用いる場合は、電圧関係や接続関係が一部異なるが、構成は実質的に同一であり、また基本的な動作も同一であるので、図３３〜図３６、図３９〜図５２、及び図６４〜図６６については図面で示すのみで、その構成や動作についての説明は省略する。
【０１８３】
第１４〜第１７の実施形態の画素を含む固体撮像装置の全体構成を説明するためのブロック回路構成図を図３２に示し、第１８〜第２６の実施形態の画素を含む固体撮像装置の全体構成を説明するためのブロック回路構成図を図３７に示している。図３２及び図３７については、図１及び図１２と同一部分（同一の役割部分）に同一の符号を付して説明を省略する。以下、図３７の構成について簡単に説明する。列方向に配列された出力信号線６−１、６−２、・・・、６−ｍに対してＰチャネルのＭＯＳトランジスタＱ１とＰチャネルのＭＯＳトランジスタＱ２が接続されている。ＭＯＳトランジスタＱ１のゲートは直流電圧線７に接続され、ドレインは出力信号線６−１に接続され、ソースは直流電圧ＶPS’のライン８に接続されている。
【０１８４】
一方、ＭＯＳトランジスタＱ２のドレインは出力信号線６−１に接続され、ソースは最終的な信号線９に接続され、ゲートは水平走査回路３に接続されている。ここで、ＭＯＳトランジスタＱ１は画素内のＰチャネルのＭＯＳトランジスタＴａと共に図３８（ａ）に示すような増幅回路を構成している。尚、ＭＯＳトランジスタＴａは、第１８、第１９、第２４及び第２５の実施形態では第７ＭＯＳトランジスタＴ７に相当し、又、第２０〜第２３及び第２６の実施形態では第３ＭＯＳトランジスタＴ３に相当する。
【０１８５】
この場合、ＭＯＳトランジスタＱ１はＭＯＳトランジスタＴａの負荷抵抗又は定電流源となっている。従って、このＭＯＳトランジスタＱ１のソースに接続される直流電圧ＶPS’と、ＭＯＳトランジスタＴａのドレインに接続される直流電圧ＶPD’との関係は、ＶPD’＜ＶPS’であり、直流電圧ＶPD’は例えばグランド電圧（接地）である。ＭＯＳトランジスタＱ１のドレインはＭＯＳトランジスタＴａに接続され、ゲートには直流電圧が印加されている。ＰチャネルのＭＯＳトランジスタＱ２は水平走査回路３によって制御され、増幅回路の出力を最終的な信号線９へ導出する。第１８〜第２６の実施形態のように、画素内に設けられた第４ＭＯＳトランジスタＴ４を考慮すると、図３８（ａ）の回路は図３８（ｂ）のように表わされる。
【０１８６】
＜画像データの補正方法＞
上述した第１〜第２６の実施形態のような回路構成の画素が設けられた固体撮像装置がデジタルカメラなどの画像入力装置に使用されたときの実施例を、図面を参照して説明する。
【０１８７】
図５３に示す画像入力装置は、対物レンズ５１と、該対物レンズ５１を通して入射される光の光量に応じて電気信号を出力する固体撮像装置５２と、撮像時の固体撮像装置５２の電気信号（以下、「画像データ」と呼ぶ。）が入力されて一時記憶されるメモリ５３と、リセット時の固体撮像装置５２の電気信号（以下、「補正データ」と呼ぶ。）が入力されて一時記憶されるためのメモリ５４と、メモリ５３から送出される画像データからメモリ５４から記憶される補正データを補正演算する補正演算回路５５と、補正演算回路５５で補正データにより補正の施された画像データを演算処理して外部に出力する処理部５６とを有する。尚、固体撮像装置５２は、第１〜第２６の実施形態のような回路構成の画素が設けられた固体撮像装置である。
【０１８８】
このような構成の画像入力装置は、まず、撮像動作を行って、固体撮像装置５２から各画素毎に画像データがメモリ５３に出力される。そして、各画素が撮像動作を終えて、リセット動作を行ったときに、上記で説明したように、各画素の感度のバラツキを調べて、補正データをメモリ５４に出力する。そして、メモリ５３内の各画素の画像データとメモリ５４内の各画素の補正データを、補正演算回路５５にこの画像データを各画素毎に送出する。
【０１８９】
補正演算回路５５では、メモリ５３から送出された画像データからこの画像データを出力した同一画素のメモリ５４から送出された補正データが各画素毎に補正演算される。この補正データが補正演算された画像データが処理部５６に送出されて、演算処理された後、外部に出力される。又、このような画像入力装置において、メモリ５３，５４は、それぞれ、固体撮像装置５２からライン毎に送出されるデータが記録されるラインメモリなどが用いられる。従って、メモリ５３，５４を固体撮像装置内に組み込むことも容易である。
【０１９０】
尚、他の実施形態においては、リセットを行うことによって、ほぼ各画素の感度のバラツキがキャンセルされるが、これをより正確に行うために図５３で説明したようなメモリや補正演算回路などを含む補正回路を設けるようにしても構わない。
【０１９１】
【発明の効果】
以上説明したように、本発明の請求項１、請求項２、請求項８、請求項９、請求項１６、請求項１７に記載の固体撮像装置によれば、感光素子とこれに第１電極が電気的に接続される第１のトランジスタとの間にスイッチ手段を設け、このスイッチ手段をＯＦＦするとともに前記第１のトランジスタに、撮像時よりも大きい電流が流れ得るようにしてリセットを行うようにした。従って、感光素子に入射する光がリセット動作に影響を与えることが防止され、リセット動作が正確に行えるようになる。又、リセットによって各画素が同じ初期状態となり、各画素の感度バラツキを抑制することができる。
【０１９２】
又、請求項３、請求項１０、請求項１４、請求項１５、請求項２５に記載するように、光電変換素子と第１トランジスタとの間及び第１トランジスタの制御電極と第１電極との間に設けられた２つのスイッチ、或いは、フォトダイオードと第２ＭＯＳトランジスタとの間及び第２ＭＯＳトランジスタのゲート電極と第１電極との間に設けられた２つのＭＯＳトランジスタをＯＦＦするとともに、第１のトランジスタの制御電極と第２電極、或いは、第２ＭＯＳトランジスタのゲート電極と第２電極に与える電圧を変化させることによって各画素の感度バラツキを検出することにより、正確に各画素の感度バラツキの検出を行うことができる。更に、能動素子をＭＯＳトランジスタで構成することにより高集積化が容易となり、周辺の処理回路（Ａ／Ｄコンバータ、デジタル・システム・プロセッサ、メモリ）等とともにワンチップ上に形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図２】本発明の第１の実施形態の１画素の構成を示す回路図。
【図３】第１の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図４】図２の画素の構成及びポテンシャルの関係を表した図。
【図５】本発明の第２の実施形態の１画素の構成を示す回路図。
【図６】本発明の第３の実施形態の１画素の構成を示す回路図。
【図７】第３の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図８】図６の画素の構成及びポテンシャルの関係を表した図。
【図９】本発明の第４の実施形態の１画素の構成を示す回路図。
【図１０】第４の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図１１】図９の画素の構成及びポテンシャルの関係を表した図。
【図１２】本発明の一実施形態である二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図１３】図１２の一部の回路図。
【図１４】本発明の第５の実施形態の１画素の構成を示す回路図。
【図１５】第５の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図１６】本発明の第６の実施形態の１画素の構成を示す回路図。
【図１７】本発明の第７の実施形態の１画素の構成を示す回路図。
【図１８】第７の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図１９】本発明の第８の実施形態の１画素の構成を示す回路図。
【図２０】本発明の第９の実施形態の１画素の構成を示す回路図。
【図２１】第９の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図２２】本発明の第１０の実施形態の１画素の構成を示す回路図。
【図２３】第１０の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図２４】本発明の第７の実施形態の１画素の構成の１例を示す回路図。
【図２５】本発明の第８の実施形態の１画素の構成の１例を示す回路図。
【図２６】本発明の第９の実施形態の１画素の構成の１例を示す回路図。
【図２７】本発明の第１０の実施形態の１画素の構成の１例を示す回路図。
【図２８】本発明の第７の実施形態の１画素の構成の１例を示す回路図。
【図２９】本発明の第８の実施形態の１画素の構成の１例を示す回路図。
【図３０】本発明の第９の実施形態の１画素の構成の１例を示す回路図。
【図３１】本発明の第１０の実施形態の１画素の構成の１例を示す回路図。
【図３２】画素内の能動素子をＰチャネルのＭＯＳトランジスタで構成した実施形態の場合の本発明の二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図３３】本発明の第１４の実施形態の１画素の構成を示す回路図。
【図３４】本発明の第１５の実施形態の１画素の構成を示す回路図。
【図３５】本発明の第１６の実施形態の１画素の構成を示す回路図。
【図３６】本発明の第１７の実施形態の１画素の構成を示す回路図。
【図３７】画素内の能動素子をＰチャネルのＭＯＳトランジスタで構成した実施形態の場合の本発明の二次元固体撮像装置の全体の構成を説明するためのブロック回路図。
【図３８】図３７の一部の回路図。
【図３９】本発明の第１８の実施形態の１画素の構成を示す回路図。
【図４０】本発明の第１９の実施形態の１画素の構成を示す回路図。
【図４１】本発明の第２０の実施形態の１画素の構成を示す回路図。
【図４２】本発明の第２１の実施形態の１画素の構成を示す回路図。
【図４３】本発明の第２２の実施形態の１画素の構成を示す回路図。
【図４４】本発明の第２３の実施形態の１画素の構成を示す回路図。
【図４５】本発明の第２０の実施形態の１画素の構成の１例を示す回路図。
【図４６】本発明の第２１の実施形態の１画素の構成の１例を示す回路図。
【図４７】本発明の第２２の実施形態の１画素の構成の１例を示す回路図。
【図４８】本発明の第２３の実施形態の１画素の構成の１例を示す回路図。
【図４９】本発明の第２０の実施形態の１画素の構成の１例を示す回路図。
【図５０】本発明の第２１の実施形態の１画素の構成の１例を示す回路図。
【図５１】本発明の第２２の実施形態の１画素の構成の１例を示す回路図。
【図５２】本発明の第２３の実施形態の１画素の構成の１例を示す回路図。
【図５３】各実施形態の画素を用いた個体撮像装置を備えた画像入力装置の内部構造を示すブロック図。
【図５４】従来例の１画素の構成を示す回路図。
【図５５】本発明の第１１の実施形態の１画素の構成を示す回路図。
【図５６】第１１の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図５７】第１１の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図５８】本発明の第１２の実施形態の１画素の構成を示す回路図。
【図５９】第１２の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図６０】第１２の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図６１】本発明の第１３の実施形態の１画素の構成を示す回路図。
【図６２】第１３の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図６３】第１３の実施形態で使用する画素の各素子に与える信号のタイミングチャート。
【図６４】本発明の第２４の実施形態の１画素の構成の１例を示す回路図。
【図６５】本発明の第２５の実施形態の１画素の構成の１例を示す回路図。
【図６６】本発明の第２６の実施形態の１画素の構成の１例を示す回路図。
【符号の説明】
Ｇ11〜Ｇｍｎ 画素
２ 垂直走査回路
３ 水平走査回路
４−１〜４−ｎ 行選択線
６−１〜６−ｍ 出力信号線
７ 直流電圧線
８ ライン
９ 信号線
１０ Ｐ型半導体基板
１１，１２ Ｎ型拡散層
１３ 酸化膜
１４ ポリシリコン
５１ 対物レンズ
５２ 固体撮像装置
５３，５４ メモリ
５５ 補正演算回路
５６ 処理部
ＰＤ フォトダイオード
Ｔ１〜Ｔ８ 第１〜第８ＭＯＳトランジスタ
Ｃ１，Ｃ２ キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device including a plurality of pixels.
[0002]
[Prior art]
The solid-state imaging device is not only small, lightweight, and has low power consumption, but also has no image distortion or image sticking, and is resistant to environmental conditions such as vibration and magnetic field. In addition, since it can be manufactured through a process common to LSI (Large Scale Integrated circuit) or a similar process, it is highly reliable and suitable for mass production. For this reason, solid-state imaging devices in which pixels are arranged in a line are widely used for facsimiles and flatbed scanners, and solid-state imaging devices in which pixels are arranged in a matrix are widely used for video cameras and digital cameras. By the way, such a solid-state imaging device is roughly classified into a CCD type and a MOS type by means for reading (extracting) the photocharge generated in the photoelectric conversion element. The CCD type is designed to transfer photocharges while accumulating them in a potential well, and has a drawback that the dynamic range is narrow. On the other hand, in the MOS type, the charge accumulated in the pn junction capacitance of the photodiode is read out through the MOS transistor.
[0003]
Here, the configuration per pixel of the conventional MOS type solid-state imaging device will be described with reference to FIG. In the figure, PD is a photodiode, and its cathode is connected to the gate of the MOS transistor T1 and the drain of the MOS transistor T2. The source of the MOS transistor T1 is connected to the drain of the MOS transistor T3, and the source of the MOS transistor T3 is connected to the output signal line Vout. A DC voltage VPD is applied to the drain of the MOS transistor T1 and the source of the MOS transistor T2, and a DC voltage VPS is applied to the anode of the photodiode.
[0004]
When light enters the photodiode PD, photocharge is generated, and the charge is accumulated in the gate of the MOS transistor T1. Here, when the pulse signal φV is applied to the gate of the MOS transistor T3 to turn on the MOS transistor T3, a current proportional to the charge of the gate of the MOS transistor T1 is led to the output signal line Vout through the MOS transistors T1 and T3. . In this way, an output current proportional to the amount of incident light can be read. After the signal is read, the MOS transistor T3 is turned off, and the gate voltage of the MOS transistor T1 can be initialized by applying the signal φRS to the gate of the MOS transistor T2 to turn on the MOS transistor T2.
[0005]
[Problems to be solved by the invention]
As described above, the conventional MOS type solid-state imaging device reads out the photocharge generated by the photodiode in each pixel and accumulated in the gate of the MOS transistor as it is, so that the dynamic range is narrow, and therefore the exposure amount is precisely controlled. Moreover, even if the exposure amount was controlled precisely, the dark part was crushed black or the bright part was saturated. On the other hand, the applicant of the present invention has a photosensitive means that can generate a photocurrent according to the amount of incident light, a MOS transistor that inputs the photocurrent, and a bias means that biases the MOS transistor to a state in which a subthreshold current can flow. And a solid-state image pickup device in which the photocurrent is logarithmically converted has been proposed (see Japanese Patent Application Laid-Open No. 3-192964). Although such a solid-state imaging device has a wide dynamic range, the threshold characteristics of MOS transistors provided for each pixel may differ, and the sensitivity may differ for each pixel. Therefore, it is necessary to take measures such as holding output obtained by irradiating bright light (uniform light) with uniform brightness in advance as correction data for correcting the output of each pixel at the time of imaging the subject. .
[0006]
However, it is troublesome for the operator to irradiate each pixel using an external light source, and there is a problem that exposure cannot be performed uniformly uniformly. Further, when the uniform light irradiation mechanism is provided in the imaging apparatus, there is a problem that the configuration of the imaging apparatus becomes complicated. In order to solve such problems, the present inventors have made various studies on circuit configurations that can eliminate sensitivity variations among pixels without irradiating uniform light in advance. The present invention has been made in view of the above points, and is capable of accurately obtaining correction data for correcting the output of each pixel at the time of imaging a subject without irradiating uniform light in advance. The purpose is to provide. Another object of the present invention is to provide a solid-state imaging device in which variation in sensitivity of each pixel is suppressed by making the initial state of each pixel substantially the same.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, a solid-state imaging device according to claim 1 includes a photosensitive element that generates an electrical signal corresponding to an incident light amount, and a first transistor in which a first electrode is electrically connected to the photosensitive element. And a photoelectric conversion means for operating the first transistor in a subthreshold region to convert the electrical signal logarithmically, and a lead-out path for deriving an output signal of the photoelectric conversion means to an output signal line. In a solid-state imaging device having a plurality of pixels, a switch means is provided between the photosensitive element and the first electrode of the first transistor, the switch means is turned on, and the first transistor is placed in a subthreshold region. The switch means is turned off and a larger current can flow through the first transistor than during imaging. A manner and performing a reset.
[0008]
According to a second aspect of the present invention, the solid-state imaging device includes a photosensitive element that generates an electrical signal corresponding to the amount of incident light, a first transistor having a first electrode electrically connected to the photosensitive element, and the first transistor. A plurality of pixels each including a photoelectric conversion unit that operates one transistor in a subthreshold region to convert the electric signal in a natural logarithm, and a lead-out path that derives an output signal of the photoelectric conversion unit to an output signal line. In the solid-state imaging device, a switch unit is provided between the photosensitive element and the first electrode of the first transistor, and the switch unit is turned on and the first transistor is operated in a subthreshold region. In addition, the switch means is turned off and a reset is performed so that a larger current can flow through the first transistor than during imaging. Characterized by each of said pixels to the same initial state by.
[0009]
The solid-state imaging device according to claim 1 or 2, for example, when imaging a moving image by repeatedly performing an imaging operation and a reset operation like an imaging device such as a video movie, light is applied to the photosensitive element. Even in the incident state, by turning off the switch means, the influence of the electrical output from the photosensitive element is cut, and the photoelectric conversion means can be reset accurately. Further, by resetting the first transistor so that a larger current than that at the time of imaging can flow, each pixel becomes the same initial state, and variation in sensitivity of each pixel can be suppressed.
[0010]
The solid-state imaging device according to claim 3 includes a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to an incident light amount, and a lead-out path that derives the output signal of the photoelectric conversion unit to an output signal line. In the solid-state imaging device having a plurality of pixels, the photoelectric conversion unit includes a photoelectric conversion element in which a DC voltage is applied to the first electrode, and one contact point connected to the second electrode of the photoelectric conversion element. A first transistor including a first switch, a first electrode, a second electrode, and a control electrode, wherein the first electrode is connected to the other contact of the switch; a first electrode; a second electrode; and a control electrode; A second transistor that applies a DC voltage to the first electrode and has a control electrode connected to the first electrode of the first transistor and outputs an electric signal from the second electrode; and the first transistor First electrode and control And a second switch connected between the electrodes, the first switch and the second switch are turned on to cause each pixel to perform an imaging operation, and the first switch and the second switch are turned off. And a variation in sensitivity of each pixel is detected by changing a voltage applied to the control electrode and the second electrode of the first transistor.
[0011]
In such a solid-state imaging device, as described in claim 4, a third switch is provided in which one contact is connected to the control electrode of the first transistor and a DC voltage is applied to the other contact. The third switch is turned off when each pixel performs an imaging operation, and the third switch is turned on when a variation in sensitivity of each pixel is detected. good. Further, as described in claim 5, the third switch may be a transistor. According to a sixth aspect of the present invention, a capacitor having one end connected to the control electrode of the first transistor is provided to detect a variation in sensitivity between the pixels when the pixels perform an imaging operation. A solid-state imaging device may be used in which the voltage applied to the other end of the capacitor varies from time to time. Further, as described in claim 7, the second switch may be a transistor.
[0012]
The solid-state imaging device according to claim 8 includes a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to an incident light amount, and a lead-out path that derives the output signal of the photoelectric conversion unit to an output signal line. In the solid-state imaging device having a plurality of pixels, the photoelectric conversion unit includes a photoelectric conversion element in which a DC voltage is applied to the first electrode, and one contact point connected to the second electrode of the photoelectric conversion element. A first switch; a first electrode; a second electrode; and a control electrode, wherein the first electrode and the control electrode are connected to the other contact of the first switch, and a DC voltage is applied to the second electrode. A first transistor, a first electrode, a second electrode, and a control electrode; a DC voltage is applied to the first electrode and the control electrode is connected to the first electrode and the control electrode of the first transistor; Electric signal from the second electrode And a reset capacitor having one end connected to the control electrode of the first transistor. When each pixel performs an imaging operation, the first switch is turned on. When the voltage applied to the other end of the reset capacitor is a first voltage and the first transistor is operated in the subthreshold region to reset each pixel, the first switch is turned OFF and the reset capacitor A voltage applied to the other end is set as a second voltage so that a larger current can flow through the first transistor than during imaging.
[0013]
In such a solid-state imaging device, when each pixel is reset by setting the second voltage applied to the other end of the reset capacitor of each pixel to a constant voltage value, the second transistor of each pixel is reset. The control voltage can be set to substantially the same initial state. Therefore, it is possible to suppress variation in sensitivity that occurs for each pixel.
[0014]
The solid-state imaging device according to claim 9 includes a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to an incident light amount, and a lead-out path that derives the output signal of the photoelectric conversion unit to an output signal line. In the solid-state imaging device having a plurality of pixels, the photoelectric conversion unit includes a photoelectric conversion element in which a DC voltage is applied to the first electrode, and one contact point connected to the second electrode of the photoelectric conversion element. A first transistor including a first switch, a first electrode, a second electrode, and a control electrode, wherein the first electrode and the control electrode are connected to the other contact of the first switch; a first electrode; A second electrode that outputs an electric signal from the second electrode, the control electrode being connected to the first electrode and the control electrode of the first transistor. A transistor, and When the pixel performs an imaging operation, the first switch is turned on and the voltage applied to the second electrode of the first transistor is set as the first voltage so that the first transistor operates in the subthreshold region. When resetting the pixel, the first switch is turned off and the voltage applied to the second electrode of the first transistor is set as the second voltage, and the current is larger than before applying the second voltage to the first transistor. It is possible to flow.
[0015]
In such a solid-state imaging device, when each pixel is reset by setting a second voltage applied to the second electrode of the second transistor of each pixel to a constant voltage value, the second voltage of each pixel is reset. The control voltage of the transistor can be set to substantially the same initial state. Therefore, it is possible to suppress variation in sensitivity that occurs for each pixel.
[0016]
The solid-state imaging device according to claim 10 includes a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to an incident light amount, and a lead-out path that derives the output signal of the photoelectric conversion unit to an output signal line. In the solid-state imaging device having a plurality of pixels, the photoelectric conversion unit includes a photoelectric conversion element in which a DC voltage is applied to the second electrode, and one contact point connected to the first electrode of the photoelectric conversion element. A first transistor including a first switch, a first electrode, a second electrode, and a control electrode, wherein the second electrode is connected to the other contact of the first switch, the first electrode, the second electrode, and the control; And a second transistor that applies a DC voltage to the first electrode and is connected to the second electrode of the first transistor and outputs an electrical signal from the second electrode, Turn on the first switch In addition, the first transistor is operated in a subthreshold region to cause each pixel to perform an imaging operation, the first switch is turned OFF, and the voltage applied to the first electrode of the first transistor is changed. , Detecting a variation in sensitivity of each pixel.
[0017]
In such a solid-state imaging device, the photoelectric conversion means can be logarithmically converted by applying a voltage to the first transistor control electrode so that the first transistor operates in the subthreshold region. In addition, by applying a voltage to the control electrode so that the first transistor is in a non-conducting state, charges can be accumulated in the control electrode of the second transistor and the photoelectric conversion means can be operated in a linear conversion operation. .
[0018]
The solid-state imaging device according to claim 11 is the solid-state imaging device according to any one of claims 3 to 9, wherein the first switch is a transistor having a polarity opposite to that of the first transistor. To do. A solid-state imaging device according to a twelfth aspect is the solid-state imaging device according to any one of the third to tenth aspects, wherein the first switch is a transistor.
[0019]
A solid-state imaging device according to a thirteenth aspect is the solid-state imaging device according to any one of the first to twelfth aspects, wherein the pixels are arranged in a matrix.
[0020]
The solid-state imaging device according to claim 14, wherein each pixel includes a photodiode, a first MOS transistor having a first electrode connected to one electrode of the photodiode, and the pixel, A second MOS transistor having a first electrode connected to the second electrode of the first MOS transistor; a third MOS transistor having a gate electrode connected to the first electrode of the second MOS transistor; and a second MOS transistor having a first electrode connected to the first electrode of the second MOS transistor. One electrode is connected, a fourth MOS transistor having a second electrode connected to the gate electrode of the second MOS transistor, a first electrode connected to the gate electrode of the second MOS transistor, and a direct current applied to the second electrode A fifth MOS transistor to which a voltage is applied, and the first and fourth MOS transistors The first MOS transistor is turned on, the fifth MOS transistor is turned off, the second MOS transistor is operated in a sub-threshold region below a threshold value, and each pixel performs an imaging operation, and the first and fourth MOS transistors are turned off. In addition, after the fifth MOS transistor is turned on, a variation in sensitivity of each pixel due to a threshold voltage of the second MOS transistor is detected by changing a voltage applied to the second electrode of the second MOS transistor. To do.
[0021]
The solid-state imaging device according to claim 15, wherein each pixel includes a photodiode, a first MOS transistor having a first electrode connected to one electrode of the photodiode, and the pixel, A second MOS transistor having a first electrode connected to the second electrode of the first MOS transistor; a third MOS transistor having a gate electrode connected to the first electrode of the second MOS transistor; and a second MOS transistor having a first electrode connected to the first electrode of the second MOS transistor. A fourth MOS transistor having one electrode connected thereto, a second electrode connected to the gate electrode of the second MOS transistor, and a first capacitor having one end connected to the gate electrode of the second MOS transistor; The first and fourth MOS transistors are turned on, and the other end of the first capacitor 1 voltage is applied, the second MOS transistor is operated in a sub-threshold region below a threshold value to cause each pixel to perform an imaging operation, the first and fourth MOS transistors are turned off, and the first capacitor A variation in sensitivity of each pixel due to a threshold voltage of the second MOS transistor is detected by changing a voltage applied to the second electrode of the second MOS transistor after the second voltage is applied to the end.
[0022]
The solid-state imaging device according to claim 16, wherein each pixel includes a photodiode, a first MOS transistor having a first electrode connected to one electrode of the photodiode, and the pixel, A second MOS transistor having a first electrode and a gate electrode connected to a second electrode of the first MOS transistor; a third MOS transistor having a gate electrode connected to the first electrode and the gate electrode of the second MOS transistor; and the second MOS transistor. A first capacitor having one end connected to the first electrode and the gate electrode, and when the pixel is to be imaged, the first MOS transistor is turned on and the other end of the first capacitor is connected to the second capacitor. 1 voltage is applied to operate the second MOS transistor in a subthreshold region below a threshold value. When resetting the pixel, the first MOS transistor is turned off and a second voltage is applied to the other end of the first capacitor so that a larger current can flow through the second MOS transistor than during imaging. It is characterized by doing.
[0023]
The solid-state imaging device according to claim 17, wherein each pixel includes a photodiode, a first MOS transistor having a first electrode connected to one electrode of the photodiode, and the pixel, A second MOS transistor having a first electrode and a gate electrode connected to the second electrode of the first MOS transistor; and a third MOS transistor having a gate electrode connected to the first electrode and the gate electrode of the second MOS transistor, When the pixel is caused to perform an imaging operation, the first MOS transistor is turned on, a first voltage is applied to the second electrode of the second MOS transistor, and the second MOS transistor is operated in a subthreshold region below a threshold value, When resetting the pixel, the first MOS transistor is turned off. Both give a second voltage to the second electrode of the first 2MOS transistor, characterized by such a current to flow greater than before giving the second voltage to the first 2MOS transistor.
[0024]
According to another aspect of the present invention, in the pixel, a first electrode is connected to a second electrode of the third MOS transistor, a second electrode is connected to an output signal line, and a gate electrode is connected to a row selection line. A seventh MOS transistor may be provided. 20. The solid-state imaging device according to claim 19, wherein a DC voltage is applied to the first electrode of the pixel, a gate electrode is connected to a second electrode of the third MOS transistor, and the third MOS transistor is connected. A sixth MOS transistor for amplifying the output signal output from the second electrode may be provided.
[0025]
The solid-state imaging device according to claim 20 is the solid-state imaging device according to claim 19, wherein the pixel has a first electrode connected to a second electrode of the sixth MOS transistor, and a second electrode serving as an output signal line. A seventh MOS transistor is connected and the gate electrode is connected to the row selection line.
[0026]
The solid-state imaging device according to claim 21 is the solid-state imaging device according to claim 19 or 20, wherein one end of the pixel is connected to a second electrode of the third MOS transistor, and the third MOS transistor And a capacitor that is reset via the third MOS transistor when a reset voltage is applied to the first electrode.
[0027]
The solid-state imaging device according to claim 22 is the solid-state imaging device according to claim 19 or 20, wherein a DC voltage is applied to the first electrode of the third MOS transistor, and the pixel is the third MOS transistor. An eighth MOS transistor having a first electrode connected to the second electrode of the transistor and a DC voltage connected to the second electrode, one end connected to the second electrode of the eighth MOS transistor, and a gate electrode of the eighth MOS transistor And a capacitor that is reset via the eighth MOS transistor when a reset voltage is applied to the capacitor.
[0028]
The solid-state imaging device according to claim 23 is the solid-state imaging device according to any one of claims 14 to 22, wherein the first MOS transistor is a depletion type MOS transistor. The solid-state imaging device according to claim 24 is the solid-state imaging device according to any one of claims 14 to 22, wherein the first MOS transistor is a MOS transistor having a polarity opposite to that of the second MOS transistor. It is characterized by.
[0029]
The solid-state imaging device according to claim 25, wherein each pixel includes a photodiode, a first MOS transistor in which a second electrode is connected to one electrode of the photodiode, and the pixel, A second MOS transistor having a second electrode connected to the first electrode of the first MOS transistor; and a third MOS transistor having a gate electrode connected to the second electrode of the second MOS transistor. The first MOS transistor is turned on. In addition, the second MOS transistor is operated in a subthreshold region below a threshold value to cause each pixel to perform an imaging operation, and after the first MOS transistor is turned off, a voltage applied to the first electrode of the second MOS transistor is By changing the threshold voltage of the second MOS transistor. And detecting the variation in sensitivity of the pixel.
[0030]
26. The solid-state imaging device according to claim 25, wherein the first electrode is connected to the second electrode of the third MOS transistor and the second electrode is connected to the output signal line, as described in claim 26. A fifth MOS transistor whose gate electrode is connected to the row selection line may be provided.
[0031]
27. The pixel according to claim 27, wherein the pixel has a first electrode connected to a DC voltage, a gate electrode connected to a second electrode of the third MOS transistor, and the third MOS transistor. The fourth MOS transistor for amplifying the output signal output from the second electrode may be provided. In the solid-state imaging device having such a configuration, as described in claim 28, the first electrode is connected to the second electrode of the fourth MOS transistor and the second electrode is connected to the output signal line. A fifth MOS transistor having a gate electrode connected to the row selection line may be provided.
[0032]
29. The solid-state imaging device according to claim 27 or claim 28, wherein one end of the solid-state imaging device is connected to the second electrode of the third MOS transistor and the other end is connected to a DC voltage. In addition, a capacitor that is reset via the third MOS transistor when a reset voltage is applied to the first electrode of the third MOS transistor may be provided. With this configuration, the signal output from the pixel becomes a signal once integrated by the capacitor, so that the fluctuation component of the light source and high-frequency noise are absorbed by the capacitor and removed. Further, by applying a reset voltage to the first electrode of the third MOS transistor, the charge in the capacitor is discharged through the third MOS transistor and reset.
[0033]
In the solid-state imaging device having such a configuration, as described in claim 30, the third MOS transistor may be a MOS transistor having a polarity opposite to that of the first and second MOS transistors.
[0034]
In the pixel, the first electrode of the third MOS transistor is connected to a DC voltage, and the pixel is connected to the second electrode of the third MOS transistor. A sixth MOS transistor having a DC voltage connected to the second electrode, one end connected to the second electrode of the third MOS transistor and the other end connected to the DC voltage, and a reset voltage applied to the gate electrode of the sixth MOS transistor. And a capacitor that is reset via the sixth MOS transistor when the voltage is given. With this configuration, the signal output from the pixel becomes a signal once integrated by the capacitor, so that the fluctuation component of the light source and high-frequency noise are absorbed by the capacitor and removed. Further, by applying a reset voltage to the gate electrode of the sixth MOS transistor, the charge in the capacitor is discharged through the sixth MOS transistor and reset.
[0035]
In the solid-state imaging device having such a configuration, as described in a thirty-second aspect, the third and sixth MOS transistors may be MOS transistors having opposite polarities to the first and second MOS transistors.
[0036]
DETAILED DESCRIPTION OF THE INVENTION
<First Example of Pixel Configuration>
Hereinafter, embodiments of the solid-state imaging device of the present invention will be described with reference to the drawings. FIG. 1 schematically shows a partial configuration of a two-dimensional MOS solid-state imaging device according to an embodiment of the present invention. In the drawing, G11 to Gmn indicate pixels arranged in a matrix (matrix arrangement). Reference numeral 2 denotes a vertical scanning circuit, which sequentially scans rows (lines) 4-1, 4-2, ..., 4-n. A horizontal scanning circuit 3 sequentially reads out photoelectric conversion signals derived from the pixels to the output signal lines 6-1, 6-2, ..., 6-m in the horizontal direction for each pixel. Reference numeral 5 denotes a power supply line. For each pixel, not only the lines 4-1, 4-2,..., 4-n, output signal lines 6-1, 6-2,. (For example, a clock line and a bias supply line) are also connected, but these are omitted in FIG.
[0037]
As shown in the figure, one N-channel MOS transistor Q2 is provided for each of the output signal lines 6-1, 6-2,. The drain of the MOS transistor Q2 is connected to the output signal line 6-1, the source is connected to the final signal line 9, and the gate is connected to the horizontal scanning circuit 3. As will be described later, an N-channel fourth MOS transistor T4 for switching is also provided in each pixel. Here, the MOS transistor T4 is for selecting a row, and the MOS transistor Q2 is for selecting a column.
[0038]
<First Embodiment>
A first embodiment (FIG. 2) applied to each pixel of the first example of the pixel configuration shown in FIG. 1 will be described with reference to the drawings.
[0039]
In FIG. 2, a pn photodiode PD forms a photosensitive portion (photoelectric conversion portion). The anode of the photodiode PD is connected to the drain of the first MOS transistor T1, and the source of the MOS transistor T1 is connected to the drain of the second MOS transistor, the gate of the third MOS transistor T3, and the drain of the fifth MOS transistor T5. The source of the MOS transistor T3 is connected to the drain of the fourth MOS transistor T4 for row selection. The source of the MOS transistor T4 is connected to the output signal line 6 (the output signal line 6 corresponds to 6-1, 6-2,..., 6-m in FIG. 1). Each of the MOS transistors T1 to T6 is an N-channel MOS transistor and the back gate is grounded.
[0040]
A DC voltage VPD is applied to the cathode of the photodiode PD. On the other hand, the signal φVPS is input to the source of the MOS transistor T2, and one end of a capacitor C1 to which the DC voltage VPS is applied is connected to the other end of the MOS transistor T3. A DC voltage VRB is applied to the source of the MOS transistor T6, a signal φVRS is input to its gate, and the gate of the MOS transistor T2 and the source of the MOS transistor T5 are connected to its drain. A signal φD is input to the drain of the MOS transistor T3.
[0041]
The signal φSW is input to the gate of the MOS transistor T5, and the signal φS is input to the gate of the MOS transistor T1. Further, the signal φV is input to the gate of the MOS transistor T4. In the present embodiment, it is assumed that the signal φVPS changes in three values, for example, a voltage substantially equal to the DC voltage VPD is set to a high level, for example, the ground is set to a low level, and the MOS transistor T2 is operated in the subthreshold region. Is set to an intermediate level which is an intermediate voltage between the two. At the intermediate level, for example, the voltage is approximately equal to the DC voltage VPS.
[0042]
(1) About the operation | movement which converts the incident light to each pixel into an electrical signal
First, the signals φS and φSW are set to a high level to turn on the MOS transistors T1 and T5, and the signal φVPS is set to an intermediate level so that the MOS transistor T2 operates in the subthreshold region. At this time, a low level signal φVRS is applied to the gate of the MOS transistor T6, and the MOS transistor T6 is turned off, which is equivalent to substantially nonexistence. At this time, when light is incident on the photodiode PD, a photocurrent is generated, and due to the subthreshold characteristics of the MOS transistor, a voltage having a value obtained by natural logarithm conversion of the photocurrent is generated at the gates of the MOS transistors T2 and T3. This voltage causes a current to flow through the MOS transistor T3, and a charge equivalent to a value obtained by natural logarithmically converting the integrated value of the photocurrent is accumulated in the capacitor C1. That is, a voltage proportional to a value obtained by natural logarithmically converting the integral value of the photocurrent is generated at the connection node a between the capacitor C1 and the source of the MOS transistor T3. However, at this time, the MOS transistor T4 is assumed to be in an OFF state.
[0043]
Next, when the pulse signal φV is applied to the gate of the MOS transistor T4 and the MOS transistor T4 is turned on, the charge accumulated in the capacitor C1 is led to the output signal line 6 as an output current. The current derived to the output signal line 6 is a value obtained by natural logarithmically converting the integrated value of the photocurrent. In this way, a signal (output current) proportional to the logarithmic value of the incident light quantity can be read. Further, after the signal is read, the MOS transistor T4 is turned off. When the output current is converted logarithmically with respect to the amount of incident light in this way, the signal φVRS always remains at a low level.
[0044]
(2) Detection method of sensitivity variation of each pixel
In the following, with reference to the drawings, the sensitivity detection operation for the pixels having the circuit configuration shown in FIG. 2 will be described. FIG. 3 is a timing chart of signals given to the signal lines connected to the elements in the pixel when the reset operation is performed. FIG. 4 is a diagram showing the potential state of the MOS transistor T2 when each pixel is reset. FIG. 4A shows the structure of the MOS transistor T2, and FIGS. 4B and 4C show the potential relationship of the MOS transistor T2. Moreover, the direction of the arrow shown in the potential diagrams of FIGS. 4B and 4C indicates the direction in which the potential increases.
[0045]
In the meantime, in the MOS transistor T2, for example, as shown in FIG. 4A, N-type diffusion layers 11 and 12 are formed on a P-type semiconductor substrate (hereinafter referred to as “P-type substrate”) 10, and An oxide film 13 and a polysilicon layer 14 are sequentially formed on the channel between the N-type diffusion layers 11 and 12. Here, the N-type diffusion layers 11 and 12 form the drain and source of the MOS transistor T2, respectively, and the oxide film 13 and the polysilicon layer 14 form the gate insulating film and the gate electrode, respectively. Here, in the P-type substrate 10, a region between the N-type diffusion layers 11 and 12 is referred to as an under-gate region.
[0046]
As described in (1), when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is output, first, the voltage of the signal φS is set to the low level to turn off the MOS transistor T1, The voltage of the signal φSW is set to a low level to turn off the MOS transistor T5. In this manner, the connection between the MOS transistor T2 and the photodiode PD and the connection between the gate of the MOS transistor T2 and the gate of the MOS transistor T3 are cut off. Then, the voltage of the signal φVRS is set to the high level to turn on the MOS transistor T6, thereby applying the DC voltage VRB to the gate of the MOS transistor T2. At this time, the voltage of the signal φD is at a high level (the same potential as the DC voltage VPD or a potential close to the DC voltage VPD).
[0047]
Here, by setting the voltage of the signal φVPS to the low level, the potential relationship in the MOS transistor T2 is as shown in FIG. 4B. As shown in FIG. It becomes higher in order of area and source. Therefore, negative charge E flows from the source of the MOS transistor T2 into the MOS transistor T2. At this time, since the path with the photodiode PD is blocked, no positive charge flows toward the drain of the MOS transistor T2. Therefore, negative charges are accumulated between the drain and source of the MOS transistor T2.
[0048]
Next, by setting the voltage of the signal φVPS to a high level, that is, the same potential as the DC voltage VPD or close to the DC voltage VPD, the potential of the source of the MOS transistor T2 is set below the gate as shown in FIG. Make it higher than the potential of the region. Accordingly, negative charges accumulated between the drain and source of the MOS transistor T2 flow out to the signal line φVPS. However, since the potential of the drain of the MOS transistor T2 is higher than the potential of the region under the gate, a part of the negative charge E ′ accumulated in the drain of the MOS transistor T2 remains in the drain of the MOS transistor T2. The negative charge E ′ accumulated in the drain of the MOS transistor T2 is determined by the threshold voltage of the MOS transistor T2, and becomes a value proportional to the threshold voltage.
[0049]
At this time, the drain voltage of the MOS transistor T2 becomes a voltage corresponding to the negative charge E ′ accumulated in the drain, and the drain voltage of the MOS transistor T2 appears at the gate of the MOS transistor T3. Since the voltage appearing at the gate of the MOS transistor T3 is proportional to the negative charge E ′ accumulated at the drain of the MOS transistor T2, it can be seen that it is proportional to the threshold voltage of the MOS transistor T2. When the MOS transistors T2 and T3 are brought into such a state, the signal φD is set to the low level, the potentials of the capacitor C1 and the connection node a are once reset, and then the signal φD is returned to the high level again.
[0050]
Then, a current flows through the MOS transistor T3 due to the gate voltage of the MOS transistor T3, charges are accumulated in the reset capacitor C1, and the potential of the connection node a rises. Next, the signal φV is set to the high level to turn on the MOS transistor T4, whereby the charge accumulated in the capacitor C1 is led to the output signal line 6 as an output current. In this manner, for each pixel, a current proportional to the threshold voltage of the MOS transistor T2 is derived to the output signal line 6 and can be detected as correction data for correcting the output from each pixel.
[0051]
More specifically, a current proportional to the threshold voltage is serially output for each pixel from the signal line 9 in FIG. 1, and is stored as correction data for each pixel in a memory in a subsequent circuit. If the output current at the time of actual imaging is corrected for each pixel with the stored correction data, a component due to pixel variation can be removed from the output signal. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0052]
After detecting the correction data and turning off the MOS transistor T4 as described above, the signal φVPS is returned to the intermediate level to reset the MOS transistor T2, and the signal φVRS is set to the low level to turn off the MOS transistor T6. . Then, the signal φS and the signal φSW are set to high level to turn on the MOS transistors T1 and T5, and then the signal φD is set to low level to discharge the charge accumulated in the capacitor C1 to the signal line of the signal φD through the MOS transistor T3. As a result, the potentials of the capacitor C1 and the connection node a are initialized. In this way, the next imaging can be performed.
[0053]
<Second Embodiment>
A second embodiment will be described with reference to the drawings. FIG. 5 is a circuit diagram showing a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as those of the pixel shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0054]
As shown in FIG. 5, the MOS transistors T1 to T5 and the capacitor C1 have the same configuration as the pixel of the first embodiment (FIG. 2), and the capacitor C2 is used instead of the MOS transistor T6. It has a circuit configuration using That is, one end of the capacitor C2 is connected to a connection node between the gate of the MOS transistor T2 and the source of the MOS transistor T5, and the signal φVRS is applied to the other end. The signal φVRS is a binary voltage signal, the ground level is set to the low level, and the voltage for applying a voltage higher than the low level to the gate is set to the high level.
[0055]
(1) About the operation | movement which converts the incident light to each pixel into an electrical signal
In the pixel having the circuit configuration as shown in FIG. 5, the signal φVRS applied to the capacitor C2 is set to the low level so that the MOS transistor T2 operates in the subthreshold region. Further, the signal φS and the signal φSW are set to the high level, and the MOS transistors T1 and T5 are turned on. Thus, by setting the signal φVRS to the low level, the capacitor C2 functions in the same manner as a capacitor formed of the insulating oxide films at the gates and back gates of the MOS transistors T2 and T3. By operating the MOS transistor T2 in the subthreshold region in this way, a voltage obtained by logarithmically converting the photocurrent flowing from the photodiode PD appears at the connection node a. Then, by turning on the MOS transistor T4, the logarithmically converted output signal is output to the output signal line 6.
[0056]
(2) Detection method of sensitivity variation of each pixel
Further, the operation for detecting the variation in sensitivity of each pixel is performed while the reset operation shown in the timing chart shown in FIG. 3 is performed, as in the first embodiment. The operation at this time will be described below with reference to the timing chart of FIG. 3 and the potential transition diagram of FIG. First, after the pulse signal φV is given, the reset operation starts by setting the signal φS and the signal φSW to the low level and turning off the MOS transistors T1 and T5. Then, the potential of the region under the gate of the MOS transistor T2 is raised by setting the signal φVRS to a high level, and further, the potential of the MOS transistor T2 is set to the low level by setting the voltage of the signal φVPS to a low level. In this state, negative charges are caused to flow from the source to the MOS transistor T2.
[0057]
After the negative charge E flowing into the MOS transistor T2 is accumulated as shown in FIG. 4B, the signal φVPS is set to a high level whose value is substantially equal to the DC voltage VPD. At this time, since the potential of the source of the MOS transistor T2 becomes higher than the potential of the region under the gate, a part of the accumulated negative charge E flows out from the drain. Therefore, as shown in FIG. 4C, negative charge E ′ is accumulated in the drain of the MOS transistor T2 and the gate of the MOS transistor T2. Since the negative charge E ′ is thus accumulated, the gate voltage of the MOS transistor T2 is determined by the negative charge E ′ determined by the threshold voltage of the MOS transistor T1.
[0058]
While maintaining this state, first, the signal φD is set to the low level to once reset the capacitor C1. Then, the signal φD is returned to the original high level, and the current amplified by the gate voltage of the MOS transistor T3 is charged in the capacitor C1. The voltage appearing at the connection node a by charging the capacitor C1 in this way is output as an output signal to the output signal line 6 via the MOS transistor T4 by applying the pulse signal φV.
[0059]
More specifically, a current proportional to the threshold voltage is serially output for each pixel from the signal line 9 in FIG. 1, and is stored as correction data for each pixel in a memory in a subsequent circuit. If the output current at the time of actual imaging is corrected for each pixel with the stored correction data, a component due to pixel variation can be removed from the output signal. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0060]
As described above, after outputting a signal having a value proportional to the threshold voltage of the MOS transistor T2, which is a cause of the sensitivity variation of each pixel, the signal φVPS is set to the intermediate level to reset the MOS transistor T2. Thereafter, the signal φVRS is set to a low level. Then, the signal φS and the signal φSW are set to the high level to make the MOS transistors T1 and T5 conductive, and then the signal φD is set to the low level and then to the high level, thereby resetting the capacitor C1.
[0061]
<Third Embodiment>
A third embodiment will be described with reference to the drawings. FIG. 6 is a circuit diagram showing a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as the pixel shown in FIG. 5 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0062]
As shown in FIG. 6, the circuit configuration is such that the MOS transistor T5 is removed from the pixel of the second embodiment (FIG. 5). That is, the gates of the MOS transistors T2 and T3 are connected, and the DC voltage VPS is applied to the source of the MOS transistor T2.
[0063]
(1) About the operation | movement which converts the incident light to each pixel into an electrical signal
The imaging operation in the pixel having such a configuration performs the same imaging operation as in the second embodiment (FIG. 5). In other words, the signal φS is set to the high level to make the MOS transistor T1 conductive, and the signal φVRS is set to the low level to operate the MOS transistor T2 in the subthreshold region. By operating the MOS transistor T2 in the subthreshold region in this way, a voltage obtained by logarithmically converting the photocurrent flowing from the photodiode PD appears at the connection node a. Then, by turning on the MOS transistor T4, the logarithmically converted output signal is output to the output signal line 6.
[0064]
(2) Reset operation of each pixel
Hereinafter, the reset operation of the pixel having the circuit configuration as shown in FIG. 6 will be described with reference to the drawings. FIG. 7 is a timing chart of signals given to the signal lines connected to the elements in the pixel when the reset operation is performed. FIG. 8 is a diagram showing a potential state of the MOS transistor T2 when each pixel is reset. 8A to 8D, the direction of the arrow indicates that the potential is high.
[0065]
As described in (1), by applying a pulse signal φV to the gate of the MOS transistor T4, an electric signal (output signal) logarithmically converted with respect to incident light from each pixel having a circuit configuration as shown in FIG. It is output to the output signal line 6. When the output signal is output in this way and the pulse signal φV becomes low level, the reset operation starts. This reset operation will be described with reference to FIGS.
[0066]
First, when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is output, the signal φS is set to the low level to turn off the MOS transistor T1. At this time, negative charges flow from the source side of the MOS transistor T2, and the positive charges accumulated in the gate and drain of the MOS transistor T2, the gate of the MOS transistor T3, and the capacitor C2 are recombined. Therefore, as shown in FIG. 8 (a), the potential of the drain and under-gate region of the MOS transistor T2 is lowered to some extent.
[0067]
As described above, the potential of the drain and gate region of the MOS transistor T2 is to be reset to the original state. However, when the potential reaches a certain value, the reset speed is reduced. This tendency is particularly noticeable when a bright subject suddenly becomes dark. Therefore, next, the voltage φVRS applied to the capacitor C2 is increased to increase the gate voltage of the MOS transistor T2. As described above, by increasing the gate voltage of the MOS transistor T2, the potential of the MOS transistor T2 changes as shown in FIG. 8B, and the potential of the region under the gate and the drain is increased. Therefore, the amount of negative charge flowing from the source of the MOS transistor T2 increases, and the positive charge stored in the gate and drain of the MOS transistor T2, the gate of the MOS transistor T3, and the capacitor C2 is quickly recombined. .
[0068]
Therefore, as shown in FIG. 8C, the potential of the drain and gate region of the MOS transistor T2 becomes lower than that in the state of FIG. 8B. When the potential of the MOS transistor T2 changes as shown in FIG. 8C, the voltage φVRS applied to the capacitor C2 is set to a low level to lower the gate voltage of the MOS transistor T2. Therefore, the potentials of the drain and under-gate regions of the MOS transistor T2 are reset to the original state as shown in FIG. Thus, after resetting the potential state of the MOS transistor T2 to the original state, the voltage of the signal φD is set to the low level, the capacitor C1 is discharged, and the potential of the connection node a is reset to the original state. Then, the voltage of the signal φD is returned to the high level.
[0069]
Thereafter, the pulse signal φV is applied to the MOS transistor T4, and the output current at the time of resetting is derived to the output signal line 6 and can be detected as correction data for correcting the output from each pixel. Then, the voltage of the signal φD is set to the low level again to reset the capacitor C1 to the original state, and then the voltage of the signal φD is returned to the high level. Thereafter, the signal φS is set to the high level, and the MOS transistor T1 is turned on so that the imaging operation can be performed. Similarly to the first embodiment, the output signal read at the time of resetting is serially output for each pixel from the signal line 9 in FIG. 1, and is stored in the memory as correction data for each pixel in the subsequent circuit. . If the output current at the time of actual imaging is corrected for each pixel with the stored correction data, a component due to pixel variation can be removed from the output signal. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0070]
Thus, in this embodiment, by setting the signal φVRS applied to the capacitor C2 connected to the gate of the MOS transistor T2 to a high level, the gate voltage of the MOS transistor T2 can be quickly initialized, and solid-state imaging is performed. The responsiveness of the device can be improved. Therefore, even when a dark subject is imaged or when a bright subject suddenly becomes dark, it is possible to prevent the occurrence of an afterimage and perform good imaging. Also, by applying the signal φVRS to each pixel in common, the gate voltage of the MOS transistor T2 provided in each pixel is initialized to a substantially constant value, and in the initial state, the sensitivity variation of each pixel is canceled. Become.
[0071]
<Fourth Embodiment>
A fourth embodiment will be described with reference to the drawings. FIG. 9 is a circuit diagram showing a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as those of the pixel shown in FIG. 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0072]
As shown in FIG. 9, the circuit configuration is such that the capacitor C2 is removed from the pixel of the third embodiment (FIG. 6). The signal φVPS is input to the source of the MOS transistor T2. Note that the signal φVPS is a binary voltage signal, which is substantially equal to the DC voltage VPS, and sets the voltage for operating the MOS transistor T2 in the subthreshold region to a high level, and is lower than this voltage to the MOS transistor T2. A voltage that allows a larger current to flow than when a high level voltage is applied is set to a low level.
[0073]
(1) About the operation | movement which converts the incident light to each pixel into an electrical signal
The imaging operation in the pixel having such a configuration is the same as that of the third embodiment (FIG. 6). That is, the signal φS is set to high level to make the MOS transistor T1 conductive, and the signal φVPS is set to high level to operate the MOS transistor T2 in the subthreshold region. By operating the MOS transistor T2 in the subthreshold region in this way, a voltage obtained by logarithmically converting the photocurrent flowing from the photodiode PD appears at the connection node a. Then, by turning on the MOS transistor T4, the logarithmically converted output signal is output to the output signal line 6.
[0074]
(2) Reset operation of each pixel
Hereinafter, the reset operation of the pixel having the circuit configuration as shown in FIG. 9 will be described with reference to the drawings. FIG. 10 is a timing chart of signals given to the signal lines connected to the elements in the pixel when the reset operation is performed. FIG. 11 is a diagram showing a potential state of the MOS transistor T2 when each pixel is reset. In FIGS. 11A to 11D, the direction of the arrow indicates that the potential is high.
[0075]
As described in (1), by applying the pulse signal φV to the gate of the MOS transistor T4, an electrical signal (output signal) logarithmically converted with respect to incident light from each pixel having the circuit configuration as shown in FIG. It is output to the output signal line 6. When the output signal is output in this way and the pulse signal φV becomes low level, the reset operation starts. This reset operation will be described with reference to FIGS.
[0076]
First, when the pulse signal φV is applied to the gate of the transistor T4 and the output signal is output, the signal φS is set to the low level to turn off the MOS transistor T1. At this time, negative charges flow from the source side of the MOS transistor T2, and the positive charges accumulated in the gate and drain of the MOS transistor T2 and the gate of the MOS transistor T3 are recombined. Therefore, as shown in FIG. 11A, the potential is reset to a certain extent, and the potential of the drain and gate region of the MOS transistor T2 is lowered.
[0077]
As described above, the potential of the drain and gate region of the MOS transistor T2 is to be reset to the original state. However, when the potential reaches a certain value, the reset speed is reduced. This tendency is particularly noticeable when a bright subject suddenly becomes dark. Therefore, next, the signal φVPS applied to the source of the MOS transistor T2 is set to the low level. Thus, by lowering the source voltage of the MOS transistor T2, the potential of the MOS transistor T2 changes as shown in FIG. 11B, and the amount of negative charge flowing from the source of the MOS transistor T2 increases. The positive charges accumulated in the gate and drain of the MOS transistor T2 and the gate of the MOS transistor T3 are quickly recombined.
[0078]
Therefore, as shown in FIG. 11C, the potential of the drain and under-gate region of the MOS transistor T2 is lower than that in the state of FIG. 11B. When the potential of the MOS transistor T2 changes as shown in FIG. 11C, the signal φVPS applied to the source of the MOS transistor T2 is set to the high level. Therefore, the potential state of the MOS transistor T2 is reset to the original state as shown in FIG. Thus, after resetting the potential state of the MOS transistor T2 to the original state, the voltage of the signal φD is set to the low level, the capacitor C1 is discharged, and the potential of the connection node a is reset to the original state. Then, the voltage of the signal φD is returned to the high level.
[0079]
Thereafter, the pulse signal φV is applied to the MOS transistor T4, and the output current at the time of resetting is derived to the output signal line 6 and can be detected as correction data for correcting the output from each pixel. Then, the voltage of the signal φD is set to the low level again to reset the capacitor C1 to the original state, and then the voltage of the signal φD is returned to the high level. Thereafter, the signal φS is set to the high level, and the MOS transistor T1 is turned on so that the imaging operation can be performed. Similarly to the first embodiment, the output signal read at the time of resetting is serially output for each pixel from the signal line 9 in FIG. 1, and is stored in the memory as correction data for each pixel in the subsequent circuit. . If the output current at the time of actual imaging is corrected for each pixel with the stored correction data, a component due to pixel variation can be removed from the output signal. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0080]
Thus, in this embodiment, by setting the signal φVPS applied to the source of the MOS transistor T2 to a low level, the gate voltage of the MOS transistor T2 can be quickly initialized, and the responsiveness of the solid-state imaging device is improved. can do. Therefore, even when a dark subject is imaged or when a bright subject suddenly becomes dark, it is possible to prevent the occurrence of an afterimage and perform good imaging. Also, by applying the signal φVPS to each pixel in common, the gate voltage of the MOS transistor T2 provided in each pixel is initialized to a substantially constant value, and in the initial state, the sensitivity variation of each pixel is canceled. Become.
[0081]
In the first to fourth embodiments, signal readout from each pixel may be performed using a charge coupled device (CCD). In this case, it is only necessary to read out charges to the CCD by providing a potential barrier with a variable potential level corresponding to the MOS transistor T4 of FIGS. 2, 5, 6 and 9.
[0082]
<Second Example of Pixel Configuration>
FIG. 12 schematically shows a configuration of a part of a two-dimensional MOS solid-state imaging device according to another embodiment of the present invention. In the drawing, G11 to Gmn indicate pixels arranged in a matrix (matrix arrangement). Reference numeral 2 denotes a vertical scanning circuit, which sequentially scans rows (lines) 4-1, 4-2, ..., 4-n. A horizontal scanning circuit 3 sequentially reads out photoelectric conversion signals derived from the pixels to the output signal lines 6-1, 6-2, ..., 6-m in the horizontal direction for each pixel. Reference numeral 5 denotes a power supply line. For each pixel, not only the lines 4-1, 4-2,..., 4-n, output signal lines 6-1, 6-2,. (For example, a clock line and a bias supply line) are also connected, but these are omitted in FIG.
[0083]
One set of N-channel MOS transistors Q1, Q2 is provided for each of the output signal lines 6-1, 6-2,. The gate of the MOS transistor Q1 is connected to the DC voltage line 7, the drain is connected to the output signal line 6-1, and the source is connected to the line 8 of the DC voltage VPS '. On the other hand, the drain of the MOS transistor Q2 is connected to the output signal line 6-1, the source is connected to the final signal line 9, and the gate is connected to the horizontal scanning circuit 3.
[0084]
As will be described later, the pixels G11 to Gmn are provided with an N-channel MOS transistor Ta that outputs a signal based on the photocharge generated in these pixels. The connection relationship between the MOS transistor Ta and the MOS transistor Q1 is as shown in FIG. The MOS transistor Ta corresponds to the seventh MOS transistor T7 in the fifth, sixth, eleventh and twelfth embodiments, and corresponds to the third MOS transistor T3 in the seventh to tenth and thirteenth embodiments. Here, the relationship between the DC voltage VPS ′ connected to the source of the MOS transistor Q1 and the DC voltage VPD ′ connected to the drain of the MOS transistor Ta is VPD ′> VPS ′, and the DC voltage VPS ′ is, for example, the ground Voltage (ground). In this circuit configuration, a signal is input to the gate of the upper MOS transistor Ta, and a DC voltage DC is constantly applied to the gate of the lower MOS transistor Q1. Therefore, the lower MOS transistor Q1 is equivalent to a resistor or a constant current source, and the circuit of FIG. 13A is a source follower type amplifier circuit. In this case, it may be considered that the current amplified from the MOS transistor Ta is a current.
[0085]
The MOS transistor Q2 is controlled by the horizontal scanning circuit 3 and operates as a switch element. As will be described later, an N-channel fourth MOS transistor T4 for switching is also provided in the pixel of each embodiment shown in FIG. 14 and thereafter. If this MOS transistor T4 is also included, the circuit of FIG. 13A is exactly as shown in FIG. 13B. That is, the MOS transistor T4 is inserted between the MOS transistor Q1 and the MOS transistor Ta. Here, the MOS transistor T4 is for selecting a row, and the MOS transistor Q2 is for selecting a column. The configurations shown in FIGS. 12 and 13 are common to the fifth to thirteenth embodiments described below.
[0086]
By configuring as shown in FIG. 13, a large signal can be output. Therefore, when the pixel naturally converts the photocurrent generated from the photosensitive element to expand the dynamic range, the output signal is small as it is, but is amplified to a sufficiently large signal by this amplifier circuit. Therefore, the subsequent signal processing circuit (not shown) can be easily processed. Further, without providing the MOS transistor Q1 constituting the load resistance portion of the amplifier circuit in the pixel, the output signal lines 6-1, 6-2,... To which a plurality of pixels arranged in the column direction are connected. By providing every 6-m, the number of load resistors or constant current sources can be reduced, and the area occupied by the amplifier circuit on the semiconductor chip can be reduced.
[0087]
<Fifth Embodiment>
A fifth embodiment applied to each pixel of the second example of the pixel configuration shown in FIG. 12 will be described with reference to the drawings. FIG. 14 is a circuit diagram illustrating a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as those of the pixel shown in FIG. 2 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0088]
As shown in FIG. 14, in this embodiment, the pixel shown in FIG. 2 includes a seventh MOS transistor T7 whose gate is connected to the connection node a and performs current amplification in accordance with the voltage of the connection node a, A fourth selection MOS transistor T4 having a drain connected to the source and an eighth MOS transistor T8 having a drain connected to the connection node a and initializing the potential of the capacitor C1 and the connection node a are added. . The source of the MOS transistor T4 is connected to the output signal line 6 (the output signal line 6 corresponds to 6-1, 6-2,..., 6-m in FIG. 12). Note that the MOS transistors T7 and T8 are N-channel MOS transistors as well as the MOS transistors T1 to T6, and their back gates are grounded.
[0089]
The DC voltage VPD is applied to the drain of the MOS transistor T7, and the signal φV is input to the gate of the MOS transistor T4. A DC voltage VRB2 is applied to the source of the MOS transistor T8, and a signal φVRS2 is input to the gate thereof. Further, a DC voltage VPD is applied to the drain of the MOS transistor T3. In the present embodiment, the MOS transistors T1 to T6 and the capacitor C1 perform the same operation as in the first embodiment (FIG. 2), and can perform the sensitivity variation detection operation and the imaging operation of each pixel. The operation will be described below.
[0090]
(1) About the operation | movement which converts the incident light to each pixel into an electrical signal
First, regarding the operation when the signal φS and the signal φSW are set to the high level to make the MOS transistors T1 and T5 conductive, the signal φVPS is set to the intermediate level, and the MOS transistors T2 and T3 are biased to operate in the subthreshold region. explain. At this time, since the low level signal φVRS is applied to the gate of the MOS transistor T6 as in the first embodiment, the MOS transistor T6 is turned off, which is equivalent to substantially not existing.
[0091]
When light enters the photodiode PD, a photocurrent is generated. Due to the subthreshold characteristics of the MOS transistor, a voltage having a value obtained by natural logarithm conversion of the photocurrent is generated at the gates of the MOS transistors T2 and T3. This voltage causes a current to flow through the MOS transistor T3, and a charge equivalent to a value obtained by natural logarithmically converting the integrated value of the photocurrent is accumulated in the capacitor C1. That is, a voltage proportional to a value obtained by natural logarithmically converting the integral value of the photocurrent is generated at the connection node a between the capacitor C1 and the source of the MOS transistor T3. However, at this time, the MOS transistors T4 and T8 are in the OFF state.
[0092]
Next, when a pulse signal φV is applied to the gate of the MOS transistor T4 and the MOS transistor T4 is turned on, a current proportional to the voltage applied to the gate of the MOS transistor T7 passes through the MOS transistors T4 and T7 to the output signal line 6. Derived. Since the voltage applied to the gate of the MOS transistor T4 is the voltage applied to the connection node a, the current derived to the output signal line 6 is a value obtained by natural logarithmically converting the integrated value of the photocurrent. In this way, a signal (output current) proportional to the logarithmic value of the incident light quantity can be read.
[0093]
(2) Detection method of sensitivity variation of each pixel
In the following, with reference to the drawings, the sensitivity detection operation of the pixels having the circuit configuration as shown in FIG. 14 will be described. FIG. 15 is a timing chart of signals given to the signal lines connected to the elements in the pixel when the reset operation is performed.
[0094]
As described in (1), when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is output, first, the voltage of the signal φS is set to the low level to turn off the MOS transistor T1, The voltage of the signal φSW is set to a low level to turn off the MOS transistor T5. In this manner, the connection between the MOS transistor T2 and the photodiode PD and the connection between the gate of the MOS transistor T2 and the gate of the MOS transistor T3 are cut off. Then, the voltage of the signal φVRS is set to the high level to turn on the MOS transistor T6, thereby applying the DC voltage VRB to the gate of the MOS transistor T2. Here, by setting the voltage of the signal φVPS to a low level, negative charges flow from the source of the MOS transistor T2 to the MOS transistor T2, and negative charges are accumulated between the drain and source of the MOS transistor T2.
[0095]
Next, by setting the voltage of the signal φVPS to a high level, that is, the same potential as the DC voltage VPD or close to the DC voltage VPD, a part of the negative charge accumulated between the drain and source of the MOS transistor T2 is Outflow to line φVPS. However, since the potential of the drain of the MOS transistor T2 is higher than the potential of the region under the gate, a part of the negative charge accumulated in the drain of the MOS transistor T2 remains in the drain of the MOS transistor T2. The negative charge accumulated at the drain of the MOS transistor T2 is determined by the threshold voltage of the MOS transistor T2, and has a value proportional to the threshold voltage.
[0096]
At this time, the drain voltage of the MOS transistor T2 becomes a voltage corresponding to the negative charge accumulated in the drain, and the drain voltage of the MOS transistor T2 appears at the gate of the MOS transistor T3. Since the voltage appearing at the gate of the MOS transistor T3 is proportional to the negative charge accumulated at the drain of the MOS transistor T2, it can be seen that it is proportional to the threshold voltage of the MOS transistor T2. When the MOS transistors T2 and T3 are brought into such a state, the signal φVRS2 is set to the high level, the potentials of the capacitor C1 and the connection node a are once reset, and then the signal φVRS2 is returned to the low level again.
[0097]
Then, a current flows through the MOS transistor T3 due to the gate voltage of the MOS transistor T3, charges are accumulated in the reset capacitor C1, and the potential of the connection node a rises. Next, the signal φV is set to the high level to turn on the MOS transistor T4, whereby the voltage at the connection node a is amplified by the MOS transistor T7 and led to the output signal line 6. In this manner, for each pixel, a current proportional to the threshold voltage of the MOS transistor T2 is derived to the output signal line 6 and can be detected as correction data for correcting the output from each pixel.
[0098]
After detecting the correction data and turning off the MOS transistor T4 as described above, the signal φVPS is set to the intermediate level to reset the MOS transistor T2, and the signal φVRS is returned to the low level to turn off the MOS transistor T6. . Then, the signal φS and the signal φSW are set to high level to turn on the MOS transistors T1 and T5, and then the signal φVRS2 is set to high level to discharge the charge accumulated in the capacitor C1 through the MOS transistor T8. And the potential of the connection node a is initialized. In this way, the next imaging can be performed.
[0099]
<Sixth Embodiment>
A sixth embodiment will be described with reference to the drawings. FIG. 16 is a circuit diagram illustrating a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as the pixel shown in FIG. 14 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0100]
As shown in FIG. 16, in this embodiment, the potential of the capacitor C1 and the connection node a is initialized by giving a signal φD to the drain of the MOS transistor T3, thereby eliminating the MOS transistor T8. ing. Other configurations are the same as those of the fifth embodiment (FIG. 14). In the high level period of the signal φD, integration is performed by the capacitor C1 as in the first embodiment (FIG. 2). In the low level period, the charge of the capacitor C1 is discharged through the MOS transistor T3, and the capacitor C1 The voltage and the gate of the MOS transistor T7 become substantially the low level voltage of the signal φD (reset). In the present embodiment, the configuration is simplified because the MOS transistor T8 can be omitted.
[0101]
In this embodiment, when the imaging operation is performed, as in the fifth embodiment, the MOS transistors T1 and T5 are turned on, the signal φVRS is set to the low level, and the MOS transistor T6 is turned off. Let T2 operate in the subthreshold state. Further, the signal φD is set to the high level, and the charge equivalent to the value obtained by natural logarithmically converting the integrated value of the photocurrent is accumulated in the capacitor C1. Then, the MOS transistor T4 is turned on at a predetermined timing, and a current proportional to the voltage applied to the gate of the MOS transistor T7 is led to the output signal line 6 through the MOS transistors T4 and T7.
[0102]
When each pixel is reset, the signal is controlled at the timing shown in FIG. 3 as in the first embodiment. That is, first, similarly to the first embodiment, after the pulse signal φV is given, the signals φS and φSW are set to low level, the MOS transistors T1 and T5 are turned off, and the reset operation is started. Next, the signal φVRS is set to the high level, and the DC voltage VRB is applied to the gate of the MOS transistor T2. Then, after the signal φVPS is once set to a low level, the signal φVPS is set to a high level, and negative charges are accumulated in the drain of the MOS transistor T2. This negative charge amount is determined by the threshold voltage of the MOS transistor T2.
[0103]
At this time, the signal φD is once set to a low level to reset the capacitor C1 and the connection node a. A current proportional to the threshold voltage of the MOS transistor T2 flows into the capacitor C1 through the MOS transistor T3, and the voltage appearing at the connection node a becomes a voltage proportional to the threshold voltage. Pulse signal φV is applied to the gate of MOS transistor T4, and an output signal obtained by amplifying the voltage appearing at connection node a with MOS transistor T7 is output. In this manner, for each pixel, a current proportional to the threshold voltage of the MOS transistor T2 is derived to the output signal line 6 and can be detected as correction data for correcting the output from each pixel.
[0104]
After detecting the correction data and turning off the MOS transistor T4, the signal φVPS is set to the intermediate level and the MOS transistor T2 is reset. Then, the signal φVRS is set to the low level and the MOS transistor T6 is turned off. Then, the signal φS and the signal φSW are set to high level to turn on the MOS transistors T1 and T5, and then the signal φD is set to low level to discharge the charge accumulated in the capacitor C1 through the MOS transistor T3. And the potential of the connection node a is initialized.
[0105]
<Seventh Embodiment>
A seventh embodiment will be described with reference to the drawings. FIG. 17 is a circuit diagram illustrating a configuration of a pixel provided in a solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as the pixel shown in FIG. 16 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0106]
As shown in FIG. 17, in this embodiment, the DC voltage VPD is applied to the drain of the MOS transistor T3, and the capacitor C1 and the MOS transistor T7 are omitted. That is, the drain of the MOS transistor T4 is connected to the source of the MOS transistor T3. Other configurations are the same as those of the sixth embodiment (FIG. 16).
[0107]
In the circuit having such a configuration, when the imaging operation is performed, as in the sixth embodiment, the MOS transistors T1 and T5 are turned on, the signal φVRS is set to the low level, the MOS transistor T6 is turned off, and the MOS transistor is turned on. The transistor T2 is operated in the subthreshold state. By operating the MOS transistor T2 in this way, a drain current having a value proportional to the natural logarithm of the photocurrent flows through the MOS transistor T3.
[0108]
When the pulse signal φV is applied to the gate of the MOS transistor T4 to turn it on, a drain current having a value proportional to the natural logarithm of the photocurrent is derived to the output signal line 6 through the MOS transistor T4. At this time, the drain voltage of the MOS transistor Q1 determined by the resistances of the MOS transistor T3 and the MOS transistor Q1 (FIG. 13) and the current flowing therethrough appears on the output signal line 6 as a signal. After the signal is read in this way, the MOS transistor T4 is turned off.
[0109]
When each pixel is reset, the operation is performed as shown in the timing chart of FIG. First, after the pulse signal φV is given, the signals φS and φSW are set to low level, the MOS transistors T1 and T5 are turned off, and the reset operation starts. Next, the signal φVRS is set to the high level, and the DC voltage VRB is applied to the gate of the MOS transistor T2. Then, after the signal φVPS is once set to a low level, the signal φVPS is set to a high level, and negative charges are accumulated in the drain of the MOS transistor T2. This negative charge amount is determined by the threshold voltage of the MOS transistor T2.
[0110]
At this time, the pulse signal φV is applied to the gate of the MOS transistor T4, and for each pixel, a current proportional to the threshold voltage of the MOS transistor T2 is derived to the output signal line 6 to correct the output from each pixel. Can be detected as correction data. After detecting the correction data and turning off the MOS transistor T4, the signal φVPS is set to the intermediate level and the MOS transistor T2 is reset. Then, the signal φVRS is set to the low level and the MOS transistor T6 is turned off. Thereafter, the signal φS and the signal φSW are set to the high level, the MOS transistors T1 and T5 are turned on, and the imaging operation is performed.
[0111]
In this embodiment, unlike the sixth embodiment, since the optical signal is not once integrated by the capacitor C1, the integration time is unnecessary, and the resetting of the capacitor C1 is also unnecessary. Accordingly, the speed of signal processing can be increased. Further, in this embodiment, compared with the sixth embodiment, the configuration can be further simplified and the pixel size can be reduced by the amount that the capacitor C1 and the MOS transistor T7 can be omitted.
[0112]
<Eighth Embodiment>
An eighth embodiment will be described with reference to the drawings. FIG. 19 is a circuit diagram illustrating a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Elements and signal lines used for the same purpose as the pixels shown in FIGS. 5 and 17 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0113]
As shown in FIG. 19, in this embodiment, the pixel shown in the seventh embodiment (FIG. 17) has a circuit configuration in which a capacitor C2 is used instead of the MOS transistor T6. That is, one end of the capacitor C2 is connected to a connection node between the gate of the MOS transistor T2 and the source of the MOS transistor T5, and the signal φVRS is applied to the other end. As in the second embodiment (FIG. 5), the signal φVRS is a binary voltage signal, the ground level is set to the low level, and the voltage higher than the low level is set to the high level.
[0114]
Thus, the relationship between the configuration of the present embodiment and the configuration of the second embodiment corresponds to the relationship between the configuration of the seventh embodiment and the configuration of the first embodiment (FIG. 2). Therefore, as in the second embodiment, the signal φVRS applied to the capacitor C2 is set to the low level, and the MOS transistors T1 and T5 are turned on to operate the MOS transistor T2 in the subthreshold region. Therefore, a voltage obtained by logarithmically converting the photocurrent flowing from the photodiode PD appears at the connection node a. Then, by turning on the MOS transistor T4, a logarithmically converted output signal is output. Also, in the reset operation, as in the seventh embodiment, the variation in sensitivity of each pixel can be detected as correction data by changing the value of each signal at the timing shown in the timing chart of FIG.
[0115]
According to the pixels having the circuit configurations of the fifth to eighth embodiments, after each pixel performs an imaging operation, a signal proportional to the threshold voltage of the MOS transistor that causes variation in sensitivity of each pixel is output. It can be detected as correction data for correcting the output from the pixel. More specifically, the image data output at the time of imaging is stored for each pixel in the memory in the subsequent circuit in advance, and a current proportional to the threshold voltage of the MOS transistor in each pixel is supplied from the signal line 9 in FIG. Are serially output and stored as correction data for each pixel in another memory in the subsequent circuit. Then, if this image data is corrected pixel by pixel with correction data, a component due to pixel variation can be removed from the output signal. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0116]
<Ninth Embodiment>
A ninth embodiment will be described with reference to the drawings. FIG. 20 is a circuit diagram illustrating a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Elements and signal lines used for the same purpose as the pixels shown in FIGS. 6 and 19 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0117]
As shown in FIG. 20, the circuit configuration is such that the MOS transistor T5 is removed from the pixel of the eighth embodiment (FIG. 19). That is, the gates of the MOS transistors T2 and T3 are connected, and the DC voltage VPS is applied to the source of the MOS transistor T2.
[0118]
Thus, the relationship between the configuration of the present embodiment and the configuration of the third embodiment (FIG. 6) corresponds to the relationship between the configuration of the eighth embodiment and the configuration of the second embodiment (FIG. 5). To do. Therefore, as in the third embodiment, the signal φVRS applied to the capacitor C2 is set to the low level, and the MOS transistor T1 is turned on to operate the MOS transistor T2 in the subthreshold region. Therefore, a voltage obtained by logarithmically converting the photocurrent flowing from the photodiode PD appears at the connection node a. Then, by turning on the MOS transistor T4, a logarithmically converted output signal is output.
[0119]
When each pixel is reset, the operation is performed as shown in the timing chart of FIG. First, after the pulse signal φV is given, the signal φS is set to a low level to turn off the MOS transistor T1, and the reset operation starts. Next, the amount of charge flowing in from the source of the MOS transistor T2 is increased by setting the signal φVRS to a high level and increasing the gate voltage of the MOS transistor T2.
[0120]
In this way, the positive charges accumulated in the gate and drain of the MOS transistor T2, the gate of the MOS transistor T3, and the capacitor C2 are quickly recombined. Then, the signal φVRS is set to the low level to reset the potential of the MOS transistor T2 to the initial state. At this time, the pulse signal φV is applied to the gate of the MOS transistor T4, and the output voltage at the time of reset is derived for each pixel to the output signal line 6 and detected as correction data for correcting the output from each pixel. can do. After detecting the correction data and turning off the MOS transistor T4 in this way, the signal φS is set to the high level and the MOS transistor T1 is turned on to prepare for the next imaging operation.
[0121]
<Tenth Embodiment>
A tenth embodiment will be described with reference to the drawings. FIG. 22 is a circuit diagram illustrating a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Elements and signal lines used for the same purpose as the pixels shown in FIGS. 9 and 20 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0122]
As shown in FIG. 22, the circuit configuration is such that the capacitor C2 is removed from the pixel of the ninth embodiment (FIG. 20). The signal φVPS is input to the source of the MOS transistor T2. Note that the signal φVPS is a binary voltage signal as in the fourth embodiment (FIG. 9), and the voltage for operating the MOS transistor T2 in the subthreshold region at a high level is substantially equal to the DC voltage VPS. In addition, a voltage that allows a larger current to flow lower than this voltage and higher than when a high level voltage is applied to the MOS transistor T2 is set to a low level.
[0123]
Thus, the relationship between the configuration of the present embodiment and the configuration of the fourth embodiment corresponds to the relationship between the configuration of the ninth embodiment and the configuration of the third embodiment (FIG. 6). Therefore, as in the fourth embodiment, the signal φVPS applied to the source of the MOS transistor T2 is set to the high level, and the MOS transistor T1 is turned on to operate the MOS transistor T2 in the subthreshold region. Therefore, a voltage obtained by logarithmically converting the photocurrent flowing from the photodiode PD appears at the connection node a. Then, by turning on the MOS transistor T4, a logarithmically converted output signal is output.
[0124]
When each pixel is reset, the operation is performed as shown in the timing chart of FIG. First, after the pulse signal φV is given, the signal φS is set to a low level to turn off the MOS transistor T1, and the reset operation starts. Next, the amount of charge flowing from the source of the MOS transistor T2 is increased by setting the signal φVPS to a low level and lowering the source voltage of the MOS transistor T2.
[0125]
In this way, the positive charges accumulated in the gate and drain of the MOS transistor T2 and the gate of the MOS transistor T3 are quickly recombined. Then, the signal φVPS is set to the high level to reset the potential of the MOS transistor T2 to the initial state. At this time, the pulse signal φV is applied to the gate of the MOS transistor T4, and the output voltage at the time of reset is derived for each pixel to the output signal line 6 and detected as correction data for correcting the output from each pixel. can do. After detecting the correction data and turning off the MOS transistor T4 in this way, the signal φS is set to the high level and the MOS transistor T1 is turned on to prepare for the next imaging operation.
[0126]
In the ninth and tenth embodiments, as in the fifth to eighth embodiments, the output signal read at the time of reset is serially output from the signal line 9 of FIG. Are stored as correction data for each pixel in the memory. If the output current at the time of actual imaging is corrected for each pixel with the stored correction data, a component due to pixel variation can be removed from the output signal. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0127]
In the eighth to tenth embodiments (FIGS. 19, 20, and 22), the DC voltage VPS is applied to the other end of the source of the MOS transistor T3 as in the fifth embodiment (FIG. 14). The capacitor C1 and the gate of the MOS transistor T7 and the drain of the MOS transistor T8 for resetting the capacitor C1 may be connected, and the source of the MOS transistor T7 may be connected to the drain of the MOS transistor T4. . Further, as in the sixth embodiment (FIG. 16), the signal φD is given to the drain of the MOS transistor T3, and the MOS transistor T8 is deleted from the configuration as in the fifth embodiment (FIG. 14) described above. It may be configured as described above.
[0128]
<Pixels with a combination of depletion type MOS transistors>
In the first to tenth embodiments (FIGS. 2, 5, 6, 9, 14, 14, 16, 17, 19, 20, and 22), the first MOS transistor T1 is a depletion type. N-channel MOS transistors may be used. The configuration of this pixel is shown in FIGS. 24 to 27 by taking the pixel of the seventh to tenth embodiments (FIGS. 17, 19, 20, and 22) as an example. As shown in FIGS. 24 to 27, the MOS transistors T2 to T6 other than the MOS transistor T1 are enhancement type N-channel MOS transistors.
[0129]
As shown in FIGS. 17, 19, 20, and 22, when the MOS transistors provided in the pixel are all enhancement-type MOS transistors, the MOS transistors T1 and T2 are connected in series. The high level voltage of the signal φS applied to the gate of the MOS transistor T1 is usually higher than the voltage supplied to this pixel. Therefore, it is usually necessary to provide another power source for supplying the signal φS to the MOS transistor T1.
[0130]
On the other hand, as described above, by making this MOS transistor T1 a depletion type MOS transistor, the high level voltage of the signal φS applied to its gate can be lowered, and the high level applied to other MOS transistors. It becomes possible to make it the same voltage as the signal. This is because the depletion-type MOS transistor has a negative threshold value, and can be turned on with a lower gate voltage than the enhancement-type MOS transistor.
[0131]
<Pixel with a combined P-channel MOS transistor>
Furthermore, in the first to tenth embodiments, the first MOS transistor T1 may be a P-channel MOS transistor. The configuration of this pixel is shown in FIGS. 28 to 31 by taking the pixel of the seventh to tenth embodiments as an example. As shown in FIGS. 28 to 31, the MOS transistors T2 to T6 other than the MOS transistor T1 are N-channel MOS transistors. The source of the MOS transistor T1 is connected to the anode of the photodiode PD, and the drain is connected to the drain of the MOS transistor T2.
[0132]
In such a configuration, the MOS transistor T1 is turned on when the voltage difference between the gate and the drain is larger than the threshold value, and is turned off when the voltage difference between the gate and the drain is smaller than the threshold value. Therefore, the signal φS given to the gate of the MOS transistor T1 is affected by the MOS transistor T2 connected in series to the drain of the MOS transistor T1 while the timing thereof is reversed from that of the signal φS of the first to tenth embodiments. The ON / OFF operation can be performed without any problem.
[0133]
Further, since the ON / OFF operation of the MOS transistor T1 is not affected by the MOS transistor T2, there is no need to provide another power source for supplying the signal φS. Further, by doing so, the MOS transistor T1 can be an enhancement type MOS transistor like the other MOS transistors, so that the MOS transistor T1 can be generated in the same process as the other MOS transistors. Is possible. Therefore, as described above, the production process is simplified as compared with the case where only the first MOS transistor T1 is a depletion type MOS transistor.
[0134]
<Eleventh embodiment>
The eleventh embodiment will be described with reference to the drawings. FIG. 55 is a circuit diagram showing a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as the pixel shown in FIG. 14 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0135]
As shown in FIG. 55, in this embodiment, the MOS transistors T3, T4, T7, T8 and the capacitor C1 constituting the output side of the pixel have the same configuration as the pixel of FIG. In the pixel shown in FIG. 55, the DC voltage VPS is applied to the anode of the photodiode PD, the signal φVPD is applied to the drain of the MOS transistor T2, and the source is connected to the gate of the MOS transistor T3. Further, a first MOS transistor T1 having a drain connected to the source of the MOS transistor T2 and a source connected to the cathode of the photodiode PD is provided. Further, the signal φVPG is applied to the gate of the MOS transistor T2, and the signal φS is applied to the gate of the MOS transistor T1.
[0136]
(1) When photocurrent is converted logarithmically and output.
At this time, the voltage for operating the MOS transistor T2 in the subthreshold region is the first voltage, and in order to detect variations in the threshold value of the MOS transistor T2, a voltage that is substantially equal to the DC voltage VPS is set as the second voltage. To do.
[0137]
(1-a) Imaging operation
Using the signal φVPD as the first voltage, the MOS transistor T2 is operated in the subthreshold region, the signal φS applied to the gate of the MOS transistor T1 is set to the high level, and the MOS transistor T1 is turned on. At this time, when light enters the photodiode PD, a photocurrent is generated. Due to the subthreshold characteristics of the MOS transistor, a voltage obtained by natural logarithmically conversion of the photocurrent is applied to the source of the MOS transistor T2 and the gate of the MOS transistor T3. appear. At this time, since the negative photocharge generated in the photodiode PD flows into the source of the MOS transistor T2, the source voltage of the MOS transistor T2 becomes lower as more intense light is incident.
[0138]
When a voltage logarithmically changed with respect to the photocurrent appears at the gate of the MOS transistor T3 in this way, first, a high level signal φVRS2 is applied to the gate of the MOS transistor T8 to turn on the MOS transistor T8. The voltage of the capacitor C1 and the connection node a is reset. At this time, the voltage at the connection node a is reset to be lower than the surface potential determined by the gate voltage of the MOS transistor T3 so that the MOS transistor T3 can operate. Next, the signal φVRS2 is set to low level to turn off the MOS transistor T8, and then the signal φV is set to high level to turn on the MOS transistor T4.
[0139]
At this time, the voltage of the connection node a is reset by the MOS transistor T8, whereby the MOS transistor T3 operates, and a voltage obtained by sampling the surface potential determined by the gate voltage of the MOS transistor T3 is applied to the gate of the MOS transistor T7. Given. Therefore, the gate voltage of the MOS transistor T7 becomes a value proportional to the logarithmically converted value of the incident light quantity. Therefore, when the MOS transistor T4 is turned on, the current or voltage that becomes a value obtained by naturally logarithmically converting the photocurrent is obtained. The output signal line 6 is led out through the MOS transistors T7 and T4. When a signal (output current) proportional to the logarithmic value of the incident light quantity is read in this way, the MOS transistor T4 is turned off.
[0140]
(1-b) Sensitivity variation detection
FIG. 56 shows a timing chart of each signal when detecting a variation in sensitivity of each pixel. As described above, after the pulse signal φVRS2 is applied to the MOS transistor T8 and the voltage at the connection node a is reset, the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is read. The signal φS is set to a low level, and the MOS transistor T1 is turned off. Then, the signal φVPD is set to the second voltage, and negative charges are accumulated between the drain and source of the MOS transistor T2.
[0141]
Next, when the signal φVPD is returned to the first voltage, the accumulated negative charge flows out to the signal line of the signal φVPD, and the negative charge is accumulated in the source of the MOS transistor T2. The amount of negative charge accumulation is determined by the threshold voltage between the gate and the source. Thus, when negative charges are accumulated at the source of the MOS transistor T2, the pulse signal φVRS2 is applied to the gate of the MOS transistor T8, the voltage at the connection node a is reset, and then the pulse signal is applied to the gate of the MOS transistor T4. Read the output signal by applying φV.
[0142]
At this time, since the read output signal has a value corresponding to the threshold voltage of the MOS transistor T2, it is possible to detect a variation in sensitivity of each pixel. Finally, the signal φS is set to the high level so that the MOS transistor T1 is turned on so that the imaging operation can be performed. The signal obtained by detecting the variation in sensitivity detected in this way is stored as correction data in a memory such as a line memory, and the output signal at the time of actual imaging is corrected using this correction data for each pixel. Thus, a component due to pixel variation can be removed from the output signal. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0143]
(2) When photocurrent is linearly converted and output.
At this time, the voltage of the signal φVPD is the third voltage which is the voltage that becomes the operating point of the MOS transistor T3 (if the circuit configuration is optimized so that the MOS transistor T3 operates correctly, the voltage of the signal φVPD is It is also possible to use the first voltage.) At this time, the signal φS is always at the high level, and the MOS transistor T1 to which the signal φS is applied to the gate is always in the ON state. Thus, the MOS transistor T2 corresponds to the resetting MOS transistor T2 in FIG. 54, and the MOS transistor T3 corresponds to the signal amplifying MOS transistor T1 in FIG.
[0144]
(2-a) Imaging operation
First, the signal φVPG is set to a low level, and the reset MOS transistor T2 is turned off. As described above, when the reset MOS transistor T2 is turned OFF, a photocurrent flows through the photodiode PD, whereby the gate voltage of the MOS transistor T3 changes. That is, negative photocharge is applied to the gate of the MOS transistor T3 from the photodiode PD, and the gate voltage of the MOS transistor T3 becomes a value that linearly changes with respect to the photocurrent. At this time, since the negative photocharge generated in the photodiode PD flows into the gate of the MOS transistor T3, the gate voltage of the MOS transistor T3 decreases as the strong light is incident.
[0145]
When a voltage linearly changing with respect to the photocurrent appears at the gate of the MOS transistor T3 in this way, first, a high level signal φVRS2 is given to the gate of the MOS transistor T8 to turn on the MOS transistor T8, and the capacitor Reset the voltage of C1 and connection node a. At this time, the voltage at the connection node a is reset to be lower than the surface potential determined by the gate voltage of the MOS transistor T3 so that the MOS transistor T3 can operate. Next, the signal φVRS2 is set to low level to turn off the MOS transistor T8, and then the signal φV is set to high level to turn on the MOS transistor T4.
[0146]
At this time, the voltage of the connection node a is reset by the MOS transistor T8, whereby the MOS transistor T3 operates, and a voltage obtained by sampling the surface potential determined by the gate voltage of the MOS transistor T3 is applied to the gate of the MOS transistor T7. Given. Therefore, since the gate voltage of the MOS transistor T7 becomes a value proportional to the value obtained by integrating the incident light quantity, when the MOS transistor T4 is turned on, the current that is a value obtained by linearly converting the photocurrent is the MOS transistor T7. , T4 to the output signal line 6. When a signal (output current) proportional to the amount of incident light is read in this way, the MOS transistor T4 is turned off.
[0147]
(2-b) Reset operation
FIG. 57 shows a timing chart of each signal when each pixel is reset. As described above, after the pulse signal φVRS2 is applied to the MOS transistor T8 and the voltage at the connection node a is reset, the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is read. The signal φVPG is set to high level to turn on the MOS transistor T2. When the MOS transistor T2 is turned on in this way, the third voltage is applied to the gate of the MOS transistor T3, and the gate voltage of the MOS transistor T3 is reset. Then, the signal φVPG is set to the low level again to turn off the MOS transistor T2.
[0148]
Next, the pulse signal φVRS2 is applied to the gate of the MOS transistor T8 to reset the voltage at the connection node a, and then the pulse signal φV is applied to the gate of the MOS transistor T4 to read the output signal. At this time, the output signal has a value corresponding to the gate voltage of the MOS transistor T3, and is read as an output signal when initialized. Then, when the output signal is read, the above-described imaging operation is performed again.
[0149]
The signal when initialized in this way is stored in a memory such as a line memory as correction data, and the output signal at the time of actual imaging is corrected for each pixel using this correction data. Components due to pixel variations can be removed. This correction method can also be realized by providing a memory such as a line memory in the pixel. Note that, as in the sixth embodiment (FIG. 16), the pulse signal (for example, φVPD ′) is applied to the drain of the MOS transistor T3, and this signal φVPD ′ causes the MOS transistor T3 to connect the connection node a. In this case, the MOS transistor T8 may be omitted from the pixel having the configuration shown in FIG.
[0150]
<Twelfth Embodiment>
A twelfth embodiment will be described with reference to the drawings. FIG. 58 is a circuit diagram showing a configuration of a pixel provided in the solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as the pixel shown in FIG. 55 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0151]
As shown in FIG. 58, in this embodiment, the MOS transistors T3 and T8 in the pixel of FIG. 55 are P-channel MOS transistors, and a DC voltage VPS is applied to the drain of the MOS transistor T3. A DC voltage VPD is applied to the other end of the capacitor C1 having one end connected to the source. The DC voltage VRB2 is applied to the drain of the MOS transistor T8, and the gate of the MOS transistor T7 is connected to the source. Other configurations are the same as those of the pixel in FIG. The DC voltage VRB2 applied to the source of the MOS transistor T8 is higher than VPS.
[0152]
(1) When photocurrent is converted logarithmically and output.
At this time, as in the eleventh embodiment, the voltage for operating the MOS transistor T2 in the subthreshold region is the first voltage, and is substantially equal to the DC voltage VPS in order to detect variations in the threshold value of the MOS transistor T2. The value voltage is defined as the second voltage.
[0153]
(1-a) Imaging operation
Using the signal φVPD as the first voltage, the MOS transistor T2 is operated in the subthreshold region, the signal φS applied to the gate of the MOS transistor T1 is set to the high level, and the MOS transistor T1 is turned on. Note that the voltages of the capacitor C1 and the connection node a are reset by the MOS transistor T8. At this time, when light enters the photodiode PD, a photocurrent is generated. Due to the subthreshold characteristics of the MOS transistor, a voltage obtained by natural logarithmically conversion of the photocurrent is applied to the source of the MOS transistor T2 and the gate of the MOS transistor T3. appear. At this time, since the negative photocharge generated in the photodiode PD flows into the source of the MOS transistor T2, the source voltage of the MOS transistor T2 becomes lower as more intense light is incident.
[0154]
When a voltage logarithmically changed with respect to the photocurrent appears at the gate of the MOS transistor T3 in this way, the connection node a is reset to a voltage higher than the surface potential determined by the gate voltage of the MOS transistor T3. Therefore, positive charge flows from the capacitor C1 via the MOS transistor T3. At this time, the amount of positive charge flowing from the capacitor C1 is determined by the gate voltage of the MOS transistor T3. In other words, the amount of positive charge flowing from the capacitor C1 increases as the intense light is incident and the source voltage of the MOS transistor T2 decreases.
[0155]
In this way, positive charge flows from the capacitor C1, and the voltage at the connection node a becomes a value proportional to the value obtained by logarithmically converting the integral value of the incident light amount. When the MOS transistor T4 is turned on by applying the pulse signal φV, a current that is a value obtained by natural logarithmically converting the integrated value of the photocurrent is derived to the output signal line 6 via the MOS transistors T7 and T4. Is done. When a signal (output current) proportional to the logarithmic value of the incident light quantity is read in this way, the MOS transistor T4 is turned off.
[0156]
(1-b) Sensitivity variation detection
FIG. 59 shows a timing chart of each signal when detecting a variation in sensitivity of each pixel. As described above, when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is read, first, as in the eleventh embodiment (FIG. 56), the signal φS is set to the low level, and the MOS The transistor T1 is turned off. Then, the signal φVPD is set to the second voltage, and negative charges are accumulated between the drain and source of the MOS transistor T2.
[0157]
Next, when the signal φVPD is returned to the first voltage, the accumulated negative charge flows out to the signal line of the signal φVPD, and the negative charge is accumulated in the source of the MOS transistor T2. The amount of negative charge accumulation is determined by the threshold voltage between the gate and the source. Thus, when negative charges are accumulated at the source of the MOS transistor T2, the pulse signal φVRS2 is applied to the gate of the MOS transistor T8, the voltage at the connection node a is reset, and then the pulse signal is applied to the gate of the MOS transistor T4. Read the output signal by applying φV. The pulse signal φVRS2 applied to the gate of the MOS transistor T8 is a low level pulse signal.
[0158]
At this time, since the read output signal has a value corresponding to the threshold voltage of the MOS transistor T2, it is possible to detect a variation in sensitivity of each pixel. Finally, the signal φS is set to the high level to turn on the MOS transistor T1 so that the imaging operation can be performed, and then the pulse signal φVRS2 is applied to the gate of the MOS transistor T8 to reset the voltage at the connection node a. The signal obtained by detecting the variation in sensitivity detected in this way is stored as correction data in a memory such as a line memory, and the output signal at the time of actual imaging is corrected using this correction data for each pixel. Thus, a component due to pixel variation can be removed from the output signal. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0159]
(2) When photocurrent is linearly converted and output.
At this time, as in the eleventh embodiment, the voltage of the signal φVPD is the third voltage that is the voltage that becomes the operating point of the MOS transistor T3. At this time, the signal φS is always at the high level, and the MOS transistor T1 to which the signal φS is applied to the gate is always in the ON state. Thus, the MOS transistor T2 corresponds to the resetting MOS transistor T2 in FIG. 54, and the MOS transistor T3 corresponds to the signal amplifying MOS transistor T1 in FIG.
[0160]
(2-a) Imaging operation
First, as in the eleventh embodiment, the signal φVPG is set to a low level, and the reset MOS transistor T2 is turned off. Note that the voltages of the capacitor C1 and the connection node a are reset by the MOS transistor T8. As described above, when the reset MOS transistor T2 is turned OFF, a photocurrent flows through the photodiode PD, whereby the gate voltage of the MOS transistor T3 changes. That is, negative photocharge is applied to the gate of the MOS transistor T3 from the photodiode PD, and the gate voltage of the MOS transistor T3 becomes a value that linearly changes with respect to the photocurrent. At this time, since the negative photocharge generated in the photodiode PD flows into the gate of the MOS transistor T3, the gate voltage of the MOS transistor T3 decreases as the strong light is incident.
[0161]
When a voltage linearly changing with respect to the photocurrent appears at the gate of the MOS transistor T3 in this way, the connection node a is reset to a voltage higher than the surface potential determined by the gate voltage of the MOS transistor T3. Therefore, positive charge flows from the capacitor C1 via the MOS transistor T3. At this time, the amount of positive charge flowing from the capacitor C1 is determined by the gate voltage of the MOS transistor T3. That is, the amount of positive charge flowing from the capacitor C1 increases as the intensity of strong light enters and the gate voltage of the MOS transistor T3 decreases.
[0162]
In this way, positive charges flow from the capacitor C1, and the voltage at the connection node a becomes a value proportional to the integrated value of the incident light quantity. When the MOS transistor T4 is turned on by applying the pulse signal φV, a current that is a value obtained by linearly converting the integrated value of the photocurrent is derived to the output signal line 6 via the MOS transistors T7 and T4. The When a signal (output current) proportional to the integral value of the incident light quantity is read in this way, the MOS transistor T4 is turned off.
[0163]
(2-b) Reset operation
FIG. 60 shows a timing chart of each signal when each pixel is reset. As described above, when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is read, first, the signal φVPG is set to the high level to turn on the MOS transistor T2. When the MOS transistor T2 is turned on in this way, the third voltage is applied to the gate of the MOS transistor T3, and the gate voltage of the MOS transistor T3 is reset. Then, the signal φVPG is set to the low level again to turn off the MOS transistor T2.
[0164]
Next, the pulse signal φVRS2 is applied to the gate of the MOS transistor T8 to reset the voltage at the connection node a, and then the pulse signal φV is applied to the gate of the MOS transistor T4 to read the output signal. At this time, the output signal has a value corresponding to the gate voltage of the MOS transistor T3, and is read as an output signal when initialized. When the output signal is read out, the pulse signal φVRS2 is again applied to the gate of the MOS transistor T8 to reset the voltage at the connection node a, and then the above-described imaging operation is performed again. The pulse signal φVRS2 is a low level pulse signal.
[0165]
The signal when initialized in this way is stored in a memory such as a line memory as correction data, and the output signal at the time of actual imaging is corrected for each pixel using this correction data. Components due to pixel variations can be removed. This correction method can also be realized by providing a memory such as a line memory in the pixel. Note that, as in the sixth embodiment (FIG. 16), the pulse signal (for example, φVPS) is applied to the drain of the MOS transistor T3, and the voltage at the connection node a is set by the MOS transistor T3 by the signal φVPS. So that the MOS transistor T8 is omitted from the pixel having the configuration shown in FIG. In this case, the pulse signal φVPS applied to the drain of the MOS transistor T3 is supplied from a power supply line different from the DC voltage VPS applied to the anode of the photodiode PD.
[0166]
<13th Embodiment>
A thirteenth embodiment will be described with reference to the drawings. FIG. 61 is a circuit diagram illustrating a configuration of a pixel provided in a solid-state imaging device used in the present embodiment. Note that elements and signal lines used for the same purpose as the pixel shown in FIG. 55 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0167]
As shown in FIG. 61, in this embodiment, the DC voltage VPD is applied to the drain of the MOS transistor T3, and the capacitor C1 and the MOS transistors T7 and T8 are deleted. Other configurations are the same as those of the eleventh embodiment (FIG. 55).
[0168]
(1) When photocurrent is converted logarithmically and output.
At this time, as in the eleventh embodiment, the voltage for operating the MOS transistor T2 in the subthreshold region is the first voltage, and is substantially equal to the DC voltage VPS in order to detect variations in the threshold value of the MOS transistor T2. The value voltage is defined as the second voltage.
[0169]
(1-a) Imaging operation
Using the signal φVPD as the first voltage, the MOS transistor T2 is operated in the subthreshold region, the signal φS applied to the gate of the MOS transistor T1 is set to the high level, and the MOS transistor T1 is turned on. At this time, when light enters the photodiode PD, a photocurrent is generated. Due to the subthreshold characteristics of the MOS transistor, a voltage obtained by natural logarithmically conversion of the photocurrent is applied to the source of the MOS transistor T2 and the gate of the MOS transistor T3. appear. At this time, since the negative photocharge generated in the photodiode PD flows into the source of the MOS transistor T2, the source voltage of the MOS transistor T2 becomes lower as more intense light is incident.
[0170]
In this way, when a voltage that has changed logarithmically with respect to the photocurrent appears at the gate of the MOS transistor T3, the pulse signal φV is applied to turn on the MOS transistor T4, and the photocurrent is converted to a natural logarithm. A current having a value is derived to the output signal line 6 through the MOS transistors T3 and T4. When a signal (output current) proportional to the logarithmic value of the incident light quantity is read in this way, the MOS transistor T4 is turned off.
[0171]
(1-b) Sensitivity variation detection
FIG. 62 shows a timing chart of each signal when detecting a variation in sensitivity of each pixel. As described above, when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is read, first, as in the eleventh embodiment (FIG. 56), the signal φS is set to the low level, and the MOS The transistor T1 is turned off. Then, the signal φVPD is set to the second voltage, and negative charges are accumulated between the drain and source of the MOS transistor T2.
[0172]
Next, when the signal φVPD is returned to the first voltage, the accumulated negative charge flows out to the signal line of the signal φVPD, and the negative charge is accumulated in the source of the MOS transistor T2. The amount of negative charge accumulation is determined by the threshold voltage between the gate and the source. Thus, when negative charges are accumulated at the source of the MOS transistor T2, the pulse signal φV is applied to the gate of the MOS transistor T4 to read out the output signal.
[0173]
At this time, since the read output signal has a value corresponding to the threshold voltage of the MOS transistor T2, it is possible to detect a variation in sensitivity of each pixel. Finally, the signal φS is set to the high level so that the MOS transistor T1 is turned on so that the imaging operation can be performed. The signal obtained by detecting the variation in sensitivity detected in this way is stored as correction data in a memory such as a line memory, and the output signal at the time of actual imaging is corrected using this correction data for each pixel. Thus, a component due to pixel variation can be removed from the output signal. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0174]
(2) When photocurrent is linearly converted and output.
At this time, as in the eleventh embodiment, the voltage of the signal φVPD is the third voltage that is the voltage that becomes the operating point of the MOS transistor T3. At this time, the signal φS is always at the high level, and the MOS transistor T1 to which the signal φS is applied to the gate is always in the ON state. Thus, the MOS transistor T2 corresponds to the resetting MOS transistor T2 in FIG. 54, and the MOS transistor T3 corresponds to the signal amplifying MOS transistor T1 in FIG.
[0175]
(2-a) Imaging operation
First, as in the eleventh embodiment, the signal φVPG is set to a low level, and the reset MOS transistor T2 is turned off. As described above, when the reset MOS transistor T2 is turned OFF, a photocurrent flows through the photodiode PD, whereby the gate voltage of the MOS transistor T3 changes. That is, negative photocharge is applied to the gate of the MOS transistor T3 from the photodiode PD, and the gate voltage of the MOS transistor T3 becomes a value that linearly changes with respect to the photocurrent. At this time, since the negative photocharge generated in the photodiode PD flows into the gate of the MOS transistor T3, the gate voltage of the MOS transistor T3 decreases as the strong light is incident.
[0176]
When a voltage linearly changed with respect to the photocurrent appears at the gate of the MOS transistor T3 in this way, the pulse signal φV is applied to turn on the MOS transistor T4. At this time, a current that is a value obtained by linearly converting the integrated value of the photocurrent is led to the output signal line 6 via the MOS transistors T3 and T4. When a signal (output current) proportional to the integral value of the incident light quantity is read in this way, the MOS transistor T4 is turned off.
[0177]
(2-b) Reset operation
FIG. 63 shows a timing chart of each signal when each pixel is reset. As described above, when the pulse signal φV is applied to the gate of the MOS transistor T4 and the output signal is read, first, the signal φVPG is set to the high level to turn on the MOS transistor T2. When the MOS transistor T2 is turned on in this way, the third voltage is applied to the gate of the MOS transistor T3, and the gate voltage of the MOS transistor T3 is reset. Then, the signal φVPG is set to the low level again to turn off the MOS transistor T2.
[0178]
Next, the pulse signal φV is given to the gate of the MOS transistor T4 to read out the output signal. At this time, the output signal has a value corresponding to the gate voltage of the MOS transistor T3, and is read as an output signal when initialized. Then, when the output signal is read, the above-described imaging operation is performed again. The signal when initialized in this way is stored in a memory such as a line memory as correction data, and the output signal at the time of actual imaging is corrected for each pixel using this correction data. Components due to pixel variations can be removed. A specific example of this correction method is shown in FIG. This correction method can also be realized by providing a memory such as a line memory in the pixel.
[0179]
In the embodiment described above, signal readout from each pixel may be performed using a charge coupled device (CCD). In this case, it is only necessary to read out charges to the CCD by providing a potential barrier with a variable potential level corresponding to the MOS transistor T4.
[0180]
In the first to eleventh and thirteenth embodiments described above, the MOS transistors T1 to T8, which are active elements in the pixel, are all composed of N-channel MOS transistors. All may be composed of P-channel MOS transistors. In the twelfth embodiment, the N-channel MOS transistor in the pixel may be replaced with a P-channel MOS transistor, and the P-channel MOS transistor may be replaced with an N-channel MOS transistor.
[0181]
FIGS. 33 to 36 and FIGS. 39 to 44 show fourteenth to twenty-third embodiments, which are examples in which the first to tenth embodiments are configured by P-channel MOS transistors. FIGS. 64 to 66 show 24th to 26th embodiments, which are examples in which the MOS transistors of the pixels of the 11th to 13th embodiments are composed of reverse polarity MOS transistors. 45 to 48, in the twentieth to twenty-third embodiments, the first MOS transistor T1 is a depletion type P-channel MOS transistor. Further, FIGS. 49 to 52 show the N-channel MOS transistor as the first MOS transistor T1 in the twentieth to twenty-third embodiments. Therefore, in FIGS. 32 to 52 and FIGS. 64 to 66, the polarity of the connection and the polarity of the applied voltage are reversed. For example, in FIG. 33 (fourteenth embodiment), the photodiode PD is connected to the DC voltage VPD at the anode, the cathode is connected to the drain of the first MOS transistor T1, and the source of the MOS transistor T1 is connected to the second MOS transistor T2. And the gate of the third MOS transistor T3. A signal φVPS is applied to the source of the MOS transistor T2.
[0182]
Incidentally, when the pixel as shown in FIG. 33 performs logarithmic conversion, the DC voltage VPS and the DC voltage VPD satisfy VPS> VPD, which is the reverse of FIG. 2 (first embodiment). Further, the output voltage of the capacitor C1 is a voltage having a high initial value and drops due to integration. Further, when the first MOS transistor T1, the fourth MOS transistor T4, the fifth MOS transistor T5, and the sixth MOS transistor T6 are turned on, a low voltage is applied to the gate. Further, in the embodiments of FIGS. 34 to 36 and FIGS. 39 to 52 (fifteenth to twenty-fourth embodiments), a low voltage is applied to the gate in the eighth MOS transistor T8. Further, in the pixel having the configuration shown in FIGS. 49 to 52, when the first MOS transistor T1, which is an N-channel MOS transistor, is turned on, a high voltage is applied to the gate. Furthermore, in the embodiment of FIG. 65 (25th embodiment), a low voltage is applied to the gate when turning on the fourth MOS transistor T4, and a high voltage is applied to the gate when turning on the eighth MOS transistor T8. As described above, when a reverse polarity MOS transistor is used, the voltage relationship and the connection relationship are partially different, but the configuration is substantially the same and the basic operation is also the same. 39 to 52 and FIGS. 64 to 66 are only shown in the drawings, and the description of the configuration and operation is omitted.
[0183]
FIG. 32 shows a block circuit configuration diagram for explaining the entire configuration of the solid-state imaging device including the pixels of the fourteenth to seventeenth embodiments, and the entire solid-state imaging device including the pixels of the eighteenth to twenty-sixth embodiments. FIG. 37 shows a block circuit configuration diagram for explaining the configuration. 32 and FIG. 37, the same reference numerals are given to the same portions (same role portions) as those in FIG. 1 and FIG. The configuration of FIG. 37 will be briefly described below. P-channel MOS transistor Q1 and P-channel MOS transistor Q2 are connected to output signal lines 6-1, 6-2,..., 6-m arranged in the column direction. The gate of the MOS transistor Q1 is connected to the DC voltage line 7, the drain is connected to the output signal line 6-1, and the source is connected to the line 8 of the DC voltage VPS '.
[0184]
On the other hand, the drain of the MOS transistor Q2 is connected to the output signal line 6-1, the source is connected to the final signal line 9, and the gate is connected to the horizontal scanning circuit 3. Here, the MOS transistor Q1 and the P-channel MOS transistor Ta in the pixel form an amplifier circuit as shown in FIG. The MOS transistor Ta corresponds to the seventh MOS transistor T7 in the eighteenth, nineteenth, twenty-fourth and twenty-fifth embodiments, and corresponds to the third MOS transistor T3 in the twentieth to twenty-third and twenty-sixth embodiments. To do.
[0185]
In this case, the MOS transistor Q1 is a load resistance or a constant current source of the MOS transistor Ta. Therefore, the relationship between the DC voltage VPS ′ connected to the source of the MOS transistor Q1 and the DC voltage VPD ′ connected to the drain of the MOS transistor Ta is VPD ′ <VPS ′, and the DC voltage VPD ′ is, for example, Ground voltage (ground). The drain of the MOS transistor Q1 is connected to the MOS transistor Ta, and a DC voltage is applied to the gate. The P-channel MOS transistor Q 2 is controlled by the horizontal scanning circuit 3 and leads the output of the amplifier circuit to the final signal line 9. Considering the fourth MOS transistor T4 provided in the pixel as in the eighteenth to twenty-sixth embodiments, the circuit of FIG. 38A is represented as shown in FIG.
[0186]
<Image data correction method>
An example when the solid-state imaging device provided with the pixels having the circuit configuration as in the first to twenty-sixth embodiments described above is used in an image input device such as a digital camera will be described with reference to the drawings.
[0187]
An image input device shown in FIG. 53 includes an objective lens 51, a solid-state imaging device 52 that outputs an electrical signal in accordance with the amount of light incident through the objective lens 51, and electrical signals of the solid-state imaging device 52 during imaging ( (Hereinafter referred to as “image data”) is temporarily input and stored, and an electric signal (hereinafter referred to as “correction data”) of the solid-state imaging device 52 at the time of reset is input and temporarily stored. For correcting the correction data stored in the memory 54 from the image data transmitted from the memory 53, and the image data corrected by the correction data in the correction calculation circuit 55. And a processing unit 56 that performs arithmetic processing and outputs the result to the outside. The solid-state imaging device 52 is a solid-state imaging device provided with pixels having a circuit configuration as in the first to twenty-sixth embodiments.
[0188]
The image input device having such a configuration first performs an imaging operation, and image data is output from the solid-state imaging device 52 to the memory 53 for each pixel. Then, when each pixel finishes the imaging operation and performs the reset operation, as described above, the variation in sensitivity of each pixel is examined, and correction data is output to the memory 54. Then, the image data of each pixel in the memory 53 and the correction data of each pixel in the memory 54 are sent to the correction arithmetic circuit 55 for each pixel.
[0189]
In the correction calculation circuit 55, the correction data sent from the memory 54 of the same pixel that has output this image data from the image data sent from the memory 53 is corrected for each pixel. Image data obtained by correcting the correction data is sent to the processing unit 56, subjected to calculation processing, and then output to the outside. In such an image input apparatus, the memories 53 and 54 are each a line memory in which data transmitted from the solid-state imaging device 52 is recorded line by line. Therefore, it is easy to incorporate the memories 53 and 54 into the solid-state imaging device.
[0190]
Note that in other embodiments, by performing the reset, the variation in sensitivity of each pixel is canceled. In order to perform this more accurately, a memory, a correction arithmetic circuit, or the like described with reference to FIG. 53 is used. A correction circuit including this may be provided.
[0191]
【The invention's effect】
As described above, according to the solid-state imaging device according to claims 1, 2, 8, 9, 16, and 17 of the present invention, the photosensitive element and the first electrode A switch means is provided between the first transistor and the first transistor electrically connected to each other, and the switch means is turned OFF, and a reset is performed so that a larger current can flow through the first transistor than during imaging. I made it. Therefore, the light incident on the photosensitive element is prevented from affecting the reset operation, and the reset operation can be performed accurately. In addition, each pixel is brought into the same initial state by reset, and variations in sensitivity of each pixel can be suppressed.
[0192]
Further, as described in claim 3, claim 10, claim 15, claim 15 and claim 25, between the photoelectric conversion element and the first transistor and between the control electrode and the first electrode of the first transistor. The two switches provided between them, or the two MOS transistors provided between the photodiode and the second MOS transistor and between the gate electrode and the first electrode of the second MOS transistor are turned off, and the first By detecting the sensitivity variation of each pixel by changing the voltage applied to the control electrode and the second electrode of the transistor or the gate electrode and the second electrode of the second MOS transistor, it is possible to accurately detect the sensitivity variation of each pixel. It can be carried out. Further, by configuring the active element with a MOS transistor, high integration becomes easy, and it can be formed on a single chip together with peripheral processing circuits (A / D converter, digital system processor, memory) and the like.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram for explaining an overall configuration of a two-dimensional solid-state imaging device according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of one pixel according to the first embodiment of the present invention.
FIG. 3 is a timing chart of signals given to each element of a pixel used in the first embodiment.
4 is a diagram showing a relationship between the configuration of the pixel in FIG. 2 and the potential.
FIG. 5 is a circuit diagram showing a configuration of one pixel according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of one pixel according to a third embodiment of the present invention.
FIG. 7 is a timing chart of signals given to each element of a pixel used in the third embodiment.
8 is a diagram illustrating a configuration and potential relationship of the pixel in FIG. 6;
FIG. 9 is a circuit diagram showing a configuration of one pixel according to a fourth embodiment of the present invention.
FIG. 10 is a timing chart of signals given to each element of a pixel used in the fourth embodiment.
11 is a diagram showing a relationship between the configuration of the pixel in FIG. 9 and the potential.
FIG. 12 is a block circuit diagram for explaining an overall configuration of a two-dimensional solid-state imaging device according to an embodiment of the present invention.
13 is a circuit diagram of a part of FIG.
FIG. 14 is a circuit diagram showing a configuration of one pixel according to a fifth embodiment of the present invention.
FIG. 15 is a timing chart of signals given to each element of a pixel used in the fifth embodiment.
FIG. 16 is a circuit diagram showing a configuration of one pixel according to a sixth embodiment of the present invention.
FIG. 17 is a circuit diagram showing a configuration of one pixel according to a seventh embodiment of the present invention.
FIG. 18 is a timing chart of signals given to each element of a pixel used in the seventh embodiment.
FIG. 19 is a circuit diagram showing a configuration of one pixel according to an eighth embodiment of the present invention.
FIG. 20 is a circuit diagram showing a configuration of one pixel according to a ninth embodiment of the present invention.
FIG. 21 is a timing chart of signals given to each element of a pixel used in the ninth embodiment.
FIG. 22 is a circuit diagram showing a configuration of one pixel according to a tenth embodiment of the present invention.
FIG. 23 is a timing chart of signals given to each element of a pixel used in the tenth embodiment.
FIG. 24 is a circuit diagram showing an example of the configuration of one pixel according to a seventh embodiment of the present invention.
FIG. 25 is a circuit diagram showing an example of the configuration of one pixel according to an eighth embodiment of the present invention.
FIG. 26 is a circuit diagram showing an example of the configuration of one pixel according to the ninth embodiment of the present invention.
FIG. 27 is a circuit diagram showing an example of the configuration of one pixel according to the tenth embodiment of the present invention.
FIG. 28 is a circuit diagram showing an example of the configuration of one pixel according to a seventh embodiment of the present invention.
FIG. 29 is a circuit diagram showing an example of a configuration of one pixel according to an eighth embodiment of the present invention.
FIG. 30 is a circuit diagram showing an example of the configuration of one pixel according to the ninth embodiment of the present invention.
FIG. 31 is a circuit diagram showing an example of the configuration of one pixel according to a tenth embodiment of the present invention.
FIG. 32 is a block circuit diagram for explaining the overall configuration of the two-dimensional solid-state imaging device of the present invention in the case where the active element in the pixel is configured by a P-channel MOS transistor.
FIG. 33 is a circuit diagram showing a configuration of one pixel according to a fourteenth embodiment of the present invention.
FIG. 34 is a circuit diagram showing a configuration of one pixel according to a fifteenth embodiment of the present invention.
FIG. 35 is a circuit diagram showing a configuration of one pixel according to a sixteenth embodiment of the present invention.
FIG. 36 is a circuit diagram showing a configuration of one pixel according to a seventeenth embodiment of the present invention.
FIG. 37 is a block circuit diagram for explaining the overall configuration of the two-dimensional solid-state imaging device of the present invention in the case where the active element in the pixel is configured by a P-channel MOS transistor.
38 is a circuit diagram of a part of FIG.
FIG. 39 is a circuit diagram showing a configuration of one pixel according to an eighteenth embodiment of the present invention.
FIG. 40 is a circuit diagram showing a configuration of one pixel according to a nineteenth embodiment of the present invention.
FIG. 41 is a circuit diagram showing a configuration of one pixel according to a twentieth embodiment of the present invention.
FIG. 42 is a circuit diagram showing a configuration of one pixel according to the twenty-first embodiment of the present invention.
FIG. 43 is a circuit diagram showing a configuration of one pixel according to a twenty-second embodiment of the present invention.
FIG. 44 is a circuit diagram showing a configuration of one pixel according to a twenty-third embodiment of the present invention.
FIG. 45 is a circuit diagram showing an example of the configuration of one pixel according to the twentieth embodiment of the present invention.
FIG. 46 is a circuit diagram showing an example of the configuration of one pixel according to the twenty-first embodiment of the present invention.
FIG. 47 is a circuit diagram showing an example of the configuration of one pixel according to a twenty-second embodiment of the present invention.
FIG. 48 is a circuit diagram showing an example of the configuration of one pixel according to a twenty-third embodiment of the present invention.
FIG. 49 is a circuit diagram showing an example of the configuration of one pixel according to the twentieth embodiment of the present invention.
FIG. 50 is a circuit diagram showing an example of the configuration of one pixel according to the twenty-first embodiment of the present invention.
FIG. 51 is a circuit diagram showing an example of the configuration of one pixel according to a twenty-second embodiment of the present invention.
FIG. 52 is a circuit diagram showing an example of the configuration of one pixel according to a twenty-third embodiment of the present invention.
FIG. 53 is a block diagram showing an internal structure of an image input apparatus including an individual imaging apparatus using pixels according to each embodiment.
FIG. 54 is a circuit diagram showing a configuration of one pixel of a conventional example.
FIG. 55 is a circuit diagram showing a configuration of one pixel according to the eleventh embodiment of the present invention.
FIG. 56 is a timing chart of signals given to each element of a pixel used in the eleventh embodiment.
FIG. 57 is a timing chart of signals given to each element of a pixel used in the eleventh embodiment.
FIG. 58 is a circuit diagram showing a configuration of one pixel according to a twelfth embodiment of the present invention.
FIG. 59 is a timing chart of signals given to each element of a pixel used in the twelfth embodiment.
FIG. 60 is a timing chart of signals given to each element of a pixel used in the twelfth embodiment.
FIG. 61 is a circuit diagram showing a configuration of one pixel according to a thirteenth embodiment of the present invention.
FIG. 62 is a timing chart of signals given to each element of a pixel used in the thirteenth embodiment.
FIG. 63 is a timing chart of signals given to each element of a pixel used in the thirteenth embodiment.
FIG. 64 is a circuit diagram showing an example of the configuration of one pixel according to a twenty-fourth embodiment of the present invention.
FIG. 65 is a circuit diagram showing an example of the configuration of one pixel according to a twenty-fifth embodiment of the present invention.
FIG. 66 is a circuit diagram showing an example of the configuration of one pixel according to the twenty-sixth embodiment of the present invention.
[Explanation of symbols]
G11 to Gmn pixels
2 Vertical scanning circuit
3 Horizontal scanning circuit
4-1 to 4-n row selection line
6-1 to 6-m output signal line
7 DC voltage line
8 lines
9 Signal line
10 P-type semiconductor substrate
11,12 N-type diffusion layer
13 Oxide film
14 Polysilicon
51 Objective lens
52 Solid-state imaging device
53,54 memory
55 Correction arithmetic circuit
56 processor
PD photodiode
T1 to T8 First to eighth MOS transistors
C1, C2 capacitors

Claims (32)

入射した光量に応じた電気信号を発生する感光素子と該感光素子に第１電極が電気的に接続される第１のトランジスタを有するとともに該第１のトランジスタをサブスレッショルド領域で動作させて前記電気信号を自然対数的に変換する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記感光素子と前記第１のトランジスタの第１電極との間にスイッチ手段を備え、
前記スイッチ手段をＯＮにするとともに前記第１のトランジスタをサブスレッショルド領域で動作させて撮像を行い、
又、前記スイッチ手段をＯＦＦにするとともに前記第１のトランジスタに撮像時よりも大きい電流が流れ得るようにしてリセットを行うことを特徴とする固体撮像装置。There is a photosensitive element that generates an electrical signal corresponding to the amount of incident light, and a first transistor whose first electrode is electrically connected to the photosensitive element, and the first transistor is operated in a sub-threshold region so that the electrical In a solid-state imaging device having a plurality of pixels including a photoelectric conversion unit that converts a signal in a natural logarithm, and a lead-out path that leads an output signal of the photoelectric conversion unit to an output signal line,
A switch means is provided between the photosensitive element and the first electrode of the first transistor;
The switch means is turned on and the first transistor is operated in a subthreshold region to perform imaging.
The solid-state imaging device is characterized in that the switch means is turned off and resetting is performed so that a larger current can flow through the first transistor than during imaging. 入射した光量に応じた電気信号を発生する感光素子と該感光素子に第１電極が電気的に接続される第１のトランジスタを有するとともに該第１のトランジスタをサブスレッショルド領域で動作させて前記電気信号を自然対数的に変換する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記感光素子と前記第１のトランジスタの第１電極との間にスイッチ手段を備え、
前記スイッチ手段をＯＮにするとともに前記第１のトランジスタをサブスレッショルド領域で動作させて撮像を行い、
又、前記スイッチ手段をＯＦＦにするとともに前記第１のトランジスタに撮像時よりも大きい電流が流れ得るようにしてリセットを行うことによって前記各画素を同じ初期状態にすることを特徴とする固体撮像装置。There is a photosensitive element that generates an electrical signal corresponding to the amount of incident light, and a first transistor whose first electrode is electrically connected to the photosensitive element, and the first transistor is operated in a sub-threshold region so that the electrical In a solid-state imaging device having a plurality of pixels including a photoelectric conversion unit that converts a signal in a natural logarithm, and a lead-out path that leads an output signal of the photoelectric conversion unit to an output signal line,
A switch means is provided between the photosensitive element and the first electrode of the first transistor;
The switch means is turned on and the first transistor is operated in a subthreshold region to perform imaging.
Further, the solid-state imaging device is characterized in that each of the pixels is brought into the same initial state by turning off the switching means and resetting the first transistor so that a larger current can flow than during imaging. . 入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記光電変換手段が、
第１電極に直流電圧が印加された光電変換素子と、
前記光電変換素子の第２電極に一方の接点が接続された第１スイッチと、
第１電極と第２電極と制御電極とを備え、第１電極が前記スイッチの他方の接点に接続された第１のトランジスタと、
第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極に接続され、第２電極から電気信号を出力する第２のトランジスタと、
前記第１のトランジスタの第１電極と制御電極との間に接続された第２スイッチとを有し、
前記第１スイッチ及び前記第２スイッチをＯＮにして前記各画素に撮像動作を行わせ、
前記第１スイッチ及び前記第２スイッチをＯＦＦにするとともに前記第１のトランジスタの制御電極と第２電極に与える電圧を変化させることによって、前記各画素の感度のバラツキを検出することを特徴とする固体撮像装置。A solid-state imaging device having a plurality of pixels, including a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to the amount of incident light, and a lead-out path that leads the output signal of the photoelectric conversion unit to an output signal line In
The photoelectric conversion means is
A photoelectric conversion element in which a DC voltage is applied to the first electrode;
A first switch having one contact connected to the second electrode of the photoelectric conversion element;
A first transistor comprising a first electrode, a second electrode, and a control electrode, wherein the first electrode is connected to the other contact of the switch;
A first electrode; a second electrode; and a control electrode, wherein a DC voltage is applied to the first electrode, the control electrode is connected to the first electrode of the first transistor, and an electric signal is output from the second electrode. A second transistor;
A second switch connected between the first electrode and the control electrode of the first transistor;
Turning on the first switch and the second switch to cause each pixel to perform an imaging operation;
A variation in sensitivity of each pixel is detected by turning off the first switch and the second switch and changing a voltage applied to the control electrode and the second electrode of the first transistor. Solid-state imaging device. 前記第１のトランジスタの制御電極に一方の接点が接続されるとともに、他方の接点に直流電圧が印加された第３スイッチを有し、
前記各画素が撮像動作を行うときは、前記第３スイッチをＯＦＦにし、又、前記各画素の感度バラツキを検出するときは、前記第３スイッチをＯＮにすることを特徴とする請求項３に記載の固体撮像装置。A third switch having one contact connected to the control electrode of the first transistor and a DC voltage applied to the other contact;
4. The third switch is turned off when each pixel performs an imaging operation, and the third switch is turned on when a sensitivity variation of each pixel is detected. The solid-state imaging device described. 前記第３スイッチがトランジスタであることを特徴とする請求項４に記載の固体撮像装置。The solid-state imaging device according to claim 4, wherein the third switch is a transistor. 前記第１のトランジスタの制御電極に一端が接続されたキャパシタが設けられ、
前記各画素が撮像動作を行うときと、前記各画素の感度バラツキを検出するときとで前記キャパシタの他端に印加する電圧を異ならせることを特徴とする請求項３に記載の固体撮像装置。A capacitor having one end connected to the control electrode of the first transistor;
4. The solid-state imaging device according to claim 3, wherein a voltage applied to the other end of the capacitor is made different when each pixel performs an imaging operation and when a sensitivity variation of each pixel is detected. 前記第２スイッチがトランジスタであることを特徴とする請求項３〜請求項６のいずれかに記載の固体撮像装置。The solid-state imaging device according to claim 3, wherein the second switch is a transistor. 入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記光電変換手段が、
第１電極に直流電圧が印加された光電変換素子と、
前記光電変換素子の第２電極に一方の接点が接続された第１スイッチと、
第１電極と第２電極と制御電極とを備え、第１電極及び制御電極が前記第１スイッチの他方の接点に接続されるとともに、第２電極に直流電圧が印加された第１のトランジスタと、
第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極及び制御電極に接続され、第２電極から電気信号を出力する第２のトランジスタと、
前記第１のトランジスタの制御電極に一端が接続されたリセット用キャパシタとを有し、
前記各画素が撮像動作を行うときは、前記第１スイッチをＯＮにするとともに前記リセット用キャパシタの他端に与える電圧を第１電圧として前記第１のトランジスタをサブスレッショルド領域で動作させ、
前記各画素をリセットするとき、前記第１スイッチをＯＦＦにするとともに前記リセット用キャパシタの他端に与える電圧を第２電圧として、前記第１のトランジスタに撮像時よりも大きい電流が流れ得るようにすることを特徴とする固体撮像装置。A solid-state imaging device having a plurality of pixels, including a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to the amount of incident light, and a lead-out path that leads the output signal of the photoelectric conversion unit to an output signal line In
The photoelectric conversion means is
A photoelectric conversion element in which a DC voltage is applied to the first electrode;
A first switch having one contact connected to the second electrode of the photoelectric conversion element;
A first transistor having a first electrode, a second electrode, and a control electrode, wherein the first electrode and the control electrode are connected to the other contact of the first switch, and a DC voltage is applied to the second electrode; ,
A first electrode; a second electrode; and a control electrode, wherein a DC voltage is applied to the first electrode, the control electrode is connected to the first electrode and the control electrode of the first transistor, and an electric signal is transmitted from the second electrode. A second transistor that outputs
A reset capacitor having one end connected to the control electrode of the first transistor;
When each of the pixels performs an imaging operation, the first switch is turned on and a voltage applied to the other end of the reset capacitor is used as a first voltage to operate the first transistor in a subthreshold region.
When resetting each pixel, the first switch is turned off and the voltage applied to the other end of the reset capacitor is set as the second voltage so that a larger current can flow through the first transistor than during imaging. A solid-state imaging device. 入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記光電変換手段が、
第１電極に直流電圧が印加された光電変換素子と、
前記光電変換素子の第２電極に一方の接点が接続された第１スイッチと、
第１電極と第２電極と制御電極とを備え、第１電極及び制御電極が前記第１スイッチの他方の接点に接続された第１のトランジスタと、
第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第１電極及び制御電極に接続され、第２電極から電気信号を出力する第２のトランジスタとを有し、
前記各画素が撮像動作を行うときは、前記第１スイッチをＯＮにするとともに前記第１のトランジスタの第２電極に与える電圧を第１電圧として前記第１のトランジスタをサブスレッショルド領域で動作させ、
前記各画素をリセットするとき、前記第１スイッチをＯＦＦにするとともに前記第１のトランジスタの第２電極に与える電圧を第２電圧として、前記第１のトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにすることを特徴とする固体撮像装置。A solid-state imaging device having a plurality of pixels, including a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to the amount of incident light, and a lead-out path that leads the output signal of the photoelectric conversion unit to an output signal line In
The photoelectric conversion means is
A photoelectric conversion element in which a DC voltage is applied to the first electrode;
A first switch having one contact connected to the second electrode of the photoelectric conversion element;
A first transistor comprising a first electrode, a second electrode, and a control electrode, wherein the first electrode and the control electrode are connected to the other contact of the first switch;
A first electrode; a second electrode; and a control electrode, wherein a DC voltage is applied to the first electrode, the control electrode is connected to the first electrode and the control electrode of the first transistor, and an electric signal is transmitted from the second electrode. A second transistor that outputs
When each of the pixels performs an imaging operation, the first switch is turned on, and the voltage applied to the second electrode of the first transistor is set as a first voltage to operate the first transistor in a subthreshold region.
When resetting each pixel, the first switch is turned off and the voltage applied to the second electrode of the first transistor is set as the second voltage, compared to before applying the second voltage to the first transistor. A solid-state imaging device characterized in that a large current can flow. 入射した光量に対して自然対数的に変換した出力信号を発生する光電変換手段と、該光電変換手段の出力信号を出力信号線へ導出する導出路とを備えた複数の画素を有する固体撮像装置において、
前記光電変換手段が、
第２電極に直流電圧が印加された光電変換素子と、
前記光電変換素子の第１電極に一方の接点が接続された第１スイッチと、
第１電極と第２電極と制御電極とを備え、第２電極が前記第１スイッチの他方の接点に接続された第１のトランジスタと、
第１電極と第２電極と制御電極とを備え、第１電極に直流電圧が印加されるとともに制御電極が前記第１のトランジスタの第２電極に接続され、第２電極から電気信号を出力する第２のトランジスタとを有し、
前記第１スイッチをＯＮにするとともに前記第１のトランジスタをサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、
前記第１スイッチをＯＦＦにするとともに前記第１のトランジスタの第１電極に与える電圧を変化させることによって、前記各画素の感度のバラツキを検出することを特徴とする固体撮像装置。A solid-state imaging device having a plurality of pixels, including a photoelectric conversion unit that generates an output signal that is logarithmically converted with respect to the amount of incident light, and a lead-out path that leads the output signal of the photoelectric conversion unit to an output signal line In
The photoelectric conversion means is
A photoelectric conversion element in which a DC voltage is applied to the second electrode;
A first switch having one contact connected to the first electrode of the photoelectric conversion element;
A first transistor comprising a first electrode, a second electrode and a control electrode, wherein the second electrode is connected to the other contact of the first switch;
A first electrode; a second electrode; and a control electrode, wherein a DC voltage is applied to the first electrode, the control electrode is connected to the second electrode of the first transistor, and an electric signal is output from the second electrode. A second transistor;
Turning on the first switch and operating the first transistor in a sub-threshold region to cause each pixel to perform an imaging operation;
A solid-state imaging device, wherein a variation in sensitivity of each pixel is detected by turning off the first switch and changing a voltage applied to the first electrode of the first transistor. 前記第１スイッチが前記第１のトランジスタと逆極性のトランジスタであることを特徴とする請求項３〜請求項９のいずれかに記載の固体撮像装置。The solid-state imaging device according to claim 3, wherein the first switch is a transistor having a polarity opposite to that of the first transistor. 前記第１スイッチがトランジスタであることを特徴とする請求項３〜請求項１０に記載の固体撮像装置。The solid-state imaging device according to claim 3, wherein the first switch is a transistor. 前記画素が、マトリクス状に配設されることを特徴とする請求項１〜請求項１２のいずれかに記載の固体撮像装置。The solid-state imaging device according to claim 1, wherein the pixels are arranged in a matrix. 複数の画素を有する固体撮像装置において、
各画素が、
フォトダイオードと、
該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタの第２電極に第１電極が接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極にゲート電極が接続された第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極に第１電極が接続されるとともに、前記第２ＭＯＳトランジスタのゲート電極に第２電極が接続された第４ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタのゲート電極に第１電極が接続されるとともに、第２電極に直流電圧が印加された第５ＭＯＳトランジスタとを有し、
前記第１及び第４ＭＯＳトランジスタをＯＮにするとともに、第５ＭＯＳトランジスタをＯＦＦにして、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、
前記第１及び第４ＭＯＳトランジスタをＯＦＦにするとともに、前記第５ＭＯＳトランジスタをＯＮにした後、前記第２ＭＯＳトランジスタの第２電極に与える電圧を変化させることによって、前記第２ＭＯＳトランジスタの閾値電圧による各画素の感度のバラツキを検出することを特徴とする固体撮像装置。In a solid-state imaging device having a plurality of pixels,
Each pixel is
A photodiode;
A first MOS transistor having a first electrode connected to one electrode of the photodiode;
A second MOS transistor having a first electrode connected to the second electrode of the first MOS transistor;
A third MOS transistor having a gate electrode connected to the first electrode of the second MOS transistor;
A fourth MOS transistor having a first electrode connected to the first electrode of the second MOS transistor and a second electrode connected to the gate electrode of the second MOS transistor;
A first MOS transistor connected to the gate electrode of the second MOS transistor and a fifth MOS transistor having a DC voltage applied to the second electrode;
The first and fourth MOS transistors are turned on, the fifth MOS transistor is turned off, and the second MOS transistor is operated in a subthreshold region equal to or lower than a threshold value so that each pixel performs an imaging operation.
Each pixel according to the threshold voltage of the second MOS transistor is changed by turning off the first and fourth MOS transistors and changing the voltage applied to the second electrode of the second MOS transistor after turning on the fifth MOS transistor. A solid-state imaging device characterized by detecting a variation in sensitivity. 複数の画素を有する固体撮像装置において、
各画素が、
フォトダイオードと、
該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタの第２電極に第１電極が接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極にゲート電極が接続された第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極に第１電極が接続されるとともに、前記第２ＭＯＳトランジスタのゲート電極に第２電極が接続された第４ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタのゲート電極に一端が接続された第１キャパシタとを有し、
前記第１及び第４ＭＯＳトランジスタをＯＮにするとともに、前記第１キャパシタの他端に第１電圧を与えて、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、
前記第１及び第４ＭＯＳトランジスタをＯＦＦにするとともに、前記第１キャパシタの他端に第２電圧を与えた後、前記第２ＭＯＳトランジスタの第２電極に与える電圧を変化させることによって、前記第２ＭＯＳトランジスタの閾値電圧による各画素の感度のバラツキを検出することを特徴とする固体撮像装置。In a solid-state imaging device having a plurality of pixels,
Each pixel is
A photodiode;
A first MOS transistor having a first electrode connected to one electrode of the photodiode;
A second MOS transistor having a first electrode connected to the second electrode of the first MOS transistor;
A third MOS transistor having a gate electrode connected to the first electrode of the second MOS transistor;
A fourth MOS transistor having a first electrode connected to the first electrode of the second MOS transistor and a second electrode connected to the gate electrode of the second MOS transistor;
A first capacitor having one end connected to the gate electrode of the second MOS transistor;
The first and fourth MOS transistors are turned on, a first voltage is applied to the other end of the first capacitor, and the second MOS transistor is operated in a subthreshold region below a threshold value to perform an imaging operation on each pixel. Let
The second MOS transistor is turned off by turning off the first and fourth MOS transistors and changing the voltage applied to the second electrode of the second MOS transistor after applying a second voltage to the other end of the first capacitor. A solid-state imaging device that detects a variation in sensitivity of each pixel due to a threshold voltage. 複数の画素を有する固体撮像装置において、
各画素が、
フォトダイオードと、
該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタの第２電極に第１電極及びゲート電極が接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極及びゲート電極にゲート電極が接続された第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極及びゲート電極に一端が接続された第１キャパシタとを有し、
前記画素に撮像動作をさせるときは、前記第１ＭＯＳトランジスタをＯＮにするとともに、前記第１キャパシタの他端に第１電圧を与えて、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させ、
前記画素のリセットを行うときは、前記第１ＭＯＳトランジスタをＯＦＦにするとともに、前記第１キャパシタの他端に第２電圧を与えて、前記第２ＭＯＳトランジスタに撮像時よりも大きい電流が流れ得るようにすることを特徴とする固体撮像装置。In a solid-state imaging device having a plurality of pixels,
Each pixel is
A photodiode;
A first MOS transistor having a first electrode connected to one electrode of the photodiode;
A second MOS transistor having a first electrode and a gate electrode connected to a second electrode of the first MOS transistor;
A third MOS transistor having a gate electrode connected to the first electrode and the gate electrode of the second MOS transistor;
A first capacitor having one end connected to the first electrode and the gate electrode of the second MOS transistor;
When causing the pixel to perform an imaging operation, the first MOS transistor is turned on, a first voltage is applied to the other end of the first capacitor, and the second MOS transistor is operated in a sub-threshold region below a threshold value.
When resetting the pixel, the first MOS transistor is turned off and a second voltage is applied to the other end of the first capacitor so that a larger current can flow through the second MOS transistor than during imaging. A solid-state imaging device. 複数の画素を有する固体撮像装置において、
各画素が、
フォトダイオードと、
該フォトダイオードの一方の電極に第１電極が接続された第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタの第２電極に第１電極及びゲート電極が接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第１電極及びゲート電極にゲート電極が接続された第３ＭＯＳトランジスタとを有し、
前記画素に撮像動作をさせるときは、前記第１ＭＯＳトランジスタをＯＮにするとともに、前記第２ＭＯＳトランジスタの第２電極に第１電圧を与えて、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させ、
前記画素のリセットを行うときは、前記第１ＭＯＳトランジスタをＯＦＦにするとともに、前記第２ＭＯＳトランジスタの第２電極に第２電圧を与えて、前記第２ＭＯＳトランジスタに前記第２電圧を与える前よりも大きい電流が流れ得るようにすることを特徴とする固体撮像装置。In a solid-state imaging device having a plurality of pixels,
Each pixel is
A photodiode;
A first MOS transistor having a first electrode connected to one electrode of the photodiode;
A second MOS transistor having a first electrode and a gate electrode connected to a second electrode of the first MOS transistor;
A third MOS transistor having a gate electrode connected to the first electrode and the gate electrode of the second MOS transistor;
When performing an imaging operation on the pixel, the first MOS transistor is turned on and a first voltage is applied to the second electrode of the second MOS transistor to operate the second MOS transistor in a subthreshold region below a threshold value. ,
When resetting the pixel, the first MOS transistor is turned off and a second voltage is applied to the second electrode of the second MOS transistor, which is greater than before applying the second voltage to the second MOS transistor. A solid-state imaging device characterized in that a current can flow. 前記画素が、第１電極が前記第３ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第７ＭＯＳトランジスタを有することを特徴とする請求項１４〜請求項１７のいずれかに記載の固体撮像装置。The pixel includes a seventh MOS transistor having a first electrode connected to a second electrode of the third MOS transistor, a second electrode connected to an output signal line, and a gate electrode connected to a row selection line. The solid-state imaging device according to any one of claims 14 to 17. 前記画素が、第１電極に直流電圧が印加され、ゲート電極が前記第３ＭＯＳトランジスタの第２電極に接続されるとともに、前記第３ＭＯＳトランジスタの第２電極から出力される出力信号を増幅する第６ＭＯＳトランジスタを有することを特徴とする請求項１４〜請求項１７のいずれかに記載の固体撮像装置。In the pixel, a DC voltage is applied to the first electrode, a gate electrode is connected to the second electrode of the third MOS transistor, and a sixth MOS that amplifies an output signal output from the second electrode of the third MOS transistor The solid-state imaging device according to claim 14, further comprising a transistor. 前記画素が、第１電極が前記第６ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第７ＭＯＳトランジスタを有することを特徴とする請求項１９に記載の固体撮像装置。The pixel includes a seventh MOS transistor having a first electrode connected to a second electrode of the sixth MOS transistor, a second electrode connected to an output signal line, and a gate electrode connected to a row selection line. The solid-state imaging device according to claim 19. 前記画素が、前記第３ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第３ＭＯＳトランジスタの第１電極にリセット電圧が与えられたときに前記第３ＭＯＳトランジスタを介してリセットされる第２キャパシタを有することを特徴とする請求項１９又は請求項２０に記載の固体撮像装置。A second capacitor having one end connected to the second electrode of the third MOS transistor and resetting the pixel through the third MOS transistor when a reset voltage is applied to the first electrode of the third MOS transistor The solid-state imaging device according to claim 19, wherein the solid-state imaging device is provided. 前記第３ＭＯＳトランジスタの第１電極に直流電圧が印加されるとともに、
前記画素が、
前記第３ＭＯＳトランジスタの第２電極に第１電極が接続され第２電極に直流電圧が接続された第８ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタの第２電極に一端が接続されるとともに、前記第８ＭＯＳトランジスタのゲート電極にリセット電圧が与えられたときに前記第８ＭＯＳトランジスタを介してリセットされる第２キャパシタと、
を有することを特徴とする請求項１９又は請求項２０に記載の固体撮像装置。A DC voltage is applied to the first electrode of the third MOS transistor,
The pixel is
An eighth MOS transistor having a first electrode connected to the second electrode of the third MOS transistor and a DC voltage connected to the second electrode;
A second capacitor having one end connected to the second electrode of the third MOS transistor and being reset via the eighth MOS transistor when a reset voltage is applied to the gate electrode of the eighth MOS transistor;
The solid-state imaging device according to claim 19, wherein the solid-state imaging device is provided. 前記第１ＭＯＳトランジスタがディプレッション型ＭＯＳトランジスタであることを特徴とする請求項１４〜請求項２２のいずれかに記載の固体撮像装置。23. The solid-state imaging device according to claim 14, wherein the first MOS transistor is a depletion type MOS transistor. 前記第１ＭＯＳトランジスタが前記第２ＭＯＳトランジスタと逆極性のＭＯＳトランジスタであることを特徴とする請求項１４〜請求項２２にのいずれかに記載の固体撮像装置。23. The solid-state imaging device according to claim 14, wherein the first MOS transistor is a MOS transistor having a polarity opposite to that of the second MOS transistor. 複数の画素を有する固体撮像装置において、
各画素が、
フォトダイオードと、
該フォトダイオードの一方の電極に第２電極が接続された第１ＭＯＳトランジスタと、
該第１ＭＯＳトランジスタの第１電極に第２電極が接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタの第２電極にゲート電極が接続された第３ＭＯＳトランジスタとを有し、
前記第１ＭＯＳトランジスタをＯＮにするとともに、前記第２ＭＯＳトランジスタを閾値以下のサブスレッショルド領域で動作させて前記各画素に撮像動作を行わせ、
前記第１ＭＯＳトランジスタをＯＦＦにした後、前記第２ＭＯＳトランジスタの第１電極に与える電圧を変化させることによって、前記第２ＭＯＳトランジスタの閾値電圧による各画素の感度のバラツキを検出することを特徴とする固体撮像装置。In a solid-state imaging device having a plurality of pixels,
Each pixel is
A photodiode;
A first MOS transistor having a second electrode connected to one electrode of the photodiode;
A second MOS transistor having a second electrode connected to the first electrode of the first MOS transistor;
A third MOS transistor having a gate electrode connected to the second electrode of the second MOS transistor;
The first MOS transistor is turned on, and the second MOS transistor is operated in a subthreshold region below a threshold value to cause each pixel to perform an imaging operation.
A variation in sensitivity of each pixel due to a threshold voltage of the second MOS transistor is detected by changing a voltage applied to the first electrode of the second MOS transistor after the first MOS transistor is turned off. Imaging device. 前記画素が、第１電極が前記第３ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第５ＭＯＳトランジスタを有することを特徴とする請求項２５に記載の固体撮像装置。The pixel includes a fifth MOS transistor having a first electrode connected to a second electrode of the third MOS transistor, a second electrode connected to an output signal line, and a gate electrode connected to a row selection line. The solid-state imaging device according to claim 25. 前記画素が、第１電極が直流電圧に接続され、ゲート電極が前記第３ＭＯＳトランジスタの第２電極に接続されるとともに、前記第３ＭＯＳトランジスタの第２電極から出力される出力信号を増幅する第４ＭＯＳトランジスタを有することを特徴とする請求項２５に記載の固体撮像装置。The pixel has a first MOS connected to a DC voltage, a gate electrode connected to the second electrode of the third MOS transistor, and a fourth MOS for amplifying an output signal output from the second electrode of the third MOS transistor. 26. The solid-state imaging device according to claim 25, comprising a transistor. 前記画素が、第１電極が前記第４ＭＯＳトランジスタの第２電極に接続され、第２電極が出力信号線に接続され、ゲート電極が行選択線に接続された第５ＭＯＳトランジスタを有することを特徴とする請求項２７に記載の固体撮像装置。The pixel includes a fifth MOS transistor having a first electrode connected to a second electrode of the fourth MOS transistor, a second electrode connected to an output signal line, and a gate electrode connected to a row selection line. The solid-state imaging device according to claim 27. 前記画素が、前記第３ＭＯＳトランジスタの第２電極に一端が接続され他端が直流電圧に接続されるとともに、前記第３ＭＯＳトランジスタの第１電極にリセット電圧が与えられたときに前記第３ＭＯＳトランジスタを介してリセットされるキャパシタを有することを特徴とする請求項２７又は請求項２８に記載の固体撮像装置。The pixel has one end connected to the second electrode of the third MOS transistor and the other end connected to a DC voltage, and the third MOS transistor is turned on when a reset voltage is applied to the first electrode of the third MOS transistor. 29. The solid-state imaging device according to claim 27 or 28, further comprising a capacitor that is reset via the capacitor. 前記第３ＭＯＳトランジスタが前記第１及び第２ＭＯＳトランジスタと逆の極性のＭＯＳトランジスタであることを特徴とする請求項２９に記載の固体撮像装置。30. The solid-state imaging device according to claim 29, wherein the third MOS transistor is a MOS transistor having a polarity opposite to that of the first and second MOS transistors. 前記第３ＭＯＳトランジスタの第１電極が直流電圧に接続されるとともに、
前記画素が、
前記第３ＭＯＳトランジスタの第２電極に第１電極が接続され第２電極に直流電圧が接続された第６ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタの第２電極に一端が接続され他端が直流電圧に接続されるとともに、前記第６ＭＯＳトランジスタのゲート電極にリセット電圧が与えられたときに前記第６ＭＯＳトランジスタを介してリセットされるキャパシタと、
を有することを特徴とする請求項２７又は請求項２８に記載の固体撮像装置。A first electrode of the third MOS transistor is connected to a DC voltage;
The pixel is
A sixth MOS transistor having a first electrode connected to the second electrode of the third MOS transistor and a DC voltage connected to the second electrode;
One end is connected to the second electrode of the third MOS transistor, the other end is connected to a DC voltage, and when the reset voltage is applied to the gate electrode of the sixth MOS transistor, the third MOS transistor is reset via the sixth MOS transistor. A capacitor;
The solid-state imaging device according to claim 27 or claim 28, comprising: 前記第３及び第６ＭＯＳトランジスタが前記第１及び第２ＭＯＳトランジスタと逆の極性のＭＯＳトランジスタであることを特徴とする請求項３１に記載の固体撮像装置。32. The solid-state imaging device according to claim 31, wherein the third and sixth MOS transistors are MOS transistors having opposite polarities to the first and second MOS transistors.
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