JP4288600B2 - インタフェイス回路およびインタフェイス方法 - Google Patents

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Description

本発明は、インタフェイス回路およびインタフェイス方法に関し、特に、パチンコ球を検出する直流二線式スイッチに対する不正行為を防止するインタフェイス回路およびインタフェイス方法に関する。
いわゆるパチンコ台では、パチンコ球がチャッカに入ったかどうかを検出するために、直流二線式電子スイッチが使用されている。
図１は、パチンコ球の検出に使用される直流二線式電子スイッチ１の斜視図を示している。
直流二線式電子スイッチ１は、薄型の略直方体から成り、図１に示すように、直流二線式電子スイッチ１の約片側半分の中央部には、パチンコ球３を通過させるための貫通穴２が開口している。
図２は、図１の直流二線式電子スイッチ１の断面図を示している。
直流二線式電子スイッチ１の内部の、貫通穴２の周辺には、図２に示すように、コイル４が埋め込まれている。直流二線式電子スイッチ１では、図示せぬ高周波発振回路が高周波発振を発生することにより、コイル４の周辺には、図２の点線で示すような磁束が発生する。そして、パチンコ球３が貫通穴２を通過したときに、磁束の状態が変化し、コイル４のインピーダンスが変化する。直流二線式電子スイッチ１では、そのコイル４のインピーダンスの変化を検出し、信号（High／Low信号）を出力する。なお、パチンコ球３が貫通穴２を通過しているとき（パチンコ球３が、図２に示すコイル４に挟まれる位置にあるとき）に、直流二線式電子スイッチ１は開放状態（オフ）となり、それ以外のときには、直流二線式電子スイッチ１は閉塞状態（オン）となる。
直流二線式電子スイッチ１は、機械式のスイッチと同様の感覚で使用可能であり、さらに、電気的にスイッチングすることにより、直流二線式電子スイッチ１が出力する信号には、チャタリングが発生しないという利点がある。
一方、直流二線式電子スイッチ１は、機械式のスイッチとは異なり、スイッチを機能（動作）させるために、直流二線式電子スイッチ１が閉塞状態（オン）のときにも僅かに小さい電圧がかかり、スイッチが開放状態（オフ）のときにも最低限必要な電流が流れている。このような、直流二線式電子スイッチ１が閉塞状態のときに直流二線式電子スイッチ１にかかる電圧を残留電圧、および直流二線式電子スイッチ１が開放状態のときに直流二線式電子スイッチ１に流れる電流を漏れ電流という。
例えば、特許文献１では、直流二線式電子スイッチ１を使用して、パチンコ球３（の有無）を検出した信号を、パチンコ台のCPU（Central Processing Unit）（制御回路）に伝達するインタフェイス回路が提案されている。
図３は、特許文献１で提案されている従来のインタフェイス回路の一例を示している。
図３では、電源部１２は、直流二線式電子スイッチ（以下、単に電子スイッチという）１とインタフェイス回路１３のそれぞれに接続され、電圧（電源電圧）Vcc１の電源を供給している。また、電源部１４は、インタフェイス回路１３、およびパチンコ台（不図示）のCPU１５に接続され、電圧（電源電圧）Vcc２の電源を供給している。
電子スイッチ１の＋端子は、電圧Vcc１の電源部１２、および、後述する分圧回路２２
の抵抗R3に接続されている。また、電子スイッチ１の−端子は、後述する電圧変換回路２１の抵抗R1に接続されている。
インタフェイス回路１３は、抵抗R１およびR2から成る電圧変換回路（分圧回路）２１、抵抗R3およびR4から成る分圧回路２２、比較回路２３、トライステートバッファ２４、および抵抗R５により構成されている。
電圧変換回路２１の抵抗R1とR2との間の接続点２５における電圧値が、後述する閾値電圧ＶTに対して比較される電圧値である比較電圧ＶPとして比較回路２３に入力される。また、分圧回路２２の抵抗R3とR4との間の接続点２６における電圧値が、比較電圧ＶPに対する基準電圧値となる閾値電圧ＶTとして比較回路２３に入力される。比較回路２３は、閾値電圧ＶTに対する比較電圧ＶPの比較結果の出力信号（以下、比較出力信号という）を、トライステートバッファ２４に出力する。
トライステートバッファ２４は、CPU１５から供給される制御信号に応じて、比較回路２３からの比較出力信号をCPU１５に出力する。
次に、図４を参照して、図３のインタフェイス回路１３の動作について説明する。
図４は、図３のインタフェイス回路１３の動作特性を示している（以下、動作特性グラフという）。なお、図４の横軸は、電源部１２の電圧Vcc１を、縦軸は、インタフェイス回路１３内の所定の位置での電圧値（電圧レベル）を示している。
電源部１２の電圧Vcc１には、図４に示す範囲ＶM内の変動がある。なお、電子スイッチ１は、電子スイッチ１にかかる電圧が範囲ＶM内の電圧値であれば、正常な動作が保証される。このとき、電子スイッチ１の出力電圧値は、パチンコ球の検出の有無により、統計的に、次のような特性となることが知られている。
即ち、パチンコ球３が貫通穴２（図２）を通過しているときの電子スイッチ１の出力電圧値は、図４の斜線部で示されている電圧値ＶP-OFF（以下、適宜、低位出力電圧ＶP-OFFという）となる。ここで、低位出力電圧ＶP-OFFの電圧値（電圧レベル）が、完全に０とならないのは、上述した電子スイッチ１の漏れ電流のためである。また、このときの電子スイッチ１は開放状態である。従って、低位出力電圧ＶP-OFFが比較回路２３に入力されているときには、パチンコ球３が検出されている。なお、低位出力電圧ＶP-OFFは、図４に示すように、僅かに右上がりに傾いている。即ち、電源部１２の電圧Vcc１が、範囲ＶM内で高くなるに従い、低位出力電圧ＶP-OFFも僅かに高くなっている。
一方、パチンコ球３が貫通穴２を通過していないときの電子スイッチ１の出力電圧値は、図４の斜線部で示されている電圧値ＶP-ON（以下、適宜、高位出力電圧ＶP-ONという）となる。ここで、高位出力電圧ＶP-ONの電圧値（電圧レベル）が、完全に電源部１２の電圧Vcc1と一致しないのは、上述した電子スイッチ１の残留電圧のためである。また、このときの電子スイッチ１は閉塞状態である。従って、高位出力電圧ＶP-ONが比較回路２３に入力されているときには、パチンコ球３が検出されていない。
なお、低位出力電圧ＶP-OFFおよび高位出力電圧ＶP-ONの電圧値が、図４に示すように、ある程度の幅を有しているのは、電子スイッチ１の製造時のバラつきなどの個体差による。
分圧回路２２は、閾値電圧ＶTを、比較回路２３の低位出力電圧ＶP-OFFまたは高位出力電圧ＶP-ONが入力されている入力部とは異なる他方の入力部に供給する。
ここで、閾値電圧ＶTは、パチンコ球３が検出された状態から、パチンコ球３が検出されていない状態になったかどうか、または、パチンコ球３が検出されていない状態から、パチンコ球３が検出された状態となったかどうかを判定するための、即ち、電子スイッチ１の出力電圧値が、低位出力電圧ＶP-OFFから高位出力電圧ＶP-ONに変化したかどうか、または、電子スイッチ１の出力電圧値が、高位出力電圧ＶP-ONから低位出力電圧ＶP-OFFに変化したかどうかを判定するための電圧値である。
但し、比較回路２３は、ヒステリシスを有しているため、電子スイッチ１の出力電圧値が低位出力電圧ＶP-OFFから高位出力電圧ＶP-ONに変化したかどうかを判定するときの閾値電圧ＶTは、図４に示すように、電圧ＶT-ON（以下、適宜、高位反転電圧ＶT-ONという）となり、電子スイッチ１の出力電圧値が高位出力電圧ＶP-ONから低位出力電圧ＶP-OFFに変化したかどうかを判定する閾値電圧ＶTは、電圧ＶT-OFF（以下、適宜、低位反転電圧ＶT-OFFという）となる。
そして、インタフェイス回路１３の比較回路２３は、電子スイッチ１の出力電圧値が、低位出力電圧ＶP-OFFから、高位反転電圧ＶT-ONを超えて高位出力電圧ＶP-ONになった場合、パチンコ球３を検出していないことを表すH（High）レベルの比較出力信号をトライステートバッファ２４に出力する。また、比較回路２３は、電子スイッチ１の出力電圧値が、高位出力電圧ＶP-ONから、低位反転電圧ＶT-OFFを超えて低位出力電圧ＶP-OFFになった場合、パチンコ球３を検出したことを表すL（Low）レベルの比較出力信号をトライステートバッファ２４に出力する。比較回路２３から出力されたパチンコ球３の検出（の有無）を表すLまたはHレベルの比較出力信号は、トライステートバッファ２４から、検出信号となってCPU１５に供給される。
なお、閾値電圧ＶT（高位反転電圧ＶT-ONおよび低位反転電圧ＶT-OFF）の電圧値は、図３の分圧回路２２の、抵抗R3とR4それぞれにかかる電圧の比（分圧比）によって決定される。そして、閾値電圧ＶTの電圧値は、抵抗R4にかかる電圧に等しい。
また、図３のインタフェイス回路１３では、図４に示すように、電子スイッチ１の正常な動作を保証する範囲ＶM内の電圧値の変動に応じて、閾値電圧ＶT（高位反転電圧ＶT-ONおよび低位反転電圧ＶT-OFF）も変化している。
即ち、電源部１２の電圧Vcc１が高くなるに従い、高位出力電圧ＶP-ONも高くなり、これにより、低位出力電圧ＶP-OFFと高位出力電圧ＶP-ONとの電位差が大きくなると、高位反転電圧ＶT-ON、および低位反転電圧ＶT-OFFそれぞれも、低位出力電圧ＶP-OFFと高位出力電圧ＶP-ONとの電位差のほぼ中間値となるように変化する（高くなる）。
従って、図３のインタフェイス回路１３によれば、閾値電圧ＶT（高位反転電圧ＶT-ONおよび低位反転電圧ＶT-OFF）を、電源部１２の電圧Vcc１の変動に応じて、バランスよく配分することができる。
図５は、特許文献１で提案されている従来のインタフェイス回路のその他の一例を示している。なお、図３と対応する部分には、同一の符号を付してあり、その説明を適宜省略する。
即ち、図５では、電圧Vcc１の電源部１２が、抵抗（負荷抵抗）R7を介して電子スイッチ１の＋端子と接続されている点と、インタフェイス回路３１が、図３の電圧変換回路２１および分圧回路２２に代えて、分圧回路３２で構成されている点がそれぞれ異なる。
電源部１２は、抵抗R7を介して電子スイッチ１の＋端子と接続され、電子スイッチ１に電源を供給している。また、電子スイッチ１の＋端子は、抵抗R7と接続されるとともに、比較回路２３にも接続されている。従って、電子スイッチ１にかかる電圧は、比較回路２３に入力される比較電圧ＶPと等しい。また、電子スイッチ１の−端子は、GND（Ground）に接続されている。
分圧回路３２は、電圧Vcc１の電源部１２に接続されている。また、分圧回路３２は、抵抗R3とR4、およびツェナダイオードZD１により構成されている。抵抗R3の一端は、電源部１２と接続されている。また、抵抗R3の電源部と接続されている一端とは異なる他の一端は、比較回路２３、抵抗R4に接続され、抵抗R4の、抵抗R3と接続されている一端とは異なる他の一端は、ツェナダイオードZD１のカソードに接続されている。また、ツェナダイオードZD１のアノードは、GNDに接続されている。
ここで、分圧回路３２の抵抗R3とR4との間の接続点３３における電圧値が、閾値電圧ＶTとして比較回路２３に入力される。従って、分圧回路３２の接続点３３では、電圧Vcc1が、抵抗R3にかかる電圧と、抵抗R4にかかる電圧とツェナ電圧ZD1との和の電圧とに分圧され、抵抗R4にかかる電圧とツェナ電圧ZD1との和の電圧に等しい電圧が、閾値電圧ＶTとして、比較回路２３に入力される。
図５のインタフェイス回路３１によれば、ツェナダイオードZD１のツェナ電圧ZD1を所望の値に設定することにより、図６に示すように、図４の動作特性グラフの比較電圧ＶP（高位出力電圧ＶP-ONおよび低位出力電圧ＶP-OFF）と閾値電圧ＶT（高位反転電圧ＶT-ONおよび低位反転電圧ＶT-OFF）を、電源部１２の電圧Vcc1に近い値（上方向）へオフセットさせることができる。また、電子スイッチ１の−端子は、GNDに接続されているので、電子スイッチ１の動作の安定性を増大させることができる。
ところで、近年のパチンコ業界では、パチンコ台の内部に何らかの細工をし、チャッカへの入賞や大当たりをしたように見せかけるなどの不正行為を未然に防止する、セキュリティ機能の向上（強化）が要求されている。
チャッカに使用される上述の電子スイッチ１に対しては、例えば、次のような不正行為を行って、CPU１５にパチンコ球３が検出された信号を（擬似的に）出力させることが考えられる。例えば、１つは、正規の電子スイッチ１とは異なるスイッチを取り付け、検出信号を自由に操作する。１つは、電子スイッチ１に供給する電源（図３の電源部１２）の電圧Vcc1をGNDに短絡する。１つは、電子スイッチ１の電力線を操作し、パチンコ球の入賞（検出）を表す電圧を印加する。
上述の特許文献１で提案されているインタフェイス回路３１では、例えば、比較回路２３において、電子スイッチ１の出力電圧値が、高位反転電圧ＶT-ONを超えてさえいれば、パチンコ球３が検出されたと判定されることになる。従って、例えば、不正行為によって交換された電子スイッチ（以下、改造電子スイッチという）により、高位出力電圧ＶP-ONではなく、高位反転電圧ＶT-ONよりわずかに大きい電圧値が比較回路２３に入力されたときでも、インタフェイス回路３１は、パチンコ球３が検出されたとCPU１５に伝達してしまう。即ち、特許文献１で提案されているインタフェイス回路では、パチンコ球３が検出されたと判定される電圧の範囲が広く、不正行為を許容する余地が大きい。
特許文献２には、遊技機に装着される電子スイッチの異常を検出する技術が提案されている。特許文献２では、スイッチ配線部の断線を検出する下限電圧監視コンパレータと、電源短絡を検出する上限電圧監視コンパレータを備えることにより、電子スイッチの異常検出、不正行為等を検知することができる。
特開平１１−３０８０８３号公報 特開２００３−３２５９３０号公報
しかしながら、特許文献２で提案されている技術は、電子スイッチの出力回路部に分圧回路を挿入した特殊対応三線式スイッチに限定され、オープンコレクタ等の汎用的な出力形態の三線式電子スイッチでは、通常（正常時）の検出動作時に、上述した上限電圧監視コンパレータまたは下限電圧監視コンパレータが作動してしまう（誤動作が発生する）などの問題がある。
さらに、電子スイッチ１では、上述したように、漏れ電流や残留電圧が発生するため、電子スイッチ１に、特許文献２で提案されているような、漏れ電流や残留電圧を考慮した上限電圧または下限電圧を設定することは困難であり、誤動作が発生する可能性も高くなる。なぜなら、漏れ電流や残留電圧は、極めて小さな値であり、また極力０に近いことが望ましいため、漏れ電流や残留電圧を考慮した上限電圧または下限電圧も許容電圧の限界点ぎりぎりとなり、電子スイッチ１を駆動する電源電圧の変動や周囲温度の変動などに対応することが難しいからである。
本発明は、このような状況に鑑みてなされたものであり、パチンコ球を検出する直流二線式スイッチに対する不正行為を防止することができるようにするものである。
本発明のインタフェイス回路は、二線式電子スイッチに供給される電源電圧を分圧し、第１または第２の状態によって異なる閾値電圧値を決定する分圧回路と、二線式電子スイッチの出力電圧値と、分圧回路の第１または第２の状態のときの閾値電圧値とを比較することにより、遊技球の検出の有無を表す出力信号を出力する第１の比較出力回路と、第１の比較出力回路からの出力信号に応じて、分圧回路を、第１の状態または第２の状態に切り替える切替回路とを備え、分圧回路の第1の状態における閾値電圧値は、分圧回路に流れる電流値が、二線式電子スイッチが開放状態のときに生じる漏れ電流の電流値の極近傍であって、漏れ電流の電流値より所定値だけ大きい電流値となるように決定され、分圧回路の第２の状態における閾値電圧値は、二線式電子スイッチが閉塞状態のときに生じる残留電圧値の極近傍であって、残留電圧値より所定値だけ大きい電圧値となるように決定されることを特徴とする。
インタフェイス回路は、例えば、図７のインタフェイス回路５１であり、分圧回路は、例えば、図７の分圧回路６１であり、第１の比較出力回路は、例えば、図７の比較回路２３であり、切替回路は、例えば、図７の切替回路６２である。例えば、比較回路２３がL信号を出力したとき、切替回路６２は、トランジスタTr1がオフし、分圧回路６１を第１の状態にし、比較回路２３がH信号を出力したとき、切替回路６２は、トランジスタTr1がオンし、分圧回路６１を第２の状態にする。分圧回路６１は、電子スイッチ１の出力電圧値に近い電圧値であって、第１または第２の状態によって異なる閾値電圧ＶTを比較回路２３に入力する。これにより、正規の電子スイッチ１の出力電圧値でなければ、パチンコ球３の検出信号を、後段のCPU１５に伝達しないように制限することができ、電子スイッチ１に対する不正行為を防止することができる。
分圧回路は、所定の電流値を供給する定電流源、又は、定電圧素子としてのダイオードを備え、第1の状態において、定電流源、又は、ダイオードを用いて電源電圧を電圧降下させることにより、分圧回路には、漏れ電流の電流値より所定値だけ大きい電流値が流れるようにすることができる。
分圧回路の第1の状態における閾値電圧値は、例えば、図１２の高位反転電圧ＶT-ONであり、分圧回路の第２の状態における閾値電圧値は、例えば、図１２の低位反転電圧ＶT-OFFである。従って、図１２に示すように、閾値電圧ＶT（高位反転電圧ＶT-ONおよび低位反転電圧ＶT-OFF）を、正規の電子スイッチ１が出力する電圧の範囲（高位出力電圧ＶP-ONまたは低位出力電圧ＶP-OFF）とほぼ一致するように設定することができる。これにより、正規の電子スイッチ１（の出力電圧値）でなければ、パチンコ球３の検出信号を、後段のCPU１５に伝達しないように制限することができ、電子スイッチ１に対する不正行為を防止することができる。
このインタフェイス回路には、二線式電子スイッチの開放状態時の異常を検知する開放異常検知回路をさらに設け、開放異常検知回路には、二線式電子スイッチの出力電圧値と、第１の状態において、漏れ電流の電流値より所定値だけ小さい電流値となる電圧値とを比較することにより、二線式電子スイッチの開放状態時の異常の有無を表す信号を出力する第２の比較出力回路を有するようにすることができる。
このインタフェイス回路には、二線式電子スイッチの閉塞状態時の異常を検知する閉塞異常検知回路をさらに設け、閉塞異常検知回路には、二線式電子スイッチの出力電圧値と、残留電圧値より所定値だけ小さい電圧値とを比較することにより、二線式電子スイッチの閉塞状態時の異常の有無を表す信号を出力する第２の比較出力回路を有するようにすることができる。
このインタフェイス回路には、二線式電子スイッチの開放状態時の異常を検知する開放異常検知回路と、二線式電子スイッチの閉塞状態時の異常を検知する閉塞異常検知回路とをさらに設け、開放異常検知回路には、二線式電子スイッチの出力電圧値と、第１の状態において、漏れ電流の電流値より所定値だけ小さい電流値となる電圧値とを比較することにより、二線式電子スイッチの開放状態時の異常の有無を表す信号を出力する第２の比較出力回路を有するようにし、閉塞異常検知回路には、二線式電子スイッチの出力電圧値と、残留電圧値より所定値だけ小さい電圧値とを比較することにより、二線式電子スイッチの閉塞状態時の異常の有無を表す信号を出力する第３の比較出力回路を有するようにすることができる。
開放異常検知回路は、例えば、図１８の開放動作異常検知回路１６２であり、第２の比較出力回路は、例えば、図１８の比較回路１７１である。開放動作異常検知回路１６２は、比較回路１７１において、比較電圧ＶP（電子スイッチ１の出力電圧値）が高域側閾値電圧ＶT2よりも高いかどうかを比較することにより、例えば、図１７に示すように、比較電圧ＶP（電子スイッチ１の出力電圧値）が高域側閾値電圧ＶT2よりも高くなった場合、異常を表すH信号を出力することができる。これにより、高域側閾値電圧ＶT2と高位出力電圧ＶP-ONとの差である電位差FON-Uを狭くして、正規の電子スイッチ１の出力電圧値のみを受け付けるようにすることができる。
また、閉塞異常検知回路は、例えば、図１８の閉塞動作異常検知回路１６３であり、第３の比較出力回路は、例えば、図１８の比較回路１７４である。閉塞動作異常検知回路１は、比較回路１７４において、比較電圧ＶP（電子スイッチ１の出力電圧値）が低域側閾値電圧ＶT3よりも低いかどうかを比較することにより、例えば、図１７に示すように、比較電圧ＶP（電子スイッチ１の出力電圧値）が低域側閾値電圧ＶT3よりも低くなった場合、異常を表すH信号を出力端子１８２に出力する。これにより、低位出力電圧ＶP-OFFと低域側閾値電圧ＶT3との差である電位差FOFF-Dを狭くして、正規の電子スイッチ１の出力電圧値のみを受け付けるようにすることができる。
このインタフェイス回路には、二線式電子スイッチに供給される電源電圧の異常を検知する電源異常検知回路をさらに設けるようにすることができる。
電源異常検知回路は、例えば、図１３の電源監視回路８１であり、図１４に示すように、電源部１２から供給される電圧Vcc1が、（ZD4＋ＶBE）より低ければ、トランジスタTr3がオフし、出力端子８２からH信号が出力される。従って、電源監視回路８１は、電源部１２から供給される電圧Vcc1の異常を検知することができる。
異常が検知された場合、遊技球の検出の有無を表す出力信号が、遊技球を検出していない状態にセットされるようにすることができる。例えば、図１９のAND回路２１５では、そこに入力される、電源監視回路８１、開放動作異常検知回路１６２、または閉塞動作異常検知回路１６３の少なくともいずれかにおいて、異常が検知された場合、AND回路２１５は、遊技球を検出していない状態を表すL信号を出力する。
このインタフェイス回路には、異常の復旧後から所定時間の間、第１の比較出力回路が出力する、遊技球の検出の有無を表す出力信号を、遊技球を検出していない状態にリセットするリセット回路をさらに設けるようにすることができる。リセット回路は、例えば、図１９のオフディレイタイマ２１６であり、オフディレイタイマ２１６は、図２０Eに示すように、時刻ｔ3に異常が復旧した後、時定数タイマ時間T0は、例えば、図２０Dに示すように、時刻ｔ3乃至ｔ4の間、パチンコ球３が検出されたことを表す信号（H信号）が出力されていても、図２０Fに示すように、パチンコ球が検出されていないことを表す信号（L信号）を出力する。これにより、電子スイッチ１に対して電源の供給が開始された場合に、電子スイッチ１が出力する電源投入時誤信号によるパチンコ球３が検出されたことを表す信号をリセットすることができる。
本発明のインタフェイス方法は、分圧回路において、二線式電子スイッチに供給される電源電圧を分圧し、第１または第２の状態によって異なる閾値電圧値を決定し、比較出力回路において、二線式電子スイッチの出力信号の出力電圧値と、分圧回路の第１または第２の状態のときの閾値電圧値とを比較することにより、遊技球の検出の有無を表す出力信号を出力し、切替回路において、比較出力回路からの出力信号に応じて、分圧回路を、第１の状態または第２の状態に切り替え、分圧回路の第1の状態における閾値電圧値は、分圧回路に流れる電流値が、二線式電子スイッチが開放状態のときに生じる漏れ電流の電流値の極近傍であって、漏れ電流の電流値より所定値だけ大きい電流値となるように決定され、分圧回路の第２の状態における閾値電圧値は、二線式電子スイッチが閉塞状態のときに生じる残留電圧値の極近傍であって、残留電圧値より所定値だけ大きい電圧値となるように決定されることを特徴とする。
本発明のインタフェイス回路および方法においては、分圧回路において、二線式電子スイッチに供給される電源電圧が分圧され、第１または第２の状態によって異なる閾値電圧値が決定される。また、比較出力回路において、二線式電子スイッチの出力信号の出力電圧値と、分圧回路の第１または第２の状態のときの閾値電圧値とが比較されることにより、遊技球の検出の有無を表す出力信号が出力される。そして、切替回路において、比較出力回路からの出力信号に応じて、分圧回路が、第１の状態または第２の状態に切り替えられる。ここで、分圧回路の第1の状態における閾値電圧値は、分圧回路に流れる電流値が、二線式電子スイッチが開放状態のときに生じる漏れ電流の電流値の極近傍であって、漏れ電流の電流値より所定値だけ大きい電流値となるように決定され、分圧回路の第２の状態における閾値電圧値は、二線式電子スイッチが閉塞状態のときに生じる残留電圧値の極近傍であって、残留電圧値より所定値だけ大きい電圧値となるように決定される。
本発明によれば、パチンコ球を検出する直流二線式スイッチに対する不正行為を防止することができる。
（第１実施の形態）
図７は、本発明を適用したインタフェイス回路の第１実施の形態の構成例を示している。なお、図７において、図５と対応する部分については、同一の符号を付してあり、その説明を適宜省略する。
図７のインタフェイス回路５１は、分圧回路６１と切替回路６２とが図５のインタフェイス回路３１と異なる。
分圧回路６１は、抵抗R3、ツェナダイオードZD2、および定電流源Q1により構成されている。また、電源部１２と抵抗R3とが接続され、電源部１２から電圧Vcc１の電源が供給されている。
切替回路６２は、抵抗（負荷抵抗）R11、およびNPN形のトランジスタTr１により構成されている。
抵抗R3の電源部１２と接続されている一端とは異なる他の一端は、比較回路２３、ツェナダイオードZD2のカソード、および定電流源Q1に接続されている。さらに、定電流源Q1の、抵抗R3と接続されている一端とは異なる他の一端は、GNDに接続されている。
比較回路２３の出力部は、トライステートバッファ２４と、抵抗R11を介してトランジスタTr1のベースとに接続されている。トランジスタTr1のコレクタは、ツェナダイオードZD2のアノードに接続され、トランジスタTr1のエミッタは、GNDに接続されている。
図７のインタフェイス回路５１では、図５および図６を参照して説明したインタフェイス回路３１の動作と同様に、電子スイッチ１の閉塞状態または開放状態に応じて、比較電圧ＶP（高位出力電圧ＶP-ONまたは低位出力電圧ＶP-OFF）が、比較回路２３の入力部に入力される。
また、分圧回路６１内の抵抗R3とツェナダイオードZD2との接続点６３の電圧値は、電源部１２の電圧Vcc１から、抵抗R3による電圧降下後の電圧値となる。その電圧値が、閾値電圧ＶTとして、比較回路２３の比較電圧ＶPが入力されている入力部とは異なる他方の入力部に入力される。従って、分圧回路６１は、電源部１２から供給される電圧Vcc１を分圧し、その分圧された電圧値を閾値電圧ＶTとして、比較回路２３の入力部に入力(供給)する。
比較回路２３は、比較電圧ＶPと閾値電圧ＶTとを比較し、その比較出力結果である比較出力信号をトライステートバッファ２４に出力する。また、比較回路２３は、比較出力信号を切替回路６２にも出力する。ここで、比較出力信号は、上述した図５のインタフェイス回路３１と同様に、パチンコ球３が検出されたとき（以下、適宜、パチンコ球ありという）が、Hレベルの信号（以下、H信号という）で、パチンコ球３が検出されなかったとき（以下、適宜、パチンコ球なしという）が、Lレベルの信号（以下、L信号という）である。
切替回路６２は、比較回路２３からの比較出力信号のレベルに応じて、分圧回路６１を、第１の状態または第２の状態に切り替える。
即ち、切替回路６２では、比較回路２３から、抵抗R11を介してトランジスタTr1にL信号が供給されると、トランジスタTr1がオフし、分圧回路６１のツェナダイオードZD2を無効にする。この分圧回路６１の状態を第1の状態とする。また、切替回路６２では、比較回路２３から、抵抗R11を介してトランジスタTr1にH信号が供給されると、トランジスタTr1がオンし、分圧回路６１のツェナダイオードZD2を有効にする。この分圧回路６１の状態を第２の状態とする。
図８と図９を参照して、分圧回路６１の第1の状態についてさらに説明する。
図８は、分圧回路６１が第1の状態である場合の、即ち、比較回路２３からL信号（の比較出力信号）が供給され、トランジスタTr1がオフしている場合の、実質上のインタフェイス回路５１の構成を示している。
なお、比較回路２３からの比較出力信号がL信号（パチンコ球なし）である場合、電子スイッチ１から比較回路２３に入力される比較電圧ＶPは、上述したように、低位出力電圧ＶP-OFFである。
また、分圧回路６１から比較回路２３に入力される閾値電圧ＶTは、比較回路２３のヒステリシスのために、図９に示すように、実線で示されている高位反転電圧ＶT-ON、または点線で示されている低位反転電圧ＶT-OFFの両方の電圧値を取り得るが、分圧回路６１の第1の状態は、電子スイッチ１の出力電圧値が、低位出力電圧ＶP-OFFから、高位反転電圧ＶT-ONを超えて高位出力電圧ＶP-ONになる場合の状態であるので、低位反転電圧ＶT-OFFは無視することができる。即ち、図８において、分圧回路６１から比較回路２３に入力される閾値電圧ＶTは、高位反転電圧ＶT-ONである。
第1の状態の分圧回路６１は、図８に示すように、抵抗R3と定電流源Q1により構成されることになる。また、定電流源Q1に流れる電流の電流値をIcc1とする。このとき、定電流源Q1にかかる電圧値（電圧Vcc1からの残電圧値）は、定電流源Q1の電流値Icc１で決定される。そして、その電流源Q1にかかる電圧値と同一の電圧値が、比較回路２３に閾値電圧ＶT（高位反転電圧ＶT-ON）として入力される。
ここで、定電流源Q1に流れる電流の電流値Icc1の最適値について考える。
図５のインタフェイス回路３１では、図６を参照して説明したように、例えば、電子スイッチ１の出力電圧値が、低位出力電圧ＶP-OFFから、高位反転電圧ＶT-ONを超えて高位出力電圧ＶP-ONになった場合、パチンコ球ありと判定されていた。
ところが、電子スイッチ１の高位出力電圧ＶP-ONの電圧値と高位反転電圧ＶT-ONとの電圧値の差（の範囲）が大きすぎるため、次のようなことが行われる可能性があった。
例えば、不正行為が行われて、正規の電子スイッチ１とは異なる改造電子スイッチに取り替えられ、その改造電子スイッチの出力電圧値が、高位反転電圧ＶT-ONの電圧値以上ではあるが、図４の高位出力電圧ＶP-ONの範囲外、例えば、高位出力電圧ＶP-ONと高位反転電圧ＶT-ONとの間の電圧値である場合でも、パチンコ球ありとして判定される。
従って、電子スイッチ１に対する不正行為を防止するためには、正規の電子スイッチ１の出力電圧値でのみ、パチンコ球ありの検出信号をCPU１５に供給するようにすることが有効である。
以上から、定電流源Q1にかかる電圧値と同一の、高位反転電圧ＶT-ONは、図９に示すように、正規の電子スイッチ１の高位出力電圧ＶP-ONと極力近くなるように設定すればよい。そうすることにより、正規の電子スイッチ１の高位出力電圧ＶP-ONの範囲以外の電圧値を除外することができる。
高位反転電圧ＶT-ONの設定の目標となる高位出力電圧ＶP-ONは、電子スイッチ１が開放状態である場合に電子スイッチ１が出力する出力電圧値である。即ち、電子スイッチ１に漏れ電流が生じている状態の電子スイッチ１が出力する出力電圧値である。
そこで、定電流源Q1に流れる電流の電流値Icc1の最適値を求める参考に、図８に示すように、比較回路２３の比較電圧ＶP入力側である電子スイッチ１が、開放状態である場合を想定する。
電子スイッチ１が開放状態である場合、上述したように、漏れ電流が生じる。図８では、この電子スイッチ１に発生する漏れ電流を、定電流源Q2の電流値Icc0とみなして置き換える。
そして、分圧回路６１の抵抗R3の抵抗値を、抵抗R7の抵抗値と同一となるように設定するものとすると、分圧回路６１の第１の状態における高位反転電圧ＶT-ONは、定電流源Q2の電流値Icc0と比較される、定電流源Q1の電流値Icc1によって決定されることになる。即ち、定電流源Q2の電流値Icc0（による電圧降下分）よりも、定電流源Q1の電流値Icc1（による電圧降下分）を僅かに（所定値だけ）大きくするように、定電流源Q1の電流値Icc1を設定すればよい。これにより、図９に示すような、正規の電子スイッチ１の高位出力電圧ＶP-ONの電圧値に極めて近くなる高位反転電圧ＶT-ONを設定することができる。なお、図９では、定電流源Q2とみなした電子スイッチ１の漏れ電流の電流値Icc0と定電流源Q1の電流値Icc1との電流値の差が、電位差FON-Dに相当する。
以上のようにして、分圧回路６１の定電流源Q1に流れる電流の電流値Icc1（の最適値）を決定する。
また、定電流源Q1の電流値Icc1を、電子スイッチ１の漏れ電流の電流値Icc0と同一となるように設定し（電流値Icc1＝Icc0となるように設定し）、分圧回路６１の抵抗R3の抵抗値を、抵抗R7の抵抗値より僅かに大きな値とすることにより、正規の電子スイッチ１の高位出力電圧ＶP-ONの電圧値に極力近くなる高位反転電圧ＶT-ONを設定することもできる。
次に、図１０と図１１を参照して、分圧回路６１の第２の状態についてさらに説明する。
図１０は、分圧回路６１が第２の状態である場合の、即ち、比較回路２３からH信号（の比較出力信号）が供給され、トランジスタTr2がオンしている場合の、実質上のインタフェイス回路５１の構成を示している。
なお、比較回路２３からの比較出力信号がH信号（パチンコ球あり）である場合、電子スイッチ１から比較回路２３に入力される比較電圧ＶPは、上述したように、高位出力電圧ＶP-ONである。
また、分圧回路６１から比較回路２３に入力される閾値電圧ＶTは、比較回路２３のヒステリシスのために、図１１に示すように、点線で示されている高位反転電圧ＶT-ON、または実線で示されている低位反転電圧ＶT-OFFの両方の電圧値を取り得るが、分圧回路６１の第２の状態は、電子スイッチ１の出力電圧値が、高位出力電圧ＶP-ONから、低位反転電圧ＶT-OFFを超えて低位出力電圧ＶP-OFFになる場合の状態であるので、高位反転電圧ＶT-ONは無視することができる。即ち、分圧回路６１から比較回路２３に入力される閾値電圧ＶTは、低位反転電圧ＶT-OFFである。
第２の状態の分圧回路６１は、図１０に示すように、抵抗R3、定電流源Q1、およびツェナダイオードZD2により構成されることになる。定電流源Q1に流れる電流の電流値は、第1の状態の上述した条件で決定されたIcc1であり、定電流源Q1と並列に接続されているツェナダイオードZD2のツェナ電圧をZD2とする。このとき、電源部１２から電圧Vcc1の電源が供給されると、接続点６３とGND間の電圧はツェナ電圧ZD2となり、ツェナ電圧ZD2に等しい電圧値が、比較回路２３に閾値電圧ＶT（低位反転電圧ＶT-OFF）として入力される。
ここで、ツェナダイオードZD2のツェナ電圧ZD2の最適値について考える。
上述した分圧回路６１の第1の状態と同様に、ツェナダイオードZD2のツェナ電圧ZD2で決定される低位反転電圧ＶT-OFFは、図１１に示すように、正規の電子スイッチ１の低位出力電圧ＶP-OFFと極力近くなるように設定すればよい。そうすることにより、正規の電子スイッチ１の低位出力電圧ＶP-OFFの範囲以外の電圧値を除外することができる。
低位反転電圧ＶT-OFFの設定の目標となる低位出力電圧ＶP-OFFは、電子スイッチ１が閉塞状態である場合に電子スイッチ１が出力する出力電圧である。即ち、電子スイッチ１に残留電圧が生じている状態の電子スイッチ１が出力する出力電圧である。
そこで、ツェナダイオードZD2のツェナ電圧ZD2の最適値を求める参考に、図１０に示すように、比較回路２３の比較電圧ＶP側を、電子スイッチ１が閉塞状態である場合を想定する。
電子スイッチ１が閉塞状態である場合、上述したように、残留電圧が発生する。図１０では、この電子スイッチ１に発生する残留電圧を、電源W1の電圧（電源電圧）V'とみなして置き換える。
そして、第1の状態と同様に、分圧回路６１の抵抗R3の抵抗値を、抵抗R7の抵抗値と同一となるように設定するものとすると、電源W1の電圧V'（電子スイッチ１の残留電圧V'）より、ツェナダイオードZD2のツェナ電圧ZD2を僅かに（所定値だけ）大きくするように、ツェナダイオードZD2のツェナ電圧ZD2を設定すればよい。換言すれば、電源W１とみなした電子スイッチ１の残留電圧V'よりも、僅かに大きい電圧値となるようにツェナダイオードZD2のツェナ電圧ZD2を設定する。これにより、図１１に示すような、正規の電子スイッチ１の低位出力電圧ＶP-OFFの電圧値に極めて近くなる低位反転電圧ＶT-OFFを設定することができる。なお、図１１において、電源W1とみなした電子スイッチ１の残留電圧V'とツェナダイオードZD2のツェナ電圧ZD2の電圧値の差が、電位差FOFF-Uに相当する。
以上のようにして、分圧回路６１のツェナダイオードZD2のツェナ電圧ZD2（の最適値）を決定する。
図７に戻り、図８と図９で説明したように電流値Icc1が決定される定電流源Q1は、接続点６３とGNDとの間に接続され、図１０と図１１で説明したようにツェナ電圧ZD2が決定されるツェナダイオードZD2は、カソードが接続点６３と、アノードがトランジスタTr1のコレクタと接続されている。なお、接続点６３には、定電流源Q1とツェナダイオードZD2のカソードのほかに、抵抗R3の電源部１２と接続されている一端とは異なる他の一端と、比較回路２３の閾値電圧ＶTを入力する入力部も接続されている。
従って、図７のインタフェイス回路５１の動作特性グラフは、図１２に示すようになる。
即ち、パチンコ球なしの場合、比較回路２３は、L信号を出力し、切替回路６２は、分圧回路６１を第１の状態にする。そして、比較回路２３は、パチンコ球３が検出されたかどうかを判定（比較）する。即ち、比較回路２３は、電子スイッチ１の出力電圧値が、低位出力電圧ＶP-OFFから、高位反転電圧ＶT-ONを超えて高位出力電圧ＶP-ONになったかどうかを判定する。このときの高位反転電圧ＶT-ONは、図１２に示すように、高位出力電圧ＶP-ONより僅かに低い電圧値に設定されている。
一方、パチンコ球ありの場合、比較回路２３は、H信号を出力し、切替回路６２は、分圧回路６１を第２の状態にする。そして、比較回路２３は、パチンコ球３が検出されなくなったかどうかを判定（比較）する。即ち、比較回路２３は、電子スイッチ１の出力電圧値が、高位出力電圧ＶP-ONから、低位反転電圧ＶT-OFFを超えて低位出力電圧ＶP-OFFになったかどうかを判定する。このときの低位反転電圧ＶT-OFFは、図１２に示すように、低位出力電圧ＶP-OFFより僅かに高い電圧値に設定されている。
従って、図７のインタフェイス回路５１によれば、閾値電圧ＶT（高位反転電圧ＶT-ONおよび低位反転電圧ＶT-OFF）を、正規の電子スイッチ１が出力する電圧の範囲（高位出力電圧ＶP-ONまたは低位出力電圧ＶP-OFF）とほぼ一致するように設定することができる。換言すれば、低位出力電圧ＶP-OFFと低位反転電圧ＶT-OFFとの差（電位差FOFF-U）、および、高位出力電圧ＶP-ONと高位反転電圧ＶT-ONとの差（電位差FON-D）を狭くすることができる。
これにより、正規の電子スイッチ１（の出力電圧値）でなければ、パチンコ球３の検出信号を、後段のCPU１５に伝達しないように制限することができ、電子スイッチ１に対する不正行為を防止することができる。
また、低位反転電圧ＶT-OFFおよび高位反転電圧ＶT-ONのいずれも、電源部１２から供給される電圧Vcc1を分圧して得ることができるため、電源部１２の電圧変動や周囲温度変動などの環境変化に依存しない閾値電圧ＶTを設定することができる。
（第２実施の形態）
次に、不正行為の一つとして、電子スイッチ１に電圧Vcc1を供給する電源部１２をGNDに短絡させる行為がある。電源部１２をGNDに短絡させた場合、図７のインタフェイス回路５１では、インタフェイス回路５１全体に電流が流れなくなり、インタフェイス回路５１は、抵抗R5によりプルアップされているので、パチンコ球ありを表す検出信号（H信号）をCPU１５に出力してしまう。以上から、電源部１２をGNDに短絡させる不正行為を防止する必要がある。
図１３は、インタフェイス回路の第２実施の形態の構成例を示している。なお、以下において、上述した実施の形態と対応する部分については、同一の符号を付してあり、その説明を適宜省略する（後述するその他の実施の形態についても同様）。
図１３のインタフェイス回路７１では、電源部１２から供給される電圧Vcc１の電圧値の異常を判定する電源監視回路８１が新たに設けられている。
電源監視回路８１は、ツェナダイオードZD4、NPN形のトランジスタTr3、および抵抗(負荷抵抗)R20乃至R22により構成されている。
ツェナダイオードZD4のカソードは、電源部１２に接続され、ツェナダイオードZD4のアノードは、抵抗R20を介してトランジスタTr3のベース、および抵抗R21に接続されている。
トランジスタTr3のコレクタは、抵抗R22を介して電圧Vcc2の電源を供給する電源部１４に接続されている。また、トランジスタTr3のコレクタと抵抗R22との間の接続点には、電源部１２の電圧値異常の有無をH信号またはL信号で出力する出力端子８２が接続されている。ここで、出力端子８２における出力電圧値をV1とする。
さらに、抵抗R21の、抵抗R20およびトランジスタTr3のベースと接続されている一端と異なる他方の一端、およびトランジスタTr3エミッタは、それぞれ、GNDに接続されている。
電源監視回路８１の動作について説明する。
電源監視回路８１では、ツェナダイオードZD4のツェナ電圧ZD4と、トランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）が、電子スイッチ１の正常な動作を保証する範囲ＶM内の電圧値より低い電圧値となるように、ツェナダイオードZD4のツェナ電圧ZD4が設定される。これにより、電源部１２から供給される電圧Vcc1が正常（範囲ＶM内の電圧値）であれば、電源部１２から供給される電圧Vcc1は、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）より高くなるので、ツェナダイオードZD4、抵抗R20、および抵抗R21に電流が流れ、トランジスタTr3はオンする。そして、出力端子８２における出力電圧値V1は、Lレベルとなり、出力端子８２からは、L信号が出力されることになる。
また、電源部１２から供給される電圧Vcc1が、異常（正常な動作を保証する範囲ＶM外の電圧値）であれば、反対にトランジスタTr3はオフする。この場合、出力端子８２における出力電圧値V1は、Hレベルとなり、出力端子８２からは、H信号が出力されることになる。
なお、出力端子８２における出力電圧値V1と対比させて、比較回路２３から出力される比較出力信号の電圧値をV0とする。
図１４を参照して、ツェナダイオードZD4のツェナ電圧ZD4の最適な設定についてさらに説明する。
図１４に示すように、電源部１２から供給される電圧Vcc1が、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）より低ければ、トランジスタTr3がオフし、出力端子８２からH信号が出力され、電源部１２から供給される電圧Vcc1が、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）より高ければ、トランジスタTr3がオンし、出力端子８２からL信号が出力されるように、ツェナダイオードZD4のツェナ電圧ZD4が設定される。
ここで、高位反転電圧ＶT-ONと低位反転電圧ＶT-OFFとを、電圧値が低い側に延長して交わる交点をＸ1とする。このとき、インタフェイス回路７１では、図１４に示すように、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）が、交点Ｘ1の電圧値Ｕ1よりも高い電圧値になるように、ツェナ電圧ZD4が設定されるようにもする。
交点Ｘ1の電圧値Ｕ1は、インタフェイス回路７１が動作不能となる動作限界の電圧値であり、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）を、電圧値Ｕ1より高い電圧値となるように設定することにより、電源監視回路８１は、電源部１２の短絡のみならず、インタフェイス回路７１が動作不能となる前に、出力端子８２からH信号（異常信号）が出力されるようになる。
従って、図１３のインタフェイス回路７１は、電源部１２を短絡させる不正行為を防止する他、インタフェイス回路７１の印加電圧低下時のリセットも兼用した回路となる。
なお、電源監視回路８１の、出力端子８２からの出力信号は、後述する実施の形態で説明するように、異常検知信号に使用される。
（第３実施の形態）
さて、上述した図７のインタフェイス回路５１を、IC回路としてパッケージ化する場合、パッケージ化されたインタフェイス回路５１は、定電流源Q1を使用しているために、パッケージサイズが大きくなってしまうという問題がある。
従って、定電流源Q1を用いずに、図７のインタフェイス回路５１と同等の機能を有し、小型化することが可能なインタフェイス回路が望まれる。
そこで、図１５は、定電流源Q1を用いずに小型化を実現したインタフェイス回路の第３実施の形態の構成例を示している。
図１５のインタフェイス回路１０１は、比較回路２３、トライステートバッファ２４、抵抗R5、分圧回路１１１、切替回路１１２、およびリミッタ回路１１３により構成されている。
電源部１２は、電子スイッチ１と比較回路２３の他に、分圧回路１１１と切替回路１１２にも接続され、電圧Vcc1の電源を供給する。
分圧回路１１１は、定電圧素子として機能するダイオードD1およびD2、ツェナダイオードZD6、並びに、抵抗R41およびR42により構成されている。また、切替回路１１２は、抵抗（負荷抵抗）R43とPNP形のトランジスタTr5により構成されている。さらに、リミッタ回路１１３は、抵抗（負荷抵抗）R44とツェナダイオードZD8により構成されている。
分圧回路１１１の抵抗R41の一端は、電源部１２と接続され、抵抗R41の、電源部１２と接続されている一端と異なる他の一端は、ダイオードD2のカソード、比較回路２３の閾値電圧ＶTを入力する入力部（以下、適宜、閾値電圧ＶT入力部という）、および抵抗R42の一端と接続されている。
直列に接続されたダイオードD1およびD2の、ダイオードD1のアノードは、切替回路１１２のトランジスタTr5のコレクタに接続され、ダイオードD2のカソードは、上述したように、抵抗R41とR42、および比較回路２３の閾値電圧ＶT入力部に接続されている。
抵抗R42の、抵抗R41およびダイオードD2のカソード、閾値電圧ＶT入力部、および抵抗R41と接続されている一端と異なる他の一端は、ツェナダイオードZD6のカソードと接続され、ツェナダイオードZD6のアノードは、GNDに接続されている。
また、切替回路１１２のトランジスタTr5のエミッタは、電源部１２に接続されている。
さらに、比較回路２３の出力部は、切替回路１１２の抵抗R43を介して、トランジスタTr5のベースと、リミッタ回路１１３の抵抗R44を介して、ツェナダイオードZD8のカソードおよびトライステートバッファ２４の入力部に接続されている。また、ツェナダイオードZD8のアノードは、GNDに接続されている。
インタフェイス回路１０１の動作について説明する。
分圧回路１１１は、後述する切替回路１１２のトランジスタTr5がオンまたはオフすることにより、それぞれ、ダイオードD1およびD2を有効もしくは無効にする。
切替回路１１２は、図７で説明した比較回路６２と同様に、比較回路２３から供給される比較出力信号のHまたはLのレベルによって、トランジスタTr5をオンまたはオフさせ、分圧回路１１１の第１または第２の状態を切り替える。なお、上述した第１の実施の形態と同様に、比較回路２３から供給される比較出力信号がL信号である場合（パチンコ球なしの場合）が、分圧回路１１１の第1の状態であり、比較回路２３から供給される比較出力信号がH信号である場合（パチンコ球ありの場合）が、分圧回路１１１の第２の状態である。
切替回路１１２のトランジスタTr5は、PNP形であるので、比較回路２３から供給される比較出力信号がL信号である場合（パチンコ球なしの場合）に、トランジスタTr5はオンし、切替回路１１２は、分圧回路１１１を第1の状態にする。また、比較回路２３から供給される比較出力信号がH信号である場合（パチンコ球ありの場合）に、トランジスタTr5はオフし、切替回路１１２は、分圧回路１１１を第２の状態にする。
分圧回路１１１の第１の状態では、ダイオードD1およびD2が有効となり、電源部１２の電圧Vcc1から、ダイオードD1およびD2にかかる電圧（ダイオードD1およびD2と並列に接続されている抵抗R41も同電圧）を引いた残電圧値が、高位反転電圧ＶT-ONとなって、比較回路２３の閾値電圧ＶT入力部に供給される。
また、分圧回路１１１の第２の状態では、ダイオードD1およびD2が無効となり、電源部１２の電圧Vcc1から、抵抗R41のみにかかる電圧を引いた残電圧値が、低位反転電圧ＶT-OFFとなって、比較回路２３の閾値電圧ＶT入力部に供給される。
そして、分圧回路１１１が出力する高位反転電圧ＶT-ONまたは低位反転電圧ＶT-OFFは、図７の分圧回路６１が出力する高位反転電圧ＶT-ONまたは低位反転電圧ＶT-OFFと同様の電圧値となる。
リミッタ回路１１３は、ツェナダイオードZD8のツェナ電圧ZD8以上の過大な電圧が、トライステートバッファ２４に入力されることを防止する。
図１６は、図１５のインタフェイス回路１０１による動作特性グラフを示している。
図１６では、低位反転電圧ＶT-OFFは、電源部１２の電圧Vcc１に依存する特性を有している。即ち、電源部１２の電圧Vcc１が、範囲ＶM内で高くなるに従い、低位反転電圧ＶT-OFFも僅かに高くなっている。これは、インタフェイス回路１０１の分圧回路１１１に抵抗R41およびR42を設けたことによる。
電子スイッチ１の出力である低位出力電圧ＶP-OFFは、図１６に示すように、電源部１２の電圧Vcc１に依存する特性を有しており、抵抗R41およびR42によれば、低位反転電圧ＶT-OFFを、低位出力電圧ＶP-OFFの電圧Vcc１への依存性と同様の特性となるようにすることができる。これにより、図１５のインタフェイス回路１０１によれば、図７のインタフェイス回路５１に比べて、より良い動作特性を得ることができる。
（第４実施の形態）
次に、図１７と図１８を参照して、インタフェイス回路の第４実施の形態について説明する。
上述した第１乃至第３実施の形態では、例えば、図１２に示したように、高位出力電圧ＶP-ONと高位反転電圧ＶT-ONとの差である電位差FON-D、および低位出力電圧ＶP-OFFと低位反転電圧ＶT-OFFとの差である電位差FOFF-Uを狭めることにより、不正行為を防止するようにした。
ところが、電圧Vcc1と高位出力電圧ＶP-ONとの間の電圧値、および、GND電位（電圧０[V]）と低位出力電圧ＶP-OFFとの間の電圧値に対しては制限がない。
例えば、図７のインタフェイス回路５１において、改造電子スイッチを取り付けるなどのために、電子スイッチ１の＋端子（または−端子）が切断された場合、電子スイッチ１は、完全開放状態となるため、電子スイッチ１には、漏れ電流が生じず、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）は、電圧Vcc1となる。
また、図７のインタフェイス回路５１において、例えば、電子スイッチ１の＋端子と−端子とを故意に短絡させた場合、電子スイッチ１には、残留電圧が生じず、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）は、GND電位（電圧０[V]）となる。
図７のインタフェイス回路５１は、このような、電圧Vcc1と高位出力電圧ＶP-ONとの間の電圧値、または、GND電位（電圧０[V]）と低位出力電圧ＶP-OFFとの間の電圧値が、比較回路２３に入力された場合、パチンコ球ありの検出信号をCPU１５に出力してしまう。
そこで、第４実施の形態では、図１７に示すように、電圧Vcc1と高位出力電圧ＶP-ONとの間（高位出力電圧ＶP-ONより電圧値が高い側）に高域側閾値電圧ＶT2を設定し、GND電位（電圧０[V]）と低位出力電圧ＶP-OFFとの間（低位出力電圧ＶP-OFFより電圧値が低い側）に低域側閾値電圧ＶT3を、それぞれ設定する。なお、高域側閾値電圧ＶT2と高位出力電圧ＶP-ONとの電位差をFON-Uとし、低位出力電圧ＶP-OFFと低域側閾値電圧ＶT3との電位差をFOFF-Dとする。
この場合、パチンコ球なしの場合には、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）が、低位反転電圧ＶT-OFFと低域側閾値電圧ＶT3との間の電圧値であるとき、および、パチンコ球ありの場合には、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）が、高域側閾値電圧ＶT2と高位反転電圧ＶT-ONとの間の電圧値であるときにのみ、比較回路２３に入力される比較電圧ＶPが、正規の電子スイッチ１による出力電圧値であると判定することができる。即ち、正規の電子スイッチ１の出力電圧値にほぼ等しい電圧値のみを受け付けるように電圧値をさらに限定し、電子スイッチ１に対する不正行為を防止することができる。
なお、電子スイッチ１が断線または短絡した場合にも、上述した電子スイッチ１の＋端子（または−端子）が切断された場合、または電子スイッチ１の＋端子と−端子とを故意に短絡させた場合とそれぞれ同様に、電圧Vcc1またはGND電位（電圧０[V]）となるので、電子スイッチ１に対する不正行為の防止だけでなく、電子スイッチ１の断線または短絡の故障の検出にもなる。
図１８は、インタフェイス回路の第４実施の形態の構成例を示している。
図１８のインタフェイス回路１５１では、図１５のインタフェイス回路１０１と比較すると、分圧回路１１１に代えて分圧回路１６１が設けられている。
また、インタフェイス回路１５１では、電子スイッチ１が開放状態時の異常を検知する、具体的には、比較電圧ＶP（電子スイッチ１の出力電圧値）が高域側閾値電圧ＶT2よりも高い（または以上）かどうかを判定する開放動作異常検知回路１６２と、電子スイッチ１が閉塞状態時の異常を検知する、具体的には、比較電圧ＶP（電子スイッチ１の出力電圧値）が低域側閾値電圧ＶT3よりも低い（または以下）かどうかを判定する閉塞動作異常検知回路１６３とが、新たに設けられている。
ここで、開放動作異常検知回路１６２は、電子スイッチ１が開放状態時（開放状態になろうとするとき）の異常を検知するので、異常の有無を表す開放動作異常検知回路１６２の出力信号は、後述するように、電子スイッチ１が閉塞状態にあるとき、即ち、パチンコ球なしのときに有効となる。
逆に、閉塞動作異常検知回路１６３は、電子スイッチ１が閉塞状態時（閉塞状態になろうとするとき）の異常を検知するので、異常の有無を表す閉塞動作異常検知回路１６３の出力信号は、後述するように、電子スイッチ１が開放状態にあるとき、即ち、パチンコ球ありのときに有効となる。
分圧回路１６１では、図１５のインタフェイス回路１０１の分圧回路１１１と比較して、抵抗R41と電源部１２との間に、ダイオードD3が追加されている。即ち、ダイオードD3のアノードは、電源部１２に接続されており、ダイオードD3のカソードは、抵抗R41、および開放動作異常検知回路１６２の比較回路１７１の閾値電圧ＶT入力部に、それぞれ接続されている。
さらに、上述した図１５の分圧回路１１１において、ツェナダイオードZD6のカソードに接続されていた抵抗R42に代えて、図１８の分圧回路１６１では、直列に接続された抵抗R61およびR62が設けられている。そして、抵抗R61とR62との接続点が、閉塞動作異常検知回路１６３の比較回路１７４の閾値電圧ＶT入力部と接続されている。なお、抵抗R61の抵抗R62と接続されている一端と異なる他の一端は、抵抗R41のダイオードD3のカソードと接続されている一端と異なる他の一端、ダイオードD2のカソード、および比較回路１７１の閾値電圧ＶT入力部と接続されている。
分圧回路１６１は、図１５の分圧回路１１１と同様に、切替回路１１２のトランジスタTr5がオンまたはオフすることにより、それぞれ、第１の状態または第２の状態に切り替わる。
開放動作異常検知回路１６２は、比較回路１７１、インバータ１７２、およびAND回路１７３により構成されている。また、閉塞動作異常検知回路１６３は、比較回路１７４およびAND回路１７５により構成されている。
図１８のインタフェイス回路１５１では、比較回路２３の出力部は、切替回路１１２およびリミッタ回路１１３の他に、開放動作異常検知回路１６２のインバータ１７２、および閉塞動作異常検知回路１６３のAND回路１７５にも接続されている。
開放動作異常検知回路１６２では、初めに、比較回路１７１が、比較電圧ＶP（電子スイッチ１の出力電圧値）が高域側閾値電圧ＶT2よりも高いかどうかを比較（判定）する。そして、その比較結果として得られる比較回路１７１の出力信号は、比較回路２３からの比較出力信号を反転した信号と、AND回路１７３でAND演算されて出力端子１８１に出力される。従って、比較回路２３からL信号が出力されているとき、即ち、パチンコ球なしの状態のときで、かつ、比較電圧ＶP（電子スイッチ１の出力電圧値）が高域側閾値電圧ＶT2よりも高いときのみ、H信号が開放動作異常検知回路１６２から出力される。
ここで、比較回路１７１に入力される高域側閾値電圧ＶT2は、電源部１２の電圧Vcc1から、ダイオードD3による電圧降下分を引いた電圧値となる。従って、ダイオードD3と抵抗R41にかかる電圧との分圧比を適宜調整し、図１７に示すように、高位出力電圧ＶP-ONに対して適切な電位差FON-Uを設定する。
なお、開放動作異常検知回路１６２では、上述したように、比較回路２３からL信号が出力されているときに、開放動作異常検知回路１６２からの出力信号が実質的に有効になる。そして、比較回路２３からL信号が出力されているということは、分圧回路１６１が第１の状態となっている。従って、分圧回路６１内に電流値Icc1の定電流源Q1を用いた、第１実施の形態の分圧回路６１の第１の状態（図８）で考えると、比較回路１７１に入力される高域側閾値電圧ＶT2は、定電流源Q2の電流値Icc0（による電圧降下分）よりも、定電流源Q1の電流値Icc1（による電圧降下分）を僅かに小さくするように決定されることになる。
以上のように、開放動作異常検知回路１６２は、パチンコ球なしの状態のときで、比較電圧ＶP（電子スイッチ１の出力電圧値）が高域側閾値電圧ＶT2よりも高くなった場合、異常を表すH信号を出力端子１８１に出力する。それ以外のときには、正常を表すＬ信号が出力端子１８１から出力される。
閉塞動作異常検知回路１６３では、初めに、比較回路１７４が、比較電圧ＶP（電子スイッチ１の出力電圧値）が低域側閾値電圧ＶT3よりも低いかどうかを比較（判定）する。そして、その比較結果として得られる比較回路１７４の出力信号は、比較回路２３からの比較出力信号とAND回路１７５でAND演算されて出力端子１８２に出力される。従って、閉塞動作異常検知回路１６３では、比較回路２３からH信号が出力されているとき、即ち、パチンコ球ありの状態のときで、かつ、比較電圧ＶP（電子スイッチ１の出力電圧値）が低域側閾値電圧ＶT3よりも低いときのみ、H信号が閉塞動作異常検知回路１６３から出力される。
ここで、比較回路１７４に入力される低域側閾値電圧ＶT3は、ツェナダイオードZD8のツェナ電圧ZD8と抵抗R62にかかる電圧との和の電圧値に等しい。従って、抵抗R61とR62とにかかる電圧の分圧比を適宜調整し、図１７に示すように、低位出力電圧ＶP-OFFに対して適切な電位差FOFF-Dを設定する。
なお、閉塞動作異常検知回路１６３では、上述したように、比較回路２３からH信号が出力されているときに、閉塞動作異常検知回路１６３からの出力信号が実質的に有効になる。そして、比較回路２３からH信号が出力されているということは、分圧回路１６１が第２の状態となっている。従って、分圧回路６１内に電流値Icc1の定電流源Q1を用いた、第２実施の形態の分圧回路６１の第２の状態（図１０）で考えると、比較回路１７４に入力される低域側閾値電圧ＶT3は、電源W1の電圧V'（電子スイッチ１の残留電圧V'）より、ツェナダイオードZD2のツェナ電圧ZD2を僅かに小さくするように決定されることになる。
以上のように、閉塞動作異常検知回路１６３は、パチンコ球ありの状態のときで、比較電圧ＶP（電子スイッチ１の出力電圧値）が低域側閾値電圧ＶT3よりも低くなった場合、異常を表すH信号を出力端子１８２に出力する。それ以外のときには、正常を表すL信号が出力される。
ここで、出力端子１８１または１８２からの出力信号の電圧値を、それぞれ、V2またはV3とする。
以上のように、図１８のインタフェイス回路１５１は、図１７の動作特性グラフを参照して説明したように、高域側閾値電圧ＶT2と高位出力電圧ＶP-ONとの差である電位差FON-U、および高位出力電圧ＶP-ONと高位反転電圧ＶT-ONとの差である電位差FON-Dを狭くして、高域側閾値電圧ＶT2と高位反転電圧ＶT-ONとから成る領域を、高位出力電圧ＶP-ONにできるだけ合わせ、さらに、低位反転電圧ＶT-OFFと低位出力電圧ＶP-OFFとの差である電位差FOFF-U、および低位出力電圧ＶP-OFFと低域側閾値電圧ＶT3との差である電位差FOFF-Dを狭くして、低位反転電圧ＶT-OFFと低域側閾値電圧ＶT3とから成る領域を、低位出力電圧ＶP-OFFにできるだけ合わせることにより、正規の電子スイッチ１の出力電圧値のみを受け付けるようにする。これにより、インタフェイス回路１５１は、正規の電子スイッチ１を限定する機能を有する。
なお、閉塞動作異常検知回路１６３または閉塞動作異常検知回路１６３それぞれの、出力端子１８１または１８２からの出力信号は、後述する実施の形態で説明するように、異常検知信号に使用される。
（第５実施の形態）
次に、図１９を参照して、インタフェイス回路の第５実施の形態について説明する。
図１９のインタフェイス回路２０１は、上述した第４実施の形態である、電子スイッチ１が開放状態時の異常を検知する開放動作異常検知回路１６２と、電子スイッチ１が閉塞状態時の異常を検知する閉塞動作異常検知回路１６３とが設けられているインタフェイス回路１５１の実施の形態に、第２実施の形態で説明した、電源部１２から供給される電圧Vcc１の異常を判定する電源監視回路８１が追加された実施の形態となっている。
従って、図１９に示すように、電源監視回路８１の出力端子８２においては、第２実施の形態における場合と同様に、電源部１２の電圧Vcc1に異常が発生している場合にはH信号が、電源部１２の電圧Vcc1に異常が発生していない（正常である）場合にはL信号が、それぞれ出力される。
また、開放動作異常検知回路１６２の出力端子１８１では、電子スイッチ１が開放状態時異常が発生している場合にはH信号が、電子スイッチ１が開放状態時に異常が発生していない（正常である）場合にはL信号が、それぞれ出力される。
同様に、閉塞動作異常検知回路１６３の出力端子１８２では、電子スイッチ１が閉塞状態時に異常が発生している場合には、H信号が、電子スイッチ１が閉塞状態時に異常が発生していない（正常である）場合には、L信号が、それぞれ出力される。
また、図１９のインタフェイス回路２０１では、出力端子８２，１８１、および１８２のそれぞれは、OR回路２１４に接続されている。そして、OR演算（合成）して得られるOR回路２１４の出力は、CPU１５に接続されている。ここで、OR回路２１４から出力される出力信号の電圧値をV4とする。OR回路２１４からの出力信号は、CPU１５において、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、および電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知したかどうかを表す異常検知信号として機能する。
さらに、出力端子８２，１８１、または１８２は、それぞれ、インバータ２１１，２１２、または２１３を介して、AND回路２１５に接続されている。
また、AND回路２１５には、出力端子８２，１８１、および１８２の他に、リミット回路１１３を介して比較回路２３の出力部も接続されている。
そして、AND回路２１５の後段には、オフディレイタイマ（ディレイ回路）２１６が接続されている。このオフディレイタイマ２１６は、後述するように、電源監視回路８１などで異常が検知された後の復旧時に、比較回路２３からパチンコ球ありを表す誤信号が出力されるので、その誤信号による誤動作を防止するために設けられている。オフディレイタイマ２１６は、パチンコ球３の検出を表す信号のレベルを反転させてしまうので、オフディレイタイマ２１６の後段には、トライステートバッファ２４に代えて、トライステートインバータ２４が設けられている。そして、トライステートインバータ２１７の出力が、CPU１５と接続されている。
オフディレイタイマ２１６は、PNP形のトランジスタTr7、トランジスタTr7にかかる抵抗（負荷抵抗）R101およびR102、抵抗R103、並びにコンデンサC1により構成される。
AND回路２１５の出力部は、抵抗R102を介して、トランジスタTr7のベースに接続されている。また、トランジスタTr7のエミッタは、電源部１４と、トランジスタTr7のコレクタは、抵抗R103、コンデンサC1、およびトライステートインバータ２１７の入力部と、それぞれ接続されている。抵抗R103およびコンデンサC1のトランジスタTr7のコレクタと接続されている一端と異なる他方の一端は、GNDに接続されている。
ここで、AND回路２１５がAND演算（合成）して出力する信号の電圧値をV5、トライステートインバータ２１７に入力される信号（オフディレイタイマ２１６の出力信号）の電圧値をV6、およびトライステートインバータ２１７からCPU１５に出力される検出信号の電圧値をV7とする。
次に、図１９のインタフェイス回路２０１の動作について説明する。
電源監視回路８１、開放動作異常検知回路１６２、または閉塞動作異常検知回路１６３のそれぞれは、上述したように、異常を検知したときにH信号を出力する。
電源監視回路８１、開放動作異常検知回路１６２、または閉塞動作異常検知回路１６３からの出力信号は、OR回路２１４に入力されている。従って、OR回路２１４は、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、および電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知したかどうかを表す異常検知信号を出力する。
また、電源監視回路８１、開放動作異常検知回路１６２、または閉塞動作異常検知回路１６３からの出力信号は、それぞれ、インバータ２１１，２１２、または２１３により反転されてAND回路２１５に入力されている。
即ち、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれにおいても異常が検知されていない場合には、H信号がAND回路２１５に入力されている。また、比較回路２３からは、（リミッタ回路１１３を介して）パチンコ球ありのときにH信号が、パチンコ球なしのときにL信号が、AND回路２１５に入力される。
従って、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれにおいても異常が検知されていない状態で、パチンコ球ありの場合のみ、AND回路２１５は、H信号を後段のオフディレイタイマ２１６に出力する。
また、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれにおいても異常が検知されていない状態で、パチンコ球なしの場合や、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３の少なくとも１つにおいて異常が発生している場合には、AND回路２１５は、L信号をオフディレイタイマ２１６に出力する。
オフディレイタイマ２１６では、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれにおいても異常が検知されておらず、パチンコ球なしの場合や、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３の少なくともいずれか１つにおいて異常が検知された場合には、AND回路２１５が出力する出力信号はL信号になるため、トランジスタTr7がオンする。そして、コンデンサC1が充電され、その後、トライステートインバータ２１７にもH信号が供給される。トライステートインバータ２１７は、オフディレイタイマ２１６から入力される信号を反転して（L信号にして）、CPU１５に出力する。
従って、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれにおいても異常が検知されておらず、パチンコ球なし場合や、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３の少なくともいずれか１つにおいて異常が検知されている場合には、上述した他の実施の形態と同様に、L信号がCPU１５に供給される。
換言すれば、インタフェイス回路２０１では、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３の少なくとも１つの異常が検知されている場合には、AND回路２１５において、強制的にL信号が出力されるようになっている。即ち、インタフェイス回路２０１において、何かしらの異常が発生している場合、比較回路２３からの比較出力信号がH信号であっても、AND回路２１５は、その出力信号を、パチンコ球３を検出していない状態のL信号（いわば安全側の状態）にセット（ロック）する。
一方、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれからも異常が検知されておらず、パチンコ球ありの場合、AND回路２１５からの出力信号はH信号になるため、トランジスタTr7はオフする。トランジスタTr7がオフすると、コンデンサC1の放電が開始される。コンデンサC1の放電中は、トランジスタTr7がオンのときと同様に、オフディレイタイマ２１６からトライステートインバータ２１７へH信号が出力される。
コンデンサC1の放電が開始されてから、抵抗R103とコンデンサC1の時定数により設定されるタイマ時間T0（時定数＝０．７×R103×C1）（以下、適宜、時定数タイマ時間T0という）経過後からは、オフディレイタイマ２１６からトライステートインバータ２１７には、L信号が出力される。トライステートインバータ２１７は、オフディレイタイマ２１６から入力される信号を反転して（H信号にして）、CPU１５に出力する。
従って、例えば、電源監視回路８１、開放動作異常検知回路１６２、および閉塞動作異常検知回路１６３のいずれからも異常が検知されておらず、パチンコ球ありの場合、比較回路２３からAND回路２１５に供給される、パチンコ球検出ありのH信号の時間が、時定数タイマ時間T0よりも長ければ、トライステートインバータ２１７からCPU１５にH信号が供給される。
実際には、パチンコ球ありの場合に比較回路２３からAND回路２１５に出力されるH信号の時間は、例えば、２乃至４msec程度であり、時定数タイマ時間T0は、例えば、１００μsecに設定される。従って、パチンコ球検出ありのH信号の時間が、時定数タイマ時間T0よりも十分に長いので、パチンコ球ありの場合、トライステートインバータ２１７からCPU１５にH信号が供給される。
ところで、電子スイッチ１は、最初に電源が供給された場合、例えば、１５μsec程度の微小時間だけ、パチンコ球３が検出されていないにもかかわらず、パチンコ球ありと同様のH信号（以下、適宜、電源投入時誤信号という）を出力するという特性を有している。一般的に、パチンコ遊技機（パチンコ台）では、CPU１５にて電源リセットを施すため、電源投入時誤信号は、CPU１５にて処理され、問題とならない。
ところが、例えば、電源部１２が短絡されるなどして、電源監視回路８１が異常を検知し、インタフェイス回路２０１が、強制的にL信号にセットした後、電源部１２の異常が復旧し、再び電子スイッチ１に正常な電圧Vcc1が印加された場合にも、電子スイッチ１は、最初に電源投入された時と同様の電源投入時誤信号（H信号）を出力する。
この場合、CPU１５は、異常発生中においても継続的に実行しているため、電子スイッチ１が出力する電源投入時誤信号を、パチンコ球ありの信号と誤認（誤動作）してしまう。
オフディレイタイマ２１６は、CPU１５が電源投入時誤信号をパチンコ球ありの信号と誤認し、誤動作することを防止するために設けられている。
図２０を参照して、オフディレイタイマ２１６による、電源投入時誤信号による誤動作防止の動作について説明する。
図２０は、電源部１２が短絡されるなどの電源異常が発生した時と、その電源異常が復旧した時の、インタフェイス回路２０１内の所定の場所（出力端子など）における電圧値のタイミングチャートを示している。
即ち、図２０A乃至図２０Fの横軸は、時刻ｔを表し、図２０A乃至図２０Fの縦の同一線上の時刻は、同一時刻を表す。また、図２０A乃至図２０Fの縦軸は、インタフェイス回路２０１内の所定の場所における電圧値を表している。即ち、図２０Aは、電源部１２の電圧Vcc1を、図２０Bは、電源監視回路８１の出力信号の電圧値Ｖ1を、図２０Cは、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）を、図２０Dは、AND回路２１５の出力信号の電圧値Ｖ5を、図２０Eは、オフディレイタイマ２１６の出力信号の電圧値Ｖ6を、および図２０Fは、トライステートインバータ２１７から出力される、インタフェイス回路２０１の検出信号の電圧値Ｖ7を、それぞれ示している。
図２０Aに示すように、電子スイッチ１に電源を供給している電源部１２に異常が発生し、時刻ｔ1において、電源部１２の電圧（値）Vcc1が、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）（図１３参照）以下となると、図２０Bに示すように、電源監視回路８１の出力電圧値Ｖ1は、Hレベルとなる。
所定時間経過後、電源部１２の異常が復旧し、図２０Aに示すように、時刻ｔ2において、電源部１２の電圧（値）Vcc1が、ツェナダイオードZD4のツェナ電圧ZD4とトランジスタTr3のベース−エミッタ間電圧ＶBEとの和（ZD4＋ＶBE）より高くなると、図２０Bに示すように、電源監視回路８１の出力電圧値Ｖ1は、Lレベルとなる。
時刻ｔ2において電源部１２が復旧した後、電子スイッチ１は、上述したように、電源投入時誤信号（Hレベル）をインタフェイス回路２０１に出力する。電子スイッチ１の電源投入時誤信号の出力に応じて、比較回路２３に入力される比較電圧ＶPは、図２０Cに示すように、時刻ｔ2乃至ｔ4の間、Hレベルの比較出力信号を出力してしまう。なお、時刻ｔ4は、電子スイッチ１が本来の正常な信号（L信号）を出力するようになる（電源投入時誤信号の出力が終了する）時刻である。
図２０Cに示すように、時刻ｔ2以降の時刻ｔ3に、比較回路２３に入力されている比較電圧ＶPが、高位反転電圧ＶT-ONよりも高くなると、AND回路２１５は、図２０Dに示すように、時刻ｔ3乃至ｔ4の間、H信号を出力する。なお、時刻ｔ3乃至ｔ4の時間間隔は、上述したように１５μsec程度の時間である。
図２０Eに示すように、オフディレイタイマ２１６は、AND回路２１５からのH信号に応じて、時刻ｔ3から、コンデンサC1の放電を開始する。コンデンサC１が放電するに従い、その電圧値Ｖ6は低下していくが、時刻ｔ4において、電子スイッチ１の電源投入時誤信号の出力が終了し、再度、コンデンサC1は充電が開始され、Hレベル（（Vcc1）／２以上）のままとなる。
ここで、トライステートインバータ２１７は、オフディレイタイマ２１６からの出力信号の電圧値Ｖ6が、HレベルのときはL信号を、LレベルのときはH信号を、CPU１５に出力する。そして、そのHレベルまたはLレベルの判定の境界となる電圧値は、（Vcc1）／２である。
従って、図２０Eに示すように、オフディレイタイマ２１６からの出力信号の電圧値Ｖ6は、電源部１２に異常が発生している最中も、異常が復旧した後も、常に（Vcc1）／２以上であり、トライステートインバータ２１７は、図２０Fに示すように、L信号をCPU１５に出力する。即ち、時刻ｔ2乃至ｔ4の、電子スイッチ１の電源投入時誤信号は、CPU１５に出力されず、誤動作は発生しない。
なお、上述した説明から、図２０Eに示す時定数タイマ時間T0は、例えば、コンデンサC1が完全に充電された状態（電圧値Vcc1）から、その半分の電圧値（（Vcc1）／２）になるまでの時間が１５μsecより長い時間（本実施の形態では、１００μsec）となるように設定すればよい。
以上のように、図１９のインタフェイス回路２０１によれば、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、および電子スイッチ１の閉塞動作異常を検知することができ、異常が発生している場合には、パチンコ球３を検出していない状態を表すL信号をCPU１５に出力するようにして、いわば安全側の状態にセットすることができる。
また、図１９のインタフェイス回路２０１によれば、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、および電子スイッチ１の閉塞動作異常のうちの、少なくとも１つの異常が発生していることを表す異常検知信号を外部に出力することができる。
さらに、図１９のインタフェイス回路２０１によれば、電源投入時誤信号によるパチンコ球３が検出されたことを表す誤信号をリセットすることができる。
なお、図１９のインタフェイス回路２０１を、IC回路としてパッケージ化（樹脂封止）すれば、インタフェイス回路２０１内の改造等の不正行為を未然に防止することができる。
また、電子スイッチ１もIC回路で構成されている場合には、例えば、インタフェイス回路２０１と電子スイッチ１とを同等のプロセス（拡散条件）で製作することにより、電源電圧依存性などの電気特性をほぼ等しく設定することが容易となる。
（第６実施の形態）
図２１は、複数のパチンコ台と、パチンコホール内に設置されたパチンコ台（パチンコ遊技機）の情報を収集するホールコンピュータ（情報処理装置）とにより構成される、パチンコ台管理システム（情報処理システム）の一実施の形態の構成例を示している。
図２１のパチンコ台管理システム３０１は、複数のパチンコ台３１１nとホールコンピュータ３１２とにより構成されている。なお、ｎは、パチンコホール内に設置されているパチンコ台の番号（台番号）を表し、例えば、ｎ＝１，２，・・，１００のいずれかとする。また、パチンコ台３１１nのそれぞれは、同一のパチンコ台で構成されるので、１台のパチンコ台３１１nとホールコンピュータ３１２について説明することとする。なお、パチンコ台３１１nを特に区別する必要がない場合には、単にパチンコ台３１１という。
パチンコ台３１１は、電子スイッチ１、CPU１５、インタフェイス回路２０１、電源部３３１、ランプ３３２、スピーカ３３３、表示ドライバ３３４、ディスプレイ３３５、外部出力部３３６、発射制御部３３７、モータ部３３８、およびハンドル部３３９により構成されている。
電源部３３１は、上述した第1乃至第５の実施の形態における電源部１２および電源部１４を少なくとも有し、パチンコ台３１１の各部に電源を供給する。
電子スイッチ１は、上述したように、パチンコ球３の検出（の有無）を表す電気信号をインタフェイス回路２０１に供給する。インタフェイス回路２０１は、上述した図１９で説明したように、電子スイッチ１からの電気信号に基づいて、パチンコ球３の検出を表す検出信号をCPU１５（制御回路）に供給するとともに、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、および電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知したかどうかを表す異常検知信号をCPU１５に出力する。
CPU１５は、パチンコ台３１１の各部を制御する。例えば、CPU１５は、インタフェイス回路２０１のトライステートインバータ２１７（図１９）に制御信号を供給する。
また、例えば、CPU１５は、インタフェイス回路２０１から供給される異常検知信号に基づいて、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合、ランプ３３２に異常信号を出力し、異常を表す点灯表示を行わせる。ランプ３３２は、CPU１５からの異常信号にしたがい、点灯表示を行う。ランプ３３２は、大当たり等の表示を行う大当たり表示灯と兼用しても良いし、別に設けてもよい。ランプ３３２と大当たり表示灯を兼用する場合、点灯表示は、大当たり発生時の点灯表示と、例えば、点灯パターン等を変えることにより区別される。
さらに、CPU１５は、インタフェイス回路２０１から供給される異常検知信号に基づいて、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合、スピーカ３３３に異常信号を出力し、警戒音を出力させる。スピーカ３３３は、CPU１５からの異常信号にしたがい、警戒音を出力する。スピーカ３３２は、大当たり等の効果音を出力するスピーカと兼用してもよいし、別に設けてもよい。
CPU１５は、インタフェイス回路２０１から、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合、電子スイッチ１の異常を表す画像の信号（以下、異常画像表示信号）を表示ドライバ３３４に出力する。表示ドライバ３３４は、CPU１５からの異常画像表示信号を、ディスプレイ３３５に表示可能な信号に変換し、LCD(Liquid Crystal Display)やCRT（Cathode Ray Tube）などのディスプレイ３３５に電子スイッチ１の異常を表す画像を表示させる。なお、ディスプレイ３３５では、電子スイッチ１の異常を表す画像のほか、通常時（異常の発生していないとき）には、パチンコ球の球切れや、受け皿満杯などの表示や、大当たりの表示なども表示される。
また、CPU１５は、インタフェイス回路２０１から供給される異常検知信号を、外部出力部３３６を介してホールコンピュータ３１２に出力する。なお、CPU１５は、異常検知信号のほかに、大当たりの発生を表す大当たり信号、賞球数を表す賞球数信号なども、外部出力部３３６を介してホールコンピュータ３１２に出力することができる。
さらに、CPU１５は、インタフェイス回路２０１から供給される異常検知信号に基づいて、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合、発射制御部３３７に異常信号を出力し、パチンコ球３の発射を停止させる。
発射制御部３３７は、CPU１５の異常信号に応じて、モータ部３３８を制御する。即ち、発射制御部３３７は、CPU１５から異常信号が供給された場合、モータ部３３８を制御し、パチンコ球３の盤面への発射を停止させる。なお、正常時には、発射制御部３３７は、後述する、ハンドル部３３９から供給される把持信号に応じて、モータ部３３８を制御し、パチンコ球３を盤面に発射させる。
モータ部３３８は、パチンコ球３を盤面に発射する。ハンドル部３３９は、遊技者がハンドルを把持したとき、把持信号を発射制御部３３７に供給する。
ホールコンピュータ３１２は、上述した異常検知信号、大当たり信号、および賞球数信号などをパチンコ台３１１から受信し、所定の情報処理を行う。例えば、ホールコンピュータ３１２は、異常検知信号が、パチンコ台３１１nにおいて、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常が発生していることを表している場合、パチンコ台３１１nに異常が発生していることをディスプレイなどに表示する処理を行う。
図２２は、ホールコンピュータ３１２の構成例を示している。
CPU（Central Processing Unit）３５１は、ROM（Read Only Memory）３５２、または記憶部３５８に記憶されているプログラムに従って各種の処理を実行する。例えば、CPU３５１は、パチンコ台３１１nに異常が発生していることを表す異常検知信号がパチンコ台３１１から供給された場合、その旨をディスプレイなどに表示する処理を行う。RAM（Random Access Memory）３５３には、CPU３５１が実行するプログラムやデータなどが適宜記憶される。これらのCPU３５１、ROM３５２、およびRAM３５３は、バス３５４により相互に接続されている。
CPU３５１には、バス３５４を介して入出力インタフェイス３５５が接続されている。入出力インタフェイス３５５には、キーボードやマウスなどから構成される入力部３５６、スピーカやディスプレイなどから構成される出力部３５７が接続されている。CPU３５１は、入力部３５６からの情報に基づいて所定の処理を実行し、出力部３５７を介して処理結果となる画像や音声を出力させる。
入出力インタフェイス３５５に接続されている記憶部３５８は、例えばハードディスクなどで構成され、CPU３５１が実行するプログラムや各種のデータを記憶する。通信部３５９は、インターネットやイントラネットなどに代表されるネットワークを介してパチンコ台３１１から送信されてくる情報を取得する。
また、記憶部３５８は、各種のプログラムを記憶しており、CPU３５１は、これらのプログラムを読み出して対応する処理を実行する。記憶部３５８に記憶されるプログラムは、上述のほかにも、通信部３５９を介してプログラムを取得して記憶するようにしてもよい。
入出力インタフェイス３５５に接続されているドライブ３６０は、磁気ディスク３７１、光ディスク３７２、光磁気ディスク３７３、或いは半導体メモリ３７４などが挿入されたとき、それらを駆動し、そこに記録されているプログラムやデータなどを取得する。取得されたプログラムやデータは、必要に応じて記憶部３５８に転送され、記憶される。
以上のように構成されるホールコンピュータ３１２では、パチンコ台３１１nからの異常検知信号に応じて、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常の有無を出力部３５７のディスプレイなどに表示する。
図２３は、CPU１５が、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合に、ランプ３３２およびスピーカ３３３に異常を表す出力を行わせたときの状態を示している。
遊技者４０１は、パチンコ台３１１のハンドル３３９を操作している。
ランプ３３２は、図２３に示すように、パチンコ台３３１の遊技者４０１と対向する盤面の上部に設置されている。ランプ３３２には、CPU１５から異常信号（制御信号）が供給されており、ランプ３３２は、異常を表す点灯表示（または、点滅表示）を行っている。これにより、遊技者４０１、またはパチンコ店の店員（不図示）などは、電子スイッチ１の異常や電子スイッチ１に対する不正行為などを視覚的に認識することができる。
スピーカ３３３は、図２３に示すように、パチンコ台３３１の遊技者４０１と対向する盤面の下部に設置されている。スピーカ３３３には、CPU１５から異常信号が供給されており、スピーカ３３３は、警戒音を出力している。これにより、遊技者４０１、またはパチンコ店の店員などの遊技場関係者は、電子スイッチ１の異常や電子スイッチ１に対する不正行為などを聴覚により認識することができる。
図２４は、CPU１５が、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合に、表示ドライバ３３４に異常画像表示信号を出力したときの状態を示している。
ディスプレイ３３５は、図２４に示すように、パチンコ台３３１の遊技者４０１と対向する盤面の、遊技者４０１の頭部と同程度の高さに設置されている。
CPU１５は、表示ドライバ３３４に異常画像表示信号を出力しており、表示ドライバ３３４は、電子スイッチ１の異常を表す画像をディスプレイ３３５に表示している。これにより、遊技者４０１、またはパチンコ店の店員などの遊技場関係者は、電子スイッチ１の異常や電子スイッチ１に対する不正行為などを視覚的に認識することができる。
図２５は、CPU１５が、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知した場合に、発射制御部３３７に異常信号を出力し、パチンコ球３の発射を停止させるときの状態を示している。
CPU１５は、発射制御部３３７に異常信号を出力する。発射制御部３３７は、CPU１５から異常信号が供給された場合、モータ部３３８を制御し、パチンコ球３の盤面への発射を停止させる。これにより、異常が発生したパチンコ台３１１では、異常が復旧するまで、入賞が発生せず、不正な賞球を防ぐことができる。なお、モータ部３３８の停止によるパチンコ球３の発射の停止の他、賞球払い出し装置の停止や電動役物の機能停止などでもよい。
図２６は、CPU１５が、ホールコンピュータ３１２に異常検知信号を出力したときの状態を示している。
CPU１５は、図２６に示すように、パチンコ台３１１の内部に設けられた外部出力部３３６から、LAN（Local Area Network）ケーブルなどの通信ケーブル４１１を介して、異常検知信号をホールコンピュータ３１２（の通信部３５９）に出力している。
パチンコホール内に設置されているパチンコ台３１１nの異常検知信号を管理するアプリケーションプログラムは、ホールコンピュータ３１２の出力部３５７（図２２）であるディスプレイに、図２７または図２８に示すような、管理画面４５１を表示している。
即ち、図２７は、パチンコホール内に設置されている全てのパチンコ台３１１nに、異常が発生していないときの管理画面４５１を示しており、図２８は、２台のパチンコ台３１１25とパチンコ台３１１66に、異常が発生しているときの管理画面４５１を示している。
図２７の管理画面４５１では、パチンコホール内のパチンコ台３１１nが正方形のマスで示され、マス内の番号が台番号（ｎ）を表している。また、管理画面４５１の上部に、パチンコ店の店員が控えるカウンタが配置されている。
そして、いずれのパチンコ台３１１nにも、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常が発生していない場合、管理画面４５１のパチンコ台３１１nの各マスには、図２７に示すように、台番号ｎ以外は、何も表示されない。
一方、パチンコ台３１１nのいずれかにおいて、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常が発生している場合、ホールコンピュータ３１２（のアプリケーションプログラム）は、図２８に示すように、管理画面４５１の、異常が発生しているパチンコ台３１１nの各マスを、色や模様などでハイライト表示させ、異常の発生を報知する。
例えば、図２８の管理画面４５１では、パチンコ台３１１25のマスが格子状の背景柄で表示され、パチンコ台３１１25に電源部１２の電圧値異常が発生したことを示している。また、図２８の管理画面４５１では、パチンコ台３１１66のマスが斜線の背景柄で表示され、パチンコ台３１１66に電子スイッチ１の開放動作異常が発生したことを示している。
図２８に示すように、ホールコンピュータ３１２では、パチンコホール内のパチンコ台３１１の、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、および電子スイッチ１の閉塞動作異常を監視し、電子スイッチ１に対する不正行為やパチンコ台３１１内部の故障などが発生した場合に迅速に対応することができ、電子スイッチ１に対する不正行為を防止することができる。また、ホールコンピュータ３１２では、大当たり信号や、賞球数信号などによる、パチンコ台３１１の出玉情報の確認を行うことができる。
次に、図２９のフローチャートを参照して、パチンコ台３１１のCPU１５の異常検知対応処理について説明する。なお、この異常検知対応処理は、パチンコ台３１１の電源が投入されている間、継続的に実行される。
初めに、ステップＳ１において、CPU１５は、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常を検知したか否かを判定する。そして、ステップＳ１において、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のいずれかの異常を検知したと判定されるまで、ステップＳ１の処理が繰り返される。
一方、ステップＳ１において、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のいずれかの異常を検知したと判定された場合、CPU１５は、異常報知動作を行って、処理を終了する。即ち、CPU１５は、上述したように、ランプ３３２、スピーカ３３３、または発射制御部３３７などに異常信号を供給する。そして、例えば、異常信号が供給されたランプ３３２では、異常を表す点灯表示が行われ、異常信号が供給されたスピーカ３３３では、警戒音が出力される。
図２９の異常検知対応処理によれば、遊技者４０１、またはパチンコ店の店員などは、電子スイッチ１の異常や電子スイッチ１に対する不正行為などを迅速に認識することができる。
次に、図３０を参照して、ホールコンピュータ３１２が、パチンコ台３１１のCPU１５から異常検知信号を受信する異常検知信号受信処理について説明する。
初めに、ステップＳ１１において、ホールコンピュータ３１２は、パチンコ台３１１のCPU１５から供給される異常検知信号に基づいて、いずれのパチンコ台３１１nにも、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常が発生していない否かを判定する。そして、異常が発生したと判定されるまで、ステップＳ１１の処理が繰り返される。
一方、ステップＳ１１において、異常が発生したと判定された場合、ホールコンピュータ３１２は、異常報知動作を行って、処理を終了する。即ち、ホールコンピュータ３１２は、図２８に示したように、異常が発生したパチンコ台３１１nのマスを、色や模様などでハイライト表示する。
以上のように、ホールコンピュータ３１２は、パチンコ台３１１から受信した異常検知信号が、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常が検知されたことを表している場合、ディスプレイに表示されている管理画面４５１に異常の発生を出力する。これにより、ホールコンピュータ３１２が表示する管理画面４５１を見ているパチンコ店の店員などは、パチンコ台３１１nに異常が発生したことを迅速に認識することができる。
（第７実施の形態）
さて、上述した図１９のインタフェイス回路２０１では、電子スイッチ１の電源投入時誤信号による誤動作を防止するために、AND回路２１５とトライステートインバータ２１７との間にオフディレイタイマ２１６を設けたが、オフディレイタイマ２１６は、インタフェイス回路２０１内に限定されない。
図３１は、CPU側において、電子スイッチ１の電源投入時誤信号をキャンセルするようにしたインタフェイス回路５０１とCPU５０２（制御回路）の構成例を示している。
図３１において、インタフェイス回路５０１は、図１９のインタフェイス回路２０１と比較して、オフディレイタイマ２１６が削除されている。また、オフディレイタイマ２１６が削除されたことにより、インタフェイス回路２０１のトライステートインバータ２１７がトライステートバッファ５１１となっている。なお、図３１のインタフェイス回路５０１において、図示していない分圧回路１６１および切替回路８１は、図１９のインタフェイス回路２０１と同様に構成されている。
従って、インタフェイス回路５０１は、CPU５０２に出力する検出信号に、オフディレイタイマ２１６による時定数タイマ時間T0のディレイが発生しないことを除いて、図１９のインタフェイス回路２０１と同様の動作を行う。ここで、トライステートバッファ５１１から出力される出力信号（検出信号）の電圧値をＶ11とする。
図３１のCPU５０２は、少なくともリセット回路５２１を構成している。なお、CPU５０２のその他の構成は省略されている。そして、リセット回路５２１は、オフディレイタイマ２１６、インバータ５２２、およびAND回路５２３により構成されている。
図３１のCPU５０２では、インタフェイス回路５０１のOR回路２１４からの異常検知信号が、リセット回路５２１のオフディレイタイマ２１６に入力される。そして、オフディレイタイマ２１６からの出力信号が、インバータ５２２においてレベル反転され、AND回路５２３に入力される。また、インタフェイス回路５０１からの出力である検出信号も、AND回路５２３に入力される。ここで、オフディレイタイマ２１６からの出力信号の電圧値をＶ12とし、AND回路５２３からの出力信号の電圧値をＶ13とする。
オフディレイタイマ２１６は、図１９で説明したように、入力信号のレベルを反転させるので、後段のインバータ５２２により反転させている(元に戻している)。そして、AND回路５２３は、トライステートバッファ５１１からの出力信号（検出信号）とインバータ５２２からの出力信号とのAND演算を行い、その演算結果の出力信号を出力する。
なお、リセット回路５２１を必ずしもCPU５２１内に設ける必要はなく、例えば、インタフェイス回路とCPUとの間に配置してもよい。この場合、リセット回路５２１の出力がCPUに入力される。
図３２を参照して、図３１のリセット回路５２１を用いた、電源投入時誤信号による誤動作防止の動作について説明する。
図３２は、電子スイッチ１の接続線に短絡事故が発生した時と、その短絡事故が復旧した時の、インタフェイス回路５０１またはCPU５０２内の所定の場所（出力端子など）における電圧値のタイミングチャートを示している。
即ち、図３２A乃至図３２Eの横軸は、時刻ｔを表し、図３２A乃至図３２Eの縦の同一線上の時刻は、同一時刻を表す。また、図３２A乃至図３２Eの縦軸は、インタフェイス回路５０１またはCPU５０２内の所定の場所（出力端子など）における電圧値を表している。即ち、図３２Aは、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）を、図３２Bは、OR回路２１４の異常検知信号の電圧値Ｖ4を、図３２Cは、オフディレイタイマ２１６の出力信号の電圧値Ｖ12を、図３２Dは、トライステートバッファ５１１の出力信号の電圧値Ｖ11を、図３２Eは、AND回路５２３の出力信号の電圧値Ｖ13を、それぞれ示している。
図３２Aに示すように、時刻ｔ11乃至ｔ12において、電子スイッチ１に（完全な）短絡事故が発生する直前に、チャタリングが発生している。図３２Bに示すように、電子スイッチ１にチャタリングが発生している時刻ｔ11乃至ｔ12の間、OR回路２１４からの異常検知信号の電圧値Ｖ4も同様に不安定となっている。
また、図３２Bに示すように、時刻ｔ11において、OR回路２１４からの異常検知信号の電圧値Ｖ4がHレベルになると、図３２Cに示すように、オフディレイタイマ２１６の出力信号の電圧値Ｖ12も、時刻ｔ11以降Hレベルとなる。なお、時刻ｔ11乃至ｔ12の間、OR回路２１４の電圧値Ｖ4が不安定となっている間も、オフディレイタイマ２１６は、コンデンサC1の放電によりHレベルが維持されるため、不安定にはならない。
そして、図３２Aに示すように、時刻ｔ12乃至ｔ13の間、電子スイッチ１が完全に短絡すると、図３２Bに示すように、OR回路２１４からの異常検知信号の電圧値Ｖ4は、その間、Hレベルとなる。
図３２Aに示すように、時刻ｔ13において、電子スイッチ１の短絡事故が復旧すると、電子スイッチ１の電源投入時誤信号の出力に応じて、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）は、時刻ｔ13乃至ｔ14の間、電源投入時誤信号（H信号）を出力する。なお、時刻ｔ14は、電子スイッチ１がパチンコ球３の検出の有無に応じて正常な信号（L信号）を出力するようになる時刻である。
従って、時刻ｔ13乃至ｔ14の間、電子スイッチ１の電源投入時誤信号の出力（図３２A）に応じて、図３２Dに示すように、トライステートバッファ５１１の出力信号の電圧値Ｖ11は、Hレベルの比較出力信号を出力してしまう。
一方、図３２Cで示されるオフディレイタイマ２１６の出力信号の電圧値Ｖ12は、時刻ｔ11からHレベルに変化した後、電子スイッチ１の短絡事故が復旧し、時刻ｔ13において、図３２Bに示すように、OR回路２１４からの異常検知信号の電圧値Ｖ4がLレベルになった後も、図３２Cに示すように、時刻ｔ13乃至ｔ15の時定数タイマ時間T0の間は、Hレベルを維持する。
そして、図３２Cに示すように、時刻ｔ13乃至ｔ14においては、オフディレイタイマ２１６の出力信号の電圧値Ｖ12がHレベルであるため、その反転信号（即ち、Lレベル）と、図３２Dに示すトライステートバッファ５１１の出力信号の電圧値Ｖ11とのAND演算で得られる、AND回路５２３の出力信号の電圧値Ｖ13は、図３２Eに示すようにL信号となる。
即ち、異常の復旧後から、図３２Cのオフディレイタイマ２１６の時定数タイマ時間T0の間は、図３２Dのトライステートバッファ５１１（インタフェイス回路５０１）からの出力信号のHレベルの電圧値Ｖ11を、パチンコ球３を検出していない状態のLレベルの電圧値にリセットすることができる。そして、電子スイッチ１の短絡事故が復旧した時刻ｔ13から時定数タイマ時間T0（即ち、時刻ｔ15）以降の時刻ｔ16乃至ｔ17のように、パチンコ球３が検出されたことを表すHレベルの比較出力信号が得られた場合には、AND回路５２３は、Hレベルの検出信号をそのまま出力する。
（第８実施の形態）
次に、図３１で示したインタフェイス回路５０１が、複数で構成されるインタフェイス回路の実施の形態について説明する。
即ち、図３３は、例えば、２個のインタフェイス回路５０１で構成されるインタフェイス回路６０１を示している。
インタフェイス回路６０１は、図３３に示すように、２個のインタフェイス回路５０１−１および５０１−２を有している。インタフェイス回路５０１−１または５０１−２それぞれは、インタフェイス回路５０１と同様の構成とされている。従って、インタフェイス回路５０１−１と５０１−２のそれぞれは、パチンコ球の検出信号と、異常検知信号を出力する。
インタフェイス回路５０１−１が出力する電圧値Ｖ11-1の検出信号は、出力端子６２１に接続されている。また、インタフェイス回路５０１−１が出力する電圧値Ｖ4-1の異常検知信号は、出力端子６２２に接続されている。
また、インタフェイス回路５０１−２が出力する電圧値Ｖ11-2の検出信号は、出力端子６２４に接続されている。また、インタフェイス回路５０１−２が出力する電圧値Ｖ4-2の異常検知信号は、出力端子６２５に接続されている。
さらに、インタフェイス回路５０１−１および５０１−２の異常検知信号は、OR回路６１１にも供給されている。OR回路６１１は、インタフェイス回路５０１−１の異常検知信号とインタフェイス回路５０１−２の異常検知信号とのOR演算を行い、その演算結果の出力信号を出力端子６２３に出力する。OR回路６１１から出力される出力信号は、２つのインタフェイス回路５０１−１および５０１−２のいずれか一方において、電源部１２の電圧値異常、電子スイッチ１の開放動作異常、または電子スイッチ１の閉塞動作異常のうちの少なくとも１つの異常が発生した場合に、その旨を表す総合異常検知信号となる。
一般的には、１台のパチンコ台３１１には、複数個の電子スイッチ１が使用されている。この場合、上述したように、複数のインタフェイス回路５０１の異常検知信号を、OR回路６１１で合成し、総合異常検知信号とすることにより、さらなるセキュリティの向上（不正行為の防止）が実現可能となる。
図３３のインタフェイス回路６０１は、上述した他の実施の形態と同様に、IC回路としてパッケージ化してもよいし、あるはプリント基板等で製作してもよい。また、インタフェイス回路６０１に配置されるインタフェイス回路５０１の数は、２個に限定されない。
次に、図３４を参照して、上述した実施の形態のインタフェイス回路の動作特性グラフにおける具体的な数値例について説明する。
図３４は、例えば、図１８に示したインタフェイス回路１５１による動作特性グラフを示している。
インタフェイス回路１５１の印加電圧、即ち、電源部１２の電圧Vcc1には、上述したように範囲VM内の変動があり、その中心値を、例えば、DC（Direct Current）１２[V]とする。即ち、図３４に示される点Y１が１２[V]である。
そして、電源部１２の電圧Vcc1は、中心値１２[V]に対して±２０％の変動がある。即ち、電源部１２の電圧Vcc1の最小値は、点Y１１の９．６[V]であり、電源部１２の電圧Vcc1の最大値は、点Y１２の１４．４[V]である。
高位出力電圧ＶP-ONおよび低位出力電圧ＶP-OFFは、電源部１２の電圧Vcc1の変動に応じて変化する。即ち、電源部１２の電圧Vcc1が、その最小値である９．６[V]（点Ｙ１１）となっている場合、高位出力電圧ＶP-ONまたは低位出力電圧ＶP-OFFは、それぞれ、点Ｙ１３で示される８．７[V]、点Ｙ１４で示される６．６[V]となる。また、電源部１２の電圧Vcc1が、その中心値である１２[V] （点Ｙ１）となっている場合、高位出力電圧ＶP-ONまたは低位出力電圧ＶP-OFFは、それぞれ、点Ｙ３で示される１１．１[V]、点Ｙ６で示される６．８[V]となる。さらに、電源部１２の電圧Vcc1が、その最大値である１４．４[V] （点Ｙ１２）となっている場合、高位出力電圧ＶP-ONまたは低位出力電圧ＶP-OFFは、それぞれ、点Ｙ１５で示される１３．５[V]、点Ｙ１６で示される７．０[V]となる。なお、高位出力電圧ＶP-ONおよび低位出力電圧ＶP-OFFは、その中心値に対して、斜線で示されているように、例えば、±０．１[V]の幅を有している。
電源部１２の電圧Vcc1の変動の範囲VMの中心値である、１２[V]の電圧がインタフェイス回路１５１に印加された場合、高位出力電圧ＶP-ONは、上述したように、１１．１±０．１[V]となる。ここで、点Y3の１１．１[V]は、電圧Vcc１の９２．５％に相当する。
図１８のインタフェイス回路１５１では、上述したように、高域側閾値電圧ＶT2は、電源部１２の電圧Vcc1から、ダイオードD3にかかる電圧である０．６[V]を引いた残電圧となり、高位反転電圧ＶT-ONは、電源部１２の電圧Vcc1から、ダイオードD1およびD2にかかる電圧である１．２[V]を引いた残電圧となる。
従って、点Ｙ２で示される高域側閾値電圧ＶT2は、１１．４[V] （電圧Vcc１の９５％）、点Ｙ４で示される高位反転電圧ＶT-ONは、１０．８[V] （電圧Vcc１の９０％）となる。
また、高域側閾値電圧ＶT2、および高位反転電圧ＶT-ONは、電源部１２の電圧Vcc1が変動しても、それぞれ、電源部１２の電圧Vcc1と０．６[V]または１．２[V]の電位差を保ったまま、図３４に示すようにスライドする性能を示す。
次に、電源部１２の電圧Vcc1の変動の範囲VMの中心値である、１２[V]の電圧がインタフェイス回路１５１に印加された場合、低位出力電圧ＶP-OFFは、上述したように、６．８±０．１[V]となる。ここで、点Y６の６．８[V]は、電圧Vcc１の約５６．５％に相当する。
図１８のインタフェイス回路１５１では、例えば、抵抗R41，R61，R62の抵抗値を、それぞれ、５６０，７８，６２[Ω]、およびツェナダイオードZD6のツェナ電圧ZD6を６[V]とすることにより、低位反転電圧ＶT-OFFと低域側閾値電圧ＶT3との電位差を０．６[V]とすることができる。
従って、点Ｙ５で示される低位反転電圧ＶT-OFFは、点Y６の６．８[V]より０．３[V]高い７．１[V] （電圧Vcc１の５９％）、点Ｙ７で示される低域側閾値電圧ＶT3は、点Y６の６．８[V]より０．３[V]低い６．５[V] （電圧Vcc１の５４％）となる。
また、低位反転電圧ＶT-OFFと低域側閾値電圧ＶT3とは、電源部１２の電圧Vcc1が変動しても、０．６[V]の電位差を保ったまま、図３４に示すようにスライドする性能を示す。
以上によれば、電圧Vcc１と高域側閾値電圧ＶT2との電位差、高域側閾値電圧ＶT2と高位反転電圧ＶT-ONとの電位差、および低位反転電圧ＶT-OFFと低域側閾値電圧ＶT3との電位差は、いずれも０．６[V] （電圧Vcc１の５％）となる。
また、高域側閾値電圧ＶT2と高位出力電圧ＶP-ONとの電位差FON-U、高位出力電圧ＶP-ONと高位反転電圧ＶT-ONとの電位差FON-D、低位反転電圧ＶT-OFFと低位出力電圧ＶP-OFFとの電位差FOFF-U、および低位出力電圧ＶP-OFFと低域側閾値電圧ＶT3との電位差FOFF-Dは、いずれも約０．２[V]（電圧Vcc１の１．７％）となる。
なお、図３４を参照して説明した上述の数値は、あくまで一例であり、その他の数値とすることが可能である。
以上のように、上述した実施の形態においては、比較回路２３に入力される比較電圧ＶP（電子スイッチ１の出力電圧値）に応じて、分圧回路６１を第１の状態と第２の状態に切り替えることにより、正規の電子スイッチ１の出力電圧値の出力信号に近い電圧値のみを受け付けるようにしたので、電子スイッチ１に対する不正行為を防止する（困難にする）ことができる。
また、電子スイッチ１になんらかの異常が発生したときは、その異常検知信号をパチンコ台３１１のCPU１５に供給し、パチンコ台３１１のランプ３３２やスピーカ３３３、パチンコ台３１１のディスプレイ３３５、またはパチンコ台３１１を管理するホールコンピュータ３１２などに異常の発生を出力させることにより、迅速に異常の発生が認識可能となる。
なお、上述した実施の形態は、パチンコ台に限らず、遊技球を検出する直流二線式電子スイッチの出力信号を制御回路に伝達するその他の遊技機にも適用可能である。
また、本明細書において、フローチャートに記述されたステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
直流二線式電子スイッチ１の斜視図を示す図である。 直流二線式電子スイッチ１の断面図を示す図である。 従来のインタフェイス回路の一例を示す図である。 図３のインタフェイス回路１３の動作について説明する図である。 従来のインタフェイス回路のその他の例を示す図である。 図５のインタフェイス回路３１の動作について説明する図である。 本発明を適用したインタフェイス回路の第１実施の形態の構成例を示す図である。 図７の分圧回路６１の第1の状態について説明する図である。 図７の分圧回路６１の第1の状態について説明する図である。 図７の分圧回路６１の第２の状態について説明する図である。 図７の分圧回路６１の第２の状態について説明する図である。 図７のインタフェイス回路５１の動作特性を示す図である。 本発明を適用したインタフェイス回路の第２実施の形態の構成例を示す図である。 図１３のインタフェイス回路７１の動作特性を示す図である。 本発明を適用したインタフェイス回路の第３実施の形態の構成例を示す図である。 図１５のインタフェイス回路１０１の動作特性を示す図である。 本発明を適用したインタフェイス回路の第４実施の形態における動作特性を示す図である。 本発明を適用したインタフェイス回路の第４実施の形態の構成例を示す図である。 本発明を適用したインタフェイス回路の第５実施の形態における動作特性を示す図である。 オフディレイタイマ２１６の動作を説明するタイミングチャートである。 本発明を適用したパチンコ台管理システムの一実施の形態の構成例を示すブロック図である。 ホールコンピュータ３１２の構成例を示すブロック図である。 パチンコ台３１１の異常報知動作を説明する図である。 パチンコ台３１１の異常報知動作を説明する図である。 パチンコ台３１１の異常報知動作を説明する図である。 パチンコ台３１１の異常報知動作を説明する図である。 ホールコンピュータ３１２のディスプレイに表示される管理画面４５１の例を示す図である。 ホールコンピュータ３１２のディスプレイに表示される管理画面４５１の例を示す図である。 CPU１５の異常検知対応処理について説明するフローチャートである。 ホールコンピュータ３１２の異常信号受信処理について説明するフローチャートである。 本発明を適用したインタフェイス回路の第７実施の形態における動作特性を示す図である。 リセット回路５２１の動作を説明するタイミングチャートである。 本発明を適用したインタフェイス回路の第８実施の形態における動作特性を示す図である。 インタフェイス回路の動作特性の数値例について説明する図である。
符号の説明
１ 直流二線式電子スイッチ
１５ CPU
２３ 比較回路
２４ トライステートバッファ
５１ インタフェイス回路
６１ 分圧回路
６２ 切替回路
７１ インタフェイス回路
８１ 切替回路
１０１ インタフェイス回路
１１１ 分圧回路
１１２ 切替回路
１１３ リミッタ回路
１５１ インタフェイス回路
１６１ 分圧回路
１６２ 開放動作異常検知回路
１６３ 閉塞動作異常検知回路
２１４ OR回路
２１５ AND回路
２１６ オフディレイタイマ
２１７ トライステートインバータ
３０１ パチンコ台管理システム
３１１n パチンコ台
３１２ ホールコンピュータ
３３１ 電源部
３３２ ランプ
３３３ スピーカ
３３４ 表示ドライバ
３３５ ディスプレイ
３３６ 外部出力部
３３７ 発射制御部
３３８ モータ部
３３９ ハンドル部
４５１ 管理画面
５０１，５０１−１，５０１−２ インタフェイス回路
５０２ CPU
５２１ リセット回路
６１１ OR回路
６２１乃至６２５ 出力端子

Claims (9)

  1. 開放状態または閉塞状態となることにより二線式電子スイッチから出力される、遊技球の検出の有無を表す出力信号を、制御回路に伝達するインタフェイス回路であって、
    前記二線式電子スイッチに供給される電源電圧を分圧し、第１または第２の状態によって異なる閾値電圧値を決定する分圧回路と、
    前記二線式電子スイッチの出力電圧値と、前記分圧回路の前記第１または第２の状態のときの閾値電圧値とを比較することにより、前記遊技球の検出の有無を表す出力信号を出力する第１の比較出力回路と、
    前記第１の比較出力回路からの出力信号に応じて、前記分圧回路を、前記第１の状態または第２の状態に切り替える切替回路と
    を備え、
    前記分圧回路の前記第1の状態における前記閾値電圧値は、前記分圧回路に流れる電流値が、前記二線式電子スイッチが開放状態のときに生じる漏れ電流の電流値の極近傍であって、前記漏れ電流の電流値より所定値だけ大きい電流値となるように決定され、
    前記分圧回路の前記第２の状態における前記閾値電圧値は、前記二線式電子スイッチが閉塞状態のときに生じる残留電圧値の極近傍であって、前記残留電圧値より所定値だけ大きい電圧値となるように決定される
    ことを特徴とするインタフェイス回路。
  2. 前記分圧回路は、所定の電流値を供給する定電流源、又は、定電圧素子としてのダイオードを備え、前記第1の状態において、前記定電流源、又は、前記ダイオードを用いて電源電圧を電圧降下させることにより、前記分圧回路には、前記漏れ電流の電流値より所定値だけ大きい電流値が流れる
    ことを特徴とする請求項１に記載のインタフェイス回路。
  3. 前記二線式電子スイッチの開放状態時の異常を検知する開放異常検知回路をさらに備え、
    前記開放異常検知回路は、
    前記二線式電子スイッチの出力電圧値と、前記第１の状態において、前記漏れ電流の電流値より所定値だけ小さい電流値となる電圧値とを比較することにより、前記二線式電子スイッチの開放状態時の異常の有無を表す信号を出力する第２の比較出力回路を有する
    ことを特徴とする請求項１に記載のインタフェイス回路。
  4. 前記二線式電子スイッチの閉塞状態時の異常を検知する閉塞異常検知回路をさらに備え、
    前記閉塞異常検知回路は、
    前記二線式電子スイッチの出力電圧値と、前記残留電圧値より所定値だけ小さい電圧値とを比較することにより、前記二線式電子スイッチの閉塞状態時の異常の有無を表す信号を出力する第２の比較出力回路を有する
    ことを特徴とする請求項１に記載のインタフェイス回路。
  5. 前記二線式電子スイッチの開放状態時の異常を検知する開放異常検知回路と、
    前記二線式電子スイッチの閉塞状態時の異常を検知する閉塞異常検知回路と
    をさらに備え、
    前記開放異常検知回路は、
    前記二線式電子スイッチの出力電圧値と、前記第１の状態において、前記漏れ電流の電流値より所定値だけ小さい電流値となる電圧値とを比較することにより、前記二線式電子スイッチの開放状態時の異常の有無を表す信号を出力する第２の比較出力回路を有し、
    前記閉塞異常検知回路は、
    前記二線式電子スイッチの出力電圧値と、前記残留電圧値より所定値だけ小さい電圧値とを比較することにより、前記二線式電子スイッチの閉塞状態時の異常の有無を表す信号を出力する第３の比較出力回路を有する
    ことを特徴とする請求項１に記載のインタフェイス回路。
  6. 前記二線式電子スイッチに供給される電源電圧の異常を検知する電源異常検知回路をさらに備える
    ことを特徴とする請求項１に記載のインタフェイス回路。
  7. 前記異常が検知された場合、前記遊技球の検出の有無を表す出力信号が、遊技球を検出していない状態にセットされる
    ことを特徴とする請求項３乃至６のうちのいずれかに記載のインタフェイス回路。
  8. 前記異常の復旧後から所定時間の間、前記第１の比較出力回路が出力する、前記遊技球の検出の有無を表す出力信号を、遊技球を検出していない状態にリセットするリセット回路をさらに備える
    ことを特徴とする請求項３乃至６のうちのいずれかに記載のインタフェイス回路。
  9. 二線式電子スイッチに供給される電源電圧を分圧し、第１または第２の状態によって異なる閾値電圧値を決定する分圧回路と、
    前記二線式電子スイッチの出力電圧値と、前記分圧回路の前記第１または第２の状態のときの閾値電圧値とを比較することにより、遊技球の検出の有無を表す出力信号を出力する比較出力回路と、
    前記比較出力回路からの出力信号に応じて、前記分圧回路を、前記第１の状態または第２の状態に切り替える切替回路とを有し、
    開放状態または閉塞状態となることにより前記二線式電子スイッチから出力される、前記遊技球の検出の有無を表す出力信号を、制御回路に伝達するインタフェイス回路のインタフェイス方法であって、
    前記分圧回路において、前記二線式電子スイッチに供給される電源電圧を分圧し、第１または第２の状態によって異なる閾値電圧値を決定し、
    前記比較出力回路において、前記二線式電子スイッチの出力信号の出力電圧値と、前記分圧回路の前記第１または第２の状態のときの閾値電圧値とを比較することにより、前記遊技球の検出の有無を表す出力信号を出力し、
    前記切替回路において、前記比較出力回路からの出力信号に応じて、前記分圧回路を、前記第１の状態または第２の状態に切り替え、
    前記分圧回路の前記第1の状態における前記閾値電圧値は、前記分圧回路に流れる電流値が、前記二線式電子スイッチが開放状態のときに生じる漏れ電流の電流値の極近傍であって、前記漏れ電流の電流値より所定値だけ大きい電流値となるように決定され、
    前記分圧回路の前記第２の状態における前記閾値電圧値は、前記二線式電子スイッチが閉塞状態のときに生じる残留電圧値の極近傍であって、前記残留電圧値より所定値だけ大きい電圧値となるように決定される
    ことを特徴とするインタフェイス方法。
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