JP4284185B2 - ビデオ・システムおよびビデオ・システムにおけるコピー防止方式を非同期的に検出する方法 - Google Patents

Description

本発明は、一般に、ビデオ・システムに関し、特に、水平および／または垂直同期信号を利用せずに、ビデオ信号中の擬似同期パルスの存在を検出することができるビデオ・システム用の非同期式コピー防止検出器（ａｓｙｎｃｈｒｏｎｏｕｓ ｃｏｐｙ ｐｒｏｔｅｃｔｉｏｎ ｄｅｔｅｃｔｏｒ）に関する。

ビデオ業界では、不正な複製ビデオの作製を防止するために、しばしばコピー防止技術が利用されている。このようなコピー防止技術の１つは、各ビデオ・フィールドの一部のライン上に擬似同期パルスを挿入することを必要とする。このようなパルスを含むビデオ情報がコピーされると、このパルスにより、得られた複製物において同期の問題が生じる。上記のタイプのコピー防止機能を利用することができる製品は、マクロビジョン（Ｍａｃｒｏｖｉｓｉｏｎ）社などの会社から市販されている。

多くのビデオ・システムでは、記録処理を妨げるために、ビデオ信号中の擬似同期パルスの存在を検出することが必要である。例えば、一部のビデオ・システムでは、一部の信号処理機能が働いている間にビデオ信号からこのような擬似同期パルスを取り除くことがある。しかし、このような擬似同期パルスが取り除かれたビデオ信号が、ビデオ・システムから出力されて記録動作が行われる場合、得られた複製物のコピーを防止することができるように、まず、擬似同期パルスをビデオ信号中に挿入し直さなければならない。従って、ビデオ・システムは、ビデオ信号中のこのような擬似同期パルスの存在を検出する必要があることが多い。

一部の既存のビデオ・システムでは、擬似同期パルスの存在を検出する回路が含まれている。具体的には、一部のビデオ・システムは、水平位相同期ループ（ＨＰＬＬ：Ｈｏｒｉｚｏｎｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、ライン・カウンタおよび垂直同期検出器などの水平・垂直同期回路を有するビデオ処理ＩＣ（集積回路）を含んでいる。例えば、フィリップス（Ｐｈｉｌｌｉｐｓ）社のモデルＳＡＦ７１１３Ｈのビデオ入力プロセッサＩＣには、このような同期回路が含まれている。このタイプのＩＣに含まれる同期回路は、複合ビデオ信号に含まれる水平・垂直同期信号を利用する。この水平・垂直同期信号により、安定な基準タイミング・ポイント（時点）が得られるので、このような回路により、擬似同期パルスの検出が比較的簡単になる。しかし、上記のタイプの同期回路を欠くビデオ・システムにおいて、擬似同期パルスの検出が必要とされるとき、このような回路を追加するコストはかなり高くなる可能性がある。

従って、上記の問題を回避し、その結果、コストの掛かる回路を必要とせずに、或いは、複合同期信号中に含まれる水平および／または垂直同期信号を利用せずに、ビデオ信号中の擬似同期パルスの存在を検出することができるビデオ・システムが求められている。本発明は、上記その他の問題に対処するものである。

（発明の概要）
本発明によれば、ビデオ・システムは、検出回路およびタイミング回路を備えている。検出回路は、少なくとも１つのタイミング信号に応答して複合同期信号中の擬似同期パルスを検出するように動作する。タイミング回路は、複合同期信号中の同期情報を利用せずに、少なくとも１つのタイミング信号を生成するように動作する。

本発明の実施形態についての以下の説明を添付の図面と併せ読むことにより、本発明の上記その他の特徴および利点並びにそれらを実現する方法がより明らかになり、本発明がよりよく理解される。

本明細書に開示する例は、本発明の好ましい実施形態を示すものであり、決してこのような例を本発明の範囲を限定するものと解釈すべきではない。
特許請求の範囲と実施例との対応関係を実施例で使われている参照符号を用いて示すと以下の通りである。
（請求項１）
少なくとも１つのタイミング信号に応答して、複合同期信号中の擬似同期パルスを検出するように動作する検出回路であって、前記少なくとも１つのタイミング信号によって示される時間内に前記擬似同期パルスを表す少なくとも１つの所定のビット・パターンを検出するように動作するフィルタを含む検出回路（２００Ａ〜２００Ｃ）と、
クロック信号を生成するように動作するクロック回路と、
前記クロック信号に応じて前記少なくとも１つのタイミング信号を生成するように動作するタイミング回路（２００Ｄ〜２００Ｆ）とを備えるビデオ・システム（１００）であって、
前記少なくとも１つのタイミング信号が、前記複合同期信号中の同期情報とは独立して生成される、ビデオ・システム。
（請求項２）
前記検出回路（２００Ａ〜２００Ｃ）が、前記時間内にビデオ・フィールドの複数の連続した各ライン中の少なくとも２つの擬似同期パルスを検出するように動作する、請求項１に記載のビデオ・システム（１００）。
（請求項３）
ビデオ・システムにおけるコピー防止方式を非同期的に検出する方法であって、
少なくとも１つのタイミング信号によって示される時間内に複合同期信号中の擬似同期パルスを表す少なくとも１つの所定のビット・パターンを検出するステップと、
クロック信号に応じて、前記複合同期信号とは独立した前記少なくとも１つのタイミング信号を生成するステップとを含む、前記方法。
（請求項４）
前記検出ステップが、前記時間内にビデオ・フィールドの複数の連続した各ライン中の少なくとも２つの擬似同期パルスを検出することを含む、請求項３に記載の方法。

次に図面を参照する。より具体的には図１を参照すると、本発明の原理による非同期式コピー防止検出器２００を含むビデオ・システム１００の図が、例示されている。図１のビデオ・システム１００は、例えば、テレビジョン信号受信機、セット・トップ・ボックス（ＳＴＢ：Ｓｅｔ−Ｔｏｐ Ｂｏｘ）、ビデオ・カセット・レコーダ（ＶＣＲ）、ＤＶＤ（ディジタル多用途ディスク）プレーヤ、ビデオ・ゲーム・ボックス（テレビ・ゲーム機）、パーソナル・ビデオ・レコーダ（ＰＶＲ）またはビデオ処理機能を有する他のシステムとして実行する。

図１では、ビデオ・システム１００は、外部信号源（図示せず）からビデオ信号を受信し、それから複合同期信号を抽出するように動作する。ビデオ・システム１００は、複合同期信号ＤＩＧ＿ＳＹＮＣを受信し処理する非同期式コピー防止検出器２００を含み、それにより、この信号中の擬似同期パルスの存在が検出される。上述したように、擬似同期パルスは、しばしば、コピーを防止する手段としてビデオ信号中に符号化されている。非同期式コピー防止検出器２００は、その検出動作の結果を示す出力信号ＭＶ＿ＦＯＵＲ＿ＦＩＥＬＤを生成する。以下に説明するように、非同期式コピー防止検出器２００は、図２〜図５に示す、検出回路２００Ａ〜２００Ｃおよびタイミング回路２００Ｄ〜２００Ｆを含んでいる。例えば、非同期式コピー防止検出器２００は、１つまたは複数のＩＣに含めることができる。図１には明示しないが、ビデオ・システム１００は、他のＩＣおよびその他の電気的および非電気的な構成要素など、他の構成要素も含むことができる。

以下に説明するように、非同期式コピー防止検出器２００により、ビデオ・システム１００は、複合同期信号中の同期情報を利用せずに、複合同期信号中の擬似同期パルスの存在を検出することができる。即ち、非同期式コピー防止検出器２００は、水平および／または垂直同期信号に従来方式で位相および／または周波数同期して動作するものではない。従って、水平位相同期ループ（ＨＰＬＬ）、ライン・カウンタおよび垂直同期検出器などの高価な水平および／または垂直同期回路を使用せずに擬似同期パルスを検出することができる。

本明細書では、単なる例として説明するために、擬似同期パルスが、各ビデオ・フィールドの連続した８ライン（例えば、フィールド１のライン１０〜１７およびフィールド２のライン２７３〜２８０）中に挿入される特定のコピー防止方式を検出する非同期式コピー防止検出器２００を説明する。ただし、本発明の原理は、この特定のコピー防止方式の検出だけに限定されるものではない。従って、当業者には、本発明の原理を用いて、擬似同期パルスが、１ビデオ・フィールド当たり異なる数のライン上に挿入されているものなど、他のコピー防止方式も検出できることが理解される。

図２を参照すると、図１の非同期式コピー防止検出器２００の第１の検出回路２００Ａが例示されている。図１では、回路２００Ａは、ローパス・フィルタ（低域濾波器）／サブ・サンプラ（ｓｕｂｓａｍｐｌｅｒ）として動作し、乗算器２１、加算器２２、リミッタ２３、Ｄ型フリップフロップ２４、除算器２５、減算器２６、コンパレータ２７およびＤ型フリップフロップ２８を備えている。図２で、信号線の上に示す数字は、例示の実施形態において対応する信号線上を送信されるビット数を表す。これらの数字は、決して限定するためのものではない。また、図２で、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

ある動作モードの例では、乗算器２１は、（図示しない）同期スライサ（ｓｙｎｃ ｓｌｉｃｅｒ）などの信号源から複合同期信号、即ちＤＩＧ＿ＳＹＮＣ信号を受け取る。ビデオ技術では周知のように、複合同期信号は、水平・垂直同期信号を含み、アナログ・ビデオ信号の標準成分である。一実施例によれば、このＤＩＧ＿ＳＹＮＣ信号は、各水平ライン中で、５μｓ間論理ハイ（高）の状態を示し、６０μｓ間論理ロー（低）の状態を示すパルス列として表される１ビットの信号である。ＤＩＧ＿ＳＹＮＣ信号は、例えば、２７ＭＨｚのクロック周波数に従って乗算器２１に入力する。

乗算器２１は、ＤＩＧ＿ＳＹＮＣ信号に値１６を掛けて乗算された信号を生成し、それを出力する。加算器２２は、乗算器２１からこの乗算済み信号を受け取り、それにフィードバック信号を加えて和信号を生成し、それを出力する。リミッタ２３は、加算器２２から和信号を受け取り、それに対して制限操作を実行して、制限された値を有する出力信号を生成する。一実施例によれば、リミッタ２３の出力信号は、値５１１（即ち、２^９−１）に制限される。Ｄ型フリップフロップ２４は、リミッタ２３の出力信号を受け取り、クロック周波数の例である２７ＭＨｚに従ってクロック制御され、それにより出力信号が生成される。除算器２５は、Ｄ型フリップフロップ２４から出力信号を受け取り、一実施例によれば、その値を１６で割って除算された信号を生成し、それを出力する。減算器２６は、Ｄ型フリップフロップ２４からの出力信号および除算器２５からの除算済み信号を受け取り、Ｄ型フリップフロップの出力信号の値からこの除算済み信号を減じてフィードバック信号を生成し、それを加算器２２に出力する。コンパレータ２７も除算器２５から除算済み信号を受け取り、一実施例によれば、この除算済み信号の値が８以上であるかどうかを判定する。この除算済み信号の値が８以上のとき、コンパレータ２７は、論理ハイ（高）の状態を有する出力信号を生成する。Ｄ型フリップフロップ２８は、コンパレータ２７から出力信号を受け取り、ｓｕｂｓａｍｐｌｅ＿ｅｎ信号に従ってクロック制御され、それにより、回路２００Ａの出力信号であるサブ・サンプリングされた信号が出力される。ｓｕｂｓａｍｐｌｅ＿ｅｎ信号に関する更なる詳細は、以下に図５Ａを参照して示す。

図３を参照すると、図１の非同期式コピー防止検出器２００の第２の検出回路２００Ｂの例が示されている。図３に示すように、回路２００Ｂは、照合フィルタ３１、アンド（ＡＮＤ）ゲート３２、加算カウンタ３３、コンパレータ３４、インバータ（反転器）３５およびＤ型フリップフロップ３６を備えている。図３で、信号線の上に示す数字は、例示の実施形態において対応する信号線上を送信されるビット数を表す。これらの数字は、決して限定するためのものではない。また、図３で、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

ある動作モードの例では、照合フィルタ３１は、図２の非同期式コピー防止検出器２００の回路２００Ａから出力されたサブ・サンプリングされた信号を受け取る。照合フィルタ（ｍａｔｃｈｅｄ ｆｉｌｔｅｒ）３１は、ｓｕｂｓａｍｐｌｅ＿ｅｎ信号に応答して、サブ・サンプリングされた信号のビット列と所定のビット・パターンを比較する。具体的には、これら所定のビット・パターンはそれぞれ、２つの擬似同期パルスの存在に対応する信号プロファイルを表す。一実施例によれば、この所定のビット・パターンは、「００Ｘ１Ｘ０００Ｘ１Ｘ０００」、「００Ｘ１Ｘ００００Ｘ１Ｘ００」および「００Ｘ１Ｘ０００００Ｘ１Ｘ０」というビット列を含んでいる。ただし、「Ｘ」は、「指定なし（ｄｏｎ’ｔ ｃａｒｅ）」論理状態を表す。従って、サブ・サンプリングされた信号のビット列が、これら所定のビット・パターンの１つに対応すると、照合フィルタ３１は、２つの擬似同期パルスが、所定の水平ライン間隔内で検出されたことを示す論理ハイ（高）の状態の出力信号を生成する。

アンドゲート３２は、照合フィルタ３１からの出力信号、ｓｕｂｓａｍｐｌｅ＿ｅｎ信号およびフィードバック信号を受け取り、それらに対して論理積演算を実行して出力信号を生成する。一実施例によれば、アンドゲート３２は、照合フィルタ３１からの出力信号が、公称水平ライン間隔に相当する所定の時間間隔内で２つの擬似同期パルスが検出されたことを示すときに、論理ハイ（高）の状態の出力信号を生成する。加算カウンタ３３は、アンドゲート３２から出力信号を受け取り、一実施例によれば、アンドゲート３２から受け取った論理ハイ（高）の信号の数を計数し、対応する計数信号を出力する。具体的には、加算カウンタ３３から出力された計数信号は、照合フィルタ３１が、公称水平ライン間隔に相当する所定の時間間隔内で２つの擬似同期パルスを検出した回数を表す計数値を有する。加算カウンタ３３は、公称水平ライン間隔を表すｌｉｎｅ＿ｅｎ信号に応答してリセットされる。ｌｉｎｅ＿ｅｎ信号に関する更なる詳細は、以下に図５Ｂを参照して示す。

コンパレータ３４は、加算カウンタ３３から計数信号を受け取り、一実施例によれば、この計数信号により表された計数値を値２と比較する。即ち、コンパレータ３４は、照合フィルタ３１が、公称水平ライン間隔に相当する所定の時間間隔内で２つの擬似同期パルスを２回検出したかどうかを判定する。コンパレータ３４は、加算カウンタ３３の計数信号により表された計数値が２に等しいときに、論理ハイ（高）の状態の出力信号を生成する。インバータ３５は、コンパレータ３４の出力信号を受け取り、それを反転してフィードバック信号を生成し、それをアンドゲート３２に出力する。

Ｄ型フリップフロップ３６も、コンパレータ３４の出力信号を受け取り、ｌｉｎｅ＿ｅｎ信号に従ってクロック制御され、それにより、回路２００Ｂの出力信号であるｍｖ＿ｌｉｎｅ信号が出力される。一実施例によれば、ｍｖ＿ｌｉｎｅ信号は、２つの擬似同期パルスが、公称水平ライン間隔に相当する所定の時間間隔中に２回検出されたときに論理ハイ（高）の状態を示す。

図４を参照すると、図１の非同期式コピー防止検出器２００の第３の検出回路２００Ｃの例が示されている。図４に示すように、回路２００Ｃは、制限型加算／減算カウンタ４１、コンパレータ４２、ＳＲ型フリップフロップ４３およびＤ型フリップフロップ４４を備えている。図４で、信号線の上に示す数字は、例示の実施形態において対応する信号線上を送信されるビット数を表す。これらの数字は、決して限定するためのものではない。また、図４で、横に「＊」（アスタリスク）を有する信号線は、符号なし信号（即ち、正負の指示がない信号）を表す。

ある動作モードの例では、制限型加算／減算カウンタ４１は、図３の非同期式コピー防止検出器２００の回路２００Ｂから出力されたｍｖ＿ｌｉｎｅ信号を受け取る。制限型加算／減算カウンタ４１は、ｌｉｎｅ＿ｅｎ信号により有効になり、ｍｖ＿ｌｉｎｅ信号の論理状態に応答して加算的または減算的に計数を行う。一実施例によれば、制限型加算／減算カウンタ４１は、ｍｖ＿ｌｉｎｅ信号が論理ハイ（高）の状態を示す時間間隔のたびに１ずつ加算的に計数し、ｍｖ＿ｌｉｎｅ信号が論理ロー（低）の状態を示す時間間隔のたびに１ずつ減算的に計数する。更に、制限型加算／減算カウンタ４１の計数値は、０〜７の値に制限することが好ましい。制限型加算／減算カウンタ４１は、その計数動作を表す計数値を有する計数信号を生成し、それを出力する。

コンパレータ４２は、制限型加算／減算カウンタ４１から計数信号を受け取り、一実施例によれば、この計数信号により表される計数値を値６と比較する。コンパレータ４２は、制限型加算／減算カウンタ４１の計数信号により表される計数値が６以上のときに、論理ハイ（高）の状態の出力信号を生成する。ＳＲ型フリップフロップ４３は、そのＳ端子でコンパレータ４２の出力信号を、そのＲ端子でｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号を受け取り、それらに従って出力信号を生成する。このｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号は、公称４フィールドの間隔を表す。ｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号に関する更なる詳細は、以下に図５Ｃを参照して示す。

Ｄ型フリップフロップ４４は、ＳＲ型フリップフロップ４３の出力信号を受け取り、ｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号に従ってクロック制御され、それにより、非同期式コピー防止検出器２００の出力信号であるＭＶ＿ＦＯＵＲ＿ＦＩＥＬＤ信号が出力される。一実施例によれば、このＭＶ＿ＦＯＵＲ＿ＦＩＥＬＤ信号は、６６．７５ミリ秒ごとに更新され、制限型加算／減算カウンタ４１の計数値が６以上のとき、４フィールドの測定間隔中は常に論理ハイ（高）の状態を示す。本発明の原理によれば、ＭＶ＿ＦＯＵＲ＿ＦＩＥＬＤ信号が論理ハイ（高）の状態のとき、擬似同期パルスが、各ビデオ・フィールドの連続した８ライン中に存在するとみなされる。

図５Ａ〜図５Ｃを参照すると、図１の非同期式コピー防止検出器２００のタイミング回路２００Ｄ〜２００Ｆの例がそれぞれ示されている。図５Ａ〜図５Ｃに示すように、タイミング回路２００Ｄ〜２００Ｆはそれぞれ、ｓｕｂｓａｍｐｌｅ＿ｅｎ信号、ｌｉｎｅ＿ｅｎ信号およびｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号を生成する回路を含んでいる。以下に、タイミング回路２００Ｄ〜２００Ｆに関する更なる細部の例を示す。

図５Ａでは、タイミング回路２００Ｄは、加算カウンタ５１、コンパレータ５２およびＤ型フリップフロップ５３を備えている。一実施例によれば、加算カウンタ５１は、２７ＭＨｚのクロック周波数に従って加算計数動作を実行して、計数値を表す計数信号を生成する。コンパレータ５２は、加算カウンタ５１から計数信号を受け取り、この計数信号により表される計数値を値３１と比較する。一実施例によれば、コンパレータ５２は、加算カウンタ５１の計数信号により表される計数値が３１に等しいときに、論理ハイ（高）の状態の出力信号を生成する。Ｄ型フリップフロップ５３は、コンパレータ５２から出力信号を受け取り、一実施例によれば、２７ＭＨｚのクロック周波数に従ってクロック制御され、それによりｓｕｂｓａｍｐｌｅ＿ｅｎ信号が出力される。これにより、このｓｕｂｓａｍｐｌｅ＿ｅｎ信号は、２７ＭＨｚのクロック周波数の３２クロック・サイクルごとに論理ハイ（高）の状態を示す。

図５Ｂでは、タイミング回路２００Ｅは、加算カウンタ５４、コンパレータ５５およびアンドゲート５６を備えている。一実施例によれば、加算カウンタ５４は、図５Ａのタイミング回路２００Ｄにより生成されるｓｕｂｓａｍｐｌｅ＿ｅｎ信号に従ってモジュロ５４（５４を法とする）による計数動作を実行して、計数値を表す計数信号を生成する。具体的には、加算カウンタ５４は、ｓｕｂｓａｍｐｌｅ＿ｅｎ信号が論理ハイ（高）の状態を示すたびに１ずつ加算計数して、０から５３まで繰り返し計数する（即ち、０、１、２．．．５３、０、１．．．５３、０、１．．．）。コンパレータ５５は、加算カウンタ５４から計数信号を受け取り、この計数信号により表される計数値を値５３と比較する。コンパレータ５５は、加算カウンタ５４の計数信号により表される計数値が５３に等しいとき、論理ハイ（高）の状態の出力信号を生成する。アンドゲート５６は、コンパレータ５５からの出力信号およびｓｕｂｓａｍｐｌｅ＿ｅｎ信号を受け取り、それらに対して論理積演算を実行してｌｉｎｅ＿ｅｎ信号を生成する。これにより、ｌｉｎｅ＿ｅｎ信号は、ｓｕｂｓａｍｐｌｅ＿ｅｎ信号が、論理ハイ（高）の状態を示す５４回に１回論理ハイ（高）の状態を示し、それにより、ビデオ・フィールドの１ラインに相当する間隔が近似される。

図５Ｃでは、タイミング回路２００Ｆは、加算カウンタ５７、コンパレータ５８およびアンドゲート５９を備えている。一実施例によれば、加算カウンタ５７は、図５Ｂのタイミング回路２００Ｅにより生成されるｌｉｎｅ＿ｅｎ信号に従ってモジュロ１０４３（１０４３を法とする）による計数動作を実行して、計数値を表す計数信号を生成する。具体的には、加算カウンタ５７は、ｌｉｎｅ＿ｅｎ信号が論理ハイ（高）の状態を示すたびに１ずつ加算計数して、０から１０４２まで繰り返し計数する（即ち、０、１、２．．．１０４２、０、１．．．１０４２、０、１．．．）。コンパレータ５８は、加算カウンタ５７から計数信号を受け取り、この計数信号により表される計数値を値１０４２と比較する。コンパレータ５８は、加算カウンタ５７の計数信号により表される計数値が１０４２に等しいとき、論理ハイ（高）の状態の出力信号を生成する。アンドゲート５９は、コンパレータ５８からの出力信号およびｌｉｎｅ＿ｅｎ信号を受け取り、それらに対して論理積演算を実行してｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号を生成する。これにより、このｆｏｕｒ＿ｆｉｅｌｄ＿ｅｎ信号は、ｌｉｎｅ＿ｅｎ信号が論理ハイ（高）の状態を示す１０４３回に１回論理ハイ（高）の状態を示し、それにより、４つのビデオ・フィールドに相当する間隔が近似される。

図６を参照すると、擬似同期パルスを含む複合同期信号の図の例６００が示されている。具体的には、図６に、ビデオの１水平ラインについて、水平同期パルス６１および複数の擬似同期パルス６２を含む複合同期信号を示す。本明細書で説明したように、本発明に従ってこのような擬似同期パルス６２を検出する。具体的には、本発明により、複合同期信号中の同期情報を利用せずに、複合同期信号中のこのような擬似同期パルス６２が検出されると有利である。従って、水平位相同期ループ（ＨＰＬＬ）、ライン・カウンタおよび垂直同期検出器などの高価な水平および／または垂直同期回路を使用せずに、擬似同期パルスを検出する。本発明では、ラインおよびフィールド間隔を近似するタイミング信号を生成するが、このようなタイミング信号は、水平および／または垂直同期信号に全く同期していない。

本明細書で説明した発明は、表示装置の有無にかかわらず、様々なビデオ・システムに個々に適用可能である。従って、本明細書で用いる「ビデオ・システム（ｖｉｄｅｏ ｓｙｓｔｅｍ）」という用語は、表示装置を含むテレビジョン受信機またはモニタ、並びに表示装置を含んでいないことがあるセット・トップ・ボックス（ＳＴＢ）、ビデオ・カセット・レコーダ（ＶＣＲ）、ＤＶＤプレーヤ、ビデオ・ゲーム・ボックス（テレビ・ゲーム機）、パーソナル・ビデオ・レコーダ（ＰＶＲ）、その他のビデオ・システムなどのシステムまたは機器を含めて、様々なタイプのシステムまたは機器を包含するためのものであるが、これらに限定されるものではない。

好ましい設計を有するものとして本発明を説明してきたが、この開示の趣旨および範囲内で本発明を更に改変する。従って、本出願は、本発明の一般原理を用いた本発明の任意の変形形態、使用形態または適応形態を包含するものとする。更に、本出願は、本発明に関連し、特許請求の範囲の制限に含まれる、当技術分野において周知の、または実務上の慣行に収まるようなこの開示からの逸脱を包含するものとする。

本発明の原理による非同期式コピー防止検出器を含むビデオ・システムの例を示す図である。 図１の非同期式コピー防止検出器の第１の検出回路の例を示す図である。 図１の非同期式コピー防止検出器の第２の検出回路の例を示す図である。 図１の非同期式コピー防止検出器の第３の検出回路の例を示す図である。 図１の非同期式コピー防止検出器のタイミング回路の例を示す図である。 図１の非同期式コピー防止検出器のタイミング回路の例を示す図である。 図１の非同期式コピー防止検出器のタイミング回路の例を示す図である。 擬似同期パルスを含む複合同期信号を示す図の例である。

Claims (4)

1. 少なくとも１つのタイミング信号に応答して、複合同期信号中の擬似同期パルスを検出するように動作する検出回路であって、前記少なくとも１つのタイミング信号によって示される時間内に前記擬似同期パルスを表す少なくとも１つの所定のビット・パターンを検出するように動作するフィルタを含む検出回路と、
   クロック信号を生成するように動作するクロック回路と、
   前記クロック信号に応じて前記少なくとも１つのタイミング信号を生成するように動作するタイミング回路とを備えるビデオ・システムであって、
   前記少なくとも１つのタイミング信号が、前記複合同期信号中の同期情報とは独立して生成される、前記ビデオ・システム。
2. 前記検出回路が、前記時間内にビデオ・フィールドの複数の連続した各ライン中の少なくとも２つの擬似同期パルスを検出するように動作する、請求項１に記載のビデオ・システム。
3. ビデオ・システムにおけるコピー防止方式を非同期的に検出する方法であって、
   少なくとも１つのタイミング信号によって示される時間内に複合同期信号中の擬似同期パルスを表す少なくとも１つの所定のビット・パターンを検出するステップと、
   クロック信号に応じて、前記複合同期信号とは独立した前記少なくとも１つのタイミング信号を生成するステップとを含む、前記方法。
4. 前記検出ステップが、前記時間内にビデオ・フィールドの複数の連続した各ライン中の少なくとも２つの擬似同期パルスを検出することを含む、請求項３に記載の方法。

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