JP4276194B2 - Ｍｏｓイメージ・センサ - Google Patents

Description

本発明は、ＣＭＯＳのアクティブ・ピクセル・センサに関し、特にホトダイオードをベースとするＣＭＯＳアクティブ・ピクセル・センサに関する。

現代水準のホトゲートＣＭＯＳおよびＣＣＤイメージ・センサにおいてよく知られている問題は、短波長の光応答が減少する問題である。より詳しく言えば、アクランド（Ａｃｋｌａｎｄ）氏ほかに対して発行された１９９６年１１月１９日付けの米国特許第５，５７６，７６３号の中で開示されている１つのホトゲート回路は非常に低い読出しノイズが得られる。開示されているように、そのホトゲート回路の主なホトセンシティブ領域は、そのホトゲートの下にあるデプレション領域であり、そのデプレション領域のエッジの少数キャリヤ拡散長の範囲内にある領域である。ホトゲートは面積が大きく作られており、収集される電子の数を最大にするようになっている。しかし、そのホトゲート・センサ回路は採用されているポリシリコン・ゲート材料の吸収特性のために、短波長の光に対する量子効率が貧弱であるという欠点がある。この問題は現在の多くのＣＭＯＳ製造プロセスにおいて使われているシリサイド・ゲートの使用によって緩和される。たとえば、フレーム転送ＣＣＤなどのホトゲートＣＣＤイメージ・センサにもこの問題の影響がある。

ホトダイオード・ベースのイメージ・センサの短波長光応答特性はそれより良好である。しかし、ＣＭＯＳのホトダイオードをベースとするイメージ・センサにはリセット・ノイズについての問題がある。詳しく言えば、センサの出力からリセット・ノイズの影響を消去するためにセンサ出力から差し引かれる実際のそのセンサに対するリセット値をセーブすることは実際的でない。したがって、センシング・サイクルに対するシミュレートされたリセット値が、次のセンシング・サイクルのためにセンサがリセットされた後、そのセンサの出力を使って発生されている。しかし、そのようなシミュレートされたリセット値は、それらが使われているセンシング・サイクルの実際のリセット値を正確には表さない可能性があり、結果として画像の品質が悪くなる。

従来のイメージ・センサについての問題は、本発明の原理に従って、従来技術のホトゲート光センサの代わりに、電荷転送メカニズムと組み合わせたホトダイオードを採用するイメージ・センサ回路によって改善される。ホトダイオードを採用することによって、センスされる光の少なくとも一部分はポリシリコンの層を通過せず、したがって、そのポリシリコンによってセンシング領域に達するのを妨げられない。本発明のイメージ・センサ回路は標準のＣＭＯＳプロセス技術において容易に利用できるデバイス構造から作られる。有利なことに、本発明を具体化しているイメージ・センサは従来技術のセンサに比べて短波長の光に対する量子効率が大幅に改善されている。さらに、本発明を採用しているイメージ・センサは暗電流の一様性が改善されており、したがって歩留まりが改善される。さらに有利なことに、本発明のイメージ・センサは従来技術のＣＭＯＳホトダイオード・イメージ・センサよりリセット・ノイズが小さい。

図１は本発明の原理に従って、電荷転送メカニズムと組み合わせてホトダイオードを採用していて、ＣＭＯＳの製造プロセスとの相性の良いイメージ・センサ回路の実施形態を示している。

図１に示されているイメージ・センサ回路はｐ形のサブストレート１０１、ｎ＋領域１０３および１０５、二酸化シリコン（ＳｉＯ_２ ）層１０７、ポリシリコン層１０９、トランジスタ１１１および１１３、増幅器１１５、および寄生コンデンサ１１７を含む。ｎ＋領域１０５とｐ形サブストレート１０１との間の境界はホトダイオードＤ１を形成し、ｎ＋領域１０３とｐ形サブストレート１０１との間の境界はホトダイオードＤ２を形成する。ポリシリコン層１０９、ＳｉＯ_２層１０７、およびｐ形サブストレート１０１は、ｎ＋領域１０３、ｎ＋領域１０５、ｐ形サブストレート１０１、ＳｉＯ_２ 層１０７、およびポリシリコン層１０９によって形成されるＮＭＯＳトランジスタ１２１のゲートを形成し、それはホトゲートである必要はない。

図１に示されている回路の動作は次の通りである。センスされる光はホトダイオードＤ１およびＤ２の上に入射する。そのようなホトダイオードにおいて、ホトセンシティブな領域はデプレション領域およびそのデプレション領域のエッジから１少数キャリヤ拡散長以内にある領域を含む。Ｄ２はＤ１と共に、可視スペクトルの短波長領域における量子効率が高いホトセンシティブ領域を形成する。

トランジスタ１２１のゲート端子１１９はハイに保たれ、入射光がホトダイオードＤ１およびＤ２およびゲートのＳｉＯ_２ 層１０７の下のデプレション領域において電子ホール対を作り出すことができる。発生された電子は収集されて、たとえば、３０ミリ秒の間、ゲートの下部に貯えられる。この時間の間、ｎ＋領域１０３からの電子は、トランジスタ１２１のゲートの下のＰ形サブストレート１０１およびＳｉＯ_２ 層１０７によって形成される界面において、その界面状態のほとんどを占める。この結果、熱キャリヤの発生が減少し、そのために暗電流が減る。さらに、暗電流が減ることによってピクセルの歩留まりが高くなる。

収集期間の終りにおいて、センサから読み出すために、トランジスタ１１３の端子１２３に一時的にハイのパルスが印加され、ノード１２５における電圧をリセットする。増幅器１１５の出力において見られるリセット値がサンプル・ホールド回路１２７によって記憶される。次に、トランジスタ１２１のゲート端子１１９に一時的にローのパルスが強制的に印加され、ゲートＳｉＯ_２ の層１０７の下に貯えられていた電荷がノード１２５へ転送される。これは共通ゲート増幅器としてのトランジスタ１１１の動作によって発生する。この目的に対して、トランジスタ１１１のゲート端子１３９は、０〜３Ｖの範囲の電圧、たとえば１Ｖの実質的に固定の電圧にバイアスされている。

転送された電荷は、その電荷を電圧に変換する寄生コンデンサ１１７の中に貯えられる。寄生コンデンサ１１７はホトダイオードＤ１、Ｄ２およびトランジスタ１２１の総合キャパシタンスと比較して小さい。有利なことに、電荷が寄生コンデンサに対して転送されると、寄生コンデンサ１１７の容量がダイオードＤ１、Ｄ２およびトランジスタ１２１の総合キャパシタンスと同じ値であった場合に、比較的大きな電圧変化が現われる。この電圧「利得」によって、増幅器１１５およびその出力以降のすべての回路の読出し回路におけるランダム・ノイズの影響が減少する。

ノード１２５に現われる電圧は次に増幅器１１５によって増幅され、その増幅された電圧は第２のサンプル・ホールド回路１２９に貯えられる。サンプル・ホールド回路１２７と１２９の出力の間の差、Ｖｓｉｇがその回路の出力である。この出力差は補正されたダブル・サンプリングの一例であり、それによって、有利なことに、この例においては、ａ）リセット・ノイズの影響、ｂ）トランジスタ１１３におけるしきい値電圧の変動の影響、ｃ）増幅器１１５におけるオフセットの変動、およびｄ）リセット動作時のトランジスタ１１３におけるフィードスルーがその差の動作によって打ち消される。

図２〜図５はシリコン集積回路上にセンサをレイアウトする場合の可能な各種の配置を示している。そのセンサを実装する各種の層に対する凡例が各図の中に示されている。図１の中の要素と同じ番号の要素は同じ要素に対応する。図２〜図５において、増幅器１１５はトランジスタ２３５によって実装されており、選択制御用トランジスタ２３７がセンサの出力を選択的にアドレスするために追加されている。ｎ＋領域１０５をｎ＋領域１０３の中にマージして図３および図５に示されているように、単独のホトダイオード領域を形成することができることに留意されたい。

便利のために、図６はセンサの回路図表現を示している。ここでも、図１の中の要素と同じ番号の要素は同じ要素に対応する。
増幅器１１５はコンデンサ１１７をラインのキャパシタンスおよびサンプル・ホールド回路１２７および１２９のキャパシタンスから隔離するのに役立つことに留意されたい。

この分野の技術に普通の技量を持つ人であれば、ＰＭＯＳトランジスおよび／またはｐ＋からｎへのホトダイオードを使って本発明を実装する方法を容易に理解できる。また、二酸化シリコンの代わりに任意の絶縁材料が使えることも認識される。

採用されるホトダイオードは１つだけで済むことに留意されたい。その場合、採用されるダイオードはｎ＋領域１０５（図１）とｐ形サブストレート１０１との接合によって形成される。そのような回路が採用された場合、トランジスタ１２１はそのｎ＋領域１０３が存在していないので、ソースがないように見えるが、そのドレインとソースが短絡されている１つのトランジスタとやはり考えることができる。いずれにしても、電荷の収集および転送の動作は前記と同じとなる。

トランジスタ１１３はＮＭＯＳトランジスタとして示されているが、ＰＭＯＳトランジスタによってリセットを改善できることも理解される。というのは、それは対応しているＮＭＯＳトランジスタがそのソースを引くことができるよりトランジスタのドレインを高い電圧に引き上げることができるからである。

前記は、本発明の原理を単に示しているだけである。ここには明示的には記述または表示されないが、この分野の技術に熟達した人であれば本発明の原理を実現する各種の構成を工夫することができることを理解されたい。

本発明の原理に従って、電荷転送メカニズムと組み合わせてホトダイオードを採用していて、ＣＭＯＳの製造プロセスとの相性の良いイメージ・センサ回路の実施形態を示す。 シリコンの集積回路上にセンサをレイアウトするための可能な配置を示す。 シリコンの集積回路上にセンサをレイアウトするための可能な配置を示す。 シリコンの集積回路上にセンサをレイアウトするための可能な配置を示す。 シリコンの集積回路上にセンサをレイアウトするための可能な配置を示す。 本発明に係るセンサの回路図表現を示す。

Claims (1)

1. イメージ・センサ回路を動作させる方法において、該イメージ・センサ回路は、
   第１及び第２の端子を備える第１のホトダイオードと、
   前記第１のホトダイオードの前記第１の端子にドレインが結合されている第１のＭＯＳトランジスタであって前記第１のホトダイオード上に入射する光によって発生する電荷を収集する第１のＭＯＳトランジスタと、
   共通ゲート増幅器として構成された第２のＭＯＳトランジスタであって、前記第２のＭＯＳトランジスタのソースが前記第１のホトダイオードの前記第１の端子と、前記第１のＭＯＳトランジスタの前記ドレインとに結合されている第２のＭＯＳトランジスタと、
   一方の端子が前記第２のＭＯＳトランジスタのドレインに結合されているコンデンサと、
   前記第２のＭＯＳトランジスタの前記ドレインにソースが結合されている第３のＭＯＳトランジスタとを含み、
   前記動作させる方法は、
   前記第１のホトダイオード上に入射する光によって発生する電子を収集するステップと、
   前記コンデンサの両端の電圧値を第１の値に設定するステップと、
   前記第１の電圧値を第１のサンプル・ホールド回路内に記憶するステップと、
   前記収集された電子を前記コンデンサへ転送するステップと、
   前記転送するステップの後で、前記コンデンサの両端の第２の電圧の値を第２のサンプル・ホールド回路内に記憶するステップとを含み、
   前記転送するステップの後で、前記第１のサンプル・ホールド回路および第２のサンプル・ホールド回路内に記憶されたそれぞれ前記第１の電圧値および第２の電圧値の間の差を得るステップと、を含む方法。

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