JP4275098B2 - 装置間接続方式 - Google Patents
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Description
ところで,オプション基板にメモリ用の電池(電源)が実装されている場合には,画像形成装置の電源が投入された状態で,そのオプション基板がメイン基板にコネクタが傾いたまま差し込まれ,基準電位を統一するグランドラインよりも先に信号を伝送する信号ラインが接続された場合には,その接続時の突入電圧として不測の過電圧が生じて各装置に設けられた電子回路(電子部品),特にIC等の集積回路に破損や故障が生じるおそれがある。そのため,通常,オプション基板は,画像形成装置の電源を切った状態でメイン基板に接続され,これにより各基板の電子回路(電子部品)の破損や故障が防止されている。
しかし,作業者の作業ミスなどにより画像形成装置の電源が投入された状態でオプション基板が接続された場合には,メイン基板上の電子回路に破損や故障が生じることが危惧される。また,画像形成装置の動作を停止して一時的に使用不能な状態とすることはユーザにとって好ましくなく,画像形成装置の動作を継続した状態でオプション基板の接続が可能であることが望ましい。そこで,電子回路への過電流の印加を防止する従来周知の過電流防止回路(例えば,特許文献1)をメイン基板に利用することにより,オプション基板接続時に発生する過電圧から該メイン基板上の電子部品を保護し,画像形成装置の動作中におけるオプション基板の接続を可能とすることが考えられる。
図4に示すように,メイン基板X11は,オプション基板X12とコネクタ103a及び103bを介して接続される。オプション基板X12側のコネクタ103aには,信号生成回路131で生成される信号Aを伝送するための信号伝送ライン131Aと,一端がオプション基板X12の基準電位点(グランド)に接続された伝送ライン131Gとが接続されている。
このコネクタ103aがメイン基板X11側のコネクタ103bに接続されると,信号伝送ライン131Aが,メイン基板X11に配設されたIC(集積回路)111に続く信号伝送ライン112Aに接続され,伝送ライン131Gがメイン基板X11のグランドに続くグランドライン112Gに接続される。なお,前記コネクタ103a及び103bに含まれる他の配線に関する説明は省略する。
一方,メイン基板X11の信号伝送ライン112A上には,信号伝送ライン112A上に過電圧が発生しているか否かを検出する過電圧検出回路113と,該過電圧検出回路113により過電圧の発生が検出された場合に信号伝送ライン112Aを遮断する遮断回路114と,を備えた過電圧保護回路115が設けられている。
このように構成された過電圧保護回路115を有するメイン基板X11では,例えばオプション基板X12側のコネクタ103aが傾いた状態でコネクタ103bに接続されることにより,伝送ライン131Gがグランドライン112Gに接続される前に信号伝送ライン131Aが信号伝送ライン112Aに接続されて該信号伝送ライン112A上に過電圧が発生した場合であっても,その信号伝送ライン112A上の過電圧の発生が過電圧検出回路113により検出され,遮断回路114によって信号伝送ライン112Aが遮断される。これにより,IC111への過電圧の印加が防止され,該IC111の破損や故障が防止される。
従って,本発明は上記事情に鑑みてなされたものであり,その目的とするところは,電源が投入された二つの装置間に電力伝送経路及び基準電位点接続経路を相互接続する際に,その電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止することができる装置間接続方式の低コスト化及び汎用化を実現することにある。
このように,本発明は,従来の過電圧保護回路(例えば上述の過電圧保護回路115)のように過電圧の電圧値を検出する必要が無い構成であるため,前記電力伝送経路上に発生する過電圧の装置への印加による電子部品の破損や故障を防止するための構成を具現する電子部品に,耐電圧の低い簡素なものを用いることができ,低コスト化を実現することができる。さらに,本発明は,前記基準電位点接続経路の状態を検出することにより,後述するように前記電力伝送経路上で過電圧が発生するおそれがあるか否か,或いは既に前記電力伝送経路上で過電圧が発生しているか否かを判定する構成であるため汎用が可能である。
なお,この伝送遅延手段は,例えば,抵抗及びコンデンサを用いて前記電力伝送経路で伝送される電圧の上昇を遅延させる簡素で安価なものであってよい。
ところで,前記電力伝送経路上の通電を制御する手段(通電制御手段),例えば前記電力伝送経路上の通電の確立と遮断とを切り換える手段(通電制御手段)は,リレー(継電器)やトランジスタ等のスイッチング素子であっても良いが,動作速度(スイッチング速度)の観点からは電界効果トランジスタ(FET)であることが望ましい。
なお,上述の構成は,電源が投入された画像形成装置及び該画像形成装置に接続されるオプション機器間を接続する装置間接続方式に好適に用いられる。
ここに,図1は,本発明の実施の形態に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板X1の回路構成を示す回路図,図2は前記メイン基板X1に実装された過電圧保護回路50の動作を説明するためのタイミングチャートである。
当該画像形成装置は,帯電器により所定電位に一様に帯電された感光体ドラム(像担持体の一例)にレーザ光を照射して原稿画像に対応した静電潜像を前記感光体ドラムの表面上に形成する露光処理を経て,現像装置による現像により前記静電潜像が可視化されたトナー像を給紙カセット等から供給された記録紙に転写,定着させることにより該記録紙に前記原稿画像を形成する画像形成機能を有する画像形成装置である。
前記画像形成装置には,前記各構成要素を制御することにより前記画像形成機能を実現する電子回路が実装された回路基板X1(図1参照,以下「メイン基板X1」という)が搭載されている。また,前記メイン基板X1には,FAX機能やスキャナ機能などのオプション機能を実現する電子回路が実装されたオプション基板X2(図1参照,オプション装置の一例)が接続される。なお,前記メイン基板X1における前記画像形成機能を実現する電子回路及び前記オプション基板X2における前記オプション機能を実現する電子回路については従来と異なることろがないため,その説明を省略する。
図1の回路図に示すように,前記メイン基板X1及び前記オプション基板X2は,コネクタ3a及び3bを介して相互接続される。
前記オプション基板X2側のコネクタ3aには,前記メイン基板X1に伝送する各種の信号を生成する信号生成回路31で生成される信号Aを前記メイン基板X1に伝送するための信号伝送ライン31Aと,一端が当該オプション基板X2における基準電位点に相当するGND(グランド)に接続されたグランドライン31Gと,が接続されている。
一方,前記メイン基板X1側のコネクタ3bには,前記信号伝送ライン31Aから伝送される前記信号Aなどの各種の信号の入力に応じて各種の処理を実行するIC11に続く信号伝送ライン12Aと,一端が当該メイン基板X1における基準電位点に相当するGND(グランド)に接続されたグランドライン12Gと,が接続されている。なお,前記コネクタ3a及び前記コネクタ3bにはここで説明しない他の配線も接続される。
前記コネクタ3aが前記コネクタ3bに接続されると,前記信号伝送ライン31Aが前記信号伝送ライン12Aに接続され,前記グランドライン31Gが前記グランドライン12Gに接続される。これにより,前記信号伝送ライン31A及び前記信号伝送ライン12Aによって前記メイン基板X1及び前記オプション基板X2間で前記信号Aを伝送する信号伝送経路(電力伝送経路に相当)が確立され,前記グランドライン31G及び前記グランドライン12Gによって前記メイン基板X1のGNDと前記オプション基板X2のGNDとを接続する基準電位点接続経路が確立される。なお,前記信号Aの伝送は,前記信号伝送経路上の電圧値の増減(変動)によって実現される。また,本実施の形態では,電力伝送経路の一例として前記信号Aを伝送する前記信号伝送経路を例に挙げて説明するが,前記電力伝送経路は,前記メイン基板X1及び前記オプション基板X2間で電力を伝送する電源ライン等として捉えることが可能である。
前記画像形成装置に電源が投入された状態,即ち前記メイン基板X1及び前記オプション基板X2に共に電源が投入された状態で,前記メイン基板X1と前記オプション基板X2とが接続される際に,前記グランドライン31Gと前記グランドライン12Gとの接続によりグランド電位(グランドレベル)が統一される前に前記信号伝送ライン31Aと前記信号伝送ライン12Aとの接続が確立された場合には,前述したように,前記信号伝送ライン31A上及び前記信号伝送ライン12A上に過電圧が発生する危険性がある。なお,ここにいう過電圧とは,例えば前記IC11の耐電圧を超過する電圧をいう。
ここで,前述したように,前記信号伝送ライン31A上で過電圧が発生した場合には,その過電圧の発生に伴って前記グランドライン31Gの電位が若干上昇することを現に見出している。具体的には,本来0Vであるべき前記グランドライン31Gの電位が1V以上に上昇する。本実施の形態に係る前記メイン基板X1では,前記信号伝送ライン31A上での過電圧の発生により前記グランドライン31Gの電位が上昇することに鑑みて構成された後述の過電圧保護回路50が実装されることにより,前記信号伝送ライン12A上に発生する過電圧が前記IC11に印加されることによる該IC11の破損や故障が防止されている。
図1の回路図に示すように,前記メイン基板X1に実装された過電圧保護回路50は,遅延回路20と,コンパレータ30と,FET(電界効果トランジスタ)40と,を備えて構成されている。
前記遅延回路20では,前記信号伝送ライン12A上に伝送される前記信号Aにより前記信号伝送ライン12A上に印加される電圧値の上昇が,前記遅延回路20において前記抵抗21の抵抗値と前記コンデンサ22の静電容量との積から求まる時定数に応じた時間だけ遅延される。ここでは,前記抵抗21の抵抗値は1kΩ,前記コンデンサ22の静電容量は22uFであって,これらの積(1kΩ×2.2uF)から時定数が2.2msとなる場合を例に説明を続ける。なお,前記遅延回路20は,本発明に係る伝送遅延手段の一例であって,ここで説明するものに限られず,前記信号伝送ライン12A上の電力や信号の伝送を遅延する他の回路を用いてもかまわない。
前記コンパレータ30は,前記比較の結果,前記伝送ライン13の電位が前記スレッシュ電圧(1V)以上である場合にHigh信号を出力し,前記伝送ライン13の電位が前記スレッシュ電圧未満である場合にLow信号を出力する。したがって,前記コンパレータ30からHigh信号が出力された場合には,前記直流電源から供給される電圧(5V)がプルアップ抵抗41及び伝送ライン16を介して前記FET40のゲート電極Gに導かれることにより前記FET40のゲート電極GへHigh信号が入力される。一方,前記コンパレータ30からLow信号が出力された場合には,前記直流電源から供給される電圧(5V)がプルアップ抵抗41,伝送ライン15及びコンパレータ20を介してGNDに導かれることにより前記FET40のゲート電極GへLow信号が入力される。
このFET40は,前記ゲート電極Gに入力される信号に応じて前記信号伝送ライン12A上の通電を制御する通電制御手段の一例であって,前記ゲート電極GにHigh信号が入力された場合に前記ドレイン電極D−ソース電極S間の通電(チャネル)を確立して前記信号伝送ライン12A上に印加される電圧を前記伝送ライン18及び17を介してGNDに導くことにより前記信号伝送ライン12Aを遮断し,前記ゲート電極GにLow信号が入力された場合に前記ドレイン電極D−ソース電極S間の通電(チャネル)を遮断して前記信号伝送ライン12Aによる前記IC11への通電を確立するように動作する,所謂エンハンスメント形のN型MOS−FETである。なお,前記FET40に代えて他の種別のFETを用いる場合には,上記動作が達成される回路構成をそのFETの種別に応じて設計すればよい。
まず,前記コネクタ3aが前記コネクタ3bに接続される前の時点(図2のP1以前)では,前記コンパレータ30において,前記伝送ライン13から入力される電圧が前記スレッシュ電圧(1V)以下であることが検出されるため,前記コンパレータ30からはLow信号が出力され(図2(a)),前記FET40のゲート電極GにLow信号が入力される(図2(b))。したがって,前記信号伝送ライン12Aは,前記信号Aの伝送が可能な状態,即ち前記信号伝送ライン12A上の通電が確立された状態にある。
しかし,図2(d)に示すように,前記信号伝送ライン12A上に発生する過電圧は,前記IC11に伝送されるまでの間に前記遅延回路20を経由するため,前記過電圧により前記IC11に印加される電圧は該遅延回路20によりその上昇が遅延され,緩やかに上昇することとなる。なお,本実施の形態では,前記遅延回路20における時定数が2.2msであるため,前記過電圧の電圧の上昇は通常よりも2.2ms遅延される。したがって,この時点から2.2msの経過までの間は前記IC11に過電圧が印加されず,該IC11の破損や故障が防止されている。
このとき,前記グランドライン31Gの電位は,前述したように,前記信号伝送ライン31A及び前記信号伝送ライン12Aで構成される前記信号伝送経路上の過電圧の発生に伴って1V以上に上昇する。
ここで,前記信号伝送ライン12の遮断は,前記コンパレータ30による信号の切り替え時間を0.2msとして,前記FET40による前記信号伝送経路の状態の切り替え時間を0.2msとして考慮したとしても,前記信号伝送ライン31Aの前記信号伝送ライン12Aへの接続からの遅れ0.8msと合わせて該接続から1.2ms後に行われる(図2のP3の時点)。即ち,前記信号伝送ライン12の遮断は,前記遅延回路20により過電圧の印加が防止されている時間(2.2ms)内に行われるため,前記遅延回路20による遅延時間経過後の前記IC11への過電圧の印加を防止することができ,該IC11の破損や故障を防止することができる。ここで,前記信号伝送ライン12A上の通電を制御する前記FET40は,バイポーラトランジスタやリレー(継電器)などに代えることも可能であるが,前記IC11への過電圧の印加をより確実に防止するためには,動作速度(スイッチング速度)の速い前記FET40を用いることが最も望ましい。
ここに,図3は,本発明の実施例に係る装置間接続方式が採用された画像形成装置に搭載されたメイン基板X1´の回路構成を示す回路図である。なお,前記メイン基板X1と同様の構成要素には同じ符号を付し,その説明を省略する。
図3に示すように,前記メイン基板X1´には,前記メイン基板X1におけるコンパレータ60に代えて,導通検出回路60が実装されている。
前記導通検出回路60は,前記メイン基板X1´側の伝送ライン19と前記オプション基板X2側の伝送ライン32,前記グランドライン31Gと前記グランドライン12Gの各々が接続されているか否かを,前記伝送ライン19と前記グランドライン12Gとの間の抵抗値に基づいて検出する。具体的には,前記伝送ライン19と前記グランドライン12Gとの抵抗値が所定の閾値以上であれば,前記グランドライン31Gと前記グランドライン12Gとが接続されていないと判断し,前記伝送ライン19と前記グランドライン12Gとの抵抗値が所定の閾値未満であれば,前記グランドライン31Gと前記グランドライン12Gとが接続されていると判断する。
そして,前記グランドライン31Gと前記グランドライン12Gとの導通が検出された場合には,前記FET40のゲート電極GにHigh信号を出力し,前記グランドライン31Gと前記グランドライン12Gとの導通が検出されない場合には,前記FET40のゲート電極GにLow信号を出力する。即ち,前記グランドライン31Gと前記グランドライン12Gとで構成される前記基準電位点接続経路の接続が確立していることを条件に前記信号伝送ライン12A上の通電が確立され,前記基準電位点接続経路の接続が確立していないことを条件に前記信号伝送ライン12Aが遮断される。
なお,前記導通検出回路60は,前記グランドライン31Gと前記グランドライン12Gとが導通しているか否かを検出する従来周知の断線検出回路などを用いればよい。
X2…オプション基板
3a,3b…コネクタ
11…IC
12A,31A…信号伝送ライン(電力伝送経路の一例)
12G,31G…グランドライン(基準電位点接続経路の一例)
13〜19,32…伝送ライン
20…遅延回路(伝送遅延手段の一例)
21…抵抗
22…コンデンサ
30…コンパレータ(状態検出手段の一例)
40…FET(通電制御手段の一例)
50…過電圧保護回路
Claims (6)
- 電源が投入された二つの装置間を少なくとも電力又は信号を伝送する電力伝送経路と前記電力伝送経路上の電圧値の増減に伴って電位が変動する基準電位点を接続する基準電位点接続経路とが接続されたコネクタで相互接続する装置間接続方式であって,
前記装置のいずれか一方における前記基準電位点接続経路の電位が前記電力伝送経路上での過電圧の発生により上昇したことを検出する状態検出手段と,
前記状態検出手段による検出結果に基づいて前記電力伝送経路上の通電を制御する通電制御手段と,
を備えてなることを特徴とする装置間接続方式。 - 前記コネクタが接続されるときに前記電力伝送経路により電力又は信号が伝送されるまでの間に前記基準電位点接続経路が接続されるように予め設定された時間だけ前記電力伝送経路上の電力又は信号の伝送を遅延させる伝送遅延手段を更に備えてなる請求項1に記載の装置間接続方式。
- 前記伝送遅延手段が,抵抗及びコンデンサを備えてなり,前記電力伝送経路で伝送される電圧の上昇を遅延させるものである請求項2に記載の装置間接続方式。
- 前記状態検出手段が,前記装置のいずれか一方における前記基準電位点接続経路の電位が既定の電位以上であるか否かの状態を検出するものであって,
前記通電制御手段が,前記基準電位点接続経路の電位が前記既定の電位未満であることを条件に前記電力伝送経路上の通電を確立し,前記基準電位点接続経路の電位が前記既定の電位以上であることを条件に前記電力伝送経路を遮断するものである請求項2又は3のいずれかに記載の装置間接続方式。 - 前記通電制御手段が,電界効果トランジスタである請求項1〜4のいずれかに記載の装置間接続方式。
- 前記二つの装置が,画像形成装置及び該画像形成装置に接続されるオプション装置である請求項1〜5のいずれかに記載の装置間接続方式。
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