JP4269657B2 - 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 - Google Patents
誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 Download PDFInfo
- Publication number
- JP4269657B2 JP4269657B2 JP2002339123A JP2002339123A JP4269657B2 JP 4269657 B2 JP4269657 B2 JP 4269657B2 JP 2002339123 A JP2002339123 A JP 2002339123A JP 2002339123 A JP2002339123 A JP 2002339123A JP 4269657 B2 JP4269657 B2 JP 4269657B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- sheet
- dielectric
- substrate
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、受動素子が電気絶縁性基板の内部に配置されるキャパシター素子等の受動素子内蔵モジュールおよび受動素子内蔵基板に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化、高周波化の要求に伴い、半導体のさらなる高密度、高機能化が要請されている。このため、前記半導体の他にコンデンサ（Ｃ）、インダクタ（Ｌ）、抵抗（Ｒ）等の受動部品自体も小型化しており、さらにこれら特性が保証されたチップ受動部品を実装するための回路基板も、さらに小型高密度なものが必要とされている。
【０００３】
これらの要求に対し、例えば、ＬＳＩ間や実装部品間の電気配線を、最短距離で接続できる基板層間の電気接続方式であるインナービアホール（以下、ＩＶＨとする。）接続法が、最も回路の高密度配線化が可能であることから、各方面で開発が進められている。一般に、このようなＩＶＨ構成の配線基板としては、例えば、多層セラミック配線基板、ビルドアップ法による多層プリント配線基板、樹脂と無機フィラーとの混合物からなる多層コンポジット配線基板等があげられる。
【０００４】
前記多層セラミック配線基板は、例えば、以下に示すようにして作製できる。まず、アルミナ等のセラミック粉末、有機バインダおよび可塑剤からなるグリーンシートを複数枚準備し、前記各グリーンシートにビアホールを設け、前記ビアホールに導電性ペーストを充填した後、このグリーンシートに配線パターン印刷を行い、前記各グリーンシートを積層する。そして、この積層体を、脱バインダおよび焼成することにより、前記多層セラミック配線基板を作製できる。このような多層セラミック配線基板は、ＩＶＨ構造を有するため、極めて高密度な配線パターンを形成でき、電子機器の小型化等に最適である。
【０００５】
また、この多層セラミック配線基板の構造を模した、前記ビルドアップ法によるプリント配線基板も各方面で開発されている。例えば、特開平９−１１６２６７号公報、特開平９−５１１６８号公報等には、一般的なビルドアップ法として、従来から使用されているガラス−エポキシ基板をコアとし、この基板表面に感光性絶縁層を形成した後、フォトリソグラフィー法でビアホールを設け、さらにこの全面に銅メッキを施し、前記銅メッキを化学エッチングして配線パターンを形成する方法が開示されている。
【０００６】
また、特開平９−３２６５６２号公報には、前記ビルドアップ法と同様に、前記フォトリソグラフィー法により加工したビアホールに、導電性ペーストを充填する方法が開示され、特開平９−３６５５１号公報、特開平１０−５１１３９号公報等には、絶縁性硬質基材の一表面に導体回路を、他方表面に接着剤層をそれぞれ形成し、これに貫通孔を設けて、導電性ペーストを充填した後、複数の基材を重ねて積層する多層化方法が開示されている。
【０００７】
また、特許第２６０１１２８号、特許第２６０３０５３号、特許第２５８７５９６号は、アラミド−エポキシプリプレグにレーザ加工により貫通孔を設け、ここに導電性ペーストを充填した後、銅箔を積層してパターニングを行い、この基板をコアとして、導電性ペーストを充填したプリプレグでさらに挟み多層化する方法である。
【０００８】
以上のように、例えば、樹脂系プリント配線基板をＩＶＨ接続させれば、前記多層セラミック配線基板と同様に、必要な各層間のみの電気的接続が可能であり、さらに、配線基板の最上層に貫通孔がないため、より実装性にも優れる。
【０００９】
しかしながら上記のように、高密度配線化された多層配線基板においても、コンデンサ、抵抗器など配線基板の表面に実装される電子部品の占める割合は依然として高く、電子機器の小型化に対して、大きな課題となっている。このような課題の解決策として配線基板内に電子部品を埋設して高密度実装化を図ろうとする提案が開示されている。
【００１０】
例えば、プリント基板に設けた透孔内にリードレス部品を埋設した構成が特開昭５４−３８５６１号公報、絶縁基板に設けた貫通孔内にセラミックコンデンサ等の受動素子を埋設した構成が特公昭６０−４１４８０号公報、半導体素子のバイパスコンデンサをプリント配線基板の孔に埋設した構成が特開平４−７３９９２号公報および特許文献１等に開示されている。
【００１１】
また、セラミック配線基板に設けたビアホール（ＩＶＨ）内に導電性物質と誘電性物質を充填して同時焼成した特許文献２、有機系絶縁基板に設けた貫通孔に電子部品形成材料を埋め込んだ後、固化させてコンデンサや抵抗器を形成した構成が特許文献３等に開示されている。
【００１２】
上記従来の開示技術はいずれも二つの方式に大別できる。すなわちその一つは配線基板に設けられた貫通孔にチップ抵抗器またはチップコンデンサ等の既に完成されたリードレス部品を埋設した後、このリードレス部品の電極と配線基板上の配線パターンとを導電性ペイントまたは半田付けによって接続するものである。また、他の一つは有機系配線基板の場合、配線基板に設けた貫通孔にコンデンサ等の電子部品形成材料を埋め込み、固化させることによって所望のコンデンサとした後、その上下の端面にメッキを施して電極を形成して電子部品内蔵配線基板を形成させ、また無機系配線基板の場合は、セラミックグリーンシートに設けられたビアホール（ＩＶＨ）内に誘電体ペーストや導電性ペーストを充填した後、高温で焼成することにより、所望のコンデンサを内蔵した配線基板を形成したものである。
なお、ここで貫通孔とは、プリント配線板を構成する層のいずれかを貫通する穴をいう。
【００１３】
しかしながら、これらの貫通孔を利用して焼成あるいは固化したコンデンサで大容量を得ることは困難である。一方、あらかじめ、大容量が確保されているチップコンデンサ等を貫通孔を利用して埋設、実装する場合は、現行、最小サイズの０６０３チップを用いた場合でも０．６ｍｍの層厚みが必ず伴い、薄い多層基板を実現することが困難となる。
【００１４】
また、チップ部品単体でみた場合、市場には、１００５，０６０３に代表される側面に電極が構成されたチップ部品が代表的であり、それらを基板に内蔵した例は、特許文献４（米国特許第６，０３８，１３３号明細書）などに既に提案されているが、内蔵用に特性、形状を考慮して構造を対応させたもの、またそれを基板に内蔵させた形態は、まだ提案されていない。さらに、チップ部品単体でみた場合、上下面に電極を有する素子としては、単層チップコンデンサや薄膜積層コンデンサがあるが、これらはいずれも表面実装する事しか想定されておらず、電極間をワイヤーボンドで接続したり、リボンリードで接続したりすることが一般的に用いられている。従って、これらチップ部品を基板に内蔵することや、及び内蔵させたときに配線パターンと精度良く接続させる有効な製造方法は未だ提案されていなかった。
【００１５】
一方で両面を銅箔で挟んだ誘電体層シートを用いて、多層プリント配線板の内層の一層全面に誘電体層を設けた構造のもの（特許文献５、特許文献６、特許文献７）も提案されている。本構造のものは単層であるためチップ部品と比べると単位面積あたりの静電容量が極めて低いが、電極面積を大きくすることにより必要な容量が得られる。また、上述したチップ部品の埋め込みタイプと違い、多層プリント基板製造の積層工程を用いることができることから、製造上有利である。欠点としては大面積で基板に内蔵する関係上、焼成したセラミック系の誘電体材料を用いることができない。すなわち誘電体フィラーを樹脂に混練したものを使用せざるを得なく、材料の誘電率は無機材料と比較して２桁以上低くなり、単位容量あたりのコンデンサー一個の面積が莫大になり基板を小さくできないこと、一層に複数個のキャパシターを埋め込み難いことが問題となっていた。さらにはキャパシターの容量は誘電体層の誘電率、電極間距離と面積で変えられるが、本構造の場合、面積でしか変えられないため、容量の異なるキャパシターを一層に内蔵することが事実上困難であることが問題となっていた。
【００１６】
【特許文献１】
特開平５−２１８６１５号公報（第２頁、段落７）
【特許文献２】
特開平８−２２２６５６号公報（第３頁、段落１１―１４）
【特許文献３】
特開平１０−５６２５１号公報（第３頁、段落７―８）
【特許文献４】
特開平１１−２２０２６２号公報（第７―８頁、段落４２―５４）
【特許文献５】
米国特許第５０７９０６９号
【特許文献６】
米国特許第５１５５６５５号
【特許文献７】
米国特許第５１６１０８６号
【００１７】
【発明が解決しようとする課題】
図１に従来のプレーナータイプのキャパシター素子内蔵基板の模式構成部分断面図を示す。従来の誘電体フィラーをバインダー樹脂に練り込んだ誘電体層（１０６）を基板全面に設け上下に電極パターン（１０２）を設けたいわゆるプレーナータイプキャパシター素子（１０１）は素子の静電容量が小さいことが問題になっていた。また、表面実装で用いられる積層セラミックチップキャパシターは基板に内蔵することを目的として製造されていないため、小型ではあるものの厚さが不適であり、キャパシター素子の端子電極形状も内蔵には不向きであった。
【００１８】
本発明は素子内蔵基板に用いるための必要な静電容量を確保し、多層プリント配線板の製造工程を考慮した最適構造を有するキャパシター素子を提供し、従来では得られなかった埋め込み信頼性に優れた素子内蔵基板を提供するものである。
すなわち、本発明は、上記問題点に鑑み考案されたものでチップ部品を基板に内蔵するにあたって一層のキャパシター層で複数個のキャパシター素子を実装でき、必要に応じて個々のキャパシター素子の静電容量を低容量から大容量まで自由に変えることのできる素子内蔵基板用キャパシター素子層、及び回路基板に微細な配線パターンを形成しつつ、配線パターンとの接続を形成しながらＬＣＲ等のチップ受動部品を正確に実装、内蔵する素子内蔵基板の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は以上の課題を解決するためになされたものであり、請求項１に係る第１の発明は、複数の誘電体シートの同一面上に複数区画の内層電極が形成されている誘電体シートを、前記内層電極に複数の電気的な接続のための貫通孔形成予定位置を設け、各誘電体シート上の内層電極が上下の内層電極と前記貫通孔形成予定位置において重ならないように前記貫通孔形成予定位置を選択して電極パターンを形成し、複数枚積層したことを特徴とする基板内蔵キャパシター素子用誘電体積層シートである。
【００２０】
請求項２に係る第２の発明は、前記誘電体シートの一層の厚みが５〜１００μｍ以下であり、かつ前記基板内蔵キャパシター素子用誘電体積層シートの厚みが１０〜６００μｍ以下であることを特徴とする請求項１に記載の基板内蔵キャパシター素子用誘電体積層シートである。
【００２１】
請求項３に係る第３の発明は、前記誘電体シートは少なくとも熱可塑性樹脂及び／又は熱硬化性樹脂と、誘電体フィラーを含むことを特徴とする請求項１または２に記載の基板内蔵キャパシター素子用誘電体積層シートである。
【００２２】
請求項４に係る第４の発明は、前記誘電体フィラーは、下記、
ＢａＴｉＯ3、ＳｒＴｉＯ3、ＣａＴｉＯ3、Ｍｇ2ＴｉＯ3、ＺｎＴｉＯ3、Ｌａ2Ｔｉ2Ｏ7、Ｎｄ2Ｔｉ2Ｏ7、ＰｂＴｉＯ3、ＣａＺｒＯ3、ＢａＺｒＯ3、ＰｂＺｒＯ3、ＢａＴｉ1-xＺｒxＯ3、ＰｂＺｒxＴｉ1-xＯ3
（０≦ｘ≦１）
から選ばれる、１種あるいは２種類以上であることを特徴とする請求項３記載の基板内蔵キャパシター素子用誘電体積層シートである。
【００２３】
請求項５に係る第５の発明は、請求項１から４のいずれかに記載の誘電体積層シートの最外層に複数の電極が設けられ、前記誘電体積層シートにおける内層電極は上下どちらかの最外層の電極と電気的に接続され、キャパシター素子が形成されていることを特徴とする基板内蔵キャパシターシートである。
【００２４】
請求項６に係る第６の発明は、前記キャパシター素子における最外層の電極の面積は、当該キャパシター素子における内層電極一つの面積と同じかもしくは大きいことを特徴とする請求項５記載の基板内蔵キャパシターシートである。
【００２５】
請求項７に係る第７の発明は、請求項５または６記載の内層電極が同一平面上で電気的に接続されていることを特徴とする基板内蔵キャパシターシートである。
【００２６】
請求項８に係る第８の発明は、１つのキャパシター素子を構成する上下の内層電極の電気的な接続を一部とらないことで当該キャパシター素子の容量を調節したことを特徴とする請求項５から７のいずれかに記載の基板内蔵キャパシターシートである。
【００２７】
請求項９に係る第９の発明は、前記最外層の電極は銅箔であることを特徴とする請求項５から８のいずれかに記載の基板内蔵キャパシターシートである。
【００２８】
請求項１０に係る第１０の発明は、請求項５から９のいずれかに記載のキャパシターシートの積層によりキャパシター層を形成したことを特徴とする素子内蔵基板である。
【００２９】
請求項１１に係る第１１の発明は、請求項５から９のいずれかに記載のキャパシターシートを絶縁材料で被覆後、配線パターンを設けたことを特徴とする請求項１０記載の素子内蔵基板である。
【００３０】
【発明の実施の形態】
本発明は１層以上の絶縁層を有する多層プリント配線板（素子内蔵基板）であって、少なくとも内層に１層以上のキャパシター層が積層されており、当該キャパシター層には少なくとも２個以上のキャパシター素子を有し、かつ当該キャパシター層は複数層の内層電極と複数層の誘電体層が交互に積層された構造である。またキャパシター層のキャパシター素子はあらかじめ設けられた内層電極を電気的に接続することと、上下最外層の電極面積を変えることにより静電容量を調節することができ、これによって大容量のキャパシター素子を得ることができる。
【００３１】
通常の多層キャパシターを作製する場合は、内層電極のパターン形状はあらかじめ必要な容量に合わせた面積で設けおく必要があり、内層電極形状で静電容量は固定される。しかし、本発明では内層の電極を複数に分割し、必要な数だけ電気的に接続することにより、種々の電極面積の組み合わせを可能にするものである。内層電極について上下方向の接続はビアで、左右の接続は最外層電極を大きくとったり、導電性ペーストの使用や配線パターンを設けることで行うことができる。この方法によれば、内層の複数の電極の導通を、一部とらないことで電極間距離を広げ低容量のキャパシター素子も得ることができる。本発明はこのように一層で種々の容量を調整した複数のキャパシターを同時に内蔵することができるキャパシター層およびこれを設けたことを特徴とした素子内蔵基板である。
【００３２】
すなわち、単層で達成できなかった素子の静電容量を電極面積を広げることと多層化することによって確保し、同一層中に複数のキャパシター素子を内蔵するために内層の誘電体層上にあらかじめ複数区画の内層電極を設け、これらの内層電極の上下層の電気的接続を貫通孔によって行い、上下最外層の電極の形状と組み合わせることによって種々の静電容量を有する複数個の素子の内蔵を可能にするものである。さらに多層プリント配線板への内蔵に適するよう誘電体層に樹脂材料を用いて行うものである。
【００３３】
本発明で述べる誘電体積層シート（３０３）は誘電体層と電極とを順次積層して形成される。製造工程の一例を図２〜図３に示す。誘電体層（２０１）は熱可塑性樹脂もしくは熱硬化性樹脂、またはそれらを混合したものに誘電フィラーを混練したものが望ましい（図２（ａ））。この理由としてはたとえばシート状に焼成させたセラミックを用いると誘電率が高く静電容量を稼げる一方で、薄くすると割れやすく多層プリント配線板の製造工程でクラックなどを生じ機能しなくなる恐れがあるためである。これに対して樹脂材料は誘電率は低いがある程度の可とう性を有することから素子内蔵基板に適している。
【００３４】
本発明では熱可塑性樹脂としてポリエステル、ポリイミド、ポリアミド、ポリアミドイミド、ポリエーテルスルホン、ポリスルホン、ポリエーテルエーテルケトン、ポリスチレン、ポリエチレン、ポリプロピレンなどを用いることができる。
また、本発明では熱硬化性樹脂としてエポキシ樹脂、フェノール樹脂、ウレタン樹脂、メラミン樹脂、アクリル樹脂などの三次元硬化物を用いることができる。
【００３５】
本発明では上述した熱可塑性樹脂、または熱硬化性樹脂、あるいはそれらの混合物に誘電フィラーを混練して誘電体層として用いる。この際、必要に応じて溶剤、分散剤、カップリング剤などの添加剤を用いても良い。また、熱硬化性樹脂が成分として入っている場合は誘電体層形成後、加熱により熱硬化させて用いる。
【００３６】
本発明では誘電フィラーとしてＢａＴｉＯ3、ＳｒＴｉＯ3、ＣａＴｉＯ3、Ｍｇ2ＴｉＯ3、ＺｎＴｉＯ3、Ｌａ2Ｔｉ2Ｏ7、Ｎｄ2Ｔｉ2Ｏ7、ＰｂＴｉＯ3、ＣａＺｒＯ3、ＢａＺｒＯ3、ＰｂＺｒＯ3、ＢａＴｉ1-xＺｒxＯ3、ＰｂＺｒxＴｉ1-xＯ3（０≦ｘ≦１）などを用いることができ、単独で用いても、必要に応じてそれらを混合して用いても良い。
本発明で述べる誘電体層の樹脂と誘電フィラーの割合は必要とするキャパシター素子の容量に応じてその比率を変えることが出来る。よって特に限定されるものではないが、高容量を得るためには通常は５０ｗｔ％以上の誘電フィラーを入れることが望ましい。
【００３７】
本発明で述べるキャパシター素子に用いる内層電極（２０２）は導電性の材料であれば特に限定されるものではなく、金属箔、もしくはカーボンや金属微粒子等の導電性微粒子を樹脂に混練した導電性ペーストで形成されたものが利用できる。図２（ｂ）に示すように組み合わせることの出来る複数個の内層電極をスクリーン印刷などにより誘電体層上にあらかじめ設けておく。
【００３８】
本発明で述べるキャパシター素子を作製する方法としては、あらかじめ誘電体フィルムもしくはフィラーを混練した樹脂からなるシート状の誘電体を用意し、銅箔等の導電体で挟みエッチングして、内層電極パターンを形成、あるいはあるいはシート状の誘電体に導電性ペーストで内層電極パターンを印刷したのち、次の誘電体層を順次積層して形成する。この際に各誘電体層、電極との密着性を増すために必要に応じて加熱、加圧下でプレスすることが望ましい。また、未硬化の熱硬化性樹脂が成分として含まれる場合は、積層過程で加熱硬化させるか、もしくはプリント基板に内蔵後一括して熱硬化させて使用する。最終的には最外層に、電極となる導電体層が配置される構造である基板内蔵キャパシター素子用誘電体積層シートとする（図３）。
【００３９】
本発明で述べるキャパシター素子の各層の電極形状は接続位置で任意の静電容量を可変させるために特殊なパターンを有する。図４に一例を示す。図４（ａ）は図３でも示す誘電体積層シートの１層目の内層電極パターン（３０１−１）の形状の一例を示す。同様に図４（ｂ）は図３で示す誘電体積層シートにおける２層目の内層電極パターン（３０１−２）を示し、図４（ｃ）は図３で示す誘電体積層シートの３層目の内層電極パターン（３０１−３）を示すものである。図３の導電体層３０２としては銅箔が扱いやすいため好ましく、これを任意の形状にエッチングして図５で示す最外層の電極（５０１）とすることが出来る。最外層の電極（５０１）及び上下層の内層電極（３０１−１から３０１−３）の重なる部分がキャパシター層として機能し、キャパシター素子を構成することになる。
【００４０】
ここで示す例では電極間を電気的に接続する貫通孔の形成予定位置は図４（ｄ）で示す（イ）から（チ）までの８カ所を選択することができ、これを組み合わせてキャパシター素子の静電容量を調節することができる。各層すべての層間静電容量を利用したときには、本発明のキャパシター素子の静電容量は最大となり、一方内層電極（２０２）を電気的に接続せず、最外層の電極（５０１）同士のみを接続する構造とした場合、静電容量は最小になる。すなわち、理論的には最小値と最大値の静電容量は誘電体層の層数の二乗倍の範囲で変化させることができる。さらには隣接する電極を電気的に接続し組み合わせることにより、より大きな静電容量を得ることが可能となる。このため、回路設計上も生産効率的にも大きな自由度が得られ、非常に有利になる。
【００４１】
図５（ａ）、（ｂ）に誘電体積層シート（３０３）表裏の電極構造の例を示す。表裏の導電体層（３０２）である銅箔を図５（ａ）（５０１−Ｆ）、（ｂ）（５０１−Ｂ）のようにパターンニングして最外層の電極（５０１）とすることにより図６（ａ）に示すキャパシターシート（６０１）を得る。
【００４２】
本発明のキャパシターシート及びキャパシター素子は少なくとも２層以上の誘電体層（２０１）を有し、従って誘電体層を挟む電極は内層電極（２０２）と最外層の電極（５０１）を合わせて３層以上有するものとする。好ましくは３層以上の誘電体層を有することが望まれる。この理由は樹脂系の誘電体層は誘電率が低いため、１層のみでは必要とするキャパシター素子の容量を得るためには大面積にならざるを得ず、埋め込める容量、および個数に制約を受けるためである。多層構造にすることでキャパシター容量を大きくすることができる。また、本発明のキャパシター素子の誘電体層（２０１）の厚みは一層あたり１００μｍ以下であることが好ましく、５０μｍ以下であることがさらに望ましい。この理由はキャパシターシート（６０１）自体の厚さが薄くなるほど、プリント配線板に埋め込みやすいことと、静電容量は電極間距離に反比例するため誘電体層が薄いほど大きな静電容量を得ることが出来るためである。
【００４３】
本発明のキャパシター素子の最外層の電極（５０１）及び内層電極（２０２あるいは３０１−１から３０１−３）は図４（ｄ）（イ）から（チ）で示すいずれかの所定位置に貫通孔（５０２）をあけたのち（図６（ｂ））、導電性ペースト（６０２）を埋め込む、あるいは貫通孔内を金属でメッキすることなどにより上下間の導通を得る（図６（ｃ））。貫通孔（５０２）を開ける方法としてはドリル法、パンチ法、ピン挿入法、レーザー加工などによって行うことが出来る。このようにして内層電極間の電気的接続がなされたキャパシターシート（６０３）を得る。
【００４４】
本発明で述べるキャパシターシート（６０１）の厚さは６００μｍ以下がよく、５００μｍ以下であることが特に好ましい。この理由は素子をプリント基板に内蔵する際、これより厚いとキャパシターシートのためにプリント基板全体の厚さが厚くなりすぎるためである。
【００４５】
本発明のキャパシターシートを用いた素子内蔵基板の製造方法としては、通常の多層プリント配線板と同様の工程で絶縁材料（７０２）であるプリプレグを介して導電体層（７０３）を積層し、配線パターンを形成して用いたり（図７）、プリプレグを用いる代わりにビルトアップ層形成に用いられる樹脂絶縁シートを積層したり、樹脂ワニスなどを用いてビルトアップ方式によって多層化して内蔵する方法などがあげられる。
【００４６】
本発明のキャパシターシートは非常に薄型でコンパクトであるため、同じプリント配線板内に複数層積層することも可能である。
本発明の素子内蔵基板はキャパシターシートの他に抵抗素子やインダクター素子をキャパシター層内に、あるいは別の層に埋め込んで用いても良い。
本発明の素子内蔵基板は通常のプリント配線板と同様に基板上にチップコンデンサー、抵抗、ＩＣなどの各種表面実装部品を設けて使用することが出来る。
【００４７】
【実施例】
（実施例１）
本発明の一実施例を図面を用いて説明する。
誘電体シート（２０３）の構成を図２で示す。熱可塑性のバインダー樹脂としてポリエーテルスルホン（住友化学工業社製：商品名スミカエクセル５００３Ｐ）２０重量部、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ０５）８０重量部とをγ−ブチロラクトンとＮ−メチルピロリドンの混合溶剤を用いて十分に分散させたのち、支持体としてポリイミドシート上にコーターを用いて塗布後、乾燥して溶剤を除去し、約２０μｍの厚さの誘電体シートを得た。次にこの上に導電性ペーストで一区画の内層電極が１ｃｍ2である、４行×５列の合計２０区画の内層電極パターンが配置されたスクリーン版を用いて、スクリーン印刷法により内層電極（２０２）を形成した後、支持体のポリイミドシートを剥がし、誘電体シート（２０３）を得た。（図２（ａ）、（ｂ））。
実施例１では、誘電体シートは合計３枚作製した。このとき１層目の内層電極パターンは図４（ａ）で示す内層電極パターン（３０１−１）が４行×５列の合計２０区画配置されたスクリーン版を用いて作製し、同様に２層目は図４（ｂ）で示す内層電極パターン（３０１−２）、３層目は図４（ｃ）で示す内層電極パターン（３０１−３）を用いて作製した。
【００４８】
次に各誘電体シートの上下の内層電極（２０２）が１ｃｍ2の重なりをもって重なるように誘電体シートを３枚重ね、最後に電極を印刷していないシート状の誘電体を４層目の誘電体層として重ねた後、導電体層（３０２）として表裏両側に表面粗化処理を施した厚さ８μｍの銅箔を約２８０℃で熱プレスした（図３）。
【００４９】
本実施例の場合は、あらかじめ内層電極同士を貫通孔によって電気的に接続できる位置に貫通孔形成予定位置として配線を設けてあるため、内層電極自体は重なり合うように誘電体シートを積層して差し支えない。内層電極の形状が単純な長方形等のパターンである場合（例えば図２（ｂ））は、上下の内層電極が交互に少しずつずれて重なるように誘電体シートを積層し、貫通孔を形成した際に、一つの貫通孔で一つのキャパシター素子を構成する内層電極が全て接続されてしまうことがないように配置する。
【００５０】
その後、表面の銅箔を図５（ａ）（５０１−Ｆ）、裏面の銅箔を図５（ｂ）（５０１−Ｂ）のようにエッチングによりパターンニングして最外層の電極（５０１）を形成した（図６（ａ））。このとき貫通孔（５０２）の形成位置を１列、２列、３列、４列のすべてと、５列３行と５列４行はハとチの位置に、５列１行はイとニの位置に、５列２行はイとへの位置に接続されるよう位置決めし、スルーホールの電極パッドの位置を設けた（図２（ｂ）及び図５参照）。
【００５１】
ハとチの位置に貫通孔（５０２）を形成する場合はハの位置の貫通孔で最外層の電極２層と２層目の内層電極を接続し、チの位置の貫通孔で１層目と３層目の内層電極を接続する。
イとニの位置に形成する場合はイの位置の貫通孔で図５（ａ）に示す最外層の電極（５０１−Ｆ）のみを接続し、ニの位置の貫通孔で２層目の内層電極のみを接続する。このとき図５（ｂ）に示す最外層の電極（５０１−Ｂ）との接続は行わない。
イとヘの位置に貫通孔を形成する場合はイの位置の貫通孔で図５（ａ）に示す最外層の電極（５０１−Ｆ）を、ヘの位置の貫通孔で図５（ｂ）に示す最外層の電極（５０１−Ｂ）をそれぞれ接続する。このとき内層電極との接続は行わない。
以上の５列×４行の各電極の所定位置にドリルを用いて貫通孔（５０２）を形成した（図６（ｂ））。貫通孔（５０２）に導電性ペースト（６０２）を充填して内層電極間の電気的接続がなされたキャパシターシート（６０３）を作製した（図６（ｃ））。
【００５２】
図６（ｃ）で示すキャパシターシート（６０３）に、導電体層（７０３）として表裏に表面粗化処理をした厚さ１２μｍの銅箔を、絶縁材料（７０２）である厚さ０．１ｍｍのプリプレグを介して真空熱プレスにより貼り合わせた（図７（ｄ））。
次にＵＶ−ＹＡＧレーザーにより、キャパシター素子の外部取り出し電極となる貫通孔（５０２）の形成位置にビアホール（７０４）を形成した（図７（ｅ））。形成したビアホール（７０４）内の導通を電解メッキで取ったのち（図７（ｆ））、必要な導体回路をエッチングして素子内蔵基板（７０７）を作製した（図７（ｇ））。基板に内蔵されたキャパシター素子の外部取り出し電極（７０６）は表面に図８のように形成した。
【００５３】
図７（ｇ）及び図８で示すキャパシター素子の外部取り出し電極（７０６）間の静電容量をＬＣＲメーターにて測定したところ、ａ−ｂ間は４４．９ｎＦ、ｃ−ｄ間は２２．３ｎＦ、ｅ−ｆ間は１６．７ｎＦ、ｇ−ｈ間は１１．２ｎＦ、ｉ−ｊ間は５．５ｎＦ、ｋ−ｌ間は２．６ｎＦ、ｍ−ｎ間は１．３１ｎＦであった。
【００５４】
（実施例２）
絶縁性基板（１００１）として内層コア厚０．６ｍｍの両面銅張りガラスエポキシ基板を、通常のプリント板製造工程により表裏の電極を貫通孔（１００２）によって接続し、裏面の電極（１００４）が図９ａからｌで示される位置、最外層の電極（１００３）となる表面の電極パターンが図５（ａ）（５０１−Ｆ）であるコア基材（１００５）を作製した（図１０（ａ））。
【００５５】
次に熱硬化性のバインダー樹脂としてエポキシ樹脂Ａ（日本化薬社製：商品名ＥＰＰＮ５０２Ｈ）８０重量部、エポキシ樹脂Ｂ（昭和高分子社製：商品名エピコート８０２）２０重量部、硬化剤（荒川化学工業社製：商品名タマノル）６２重量部を溶剤（ダイセル化学工業社製：商品名メトアセ）に溶解させ、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ−０５）を樹脂分（含硬化剤）との固形分比で８０ｗｔ％になるように十分に分散させたのち、コア基板１５０５上にダイコーターを用いて塗布後、１２０℃１時間で乾燥加熱して約２０μｍの厚さの誘電体層（１００６）を得た（図１０（ｂ））。
【００５６】
こうして形成した誘電体層（１００６）の上に、一区画の内層電極面積が１ｃｍ2である、実施例１と同様の図４（ｃ）で示す内層電極パターン（３０１−３）が５列×４行に並んだスクリーン版を用いて導電性ペーストをスクリーン印刷することにより内層電極（１００７）を形成した（図１０（ｃ））。
【００５７】
上記と同様にしてこの内層電極（１００７）上へ誘電体層を形成し、次いで内層電極を下層の電極と１ｃｍ2の重なりをもつように導電性ペーストのスクリーン印刷によって順次設け、それぞれ電極が形成された４層の誘電体層を設けた（図１０（ｄ））。ここで１層目の誘電体層（１００６）上の電極（１００７）の形状は実施例１と同様に図４（ｃ）で示す内層電極パターン（３０１−３）が５列４行に配置された版を用いてスクリーン印刷し、２層目の誘電体層（１００８）上の内層電極（１００９）の形状は図４（ｂ）で示す内層電極パターン（３０１−２）を、３層目の誘電体層（１０１０）上の内層電極（１０１１）の形状は図４（ａ）で示す内層電極パターン（３０１−１）、そして４層目の誘電体層（１０１２）上の最外層の電極（１０１３）の形状は図５（ｃ）の配線パターン（５０１−Ｔ）を用いてそれぞれ作製した。この後、この基板を１８０℃１時間加熱し各誘電体層を充分に硬化させ、誘電体層と電極が交互に積層されてなるキャパシターシート（１０１４）を得た。
【００５８】
次に上下層の電極の導通を取るためにＵＶ−ＹＡＧレーザーを用いて最外層の電極（１００３、１０１３）同士が電気的に接続されるよう、図５（ｃ）で示す貫通孔（５０２）の形成位置にビアホール（１０１５）を形成した（図１０（ｅ））。このとき電極位置を１列、２列、３列、４列のすべてと、５列３行と５列４行はハとチの位置に、５列１行はイとニの位置に、５列２行はイとへの位置に接続されるよう位置決めし、ビアホール（１０１５）を形成したのち、電気的に接続するよう導電性ペースト（１０１６）で上下の導通を確保し、内層電極間の電気的接続がなされたキャパシターシート（１０１７）を作製した（図１０（ｆ））。
【００５９】
ハとチの位置に貫通孔（５０２）を形成する場合はハの位置の貫通孔で最外層の電極２層（１００３及び１０１３）と２層目の内層電極（１００９）を接続し、チの位置の貫通孔で１層目（１００７）と３層目の内層電極（１０１１）を接続する。
イとニの位置に形成する場合はイの位置の貫通孔で最外層の電極（１００３））のみを接続し、ニの位置の貫通孔で２層目の内層電極（１００９）のみを接続する。このとき一番上の最外層の電極（１０１３）との接続は行わない。
イとヘの位置に貫通孔を形成する場合はイの位置の貫通孔で最外層の電極（１００３）を、ヘの位置の貫通孔で一番上の最外層の電極（１０１３）をそれぞれ接続する。このとき内層電極（１００７、１００９、１０１１）との接続は行わない。
【００６０】
次にキャパシターシート（１０１７）の表裏に絶縁材料（１１０２）として厚みが約５０μｍのビルトアップ用層間絶縁材料（味の素ファインテクノ社：商品名ＡＢＦ−ＳＨ）を加熱真空プレスを用いて積層した（図１１（ｇ））。
この基板の裏面側に、コア基材（１００５）上に設けたキャパシター素子の電極（１００４）の導通を得るために、ＵＶ−ＹＡＧレーザーによってビアホール（１１０３）を形成した後（図１１（ｈ））、基板の両面全面を銅パネルメッキして導電体層（１１０４）を形成した（図１１（ｉ））。
【００６１】
次に表面は適当なダミーパターン回路を、また裏面には内層の電極パターンと同じ位置に外部取り出し電極（９０１）が形成されるよう図９で示す配線パターンで導電体層（１１０４）をエッチングし素子内蔵基板を完成させた（図１１（ｊ））。
【００６２】
図９及び図１１（ｊ）で示すキャパシター素子の外部取り出し電極（９０１）間の静電容量をＬＣＲメーターにて測定したところ、ａ−ｂ間は４３．９ｎＦ、ｃ−ｄ間は２２．０ｎＦ、ｅ−ｆ間は１６．４ｎＦ、ｇ−ｈ間は１１．０ｎＦ、ｉ−ｊ間は５．５ｎＦ、ｋ−ｌ間は２．７ｎＦ、ｍ−ｎ間は１．３６ｎＦであった。
【００６３】
【発明の効果】
以上のように本発明の部品内蔵キャパシターシート及び素子内蔵基板によれば、プリント配線板内に種々の静電容量を有するキャパシター素子を通常のビルトアップ工法を用いて簡便に内蔵することができ、種々の多層プリント配線板やモジュール基板の特性を向上させることが出来る。
【００６４】
【図面の簡単な説明】
【図１】従来の基板内蔵型キャパシターの一例を示す断面図である。
【図２】本発明によるキャパシターシートを構成する誘電体シートと、誘電体層上における内層電極の配置の一例を示した説明図である。
【図３】本発明によるキャパシターシートを構成する誘電体積層シートの断面図である。
【図４】本発明によるキャパシターシートを構成する内層電極の形状と配置の一例を示した説明図である。
【図５】本発明によるキャパシターシートを構成する最外層の電極の配線の一例を示す説明図である。
（ａ）は図６のキャパシターシート、あるいは図１０（ａ）のコア基材をを上から見た配線図である。
（ｂ）は図６のキャパシターシートを下から見た配線図である。
（ｃ）は図１０（ｅ）のキャパシターシートを上から見た配線図である。
【図６】本発明による素子内蔵基板に使用するキャパシターシートの製造工程の一例を示す断面図である。
【図７】本発明による素子内蔵基板の製造工程の一例を示す断面図である。
【図８】本発明による素子内蔵基板に内蔵するキャパシター素子の取り出し電極配置の実施の一例を示す説明図である。
【図９】本発明による素子内蔵基板に内蔵するキャパシター素子の取り出し電極配置の実施の他の例を示す説明図である。
【図１０】本発明による素子内蔵基板に使用するキャパシターシートの製造工程の他の例を示す断面図である。
【図１１】本発明による素子内蔵基板の製造工程の他の例を示す断面図である。
【符号の説明】
１０１…プレーナータイプのキャパシター素子
１０２…配線パターン
１０３…ビアホール（ＩＶＨ）
１０４…絶縁層
１０５…誘電体層
２０１…誘電体層
２０２…内層電極
２０３…誘電体シート
３０１−１…１層目の内層電極パターン
３０１−２…２層目の内層電極パターン
３０１−３…３層目の内層電極パターン
３０２…導電体層（銅箔）
３０３…誘電体積層シート
４０１…貫通孔形成予定位置
５０１…最外層の電極
５０１−Ｆ…表側の最外層の電極パターン
５０１−Ｂ…裏側の最外層の電極パターン
５０１−Ｔ…一番上の最外層の電極パターン
５０２…貫通孔
５０３…電極パッド
５０４…配線パターン
６０１…キャパシターシート
６０２…導電性ペースト
６０３…内層電極間の電気的接続がなされたキャパシターシート
７０１…キャパシター層
７０２…絶縁材料（プリプレグ）
７０３…導電体層（銅箔）
７０４…ビアホール
７０５…導電体層（メッキによる）
７０６…外部取り出し電極
７０７…素子内蔵基板
９０１…外部取り出し電極
１００１…絶縁性基板
１００２…貫通孔
１００３…最外層の電極
１００４…電極
１００５…コア基材
１００６…１層目の誘電体層
１００７…１層目の内層電極
１００８…２層目の誘電体層
１００９…２層目の内層電極
１０１０…３層目の誘電体層
１０１１…３層目の内層電極
１０１２…４層目の誘電体層
１０１３…最外層の電極
１０１４…キャパシターシート
１０１５…ビアホール
１０１６…導電性ペースト
１０１７…内層電極間の電気的接続がなされたキャパシターシート
１１０１…キャパシター層
１１０２…絶縁材料
１１０３…ビアホール
１１０４…導電体層（メッキによる）
１１０５…素子内蔵基板
【発明の属する技術分野】
本発明は、受動素子が電気絶縁性基板の内部に配置されるキャパシター素子等の受動素子内蔵モジュールおよび受動素子内蔵基板に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化、高周波化の要求に伴い、半導体のさらなる高密度、高機能化が要請されている。このため、前記半導体の他にコンデンサ（Ｃ）、インダクタ（Ｌ）、抵抗（Ｒ）等の受動部品自体も小型化しており、さらにこれら特性が保証されたチップ受動部品を実装するための回路基板も、さらに小型高密度なものが必要とされている。
【０００３】
これらの要求に対し、例えば、ＬＳＩ間や実装部品間の電気配線を、最短距離で接続できる基板層間の電気接続方式であるインナービアホール（以下、ＩＶＨとする。）接続法が、最も回路の高密度配線化が可能であることから、各方面で開発が進められている。一般に、このようなＩＶＨ構成の配線基板としては、例えば、多層セラミック配線基板、ビルドアップ法による多層プリント配線基板、樹脂と無機フィラーとの混合物からなる多層コンポジット配線基板等があげられる。
【０００４】
前記多層セラミック配線基板は、例えば、以下に示すようにして作製できる。まず、アルミナ等のセラミック粉末、有機バインダおよび可塑剤からなるグリーンシートを複数枚準備し、前記各グリーンシートにビアホールを設け、前記ビアホールに導電性ペーストを充填した後、このグリーンシートに配線パターン印刷を行い、前記各グリーンシートを積層する。そして、この積層体を、脱バインダおよび焼成することにより、前記多層セラミック配線基板を作製できる。このような多層セラミック配線基板は、ＩＶＨ構造を有するため、極めて高密度な配線パターンを形成でき、電子機器の小型化等に最適である。
【０００５】
また、この多層セラミック配線基板の構造を模した、前記ビルドアップ法によるプリント配線基板も各方面で開発されている。例えば、特開平９−１１６２６７号公報、特開平９−５１１６８号公報等には、一般的なビルドアップ法として、従来から使用されているガラス−エポキシ基板をコアとし、この基板表面に感光性絶縁層を形成した後、フォトリソグラフィー法でビアホールを設け、さらにこの全面に銅メッキを施し、前記銅メッキを化学エッチングして配線パターンを形成する方法が開示されている。
【０００６】
また、特開平９−３２６５６２号公報には、前記ビルドアップ法と同様に、前記フォトリソグラフィー法により加工したビアホールに、導電性ペーストを充填する方法が開示され、特開平９−３６５５１号公報、特開平１０−５１１３９号公報等には、絶縁性硬質基材の一表面に導体回路を、他方表面に接着剤層をそれぞれ形成し、これに貫通孔を設けて、導電性ペーストを充填した後、複数の基材を重ねて積層する多層化方法が開示されている。
【０００７】
また、特許第２６０１１２８号、特許第２６０３０５３号、特許第２５８７５９６号は、アラミド−エポキシプリプレグにレーザ加工により貫通孔を設け、ここに導電性ペーストを充填した後、銅箔を積層してパターニングを行い、この基板をコアとして、導電性ペーストを充填したプリプレグでさらに挟み多層化する方法である。
【０００８】
以上のように、例えば、樹脂系プリント配線基板をＩＶＨ接続させれば、前記多層セラミック配線基板と同様に、必要な各層間のみの電気的接続が可能であり、さらに、配線基板の最上層に貫通孔がないため、より実装性にも優れる。
【０００９】
しかしながら上記のように、高密度配線化された多層配線基板においても、コンデンサ、抵抗器など配線基板の表面に実装される電子部品の占める割合は依然として高く、電子機器の小型化に対して、大きな課題となっている。このような課題の解決策として配線基板内に電子部品を埋設して高密度実装化を図ろうとする提案が開示されている。
【００１０】
例えば、プリント基板に設けた透孔内にリードレス部品を埋設した構成が特開昭５４−３８５６１号公報、絶縁基板に設けた貫通孔内にセラミックコンデンサ等の受動素子を埋設した構成が特公昭６０−４１４８０号公報、半導体素子のバイパスコンデンサをプリント配線基板の孔に埋設した構成が特開平４−７３９９２号公報および特許文献１等に開示されている。
【００１１】
また、セラミック配線基板に設けたビアホール（ＩＶＨ）内に導電性物質と誘電性物質を充填して同時焼成した特許文献２、有機系絶縁基板に設けた貫通孔に電子部品形成材料を埋め込んだ後、固化させてコンデンサや抵抗器を形成した構成が特許文献３等に開示されている。
【００１２】
上記従来の開示技術はいずれも二つの方式に大別できる。すなわちその一つは配線基板に設けられた貫通孔にチップ抵抗器またはチップコンデンサ等の既に完成されたリードレス部品を埋設した後、このリードレス部品の電極と配線基板上の配線パターンとを導電性ペイントまたは半田付けによって接続するものである。また、他の一つは有機系配線基板の場合、配線基板に設けた貫通孔にコンデンサ等の電子部品形成材料を埋め込み、固化させることによって所望のコンデンサとした後、その上下の端面にメッキを施して電極を形成して電子部品内蔵配線基板を形成させ、また無機系配線基板の場合は、セラミックグリーンシートに設けられたビアホール（ＩＶＨ）内に誘電体ペーストや導電性ペーストを充填した後、高温で焼成することにより、所望のコンデンサを内蔵した配線基板を形成したものである。
なお、ここで貫通孔とは、プリント配線板を構成する層のいずれかを貫通する穴をいう。
【００１３】
しかしながら、これらの貫通孔を利用して焼成あるいは固化したコンデンサで大容量を得ることは困難である。一方、あらかじめ、大容量が確保されているチップコンデンサ等を貫通孔を利用して埋設、実装する場合は、現行、最小サイズの０６０３チップを用いた場合でも０．６ｍｍの層厚みが必ず伴い、薄い多層基板を実現することが困難となる。
【００１４】
また、チップ部品単体でみた場合、市場には、１００５，０６０３に代表される側面に電極が構成されたチップ部品が代表的であり、それらを基板に内蔵した例は、特許文献４（米国特許第６，０３８，１３３号明細書）などに既に提案されているが、内蔵用に特性、形状を考慮して構造を対応させたもの、またそれを基板に内蔵させた形態は、まだ提案されていない。さらに、チップ部品単体でみた場合、上下面に電極を有する素子としては、単層チップコンデンサや薄膜積層コンデンサがあるが、これらはいずれも表面実装する事しか想定されておらず、電極間をワイヤーボンドで接続したり、リボンリードで接続したりすることが一般的に用いられている。従って、これらチップ部品を基板に内蔵することや、及び内蔵させたときに配線パターンと精度良く接続させる有効な製造方法は未だ提案されていなかった。
【００１５】
一方で両面を銅箔で挟んだ誘電体層シートを用いて、多層プリント配線板の内層の一層全面に誘電体層を設けた構造のもの（特許文献５、特許文献６、特許文献７）も提案されている。本構造のものは単層であるためチップ部品と比べると単位面積あたりの静電容量が極めて低いが、電極面積を大きくすることにより必要な容量が得られる。また、上述したチップ部品の埋め込みタイプと違い、多層プリント基板製造の積層工程を用いることができることから、製造上有利である。欠点としては大面積で基板に内蔵する関係上、焼成したセラミック系の誘電体材料を用いることができない。すなわち誘電体フィラーを樹脂に混練したものを使用せざるを得なく、材料の誘電率は無機材料と比較して２桁以上低くなり、単位容量あたりのコンデンサー一個の面積が莫大になり基板を小さくできないこと、一層に複数個のキャパシターを埋め込み難いことが問題となっていた。さらにはキャパシターの容量は誘電体層の誘電率、電極間距離と面積で変えられるが、本構造の場合、面積でしか変えられないため、容量の異なるキャパシターを一層に内蔵することが事実上困難であることが問題となっていた。
【００１６】
【特許文献１】
特開平５−２１８６１５号公報（第２頁、段落７）
【特許文献２】
特開平８−２２２６５６号公報（第３頁、段落１１―１４）
【特許文献３】
特開平１０−５６２５１号公報（第３頁、段落７―８）
【特許文献４】
特開平１１−２２０２６２号公報（第７―８頁、段落４２―５４）
【特許文献５】
米国特許第５０７９０６９号
【特許文献６】
米国特許第５１５５６５５号
【特許文献７】
米国特許第５１６１０８６号
【００１７】
【発明が解決しようとする課題】
図１に従来のプレーナータイプのキャパシター素子内蔵基板の模式構成部分断面図を示す。従来の誘電体フィラーをバインダー樹脂に練り込んだ誘電体層（１０６）を基板全面に設け上下に電極パターン（１０２）を設けたいわゆるプレーナータイプキャパシター素子（１０１）は素子の静電容量が小さいことが問題になっていた。また、表面実装で用いられる積層セラミックチップキャパシターは基板に内蔵することを目的として製造されていないため、小型ではあるものの厚さが不適であり、キャパシター素子の端子電極形状も内蔵には不向きであった。
【００１８】
本発明は素子内蔵基板に用いるための必要な静電容量を確保し、多層プリント配線板の製造工程を考慮した最適構造を有するキャパシター素子を提供し、従来では得られなかった埋め込み信頼性に優れた素子内蔵基板を提供するものである。
すなわち、本発明は、上記問題点に鑑み考案されたものでチップ部品を基板に内蔵するにあたって一層のキャパシター層で複数個のキャパシター素子を実装でき、必要に応じて個々のキャパシター素子の静電容量を低容量から大容量まで自由に変えることのできる素子内蔵基板用キャパシター素子層、及び回路基板に微細な配線パターンを形成しつつ、配線パターンとの接続を形成しながらＬＣＲ等のチップ受動部品を正確に実装、内蔵する素子内蔵基板の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は以上の課題を解決するためになされたものであり、請求項１に係る第１の発明は、複数の誘電体シートの同一面上に複数区画の内層電極が形成されている誘電体シートを、前記内層電極に複数の電気的な接続のための貫通孔形成予定位置を設け、各誘電体シート上の内層電極が上下の内層電極と前記貫通孔形成予定位置において重ならないように前記貫通孔形成予定位置を選択して電極パターンを形成し、複数枚積層したことを特徴とする基板内蔵キャパシター素子用誘電体積層シートである。
【００２０】
請求項２に係る第２の発明は、前記誘電体シートの一層の厚みが５〜１００μｍ以下であり、かつ前記基板内蔵キャパシター素子用誘電体積層シートの厚みが１０〜６００μｍ以下であることを特徴とする請求項１に記載の基板内蔵キャパシター素子用誘電体積層シートである。
【００２１】
請求項３に係る第３の発明は、前記誘電体シートは少なくとも熱可塑性樹脂及び／又は熱硬化性樹脂と、誘電体フィラーを含むことを特徴とする請求項１または２に記載の基板内蔵キャパシター素子用誘電体積層シートである。
【００２２】
請求項４に係る第４の発明は、前記誘電体フィラーは、下記、
ＢａＴｉＯ3、ＳｒＴｉＯ3、ＣａＴｉＯ3、Ｍｇ2ＴｉＯ3、ＺｎＴｉＯ3、Ｌａ2Ｔｉ2Ｏ7、Ｎｄ2Ｔｉ2Ｏ7、ＰｂＴｉＯ3、ＣａＺｒＯ3、ＢａＺｒＯ3、ＰｂＺｒＯ3、ＢａＴｉ1-xＺｒxＯ3、ＰｂＺｒxＴｉ1-xＯ3
（０≦ｘ≦１）
から選ばれる、１種あるいは２種類以上であることを特徴とする請求項３記載の基板内蔵キャパシター素子用誘電体積層シートである。
【００２３】
請求項５に係る第５の発明は、請求項１から４のいずれかに記載の誘電体積層シートの最外層に複数の電極が設けられ、前記誘電体積層シートにおける内層電極は上下どちらかの最外層の電極と電気的に接続され、キャパシター素子が形成されていることを特徴とする基板内蔵キャパシターシートである。
【００２４】
請求項６に係る第６の発明は、前記キャパシター素子における最外層の電極の面積は、当該キャパシター素子における内層電極一つの面積と同じかもしくは大きいことを特徴とする請求項５記載の基板内蔵キャパシターシートである。
【００２５】
請求項７に係る第７の発明は、請求項５または６記載の内層電極が同一平面上で電気的に接続されていることを特徴とする基板内蔵キャパシターシートである。
【００２６】
請求項８に係る第８の発明は、１つのキャパシター素子を構成する上下の内層電極の電気的な接続を一部とらないことで当該キャパシター素子の容量を調節したことを特徴とする請求項５から７のいずれかに記載の基板内蔵キャパシターシートである。
【００２７】
請求項９に係る第９の発明は、前記最外層の電極は銅箔であることを特徴とする請求項５から８のいずれかに記載の基板内蔵キャパシターシートである。
【００２８】
請求項１０に係る第１０の発明は、請求項５から９のいずれかに記載のキャパシターシートの積層によりキャパシター層を形成したことを特徴とする素子内蔵基板である。
【００２９】
請求項１１に係る第１１の発明は、請求項５から９のいずれかに記載のキャパシターシートを絶縁材料で被覆後、配線パターンを設けたことを特徴とする請求項１０記載の素子内蔵基板である。
【００３０】
【発明の実施の形態】
本発明は１層以上の絶縁層を有する多層プリント配線板（素子内蔵基板）であって、少なくとも内層に１層以上のキャパシター層が積層されており、当該キャパシター層には少なくとも２個以上のキャパシター素子を有し、かつ当該キャパシター層は複数層の内層電極と複数層の誘電体層が交互に積層された構造である。またキャパシター層のキャパシター素子はあらかじめ設けられた内層電極を電気的に接続することと、上下最外層の電極面積を変えることにより静電容量を調節することができ、これによって大容量のキャパシター素子を得ることができる。
【００３１】
通常の多層キャパシターを作製する場合は、内層電極のパターン形状はあらかじめ必要な容量に合わせた面積で設けおく必要があり、内層電極形状で静電容量は固定される。しかし、本発明では内層の電極を複数に分割し、必要な数だけ電気的に接続することにより、種々の電極面積の組み合わせを可能にするものである。内層電極について上下方向の接続はビアで、左右の接続は最外層電極を大きくとったり、導電性ペーストの使用や配線パターンを設けることで行うことができる。この方法によれば、内層の複数の電極の導通を、一部とらないことで電極間距離を広げ低容量のキャパシター素子も得ることができる。本発明はこのように一層で種々の容量を調整した複数のキャパシターを同時に内蔵することができるキャパシター層およびこれを設けたことを特徴とした素子内蔵基板である。
【００３２】
すなわち、単層で達成できなかった素子の静電容量を電極面積を広げることと多層化することによって確保し、同一層中に複数のキャパシター素子を内蔵するために内層の誘電体層上にあらかじめ複数区画の内層電極を設け、これらの内層電極の上下層の電気的接続を貫通孔によって行い、上下最外層の電極の形状と組み合わせることによって種々の静電容量を有する複数個の素子の内蔵を可能にするものである。さらに多層プリント配線板への内蔵に適するよう誘電体層に樹脂材料を用いて行うものである。
【００３３】
本発明で述べる誘電体積層シート（３０３）は誘電体層と電極とを順次積層して形成される。製造工程の一例を図２〜図３に示す。誘電体層（２０１）は熱可塑性樹脂もしくは熱硬化性樹脂、またはそれらを混合したものに誘電フィラーを混練したものが望ましい（図２（ａ））。この理由としてはたとえばシート状に焼成させたセラミックを用いると誘電率が高く静電容量を稼げる一方で、薄くすると割れやすく多層プリント配線板の製造工程でクラックなどを生じ機能しなくなる恐れがあるためである。これに対して樹脂材料は誘電率は低いがある程度の可とう性を有することから素子内蔵基板に適している。
【００３４】
本発明では熱可塑性樹脂としてポリエステル、ポリイミド、ポリアミド、ポリアミドイミド、ポリエーテルスルホン、ポリスルホン、ポリエーテルエーテルケトン、ポリスチレン、ポリエチレン、ポリプロピレンなどを用いることができる。
また、本発明では熱硬化性樹脂としてエポキシ樹脂、フェノール樹脂、ウレタン樹脂、メラミン樹脂、アクリル樹脂などの三次元硬化物を用いることができる。
【００３５】
本発明では上述した熱可塑性樹脂、または熱硬化性樹脂、あるいはそれらの混合物に誘電フィラーを混練して誘電体層として用いる。この際、必要に応じて溶剤、分散剤、カップリング剤などの添加剤を用いても良い。また、熱硬化性樹脂が成分として入っている場合は誘電体層形成後、加熱により熱硬化させて用いる。
【００３６】
本発明では誘電フィラーとしてＢａＴｉＯ3、ＳｒＴｉＯ3、ＣａＴｉＯ3、Ｍｇ2ＴｉＯ3、ＺｎＴｉＯ3、Ｌａ2Ｔｉ2Ｏ7、Ｎｄ2Ｔｉ2Ｏ7、ＰｂＴｉＯ3、ＣａＺｒＯ3、ＢａＺｒＯ3、ＰｂＺｒＯ3、ＢａＴｉ1-xＺｒxＯ3、ＰｂＺｒxＴｉ1-xＯ3（０≦ｘ≦１）などを用いることができ、単独で用いても、必要に応じてそれらを混合して用いても良い。
本発明で述べる誘電体層の樹脂と誘電フィラーの割合は必要とするキャパシター素子の容量に応じてその比率を変えることが出来る。よって特に限定されるものではないが、高容量を得るためには通常は５０ｗｔ％以上の誘電フィラーを入れることが望ましい。
【００３７】
本発明で述べるキャパシター素子に用いる内層電極（２０２）は導電性の材料であれば特に限定されるものではなく、金属箔、もしくはカーボンや金属微粒子等の導電性微粒子を樹脂に混練した導電性ペーストで形成されたものが利用できる。図２（ｂ）に示すように組み合わせることの出来る複数個の内層電極をスクリーン印刷などにより誘電体層上にあらかじめ設けておく。
【００３８】
本発明で述べるキャパシター素子を作製する方法としては、あらかじめ誘電体フィルムもしくはフィラーを混練した樹脂からなるシート状の誘電体を用意し、銅箔等の導電体で挟みエッチングして、内層電極パターンを形成、あるいはあるいはシート状の誘電体に導電性ペーストで内層電極パターンを印刷したのち、次の誘電体層を順次積層して形成する。この際に各誘電体層、電極との密着性を増すために必要に応じて加熱、加圧下でプレスすることが望ましい。また、未硬化の熱硬化性樹脂が成分として含まれる場合は、積層過程で加熱硬化させるか、もしくはプリント基板に内蔵後一括して熱硬化させて使用する。最終的には最外層に、電極となる導電体層が配置される構造である基板内蔵キャパシター素子用誘電体積層シートとする（図３）。
【００３９】
本発明で述べるキャパシター素子の各層の電極形状は接続位置で任意の静電容量を可変させるために特殊なパターンを有する。図４に一例を示す。図４（ａ）は図３でも示す誘電体積層シートの１層目の内層電極パターン（３０１−１）の形状の一例を示す。同様に図４（ｂ）は図３で示す誘電体積層シートにおける２層目の内層電極パターン（３０１−２）を示し、図４（ｃ）は図３で示す誘電体積層シートの３層目の内層電極パターン（３０１−３）を示すものである。図３の導電体層３０２としては銅箔が扱いやすいため好ましく、これを任意の形状にエッチングして図５で示す最外層の電極（５０１）とすることが出来る。最外層の電極（５０１）及び上下層の内層電極（３０１−１から３０１−３）の重なる部分がキャパシター層として機能し、キャパシター素子を構成することになる。
【００４０】
ここで示す例では電極間を電気的に接続する貫通孔の形成予定位置は図４（ｄ）で示す（イ）から（チ）までの８カ所を選択することができ、これを組み合わせてキャパシター素子の静電容量を調節することができる。各層すべての層間静電容量を利用したときには、本発明のキャパシター素子の静電容量は最大となり、一方内層電極（２０２）を電気的に接続せず、最外層の電極（５０１）同士のみを接続する構造とした場合、静電容量は最小になる。すなわち、理論的には最小値と最大値の静電容量は誘電体層の層数の二乗倍の範囲で変化させることができる。さらには隣接する電極を電気的に接続し組み合わせることにより、より大きな静電容量を得ることが可能となる。このため、回路設計上も生産効率的にも大きな自由度が得られ、非常に有利になる。
【００４１】
図５（ａ）、（ｂ）に誘電体積層シート（３０３）表裏の電極構造の例を示す。表裏の導電体層（３０２）である銅箔を図５（ａ）（５０１−Ｆ）、（ｂ）（５０１−Ｂ）のようにパターンニングして最外層の電極（５０１）とすることにより図６（ａ）に示すキャパシターシート（６０１）を得る。
【００４２】
本発明のキャパシターシート及びキャパシター素子は少なくとも２層以上の誘電体層（２０１）を有し、従って誘電体層を挟む電極は内層電極（２０２）と最外層の電極（５０１）を合わせて３層以上有するものとする。好ましくは３層以上の誘電体層を有することが望まれる。この理由は樹脂系の誘電体層は誘電率が低いため、１層のみでは必要とするキャパシター素子の容量を得るためには大面積にならざるを得ず、埋め込める容量、および個数に制約を受けるためである。多層構造にすることでキャパシター容量を大きくすることができる。また、本発明のキャパシター素子の誘電体層（２０１）の厚みは一層あたり１００μｍ以下であることが好ましく、５０μｍ以下であることがさらに望ましい。この理由はキャパシターシート（６０１）自体の厚さが薄くなるほど、プリント配線板に埋め込みやすいことと、静電容量は電極間距離に反比例するため誘電体層が薄いほど大きな静電容量を得ることが出来るためである。
【００４３】
本発明のキャパシター素子の最外層の電極（５０１）及び内層電極（２０２あるいは３０１−１から３０１−３）は図４（ｄ）（イ）から（チ）で示すいずれかの所定位置に貫通孔（５０２）をあけたのち（図６（ｂ））、導電性ペースト（６０２）を埋め込む、あるいは貫通孔内を金属でメッキすることなどにより上下間の導通を得る（図６（ｃ））。貫通孔（５０２）を開ける方法としてはドリル法、パンチ法、ピン挿入法、レーザー加工などによって行うことが出来る。このようにして内層電極間の電気的接続がなされたキャパシターシート（６０３）を得る。
【００４４】
本発明で述べるキャパシターシート（６０１）の厚さは６００μｍ以下がよく、５００μｍ以下であることが特に好ましい。この理由は素子をプリント基板に内蔵する際、これより厚いとキャパシターシートのためにプリント基板全体の厚さが厚くなりすぎるためである。
【００４５】
本発明のキャパシターシートを用いた素子内蔵基板の製造方法としては、通常の多層プリント配線板と同様の工程で絶縁材料（７０２）であるプリプレグを介して導電体層（７０３）を積層し、配線パターンを形成して用いたり（図７）、プリプレグを用いる代わりにビルトアップ層形成に用いられる樹脂絶縁シートを積層したり、樹脂ワニスなどを用いてビルトアップ方式によって多層化して内蔵する方法などがあげられる。
【００４６】
本発明のキャパシターシートは非常に薄型でコンパクトであるため、同じプリント配線板内に複数層積層することも可能である。
本発明の素子内蔵基板はキャパシターシートの他に抵抗素子やインダクター素子をキャパシター層内に、あるいは別の層に埋め込んで用いても良い。
本発明の素子内蔵基板は通常のプリント配線板と同様に基板上にチップコンデンサー、抵抗、ＩＣなどの各種表面実装部品を設けて使用することが出来る。
【００４７】
【実施例】
（実施例１）
本発明の一実施例を図面を用いて説明する。
誘電体シート（２０３）の構成を図２で示す。熱可塑性のバインダー樹脂としてポリエーテルスルホン（住友化学工業社製：商品名スミカエクセル５００３Ｐ）２０重量部、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ０５）８０重量部とをγ−ブチロラクトンとＮ−メチルピロリドンの混合溶剤を用いて十分に分散させたのち、支持体としてポリイミドシート上にコーターを用いて塗布後、乾燥して溶剤を除去し、約２０μｍの厚さの誘電体シートを得た。次にこの上に導電性ペーストで一区画の内層電極が１ｃｍ2である、４行×５列の合計２０区画の内層電極パターンが配置されたスクリーン版を用いて、スクリーン印刷法により内層電極（２０２）を形成した後、支持体のポリイミドシートを剥がし、誘電体シート（２０３）を得た。（図２（ａ）、（ｂ））。
実施例１では、誘電体シートは合計３枚作製した。このとき１層目の内層電極パターンは図４（ａ）で示す内層電極パターン（３０１−１）が４行×５列の合計２０区画配置されたスクリーン版を用いて作製し、同様に２層目は図４（ｂ）で示す内層電極パターン（３０１−２）、３層目は図４（ｃ）で示す内層電極パターン（３０１−３）を用いて作製した。
【００４８】
次に各誘電体シートの上下の内層電極（２０２）が１ｃｍ2の重なりをもって重なるように誘電体シートを３枚重ね、最後に電極を印刷していないシート状の誘電体を４層目の誘電体層として重ねた後、導電体層（３０２）として表裏両側に表面粗化処理を施した厚さ８μｍの銅箔を約２８０℃で熱プレスした（図３）。
【００４９】
本実施例の場合は、あらかじめ内層電極同士を貫通孔によって電気的に接続できる位置に貫通孔形成予定位置として配線を設けてあるため、内層電極自体は重なり合うように誘電体シートを積層して差し支えない。内層電極の形状が単純な長方形等のパターンである場合（例えば図２（ｂ））は、上下の内層電極が交互に少しずつずれて重なるように誘電体シートを積層し、貫通孔を形成した際に、一つの貫通孔で一つのキャパシター素子を構成する内層電極が全て接続されてしまうことがないように配置する。
【００５０】
その後、表面の銅箔を図５（ａ）（５０１−Ｆ）、裏面の銅箔を図５（ｂ）（５０１−Ｂ）のようにエッチングによりパターンニングして最外層の電極（５０１）を形成した（図６（ａ））。このとき貫通孔（５０２）の形成位置を１列、２列、３列、４列のすべてと、５列３行と５列４行はハとチの位置に、５列１行はイとニの位置に、５列２行はイとへの位置に接続されるよう位置決めし、スルーホールの電極パッドの位置を設けた（図２（ｂ）及び図５参照）。
【００５１】
ハとチの位置に貫通孔（５０２）を形成する場合はハの位置の貫通孔で最外層の電極２層と２層目の内層電極を接続し、チの位置の貫通孔で１層目と３層目の内層電極を接続する。
イとニの位置に形成する場合はイの位置の貫通孔で図５（ａ）に示す最外層の電極（５０１−Ｆ）のみを接続し、ニの位置の貫通孔で２層目の内層電極のみを接続する。このとき図５（ｂ）に示す最外層の電極（５０１−Ｂ）との接続は行わない。
イとヘの位置に貫通孔を形成する場合はイの位置の貫通孔で図５（ａ）に示す最外層の電極（５０１−Ｆ）を、ヘの位置の貫通孔で図５（ｂ）に示す最外層の電極（５０１−Ｂ）をそれぞれ接続する。このとき内層電極との接続は行わない。
以上の５列×４行の各電極の所定位置にドリルを用いて貫通孔（５０２）を形成した（図６（ｂ））。貫通孔（５０２）に導電性ペースト（６０２）を充填して内層電極間の電気的接続がなされたキャパシターシート（６０３）を作製した（図６（ｃ））。
【００５２】
図６（ｃ）で示すキャパシターシート（６０３）に、導電体層（７０３）として表裏に表面粗化処理をした厚さ１２μｍの銅箔を、絶縁材料（７０２）である厚さ０．１ｍｍのプリプレグを介して真空熱プレスにより貼り合わせた（図７（ｄ））。
次にＵＶ−ＹＡＧレーザーにより、キャパシター素子の外部取り出し電極となる貫通孔（５０２）の形成位置にビアホール（７０４）を形成した（図７（ｅ））。形成したビアホール（７０４）内の導通を電解メッキで取ったのち（図７（ｆ））、必要な導体回路をエッチングして素子内蔵基板（７０７）を作製した（図７（ｇ））。基板に内蔵されたキャパシター素子の外部取り出し電極（７０６）は表面に図８のように形成した。
【００５３】
図７（ｇ）及び図８で示すキャパシター素子の外部取り出し電極（７０６）間の静電容量をＬＣＲメーターにて測定したところ、ａ−ｂ間は４４．９ｎＦ、ｃ−ｄ間は２２．３ｎＦ、ｅ−ｆ間は１６．７ｎＦ、ｇ−ｈ間は１１．２ｎＦ、ｉ−ｊ間は５．５ｎＦ、ｋ−ｌ間は２．６ｎＦ、ｍ−ｎ間は１．３１ｎＦであった。
【００５４】
（実施例２）
絶縁性基板（１００１）として内層コア厚０．６ｍｍの両面銅張りガラスエポキシ基板を、通常のプリント板製造工程により表裏の電極を貫通孔（１００２）によって接続し、裏面の電極（１００４）が図９ａからｌで示される位置、最外層の電極（１００３）となる表面の電極パターンが図５（ａ）（５０１−Ｆ）であるコア基材（１００５）を作製した（図１０（ａ））。
【００５５】
次に熱硬化性のバインダー樹脂としてエポキシ樹脂Ａ（日本化薬社製：商品名ＥＰＰＮ５０２Ｈ）８０重量部、エポキシ樹脂Ｂ（昭和高分子社製：商品名エピコート８０２）２０重量部、硬化剤（荒川化学工業社製：商品名タマノル）６２重量部を溶剤（ダイセル化学工業社製：商品名メトアセ）に溶解させ、高誘電フィラーとしてチタン酸バリウム（堺化学工業社製：商品名ＢＴ−０５）を樹脂分（含硬化剤）との固形分比で８０ｗｔ％になるように十分に分散させたのち、コア基板１５０５上にダイコーターを用いて塗布後、１２０℃１時間で乾燥加熱して約２０μｍの厚さの誘電体層（１００６）を得た（図１０（ｂ））。
【００５６】
こうして形成した誘電体層（１００６）の上に、一区画の内層電極面積が１ｃｍ2である、実施例１と同様の図４（ｃ）で示す内層電極パターン（３０１−３）が５列×４行に並んだスクリーン版を用いて導電性ペーストをスクリーン印刷することにより内層電極（１００７）を形成した（図１０（ｃ））。
【００５７】
上記と同様にしてこの内層電極（１００７）上へ誘電体層を形成し、次いで内層電極を下層の電極と１ｃｍ2の重なりをもつように導電性ペーストのスクリーン印刷によって順次設け、それぞれ電極が形成された４層の誘電体層を設けた（図１０（ｄ））。ここで１層目の誘電体層（１００６）上の電極（１００７）の形状は実施例１と同様に図４（ｃ）で示す内層電極パターン（３０１−３）が５列４行に配置された版を用いてスクリーン印刷し、２層目の誘電体層（１００８）上の内層電極（１００９）の形状は図４（ｂ）で示す内層電極パターン（３０１−２）を、３層目の誘電体層（１０１０）上の内層電極（１０１１）の形状は図４（ａ）で示す内層電極パターン（３０１−１）、そして４層目の誘電体層（１０１２）上の最外層の電極（１０１３）の形状は図５（ｃ）の配線パターン（５０１−Ｔ）を用いてそれぞれ作製した。この後、この基板を１８０℃１時間加熱し各誘電体層を充分に硬化させ、誘電体層と電極が交互に積層されてなるキャパシターシート（１０１４）を得た。
【００５８】
次に上下層の電極の導通を取るためにＵＶ−ＹＡＧレーザーを用いて最外層の電極（１００３、１０１３）同士が電気的に接続されるよう、図５（ｃ）で示す貫通孔（５０２）の形成位置にビアホール（１０１５）を形成した（図１０（ｅ））。このとき電極位置を１列、２列、３列、４列のすべてと、５列３行と５列４行はハとチの位置に、５列１行はイとニの位置に、５列２行はイとへの位置に接続されるよう位置決めし、ビアホール（１０１５）を形成したのち、電気的に接続するよう導電性ペースト（１０１６）で上下の導通を確保し、内層電極間の電気的接続がなされたキャパシターシート（１０１７）を作製した（図１０（ｆ））。
【００５９】
ハとチの位置に貫通孔（５０２）を形成する場合はハの位置の貫通孔で最外層の電極２層（１００３及び１０１３）と２層目の内層電極（１００９）を接続し、チの位置の貫通孔で１層目（１００７）と３層目の内層電極（１０１１）を接続する。
イとニの位置に形成する場合はイの位置の貫通孔で最外層の電極（１００３））のみを接続し、ニの位置の貫通孔で２層目の内層電極（１００９）のみを接続する。このとき一番上の最外層の電極（１０１３）との接続は行わない。
イとヘの位置に貫通孔を形成する場合はイの位置の貫通孔で最外層の電極（１００３）を、ヘの位置の貫通孔で一番上の最外層の電極（１０１３）をそれぞれ接続する。このとき内層電極（１００７、１００９、１０１１）との接続は行わない。
【００６０】
次にキャパシターシート（１０１７）の表裏に絶縁材料（１１０２）として厚みが約５０μｍのビルトアップ用層間絶縁材料（味の素ファインテクノ社：商品名ＡＢＦ−ＳＨ）を加熱真空プレスを用いて積層した（図１１（ｇ））。
この基板の裏面側に、コア基材（１００５）上に設けたキャパシター素子の電極（１００４）の導通を得るために、ＵＶ−ＹＡＧレーザーによってビアホール（１１０３）を形成した後（図１１（ｈ））、基板の両面全面を銅パネルメッキして導電体層（１１０４）を形成した（図１１（ｉ））。
【００６１】
次に表面は適当なダミーパターン回路を、また裏面には内層の電極パターンと同じ位置に外部取り出し電極（９０１）が形成されるよう図９で示す配線パターンで導電体層（１１０４）をエッチングし素子内蔵基板を完成させた（図１１（ｊ））。
【００６２】
図９及び図１１（ｊ）で示すキャパシター素子の外部取り出し電極（９０１）間の静電容量をＬＣＲメーターにて測定したところ、ａ−ｂ間は４３．９ｎＦ、ｃ−ｄ間は２２．０ｎＦ、ｅ−ｆ間は１６．４ｎＦ、ｇ−ｈ間は１１．０ｎＦ、ｉ−ｊ間は５．５ｎＦ、ｋ−ｌ間は２．７ｎＦ、ｍ−ｎ間は１．３６ｎＦであった。
【００６３】
【発明の効果】
以上のように本発明の部品内蔵キャパシターシート及び素子内蔵基板によれば、プリント配線板内に種々の静電容量を有するキャパシター素子を通常のビルトアップ工法を用いて簡便に内蔵することができ、種々の多層プリント配線板やモジュール基板の特性を向上させることが出来る。
【００６４】
【図面の簡単な説明】
【図１】従来の基板内蔵型キャパシターの一例を示す断面図である。
【図２】本発明によるキャパシターシートを構成する誘電体シートと、誘電体層上における内層電極の配置の一例を示した説明図である。
【図３】本発明によるキャパシターシートを構成する誘電体積層シートの断面図である。
【図４】本発明によるキャパシターシートを構成する内層電極の形状と配置の一例を示した説明図である。
【図５】本発明によるキャパシターシートを構成する最外層の電極の配線の一例を示す説明図である。
（ａ）は図６のキャパシターシート、あるいは図１０（ａ）のコア基材をを上から見た配線図である。
（ｂ）は図６のキャパシターシートを下から見た配線図である。
（ｃ）は図１０（ｅ）のキャパシターシートを上から見た配線図である。
【図６】本発明による素子内蔵基板に使用するキャパシターシートの製造工程の一例を示す断面図である。
【図７】本発明による素子内蔵基板の製造工程の一例を示す断面図である。
【図８】本発明による素子内蔵基板に内蔵するキャパシター素子の取り出し電極配置の実施の一例を示す説明図である。
【図９】本発明による素子内蔵基板に内蔵するキャパシター素子の取り出し電極配置の実施の他の例を示す説明図である。
【図１０】本発明による素子内蔵基板に使用するキャパシターシートの製造工程の他の例を示す断面図である。
【図１１】本発明による素子内蔵基板の製造工程の他の例を示す断面図である。
【符号の説明】
１０１…プレーナータイプのキャパシター素子
１０２…配線パターン
１０３…ビアホール（ＩＶＨ）
１０４…絶縁層
１０５…誘電体層
２０１…誘電体層
２０２…内層電極
２０３…誘電体シート
３０１−１…１層目の内層電極パターン
３０１−２…２層目の内層電極パターン
３０１−３…３層目の内層電極パターン
３０２…導電体層（銅箔）
３０３…誘電体積層シート
４０１…貫通孔形成予定位置
５０１…最外層の電極
５０１−Ｆ…表側の最外層の電極パターン
５０１−Ｂ…裏側の最外層の電極パターン
５０１−Ｔ…一番上の最外層の電極パターン
５０２…貫通孔
５０３…電極パッド
５０４…配線パターン
６０１…キャパシターシート
６０２…導電性ペースト
６０３…内層電極間の電気的接続がなされたキャパシターシート
７０１…キャパシター層
７０２…絶縁材料（プリプレグ）
７０３…導電体層（銅箔）
７０４…ビアホール
７０５…導電体層（メッキによる）
７０６…外部取り出し電極
７０７…素子内蔵基板
９０１…外部取り出し電極
１００１…絶縁性基板
１００２…貫通孔
１００３…最外層の電極
１００４…電極
１００５…コア基材
１００６…１層目の誘電体層
１００７…１層目の内層電極
１００８…２層目の誘電体層
１００９…２層目の内層電極
１０１０…３層目の誘電体層
１０１１…３層目の内層電極
１０１２…４層目の誘電体層
１０１３…最外層の電極
１０１４…キャパシターシート
１０１５…ビアホール
１０１６…導電性ペースト
１０１７…内層電極間の電気的接続がなされたキャパシターシート
１１０１…キャパシター層
１１０２…絶縁材料
１１０３…ビアホール
１１０４…導電体層（メッキによる）
１１０５…素子内蔵基板
Claims (11)
- 複数の誘電体シートの同一面上に複数区画の内層電極が形成されている誘電体シートを、前記内層電極に複数の電気的な接続のための貫通孔形成予定位置を設け、各誘電体シート上の内層電極が上下の内層電極と前記貫通孔形成予定位置において重ならないように前記貫通孔形成予定位置を選択して電極パターンを形成し、複数枚積層したことを特徴とする基板内蔵キャパシター素子用誘電体積層シート。
- 前記誘電体シートの一層の厚みが５〜１００μｍ以下であり、かつ前記基板内蔵キャパシター素子用誘電体積層シートの厚みが１０〜６００μｍ以下であることを特徴とする請求項１に記載の基板内蔵キャパシター素子用誘電体積層シート。
- 前記誘電体シートは少なくとも熱可塑性樹脂及び／又は熱硬化性樹脂と、誘電体フィラーを含むことを特徴とする請求項１または２に記載の基板内蔵キャパシター素子用誘電体積層シート。
- 前記誘電体フィラーは、下記、
ＢａＴｉＯ3、ＳｒＴｉＯ3、ＣａＴｉＯ3、Ｍｇ2ＴｉＯ3、ＺｎＴｉＯ3、Ｌａ2Ｔｉ2Ｏ7、Ｎｄ2Ｔｉ2Ｏ7、ＰｂＴｉＯ3、ＣａＺｒＯ3、ＢａＺｒＯ3、ＰｂＺｒＯ3、ＢａＴｉ1-xＺｒxＯ3、ＰｂＺｒxＴｉ1-xＯ3
（０≦ｘ≦１）
から選ばれる、１種あるいは２種類以上であることを特徴とする請求項３記載の基板内蔵キャパシター素子用誘電体積層シート。 - 請求項１から４のいずれかに記載の誘電体積層シートの最外層に複数の電極が設けられ、前記誘電体積層シートにおける内層電極は上下どちらかの最外層の電極と電気的に接続され、キャパシター素子が形成されていることを特徴とする基板内蔵キャパシターシート。
- 前記キャパシター素子における最外層の電極の面積は、当該キャパシター素子における内層電極一つの面積と同じかもしくは大きいことを特徴とする請求項５記載の基板内蔵キャパシターシート。
- 請求項５または６記載の内層電極が同一平面上で電気的に接続されていることを特徴とする基板内蔵キャパシターシート。
- １つのキャパシター素子を構成する上下の内層電極の電気的な接続を一部とらないことで当該キャパシター素子の容量を調節したことを特徴とする請求項５から７のいずれかに記載の基板内蔵キャパシターシート。
- 前記最外層の電極は銅箔であることを特徴とする請求項５から８のいずれかに記載の基板内蔵キャパシターシート。
- 請求項５から９のいずれかに記載のキャパシターシートの積層によりキャパシター層を形成したことを特徴とする素子内蔵基板。
- 請求項５から９のいずれかに記載のキャパシターシートを絶縁材料で被覆後、配線パターンを設けたことを特徴とする請求項１０記載の素子内蔵基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002339123A JP4269657B2 (ja) | 2002-11-22 | 2002-11-22 | 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002339123A JP4269657B2 (ja) | 2002-11-22 | 2002-11-22 | 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004172530A JP2004172530A (ja) | 2004-06-17 |
| JP4269657B2 true JP4269657B2 (ja) | 2009-05-27 |
Family
ID=32702146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002339123A Expired - Fee Related JP4269657B2 (ja) | 2002-11-22 | 2002-11-22 | 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4269657B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4671802B2 (ja) | 2004-10-18 | 2011-04-20 | 富士通株式会社 | めっき方法、半導体装置の製造方法及び回路基板の製造方法 |
| JPWO2006054601A1 (ja) * | 2004-11-19 | 2008-05-29 | 松下電器産業株式会社 | コンデンサ内蔵多層基板とその製造方法、及び冷陰極管点灯装置 |
| KR100593894B1 (ko) | 2004-12-17 | 2006-06-28 | 삼성전기주식회사 | 튜닝 가능한 집적 수동 소자 |
| US7495887B2 (en) * | 2004-12-21 | 2009-02-24 | E.I. Du Pont De Nemours And Company | Capacitive devices, organic dielectric laminates, and printed wiring boards incorporating such devices, and methods of making thereof |
| US8462482B2 (en) * | 2009-01-30 | 2013-06-11 | Headway Technologies, Inc. | Ceramic capacitor and method of manufacturing same |
| US8432662B2 (en) * | 2009-01-30 | 2013-04-30 | Headway Technologies, Inc. | Ceramic capacitor and method of manufacturing same |
-
2002
- 2002-11-22 JP JP2002339123A patent/JP4269657B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004172530A (ja) | 2004-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7676921B2 (en) | Method of manufacturing printed circuit board including embedded capacitors | |
| JP3956851B2 (ja) | 受動素子内蔵基板及びその製造方法 | |
| US6872893B2 (en) | Wiring board provided with passive element and cone shaped bumps | |
| CN100376126C (zh) | 柔性基板、多层柔性基板及它们的制造方法 | |
| US7279412B2 (en) | Parallel multi-layer printed circuit board having improved interconnection and method for manufacturing the same | |
| US20100060381A1 (en) | Mulit-layer embedded capacitance and resistance substrate core | |
| JP2006121088A (ja) | 容量性／抵抗性デバイスおよびそのようなデバイスを組み込むプリント配線板、ならびにその作製の方法 | |
| JP3946578B2 (ja) | 受動素子を備えた配線板の製造方法、受動素子を備えた配線板 | |
| JP4207517B2 (ja) | 素子内蔵基板 | |
| JP4500759B2 (ja) | 容量性／抵抗性デバイス、高誘電率有機誘電ラミネート、およびそのようなデバイスを組み込むプリント配線板、ならびにその作製の方法 | |
| JP4269657B2 (ja) | 誘電体積層シート、基板内蔵キャパシターシート及び素子内蔵基板 | |
| JP2004146495A (ja) | プリント配線板内蔵用チップコンデンサ及びそれを内蔵した素子内蔵基板 | |
| KR100645613B1 (ko) | 캐패시터 내장형 인쇄회로기판 및 그 제조 방법 | |
| JP2000353875A (ja) | コンデンサ内蔵キャリア基板およびその製造方法 | |
| JP2003078251A (ja) | セラミックチップ内蔵基板とその製造方法 | |
| JP2007116177A (ja) | 電力コアデバイスおよびその製造方法 | |
| JP4126985B2 (ja) | 受動素子内蔵プリント配線板及びその製造方法 | |
| JP2000340955A (ja) | 受動部品内蔵複合多層配線基板およびその製造方法 | |
| JP2004095804A (ja) | 受動素子内蔵プリント配線板及びその製造方法 | |
| US20090021887A1 (en) | Multi-layer capacitor and wiring board having a built-in capacitor | |
| JP4515477B2 (ja) | 受動素子を備えた配線板の製造方法 | |
| JPH1093246A (ja) | 多層配線基板 | |
| JP4529614B2 (ja) | プリント配線板の製造方法 | |
| JP4802575B2 (ja) | 電気回路基板 | |
| JP2005236076A (ja) | 素子内蔵プリント配線板およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090216 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4269657 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |