JP4259821B2

JP4259821B2 - Game machine

Info

Publication number: JP4259821B2
Application number: JP2002223840A
Authority: JP
Inventors: 勝巳田中; 勇山田
Original assignee: 株式会社サンセイアールアンドディ
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2009-04-30
Anticipated expiration: 2022-07-31
Also published as: JP2004057718A

Description

【０００１】
【発明の属する技術分野】
本発明は、遊技情報に従って遊技を制御するメイン制御装置と、メイン制御装置から送信される指令信号に含まれる制御情報に基いて各種電気装置の制御を行うサブ制御装置と、メイン制御装置とサブ制御装置のそれぞれに設けた制御情報を記憶する記億手段と、メイン制御装置の記憶手段に保持された制御情報を初期化するための初期化手段と、初期化手段の実行を起因として当該初期化手段の実行を報知する初期化報知手段とを備えた遊技機に関するものである。
【０００２】
【従来の技術】
従来の遊技機においては、遊技情報に従って遊技を制御するメイン制御装置と、メイン制御装置から送信される指令信号に含まれる制御情報に基づき各種電気装置の制御を行うサブ制御装置と、メイン制御装置とサブ制御装置のそれぞれに設けた制御情報を記憶する記憶手段と、メイン御装置の記億手段に保持された記憶を初期化するための初期化手段と、初期化手段の実行を起因にして電気装置の少なくとも１つにより初期化手段の実行を報知する初期化報知手段とを備えた遊技機がある。
【０００３】
従来の遊技機では、電源基板や電源中継基板を不正部材が搭載された不正基板に替えたり、配線上に不正基板を取り付けて、不正基板によりメイン制御基板を初期化手段（ＲＡＭクリア状態）でリセットできるようにすることによって、大当り用乱数カウンタの値が初期状態になるために、大当り用乱数カウンタの値が一周するまでの大当りを狙える虞があった。
【０００４】
そこで、初期化報知手段を設け、大当りを狙わせないようにＲＡＭクリアを行う際に遊技機外部に音声やランプ等によって初期化状態を報知することによって、不正にメイン制御装置をリセットしてメイン制御装置を初期状態とし、大当り乱数を狙うという不正行為を抑制していた。
【０００５】
しかし、ＲＡＭクリアを報知するためのコマンドをサブ制御基板が受信したタイミングで、不正基板からリセット信号がサブ制御基板に入力されると、サブ制御基板のＣＰＵが初期スタートするために、ＲＡＭクリアを報知できなくされる虞がある。
【０００６】
また、ＲＡＭクリアの報知中をサブ制御基板のＲＡＭで記憶していても、リセット信号によってサブ制御基板のＲＡＭがクリアされてＲＡＭの内容が消えてしまうために、電源投入時のＲＡＭの状態が不定となってＲＡＭ破壊状態とリセット状態との区別が明確にできない等、ソフト的な対処では不正防止が困難になってきた。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、遊技機において、メイン制御基板にリセット信号を不正に入力し、更にメイン主制御基板からのＲＡＭクリアを報知するためのコマンドをサブ制御基板が受信したタイミングで不正基板からリセット信号がサブ制御基板に入力され、サブ制御基板のＣＰＵを初期スタートさせ、ＲＡＭクリアの報知をできなくする不正を防止することにある。
【０００８】
【課題を解決するための手段】
請求項１に係る遊技機は、遊技情報に従って遊技を制御するメイン制御装置と、前記メイン制御装置から送信される指令信号に含まれる制御情報に基いて各種電気装置の制御を行うサブ制御装置とを有し、前記メイン制御装置は、リセット信号が入力された場合に、ＲＡＭクリア報知コマンドを前記サブ制御装置に送信すると共に、当該メイン制御装置に内蔵されたＲＡＭの初期化を行う第１の初期化処理手段を備え、
前記サブ制御装置は、サブＣＰＵ及びＲＡＭを内蔵したワンチップマイクロコンピュータを備えると共に、前記サブＣＰＵはリセット信号が入力された場合にリセットスタートを開始する構成とされ、前記リセットスタートが開始されると当該ワンチップマイクロコンピュータのＲＡＭの初期化を行う第２の初期化処理手段と、前記ＲＡＭクリア報知コマンドが入力されると前記電気装置の少なくとも１つによって前記メイン制御装置のＲＡＭの初期化が行われている旨を報知する第１のＲＡＭクリア報知処理手段とを備えたものであって、上記課題を解決するために、
前記サブ制御装置に、前記ワンチップマイクロコンピュータのＲＡＭとは別に保持回路を設けると共に、前記保持回路を前記ワンチップマイクロコンピュータによりデータの書き込み及び読み出し可能に接続し、
前記サブ制御装置は、
前記ＲＡＭクリア報知コマンドが入力されると、前記保持回路に前記第１のＲＡＭクリア報知処理手段の実行の記憶のセットと前記第１のＲＡＭクリア報知処理手段とを実行するセット処理手段と、
前記リセットスタートが開始された場合、前記第２の初期化処理手段の実行後、前記保持回路に前記第１のＲＡＭクリア報知処理手段の実行の記憶があるか否かを判定し、前記保持回路に前記第１のＲＡＭクリア報知処理手段の実行の記憶がある場合に、前記メイン制御装置のＲＡＭの初期化が行われている旨を報知する第２のＲＡＭクリア報知処理手段と、
前記第１のＲＡＭクリア報知処理手段または前記第２のＲＡＭクリア報知処理手段による報知時間を計時する計時手段と、
前記計時手段によって計時する前記報知時間が経過した場合にのみ、前記保持回路にセットされた内容をクリアするように構成されたクリア処理手段と、
を設けたことを特徴とする。
【０００９】
請求項２に係る遊技機は、請求項１に係る遊技機において、前記サブ制御装置の作動電圧を監視する電源監視回路を備え、前記電源監視回路は、前記サブ制御装置が動作可能な作動電圧でない場合にリセット信号を出力し、出力されたリセット信号が前記保持回路に入力されるように前記電源監視回路と前記保持回路のリセット端子とを接続し、前記保持回路は、前記電源監視回路からのリセット信号以外のリセット信号は入力されないように構成されたことを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の遊技機の一実施形態に係るパチンコ遊技機に配備された電源装置と、メイン制御装置、払出制御装置、ランプ制御装置、音声制御装置及び表示制御装置との電源供給並びに制御信号の関係を示すブロック図である。また、図２は、電源装置を含む電源供給系統のブロック図である。
【００１２】
図１に示すように、電源装置１は、メイン制御装置２及び払出制御装置３に対して作動電源及びバックアップ用電源を供給する。また、電源装置１は、ランプ制御装置４、音声制御装置５および表示制御装置６に対して作動電源を供給する。なお、メイン制御装置２は、遊技情報に従って遊技制御を行うものである。また、払出制御装置３は、賞球払出制御、球貸操作に応じた貸球払出制御、打球発射装置（図示せず）の動作停止／動作停止解除の制御を行うものである。ランプ制御装置４は、遊技機に配設された各種表示ランプやＬＥＤ等の点灯制御を行うものである。また、音声制御装置５は、スピーカ（図示せず）より各種の音声や効果音を拡声させるための音声制御を行うものである。表示制御装置６は、図示しない遊技盤面に配備されている特別図柄表示装置（図示せず）及び普通図柄表示装置（図示せず）の表示制御を行う。
【００１３】
なお、メイン制御装置２は、内部にＣＰＵ（以下、メインＣＰＵという），ＲＡＭ，ＲＯＭを備えたワンチップマイクロコンピュータ等で構成されている。また、払出制御装置３も同様に内部にＣＰＵ，ＲＡＭ，ＲＯＭを備えたワンチップマイクロコンピュータ等で構成されている。なお、請求項１に記載のサブ制御装置は、本実施形態ではランプ制御装置４或いは音声制御装置５により構成されている。
【００１４】
電源装置１の電源断検出手段７は、メイン制御装置２及び払出制御装置３に接続されており、電源断検出手段７の電源断信号がメイン制御装置２及び払出制御装置３に入力されるように構成されている。また、電源装置１のリセット信号発生手段８は、メイン制御装置２、払出制御装置３、ランプ制御装置４、音声制御装置５及び表示制御装置６の各々に接続されており、リセット信号発生手段８から出力されたリセット信号が、メイン制御装置２、払出制御装置３、ランプ制御装置４、音声制御装置５及び表示制御装置６に入力されるように構成されている。
【００１５】
図２に示すように、電源装置１は、電源回路９、バックアップ用電源回路１０及び電源監視回路１１を備える他、ＲＡＭクリアスイッチ信号発生回路１２を備えている。電源回路９は、受電回路１３を経由して供給される主電源ＡＣ２４Ｖを基にして、各制御対象や駆動要素の作動電源（例えば、ＤＣ３４Ｖ，全波２４Ｖ，ＤＣ１２Ｖ，ＤＣ５Ｖ）を生成して供給する。なお、受電回路１３には、当該受電回路１３から電源回路９への主電源ＡＣ２４Ｖの供給を導通／非導通にオンオフさせる手動操作式の電源スイッチ１４が接続されている。
【００１６】
バックアップ用電源回路１０は、電源回路９で生成されたＤＣ５Ｖを充電し、バックアップ対象（図１のメイン制御装置２のＲＡＭや払出制御装置３のＲＡＭ）にバックアップ用電源（ＤＣ５Ｖ）として供給するものである。電源監視回路１１は、電源断検出手段７とリセット信号発生手段８とを備える。電源断検出手段７は、主電源の電圧（２４Ｖ）が所定電圧（例えば、１２Ｖ）以下に降下するとメイン制御装置２及び払出制御装置３に電源断信号を送出する（ハイレベルからローレベルに立ち下がる）。一方、電源断検出手段７は、前記主電源の電圧が前記所定電圧（１２Ｖ）以上に上昇すると電源断信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。また、リセット信号発生手段８は、主電源の電圧が所定電圧（１２Ｖ）以下に降下した時点から予め定めた遅延時間（例えば、７０ｍｓ）だけ遅れてリセット信号を送出する（ハイレベルからローレベルに立ち下がる）。一方、リセット信号発生手段８は、主電源の電圧が所定電圧（１２Ｖ）以上に上昇するとリセット信号の送出を停止する（ローレベルからハイレベルに立ち上がる）。なお、本実施形態では、電源断信号はローレベルでアクティブであり、リセット信号はローレベルでアクティブである。
【００１７】
ＲＡＭクリアスイッチ信号発生回路１２は、手動操作式のＲＡＭクリアスイッチ１５の操作に応じてＲＡＭクリアスイッチ信号を出力する。なお、ＲＡＭクリアスイッチ信号発生回路１２は、必ずしも電源装置１に設けていなくともよい。
【００１８】
図３は、請求項１に記載のサブ制御装置の一実施形態を示すブロック図である。サブ制御装置１６は、内部にＣＰＵ（以下、サブＣＰＵという），ＲＡＭ（記憶手段に相当），ＲＯＭを備えたワンチップマイクロコンピュータ２２等で構成されている。なお、本実施形態において、サブ制御装置１６をランプ制御装置４としてもよいし、或いは音声制御装置５としてもよいし、或いは、ランプ制御装置４と音声制御装置５の両方としてもよい。
【００１９】
サブ制御装置１６は、３端子入力型のＯＲ回路１７の出力端子がワンチップマイクロコンピュータ２２のリセット端子に接続され、ＯＲ回路１７の３つ入力端子には、ウォッチドック回路１８のリセット信号出力端子、電源監視回路１９のリセット信号出力端子及び電源装置１のリセット信号出力端子がそれぞれ接続されている。なお、ウォッチドック回路１８は、例えば、４ｍｓの間にサブＣＰＵから何も信号がなければ、異常と判断してリセット信号を出力する。また、電源監視回路１９は、サブ制御装置１６の作動電圧（ＤＣ５Ｖ）を監視するものであり、例えば、作動電圧がＤＣ５Ｖの場合、４．７Ｖ〜４．８Ｖであるか否かによって作動電源がオンであるか否かを判別し、作動電源がオンである場合にはリセット解除とし、作動電源がオンでない場合には（動作可能な電圧でなければ）リセット信号を出力する。但し、電源監視回路１９はサブ制御装置１６に対して専用に設けてもよいし、電源装置１によりサブ制御装置１６を監視してもよい。外部リセットは、遊技機自体の電源がオフとなることによって、電源装置１からリセット信号が出力される。
【００２０】
また、サブ制御装置１６には、メイン制御装置２においてＲＡＭの初期化処理が行われる場合、メイン制御装置２からＲＡＭクリア報知コマンドが送信される。サブ制御装置１６のワンチップマイクロコンピュータ２２は、メイン制御装置２から送信されたＲＡＭクリア報知コマンドに応じて初期化報知手段２０を駆動制御し、メイン制御装置２において初期化処理が実行されていることを報知する。なお、初期化報知手段２０として、遊技機に設けられたランプを報知ランプとしたり、スピーカから拡声される報知用音声出力を用いてもよい。
【００２１】
また、サブ制御装置１６には、ワンチップマイクロコンピュータ２２内であってＣＰＵのプログラム実行に直接係る記憶手段のＲＡＭとは別に、初期化報知手段２０を実行していることを記憶保持する保持回路として、例えば、フラグレジスタ２１が設けられている。なお、フラグレジスタ２１のリセット端子は、電源監視回路１９のリセット信号出力端子と接続されており、電源監視回路１９から出力されたリセット信号により、フラグレジスタ２１がリセットされるように構成されている。また、本実施形態のハード的な保持回路としてフラグレジスタ２１を設けているが、０或いは１等の２つの状態を保持できる２状態回路であればこれに限らず用いることができる。
【００２２】
以上のように構成された実施形態のパチンコ遊技機におけるメインＣＰＵが実行する処理について説明する。図４は、メインＣＰＵが実行する電源投入時処理のフローチャートである。電源投入時、メインＣＰＵは、まず、ＲＡＭクリアスイッチ１５がオンであるか否かを判別する（ステップＳ０１）。なお、ＲＡＭクリアスイッチ１５は、開店時、或いは上述のシステム停止中からの復旧時に係員等により手動でオン操作されるもので、ＲＡＭクリアスイッチ１５がオンである場合には初回の電源投入時と見做し、ステップＳ０２に進み、サブ制御装置１６に対してＲＡＭクリア報知コマンドを送信し（ステップＳ０２）、ステップＳ０３の初期化処理（全ＲＡＭ領域のクリア、作業領域の初期設定等）を行い、初期化処理を終えると、ステップＳ０４の遊技制御処理に移行する。なお、ステップＳ０２及びステップＳ０３により第１の初期化処理手段が構成されている。
【００２３】
一方、例えば、電源断が発生した場合には、メインＣＰＵは、図示しない所定の電源断処理を行った後、遊技機自体の電源がオフとなる。この後、主電源が電源断から復帰すると、主電源の電圧が上昇し所定電圧以上となり、これに応じて電源監視回路１１による電源断信号がハイレベルに復帰し（電源断信号がオフとなり）、リセット信号がハイレベルに復帰し（リセット信号がオフとなり）、メイン制御装置２及び払出制御装置３も復帰して動作を開始する。また、ランプ制御装置４、音声制御装置５および表示制御装置６にもリセット信号が入力され、ランプ制御装置４、音声制御装置５および表示制御装置６のデータが初期化される。
【００２４】
次に、主電源が電源断から復帰した場合のメイン制御装置２が行う処理について説明する。図４のフローチャートにおいて、電源断からの復帰時には、ＲＡＭクリアスイッチ１５がオンではないので、メインＣＰＵは、ステップＳ０１を偽と判別し、ステップＳ０５に進む。ステップＳ０５に進むと、メインＣＰＵは、電源断処理フラグがオンであるか否かを判別する（ステップＳ０５）。電源断時に行われた電源断処理により電源断処理フラグがオンである結果、メインＣＰＵは、ステップＳ０５を真と判別し、ステップＳ０６に移行する。ステップＳ０６において、メインＣＰＵは、バックアップ用電源により保持されているＲＡＭの内容が正しいか否かを判別する（ステップＳ０６）。すなわち、メインＣＰＵは、ＲＡＭの使用領域を全て加算した結果の１バイト値を全ビット反転した結果が、電源断時に保管したバックアップ検証値と比較して同じ場合は、バックアップ用電源により保持されているＲＡＭの内容が正常と判断し、ステップＳ０７に移行する。また、前記比較結果が異なる場合は、バックアップ用電源により保持されているＲＡＭの内容が異常であると判断し、初回の電源投入時と見做してステップＳ０２に進む。また、ステップＳ０５にて、電源断フラグがセットされていないと判別した場合にも、初回の電源投入時と見做してステップＳ０２に進む。ステップＳ０２に進む場合には、サブ制御装置１６に対してＲＡＭクリア報知コマンドを送信し（ステップＳ０２）、ステップＳ０３の初期化処理（全ＲＡＭ領域のクリア、作業領域の初期設定等）を行う。
【００２５】
バックアップ用電源により保持しているＲＡＭの内容が正常と判断した場合、メインＣＰＵは、電源断フラグをクリアし（ステップＳ０７）、各レジスタを電源断となった時点に戻し（ステップＳ０８）、電源断時の割込み設定状態に設定し（ステップＳ０９）、復電時の処理を行い（ステップＳ１０）、復電時の処理を終えると、電源断となったアドレスの次のアドレスへ戻って遊技制御処理を再開する。
【００２６】
以上の説明から明らかなように、メイン制御装置２においてステップＳ０３の初期化処理が行われる場合には、サブ制御装置１６に対してＲＡＭクリア報知コマンドが送信される。
【００２７】
次に、サブ制御装置１６のワンチップマイクロコンピュータ２２に内蔵されたＣＰＵ（以下、サブＣＰＵという）が実行するリセットスタート処理について説明する。図５は、サブＣＰＵが実行するリセットスタート処理のフローチャートである。前述のように、ウォッチドック回路１８に対して、例えば、４ｍｓの間にサブＣＰＵから何も信号がないことによって（例えば、サブＣＰＵの暴走等）、ウォッチドック回路１８が異常と判断してリセット信号を出力した場合、又は、電源監視回路１９が、サブ制御装置１６の作動電圧（ＤＣ５Ｖ）がオンでないと判別して（動作可能な電圧でないと判別して）リセット信号を出力した場合、遊技機自体の電源がオフとなることによって、電源装置１からリセット信号が出力された場合の何れの場合にも、サブ制御装置１６のワンチップマイクロコンピュータ２２のリセット端子にリセット信号が入力される。
【００２８】
上述の場合は、不正が行われていない場合のリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２のリセット端子に入力される場合である。しかしながら、不正によりリセット信号がサブ制御装置１６に送信される場合の構成例として、例えば、電源基板に不正をして、所定条件（例えば、入賞信号を電源基板が把握できるようにして、更にタイマを設けて入賞信号が入力されてから数秒間入賞信号が入力されなかった場含など）によってリセット信号がサブ制御基板に送信される。また、電源基板とサブ制御基板との間に設けた中継基板などを設けた場合にも同様に中継基板を不正に改造してリセット信号をサブ制御基板に送信する。更に特別に上記の基板以外に別物の不正物を取り付けてリセット信号をサブ制御基板に送信することも考えられる。
【００２９】
サブＣＰＵは、リセット信号が入力されると、リセットスタート処理を開始する。リセットスタート処理を開始すると、サブＣＰＵは、初期化処理（全ＲＡＭ領域のクリア、作業領域の初期設定等）を行う（ステップＡ０１）。なお、ステップＡ０１により第２の初期化処理手段が構成されている。次いで、サブＣＰＵは、フラグレジスタ（保持回路）２１の値を入力し（ステップＡ０２）、入力したフラグレジスタの値が１（ＲＡＭクリア報知の実行の記憶あり）であるか否かを判別する（ステップＡ０３）。開店時のような正規の電源投入時、或いは、サブ制御装置１６の作動電源を再投入した場合には、フラグレジスタ２１は、電源監視回路１９から出力されたリセット信号によってリセットされており、フラグレジスタの値が０（ＲＡＭクリア報知の実行の記憶なし）となっている。サブＣＰＵは、ステップＡ０３を偽と判別し、ステップＡ０６にジャンプする。
【００３０】
ステップＡ０６にて、サブＣＰＵは、報知タイマ（ＲＡＭクリア報知を実行した場合の報知時間を計時するためのタイマ）がアップしているか否かを判別する（ステップＡ０６）。電源投入時の場合、ステップＡ０１の初期化処理が行われることにより、報知タイマのタイマ値も初期値「０」になっている。サブＣＰＵは、ステップＡ０６を真と判別してステップＡ０７に進む。
【００３１】
ステップＡ０７にて、サブＣＰＵは、メイン制御装置２から送信されるコマンドの入力を行う（ステップＡ０７）。電源投入時の場合、或いは、メイン制御装置２において初期化処理が実行されている場合、メイン制御装置２から送信されるコマンドはＲＡＭクリア報知コマンドである。サブＣＰＵは、入力したコマンドがＲＡＭクリア報知コマンドであるか否かを判別する（ステップＡ０８）。サブＣＰＵは、入力したコマンドがＲＡＭクリア報知コマンドでなければ、ステップＡ０８を偽と判別してステップＡ１２のその他の制御処理にジャンプする。
【００３２】
一方、サブＣＰＵは、入力したコマンドがＲＡＭクリア報知コマンドである場合は、ステップＡ０８を真と判別してステップＡ０９に進み、フラグレジスタに１をセットする（ステップＡ０９）。即ち、ワンチップマイクロコンピュータ２２に内蔵されているＲＡＭ（記憶手段）とは別に設けた保持回路にＲＡＭクリア報知の実行を記憶する。次いで、ＲＡＭクリアの報知を行う（ステップＡ１０）。従って、メイン制御装置２において初期化処理が実行されている場合、メイン制御装置２から送信されるＲＡＭクリア報知コマンドに応じて、サブＣＰＵによりＲＡＭクリアの報知がなされる。なお、ステップＡ１０により第１のＲＡＭクリア報知処理手段が構成されている。また、ステップＡ０９とステップＡ１０とによりセット処理手段が構成されている。
【００３３】
なお、ＲＡＭクリアの報知例としては、ランプ制御装置４による報知ランプの点灯、音声制御装置５によるスピーカからの音声によるＲＡＭクリアを実行している旨の報知、表示制御装置６によるＲＡＭクリアを実行している旨の表示による報知等、これらの何れでもよいし、これらを組み合わせてもよい。
【００３４】
サブＣＰＵは、ステップＡ１０に次いで、ＲＡＭクリアの報知の報知時間（例えば、３０秒）を報知タイマにセットし（ステップＡ１１）、ステップＡ１２のその他の制御処理に進み、その他の制御処理を終えると、ステップＡ０６に戻る。ステップＡ０６にて、サブＣＰＵは、報知タイマ（ＲＡＭクリア報知を実行した場合の報知時間を計時するためのタイマ）がアップしているか否かを判別する（ステップＡ０６）。ＲＡＭクリアの報知を実行している場合、報知タイマに報知時間がセットされている結果（報知タイマのタイマ値が０でない結果）、サブＣＰＵは、ステップＡ０６を偽と判別してステップＡ１３に進む。
【００３５】
サブＣＰＵは、報知タイマのタイマ値を１つ減じ（ステップＡ１３）、減じた結果、報知タイマがアップしているか否かを判別する（ステップＡ１４）。ステップＡ１４にて、報知タイマがアップしていていなければ、ステップＡ１４を偽と判別してステップＡ１２のその他の制御処理に進み、その他の制御処理を終えると、ステップＡ０６に戻る。以下、サブＣＰＵは、報知タイマにセットしたＲＡＭクリア報知の報知時間が経過するまでの間、ステップＡ０６を偽、ステップＡ１３、ステップＡ１４を偽、ステップＡ１２で形成される処理ループを繰り返し実行する。なお、この間、ＲＡＭクリアの報知がなされる。そして、ＲＡＭクリア報知の報知時間が経過すると、報知タイマがアップすることになる（報知タイマのタイマ値が０となる）。サブＣＰＵは、ステップＡ１４を真と判別し、フラグレジスタの値を０セットし（ＲＡＭクリア報知の実行の記憶なし）（ステップＡ１５）、ＲＡＭクリア報知を停止し（ステップＡ１６）、ステップＡ１２のその他の制御処理に進み、その他の制御処理を終えると、ステップＡ０６に戻る。なお、ステップＡ１４をＹＥＳと判定する処理およびステップＡ１５の処理によりクリア処理手段が構成されている。以下、サブＣＰＵは、ステップＡ０６を真、ステップＡ０７、ステップＡ０８を偽、ステップＡ１２で形成される処理ループを繰り返すことになる。以上が、不正が行われていない場合のリセット信号がサブ制御装置１６に入力される場合の処理の流れである。
【００３６】
次に、不正によってリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２のリセット端子に入力される場合の処理の流れについて説明する。この場合、大当り用乱数カウンタの値で大当り狙いをする目的で不正するわけであるので、メイン制御装置２に対してリセット信号が入力される。従って、メイン制御装置２において初期化処理が実行されることになり、図４のステップＳ０２によりメイン制御装置２からＲＡＭクリア報知コマンドがサブ制御装置１６に送信される。また、ＲＡＭクリアの報知を妨害する目的で、ＲＡＭクリア報知コマンドをサブ制御装置１６のワンチップマイクロコンピュータ２２が受信したタイミングで、不正基板からリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２に入力されるものと想定する。
【００３７】
サブＣＰＵは、ステップＡ０６を真、ステップＡ０７、ステップＡ０８を偽、ステップＡ１２で形成される処理ループを繰り返していると、まず、メイン制御装置２からＲＡＭクリア報知コマンドがサブ制御装置１６に送信されることから、ステップＡ０８を真と判別する。そして、フラグレジスタに１をセットし（ステップＡ０９）、即ち、ワンチップマイクロコンピュータ２２に内蔵されているＲＡＭ（記憶手段）とは別に設けた保持回路にＲＡＭクリア報知の実行を記憶し、ＲＡＭクリアの報知を行い（ステップＡ１０）、ＲＡＭクリアの報知の報知時間（例えば、３０秒）を報知タイマにセットする（ステップＡ１１）。ここにおいて、不正基板からリセット信号がサブ制御装置１６のワンチップマイクロコンピュータ２２に入力される。
【００３８】
サブＣＰＵは、不正なリセット信号の入力により、リセットスタート処理を開始し、ステップＡ０１、ステップＡ０２を行い、ステップＡ０３に進み、このステップＡ０１の初期化処理によりサブ制御装置１６のＲＡＭの中が初期化される。次に入力したフラグレジスタの値が１（ＲＡＭクリア報知の実行の記憶あり）であるか否かを判別する。この場合、不正なリセット信号がワンチップマイクロコンピュータ２２に入力されても、電源監視回路１９からのリセット信号や報知タイマの経過によるリセット信号以外のリセット信号はフラグレジスタ（保持回路）に入力されないために、セットされたフラグレジスタの値は１で保持されている（ＲＡＭクリア報知の実行の記憶がある）。したがって、サブＣＰＵは、ステップＡ０３を真と判別し、ステップＡ０４に進み、ＲＡＭクリアの報知を行い（ステップＡ０４）、ＲＡＭクリアの報知の報知時間（例えば、３０秒）を報知タイマにセットし（ステップＡ０５）、ステップＡ０６に進む。そして、ステップＡ０６を偽、ステップＡ１３、ステップＡ１４を偽、ステップＡ１２で形成される処理ループを繰り返し実行する。従って、この間、ＲＡＭクリアの報知がなされる。なお、ステップＡ０３をＹＥＳと判定する処理およびステップＡ０４の処理により第２のＲＡＭクリア報知処理手段が構成されている。
【００３９】
従って、サブ制御装置１６のワンチップマイクロコンピュータ２２に対してリセット信号を入力し、サブ制御装置１６のワンチップマイクロコンピュータ２２内のＲＡＭの中を消去してＲＡＭクリアの報知を行わせないように妨害しようとする不正に対して、ワンチップマイクロコンピュータ２２に内蔵されたＲＡＭとは別に設けた保持回路によりＲＡＭクリアの報知を行っていたことを記憶しているので、ＲＡＭクリアの報知をできなくする不正を防止することができる。なお、実施形態では、保持回路をフラグレジスタ２１で構成した例を示しているが、保持回路をフリップフロップで構成してもよい。
【００４０】
【発明の効果】
請求項１に記載の遊技機によれば、サブ制御装置に、記憶手段とは別に初期化報知手段を実行していることを記憶保持する保持回路を設け、サブ制御装置が、メイン制御装置から初期化報知手段の実行を指令されると、保持回路に初期化報知手段の実行していることを記憶させるので、初期化手段の実行を報知するためのコマンドをサブ制御装置が受信したタイミングで、不正基板からサブ制御装置にリセット信号を入力してサブ制御装置をリセットスタートさせても、保持回路により初期化手段の実行の報知を行っていたことを記憶しているので、ＲＡＭクリアの報知をできなくする不正を防止することができる。
【００４１】
そして、サブ制御装置は、リセット信号の入力によりリセットスタートすると、保持回路に初期化報知手段を実行している記憶があるか否かを判別し、記憶がある場合に、初期化報知手段の実行によって初期化手段の実行を報知するので、初期化手段とは異なる外部からの不正なリセット信号が入力されても、このリセット信号に関係なく、初期化手段の実行を報知することができる。
【００４２】
また、サブ制御装置が、初期化報知手段による報知時間を計時する計時手段を備え、サブ制御装置は、報知時間が経過すると保持回路の記憶をリセットするので、初期化手段とは異なる外部からの不正なリセット信号が入力されても、このリセット信号に関係なく、計時時間による報知時間が経過するまで初期化手段の実行の報知を行っていたことの記憶を保持することができる。
【図面の簡単な説明】
【図１】本発明の遊技機の一実施形態に係るパチンコ遊技機に配備された電源装置と、メイン制御装置、払出制御装置、ランプ制御装置、音声制御装置及び表示制御装置との電源供給並びに制御信号の関係を示すブロック図
【図２】電源装置を含む電源供給系統のブロック図
【図３】サブ制御装置の一実施形態を示すブロック図
【図４】メイン制御装置のＣＰＵが実行する電源投入時処理のフローチャート
【図５】サブ制御装置のＣＰＵが実行するリセットスタート処理のフローチャート
【符号の説明】
１電源装置
２メイン制御装置
３払出制御装置
４ランプ制御装置（サブ制御装置）
５音声制御装置（サブ制御装置）
６表示制御装置
７電源断検出手段
８リセット信号発生手段
９電源監視回路
１０バックアップ用電源回路
１１電源監視回路
１２ＲＡＭクリアスイッチ信号発生回路
１３受電回路
１４電源スイッチ
１５ＲＡＭクリアスイッチ
１６サブ制御装置
１７ＯＲ回路
１８ウォッチドック回路
１９電源監視回路
２０初期化報知手段
２１フラグレジスタ（保持回路）
２２ワンチップマイクロコンピュータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a main control device that controls a game according to game information, a sub-control device that controls various electrical devices based on control information included in a command signal transmitted from the main control device, a main control device, and a sub-control device. Storage means for storing control information provided in each of the control devices, initialization means for initializing control information held in the storage means of the main control device, and execution of the initialization means The present invention relates to a gaming machine provided with initialization notifying means for notifying execution of the enabling means.
[0002]
[Prior art]
In a conventional gaming machine, a main control device that controls a game according to game information, a sub-control device that controls various electric devices based on control information included in a command signal transmitted from the main control device, and a main control device And storage means for storing control information provided in each of the sub-control devices, initialization means for initializing the memory held in the storage means of the main control device, and execution of the initialization means There is a gaming machine provided with initialization notification means for notifying execution of initialization means by at least one of the electric devices.
[0003]
In a conventional gaming machine, the power supply board or the power relay board is replaced with an unauthorized board on which an unauthorized member is mounted, or an unauthorized board is attached on the wiring, and the main control board is initialized by means of the unauthorized board (RAM clear state). By making it possible to reset, the value of the jackpot random number counter is in the initial state, and there is a possibility that the jackpot until the value of the jackpot random number counter makes one round may be aimed.
[0004]
Therefore, an initialization notification means is provided, and when the RAM is cleared so that the big hit is not aimed, the initialization state is notified to the outside of the gaming machine by voice, a lamp, etc., and the main controller is reset illegally. The control device was set to the initial state, and the illegal act of aiming at the big hit random number was suppressed.
[0005]
However, when the reset signal is input to the sub control board from the unauthorized board at the timing when the sub control board receives a command for notifying the RAM clear, the CPU of the sub control board starts up for the first time. There is a risk of being unable to report.
[0006]
Also, even if the RAM clear notification is stored in the RAM of the sub control board, the RAM of the sub control board is cleared by the reset signal and the contents of the RAM are erased. It has become difficult to prevent fraud by software measures, such as being undefined and making it impossible to clearly distinguish between the RAM destruction state and the reset state.
[0007]
[Problems to be solved by the invention]
An object of the present invention is to reset a reset signal from an unauthorized board at a timing when a sub-control board receives a command for notifying a RAM clear from the main main control board by illegally inputting a reset signal to the main control board in a gaming machine. The signal is input to the sub-control board, and the CPU of the sub-control board is initially started to prevent the illegality that the RAM clear notification cannot be performed.
[0008]
[Means for Solving the Problems]
  A gaming machine according to claim 1 is a main control device that controls a game in accordance with game information, and a sub-control device that controls various electric devices based on control information included in a command signal transmitted from the main control device. The main control device transmits a RAM clear notification command to the sub-control device when a reset signal is input, and initializes a RAM built in the main control device. Including initialization processing means;
  The sub-control device includes a one-chip microcomputer incorporating a sub-CPU and a RAM, and the sub-CPU is reset when a reset signal is input.TheThe reset start is configured to startIs startedSecond initialization processing means for initializing the RAM of the one-chip microcomputer and the RAM clear notification command are input.And beforeIn order to solve the above-mentioned problem, there is provided first RAM clear notification processing means for notifying that initialization of the RAM of the main control device is performed by at least one of the electrical devices. ,
  In the sub-control device, a holding circuit is provided separately from the RAM of the one-chip microcomputer, and the holding circuit is connected so that data can be written and read by the one-chip microcomputer.
  The sub-control device
in frontWhen a RAM clear notification command is input, the first RAM clear notification process is performed in the holding circuit.meansMemory of runningofsetAnd the first RAM clear notification processing meansSet processing means to perform,
When the reset start is started,Of the second initialization processing means.After execution, it is determined whether or not there is a storage of execution of the first RAM clear notification processing means in the holding circuit,The first RAM clear notification process in the holding circuitmeansSecond RAM clear notification processing means for notifying that initialization of the RAM of the main control device is being performed when there is a storage of execution of
The first RAM clear notification processmeansOr the second RAM clear notification processmeansA timing means for timing the notification time by
Clear processing means configured to clear the contents set in the holding circuit only when the notification time measured by the time measuring means has elapsed,
Is provided.
[0009]
  A gaming machine according to a second aspect of the present invention is the gaming machine according to the first aspect, further comprising a power supply monitoring circuit for monitoring an operating voltage of the sub-control device, wherein the power-supply monitoring circuit is an operating voltage at which the sub-control device can operate. The power monitoring circuit and the holding circuit so that the reset signal is output when not, and the output reset signal is input to the holding circuitReset terminalAnd the holding circuit is connected to the power supply monitoring circuit.NoA reset signal other than the set signal is configured not to be input.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a power supply provided to a pachinko gaming machine according to an embodiment of the gaming machine of the present invention, a power supply to a main control device, a payout control device, a lamp control device, a voice control device, and a display control device, and It is a block diagram which shows the relationship of a control signal. FIG. 2 is a block diagram of a power supply system including a power supply device.
[0012]
As shown in FIG. 1, the power supply device 1 supplies operating power and backup power to the main control device 2 and the payout control device 3. The power supply device 1 supplies operating power to the lamp control device 4, the sound control device 5, and the display control device 6. The main control device 2 performs game control according to the game information. Also, the payout control device 3 performs prize ball payout control, ball payout control in accordance with a ball lending operation, and operation stop / operation stop release control of a ball hitting device (not shown). The lamp control device 4 controls lighting of various display lamps and LEDs arranged in the gaming machine. The sound control device 5 performs sound control for amplifying various sounds and sound effects from a speaker (not shown). The display control device 6 performs display control of a special symbol display device (not shown) and a normal symbol display device (not shown) provided on a game board surface (not shown).
[0013]
The main controller 2 is composed of a one-chip microcomputer having a CPU (hereinafter referred to as main CPU), RAM, and ROM. Similarly, the payout control device 3 is also composed of a one-chip microcomputer having a CPU, RAM, and ROM therein. Note that the sub-control device according to claim 1 is configured by the lamp control device 4 or the sound control device 5 in the present embodiment.
[0014]
The power cut-off detection means 7 of the power supply device 1 is connected to the main control device 2 and the payout control device 3 so that the power cut-off signal from the power cut-off detection means 7 is input to the main control device 2 and the payout control device 3. It is configured. The reset signal generating means 8 of the power supply device 1 is connected to each of the main control device 2, the payout control device 3, the lamp control device 4, the sound control device 5 and the display control device 6. Is output to the main control device 2, the payout control device 3, the lamp control device 4, the sound control device 5, and the display control device 6.
[0015]
As shown in FIG. 2, the power supply device 1 includes a RAM clear switch signal generation circuit 12 in addition to a power supply circuit 9, a backup power supply circuit 10, and a power supply monitoring circuit 11. The power supply circuit 9 generates and supplies the operation power supply (for example, DC34V, full wave 24V, DC12V, DC5V) of each control target and drive element based on the main power supply AC24V supplied via the power receiving circuit 13. To do. The power receiving circuit 13 is connected to a manually operated power switch 14 for turning on / off the supply of the main power AC 24V from the power receiving circuit 13 to the power supply circuit 9 to conduction / non-conduction.
[0016]
The backup power supply circuit 10 charges DC5V generated by the power supply circuit 9 and supplies it as a backup power supply (DC5V) to the backup target (RAM of the main control device 2 or RAM of the payout control device 3 in FIG. 1). It is. The power monitoring circuit 11 includes a power interruption detecting means 7 and a reset signal generating means 8. The power cut-off detecting means 7 sends a power cut signal to the main control device 2 and the payout control device 3 when the main power supply voltage (24V) drops below a predetermined voltage (for example, 12V) (from the high level to the low level). Down). On the other hand, when the voltage of the main power supply rises above the predetermined voltage (12V), the power-off detection means 7 stops sending the power-off signal (rises from low level to high level). The reset signal generation means 8 sends a reset signal (from a high level to a low level) with a delay of a predetermined delay time (for example, 70 ms) from the time when the voltage of the main power supply drops below a predetermined voltage (12 V). Fall down). On the other hand, the reset signal generation means 8 stops sending the reset signal (rises from low level to high level) when the voltage of the main power source rises above a predetermined voltage (12V). In this embodiment, the power-off signal is active at a low level, and the reset signal is active at a low level.
[0017]
The RAM clear switch signal generating circuit 12 outputs a RAM clear switch signal in accordance with the operation of the manually operated RAM clear switch 15. Note that the RAM clear switch signal generation circuit 12 is not necessarily provided in the power supply device 1.
[0018]
FIG. 3 is a block diagram showing an embodiment of a sub-control device according to claim 1. The sub-control device 16 includes a one-chip microcomputer 22 having a CPU (hereinafter referred to as sub-CPU), a RAM (corresponding to storage means), and a ROM. In the present embodiment, the sub-control device 16 may be the lamp control device 4, the voice control device 5, or both the lamp control device 4 and the voice control device 5.
[0019]
In the sub-control device 16, the output terminal of the three-terminal input type OR circuit 17 is connected to the reset terminal of the one-chip microcomputer 22, and the three input terminals of the OR circuit 17 are the reset signal output terminals of the watchdog circuit 18. The reset signal output terminal of the power supply monitoring circuit 19 and the reset signal output terminal of the power supply device 1 are connected to each other. Note that, for example, if there is no signal from the sub CPU in 4 ms, the watchdog circuit 18 determines that there is an abnormality and outputs a reset signal. The power supply monitoring circuit 19 monitors the operating voltage (DC5V) of the sub-control device 16. For example, when the operating voltage is DC5V, the operating power supply depends on whether it is 4.7V to 4.8V. It is determined whether or not the power supply is on. If the operating power supply is on, the reset is released. If the operating power supply is not on, a reset signal is output. However, the power supply monitoring circuit 19 may be provided exclusively for the sub control device 16, or the power supply device 1 may monitor the sub control device 16. In the external reset, a reset signal is output from the power supply device 1 when the power of the gaming machine itself is turned off.
[0020]
In addition, a RAM clear notification command is transmitted from the main control device 2 to the sub control device 16 when the RAM initialization processing is performed in the main control device 2. The one-chip microcomputer 22 of the sub-control device 16 drives and controls the initialization notification means 20 in accordance with the RAM clear notification command transmitted from the main control device 2, and the initialization process is executed in the main control device 2. Inform you. Note that as the initialization notification means 20, a lamp provided in the gaming machine may be used as a notification lamp, or a notification sound output amplified by a speaker may be used.
[0021]
The sub-control device 16 also has a holding circuit for storing and holding that the initialization notifying means 20 is being executed separately from the RAM of the storage means directly related to the CPU program execution within the one-chip microcomputer 22. For example, a flag register 21 is provided. The reset terminal of the flag register 21 is connected to the reset signal output terminal of the power supply monitoring circuit 19, and the flag register 21 is reset by the reset signal output from the power supply monitoring circuit 19. . Further, although the flag register 21 is provided as a hardware holding circuit of the present embodiment, any two-state circuit that can hold two states such as 0 or 1 can be used.
[0022]
  Processing executed by the main CPU in the pachinko gaming machine according to the embodiment configured as described above will be described. FIG. 4 is a flowchart of power-on processing executed by the main CPU. When the power is turned on, the main CPU first determines whether or not the RAM clear switch 15 is on (step S01). The RAM clear switch 15 is manually turned on by an attendant or the like when the store is opened or at the time of recovery from the above-described system stop. When the RAM clear switch 15 is on, the power is turned on for the first time. As a result, the process proceeds to step S02, a RAM clear notification command is transmitted to the sub-control device 16 (step S02), and initialization processing in step S03 (clearing all RAM areas, initializing work areas, etc.) is performed. When the initialization process is completed, the process proceeds to the game control process in step S04.Note that the first initialization processing means is configured by steps S02 and S03.
[0023]
On the other hand, for example, when a power interruption occurs, the main CPU turns off the power of the gaming machine itself after performing a predetermined power interruption process (not shown). Thereafter, when the main power supply recovers from the power supply interruption, the voltage of the main power supply rises to a predetermined voltage or more, and accordingly, the power supply interruption signal by the power supply monitoring circuit 11 returns to the high level (the power supply interruption signal is turned off). Then, the reset signal returns to high level (the reset signal is turned off), and the main control device 2 and the payout control device 3 also return and start operation. The reset signal is also input to the lamp control device 4, the sound control device 5, and the display control device 6, and the data of the lamp control device 4, the sound control device 5, and the display control device 6 are initialized.
[0024]
Next, a process performed by the main control device 2 when the main power supply returns from a power-off will be described. In the flowchart of FIG. 4, since the RAM clear switch 15 is not turned on at the time of recovery from the power interruption, the main CPU determines that step S01 is false and proceeds to step S05. In step S05, the main CPU determines whether or not the power-off processing flag is on (step S05). As a result of the power-off process flag being turned on by the power-off process performed at the time of power-off, the main CPU determines that step S05 is true and proceeds to step S06. In step S06, the main CPU determines whether or not the contents of the RAM held by the backup power source are correct (step S06). In other words, if the result of inverting all 1-byte values of the result of adding all the used areas of the RAM is the same as the backup verification value stored when the power is turned off, the main CPU is held by the backup power supply. It is determined that the contents of the RAM in question are normal, and the process proceeds to step S07. If the comparison results are different, it is determined that the content of the RAM held by the backup power supply is abnormal, and the process proceeds to step S02 assuming that the power is turned on for the first time. If it is determined in step S05 that the power-off flag has not been set, the process proceeds to step S02 assuming that the power is turned on for the first time. In the case of proceeding to step S02, a RAM clear notification command is transmitted to the sub-control device 16 (step S02), and initialization processing in step S03 (clearing all RAM areas, initial setting of work areas, etc.) is performed.
[0025]
When the main CPU determines that the contents of the RAM held by the backup power supply are normal, the main CPU clears the power-off flag (step S07), returns each register to the time when the power is cut off (step S08), Set to the interrupt setting state at the time of disconnection (step S09), perform the process at the time of power recovery (step S10), and when the process at the time of power recovery is completed, return to the address next to the address where the power was disconnected and control the game Resume processing.
[0026]
As is apparent from the above description, when the initialization process of step S03 is performed in the main control device 2, a RAM clear notification command is transmitted to the sub control device 16.
[0027]
Next, a reset start process executed by a CPU (hereinafter referred to as a sub CPU) built in the one-chip microcomputer 22 of the sub control device 16 will be described. FIG. 5 is a flowchart of reset start processing executed by the sub CPU. As described above, for example, when there is no signal from the sub CPU in 4 ms (for example, the runaway of the sub CPU), the watch dock circuit 18 is determined to be abnormal and reset. When a signal is output, or when the power supply monitoring circuit 19 determines that the operating voltage (DC5V) of the sub-control device 16 is not on (determines that it is not an operable voltage) and outputs a reset signal, The reset signal is input to the reset terminal of the one-chip microcomputer 22 of the sub-control device 16 in any case where the reset signal is output from the power supply device 1 by turning off the power of the machine itself.
[0028]
The case described above is a case where a reset signal when no fraud is performed is input to the reset terminal of the one-chip microcomputer 22 of the sub-control device 16. However, as a configuration example in the case where the reset signal is transmitted to the sub-control device 16 due to fraud, for example, the power supply board is fraudulent and a predetermined condition (for example, the power supply board can grasp the winning signal, and a timer And the reset signal is transmitted to the sub-control board in accordance with a case where the winning signal is not input for several seconds after the winning signal is input. Similarly, when a relay board or the like provided between the power supply board and the sub-control board is provided, the relay board is illegally modified and a reset signal is transmitted to the sub-control board. Furthermore, it is also conceivable to attach a different improper object other than the above-mentioned board and transmit a reset signal to the sub-control board.
[0029]
  When the reset signal is input, the sub CPU starts the reset start process. When the reset start process is started, the sub CPU performs an initialization process (clearing all RAM areas, initial setting of work areas, etc.) (step A01).The step A01 constitutes a second initialization processing means.Next, the sub CPU inputs the value of the flag register (holding circuit) 21 (step A02), and determines whether or not the input value of the flag register is 1 (the execution of RAM clear notification is stored). Step A03). When the regular power supply is turned on, such as when the store is opened, or when the operation power supply of the sub-control device 16 is turned on again, the flag register 21 is reset by the reset signal output from the power supply monitoring circuit 19. The value of the register is 0 (no RAM execution notification is stored). The sub CPU determines that step A03 is false and jumps to step A06.
[0030]
In step A06, the sub CPU determines whether or not the notification timer (timer for measuring the notification time when RAM clear notification is executed) is up (step A06). When the power is turned on, the initialization value of step A01 is performed, so that the timer value of the notification timer is also the initial value “0”. The sub CPU determines that step A06 is true and proceeds to step A07.
[0031]
In step A07, the sub CPU inputs a command transmitted from the main controller 2 (step A07). When the power is turned on, or when the initialization process is executed in the main controller 2, the command transmitted from the main controller 2 is a RAM clear notification command. The sub CPU determines whether or not the input command is a RAM clear notification command (step A08). If the input command is not the RAM clear notification command, the sub CPU determines that step A08 is false and jumps to the other control processing of step A12.
[0032]
  On the other hand, if the input command is a RAM clear notification command, the sub CPU determines that step A08 is true, proceeds to step A09, and sets 1 in the flag register (step A09). That is, execution of RAM clear notification is stored in a holding circuit provided separately from the RAM (storage means) built in the one-chip microcomputer 22. Next, the RAM clear is notified (step A10). Accordingly, when the initialization process is executed in the main control device 2, the sub CPU notifies the RAM clear in response to the RAM clear notification command transmitted from the main control device 2. The first RAM clear notification processing means is configured by step A10. Step A09And step A10Thus, a set processing means is configured.
[0033]
As examples of the RAM clear notification, the lamp control device 4 turns on the notification lamp, the voice control device 5 notifies that the RAM is cleared by sound from the speaker, and the display control device 6 performs the RAM clear. Any of these may be used, such as a notification by displaying that it is in progress, or a combination thereof.
[0034]
Sub CPU sets notification time (for example, 30 seconds) of RAM clear notification to notification timer after Step A10 (Step A11), proceeds to other control processing of Step A12, and finishes other control processing. Return to step A06. In step A06, the sub CPU determines whether or not the notification timer (timer for measuring the notification time when RAM clear notification is executed) is up (step A06). When the RAM clear notification is being executed, the result of the notification time being set in the notification timer (result of the notification timer not being zero), the sub CPU determines that step A06 is false and proceeds to step A13. .
[0035]
  The sub CPU decrements the timer value of the notification timer by 1 (step A13), and determines whether or not the notification timer is up as a result of the subtraction (step A14). In step A14, if the notification timer is not up, step A14 is determined to be false and the process proceeds to other control processes in step A12. When the other control processes are completed, the process returns to step A06. Hereinafter, the sub CPU repeatedly executes the processing loop formed in step A12 while step A06 is false, step A13 and step A14 are false, until the RAM clear notification time set in the notification timer elapses. During this time, the RAM clear is notified. When the RAM clear notification time elapses, the notification timer increases (the timer value of the notification timer becomes 0). The sub CPU determines that step A14 is true, sets the value of the flag register to 0 (no storage of execution of RAM clear notification) (step A15), stops RAM clear notification (step A16), and others in step A12 When the other control processes are completed, the process returns to step A06.Note that the clear processing means is configured by the process of determining YES at step A14 and the process of step A15.Hereinafter, the sub CPU repeats the processing loop formed in step A12 with step A06 being true, step A07 and step A08 being false. The above is the flow of processing when a reset signal is input to the sub-control device 16 when no fraud has been performed.
[0036]
Next, the flow of processing when a reset signal is input to the reset terminal of the one-chip microcomputer 22 of the sub-control device 16 by fraud will be described. In this case, since it is illegal to aim at the big hit with the value of the big hit random number counter, a reset signal is input to the main controller 2. Accordingly, initialization processing is executed in the main control device 2, and a RAM clear notification command is transmitted from the main control device 2 to the sub-control device 16 in step S02 of FIG. Further, a reset signal is sent from the illegal board to the one-chip microcomputer 22 of the sub-control device 16 at the timing when the one-chip microcomputer 22 of the sub-control device 16 receives the RAM clear notification command for the purpose of disturbing the notification of the RAM clear. Assume that it is entered.
[0037]
When the sub CPU repeats the processing loop formed by step A06 true, step A07, step A08 false, and step A12, first, the RAM clear notification command is transmitted from the main control device 2 to the sub control device 16. Therefore, step A08 is determined to be true. Then, 1 is set in the flag register (step A09), that is, the execution of the RAM clear notification is stored in a holding circuit provided separately from the RAM (storage means) built in the one-chip microcomputer 22, and the RAM is cleared. (Step A10), and the RAM clear notification time (for example, 30 seconds) is set in the notification timer (step A11). Here, a reset signal is input from the unauthorized substrate to the one-chip microcomputer 22 of the sub-control device 16.
[0038]
  The sub CPU starts reset start processing in response to an input of an invalid reset signal, performs step A01 and step A02, proceeds to step A03, and initializes the RAM of the sub control device 16 by the initialization processing in step A01. It becomes. Next, it is determined whether or not the value of the input flag register is 1 (the execution of RAM clear notification is stored). In this case, even if an invalid reset signal is input to the one-chip microcomputer 22, reset signals other than the reset signal from the power supply monitoring circuit 19 and the reset signal due to the elapse of the notification timer are not input to the flag register (holding circuit). In addition, the value of the set flag register is held at 1 (the RAM clear notification is stored). Accordingly, the sub CPU determines that step A03 is true, proceeds to step A04, performs a RAM clear notification (step A04), and sets a RAM clear notification time (for example, 30 seconds) in the notification timer ( Step A05), the process proceeds to Step A06. Then, step A06 is false, step A13 and step A14 are false, and the processing loop formed in step A12 is repeatedly executed. Accordingly, during this time, the RAM clear is notified. The second RAM clear notification processing means is configured by the process of determining YES at step A03 and the process of step A04..
[0039]
Therefore, a reset signal is input to the one-chip microcomputer 22 of the sub-control device 16, and the RAM in the one-chip microcomputer 22 of the sub-control device 16 is erased so that the RAM clear notification is not performed. Since it is remembered that the RAM clear notification was performed by a holding circuit provided separately from the RAM built in the one-chip microcomputer 22 for the fraud to be disturbed, the RAM clear notification cannot be performed. Fraud can be prevented. In the embodiment, an example in which the holding circuit is configured by the flag register 21 is shown, but the holding circuit may be configured by a flip-flop.
[0040]
【The invention's effect】
According to the gaming machine of the first aspect, the sub control device is provided with the holding circuit for storing and holding that the initialization notification means is executed separately from the storage means, and the sub control device is connected to the main control device from the main control device. When the execution of the initialization notification means is instructed, the holding circuit stores the execution of the initialization notification means, so at the timing when the sub-control device receives a command for notifying the execution of the initialization means. Even if the reset signal is input from the unauthorized board to the sub-control device and the sub-control device is reset and started, the holding circuit has memorized that the initialization means has been informed, so the RAM clear notification It is possible to prevent fraud that makes it impossible.
[0041]
  AndWhen the reset is started by the input of the reset signal, the sub-control device determines whether or not the holding circuit has a memory for executing the initialization notification means, and if there is a memory, the sub-control device is initialized by executing the initialization notification means. Since the execution of the initialization means is notified, the execution of the initialization means can be notified regardless of the reset signal even if an illegal reset signal from the outside different from the initialization means is input.
[0042]
  Also,The sub-control device includes a time measuring means for measuring the notification time by the initialization notification means, and the sub-control device resets the memory of the holding circuit when the notification time elapses. Even when the reset signal is input, it is possible to retain the memory that the notification of the execution of the initialization means has been performed until the notification time based on the time measurement time has elapsed, regardless of the reset signal.
[Brief description of the drawings]
FIG. 1 is a diagram showing power supply to a main control device, a payout control device, a lamp control device, a sound control device, and a display control device, and a power supply device arranged in a pachinko gaming machine according to an embodiment of the gaming machine of the present invention; Block diagram showing the relationship of control signals
FIG. 2 is a block diagram of a power supply system including a power supply device.
FIG. 3 is a block diagram showing an embodiment of a sub-control device.
FIG. 4 is a flowchart of power-on processing executed by the CPU of the main control device.
FIG. 5 is a flowchart of reset start processing executed by the CPU of the sub-control device.
[Explanation of symbols]
1 Power supply
2 Main controller
3 Dispensing control device
4 Lamp control device (sub control device)
5 Voice control device (sub control device)
6 Display controller
7 Power-off detection means
8 Reset signal generation means
9 Power supply monitoring circuit
10 Power supply circuit for backup
11 Power supply monitoring circuit
12 RAM clear switch signal generation circuit
13 Power receiving circuit
14 Power switch
15 RAM clear switch
16 Sub-control unit
17 OR circuit
18 Watchdog circuit
19 Power supply monitoring circuit
20 Initialization notification means
21 Flag register (holding circuit)
22 One-chip microcomputer

Claims

A main control device that controls a game in accordance with game information; and a sub-control device that controls various electric devices based on control information included in a command signal transmitted from the main control device. And a first initialization processing means for transmitting a RAM clear notification command to the sub-control device when the reset signal is input, and for initializing the RAM built in the main control device,
The sub-control unit is provided with a one-chip microcomputer incorporating a sub-CPU and RAM, the sub CPU is configured to initiate a reset-start when the reset signal is input, the reset start is initiated initializing the RAM of the main control device by at least one of the one-chip microcomputer of the second initialization means for initializing the RAM, if the RAM is cleared notification command is input before Symbol electrical device In a gaming machine provided with a first RAM clear notification processing means for notifying that
In the sub-control device, a holding circuit is provided separately from the RAM of the one-chip microcomputer, and the holding circuit is connected so that data can be written and read by the one-chip microcomputer.
The sub-control device
When the pre-Symbol RAM clearing notification command is input, a set processing means for executing said first RAM memory of the execution of clear notification processing means sets said first RAM clearing notification processing means to said holding circuit,
When the reset start is started, after the execution of the second initialization processing means, it is determined whether or not the holding circuit has a storage of execution of the first RAM clear notification processing means, and the holding circuit and when said first is stored in the execution of the RAM clearing notification processing unit, the second RAM clearing notification processing unit for notifying the initialization of RAM of the main control device is performed,
Time measuring means for measuring a notification time by the first RAM clear notification processing means or the second RAM clear notification processing means ;
Clear processing means configured to clear the contents set in the holding circuit only when the notification time measured by the time measuring means has elapsed,
A gaming machine characterized by having

A power monitoring circuit that monitors an operating voltage of the sub-control device, and the power monitoring circuit outputs a reset signal when the sub-control device is not operable, and the output reset signal is the holding circuit; The power monitoring circuit is connected to a reset terminal of the holding circuit so that the reset signal is input to the reset circuit, and the holding circuit is configured not to input a reset signal other than the reset signal from the power monitoring circuit. The gaming machine according to claim 1.