JP4250333B2

JP4250333B2 - ソリッドステート過負荷リレー

Info

Publication number: JP4250333B2
Application number: JP2000502568A
Authority: JP
Inventors: ズズリーダニエル
Original assignee: シーメンスエナジーアンドオートメーションインコーポレイテッド
Priority date: 1997-07-10
Filing date: 1998-07-07
Publication date: 2009-04-08
Anticipated expiration: 2018-07-07
Also published as: KR100570113B1; US5818674A; DE69812361D1; WO1999003185A1; ES2195360T3; EP0995251B1; KR20010020604A; JP2001510319A; EP0995251A1; DE69812361T2

Description

【０００１】
本発明は、電気的過負荷リレーに関するものであり、更に詳しくは、ソリッドステート多相過負荷リレーに関する。
【０００２】
背景技術
過負荷リレーは、過度の電流の流れにより惹起されるオーバーヒートに基づくダメージから電気機器を保護するため産業設備内で典型的に使用される電気スイッチである。典型的ケースではこの電気機器は３相モータであり、この３相モータは、接触器と称される他のリレーを介して電源へ接続される。接触器は、典型的には遠隔配置された他のスイッチにより制御される。
【０００３】
従来の構成では過負荷リレーは、接触器の制御のための制御スイッチに直列に接続される。過負荷状態が過負荷リレーにより検出されると、過負荷リレーはこのスイッチを作動し、このスイッチは接触器の電源を切り、これによって電気機器への電源を遮断し、それにより電気機器に対するダメージを防止する。
【０００４】
従来過負荷リレーは各相に対して抵抗性ヒータを使用しており、この抵抗性ヒータは、バイメタル素子との間で熱伝導を行うものであり、このバイメタル素子はスイッチを制御する。過負荷が検出されると、例えば抵抗性ヒータからバイメタル素子へ十分な熱入力があると、バイメタル素子は、自身に対応付けされているスイッチを開き、接触器コイルを遮断し、電気機器の関連部分を電源から切り離す。
【０００５】
極く最近のものでは、抵抗性ヒータとバイメタル素子から成るタイプのこのようなリレーは電気的過負荷リレーにとって代わられている。例えばＺｕｚｕｌｙ，へ譲渡されたＵｎｉｔｅｄＳｔａｔｅｓＬｅｔｔｅｒｓＰｔｅｎｔ５，１７９，４９５ｉｓｓｕｅｄＪａｎｕａｒｙ１２，１９９３，を参照するとよい。その全体的開示は本願に参照として取り入れられている。そのような回路の出力は典型的には低出力であり、その結果、その出力により接触器コイル電流を制御するには、電気機械的スイッチを要する。
【０００６】
１つのケースでは過負荷リレーは、一度作動すると、開いた位置に保持され、接触器への電流の流れを阻止し、手動でリセットされなければならない。通常はプッシュボタンが使用され、オペレータはプッシュボタンを押してシステムをリセットさせ、過負荷リレーの接点を閉成して、再び接触器コイルへ電流が流れ得るようにし、この接触器は接点を閉じて電流を電気機器へ供給する。
【０００７】
過負荷の期間中、従来の過負荷リレーは典型的には、或期間過負荷が起こってから作動する。当該の遅延された作動は、信号におけるわずかな変動又はノイズの間の不快な作動を防止する。しかしながらこれらのリレーは、典型的には、過負荷の初期検出と、リレーの作動との間の中間期間中に警報又はアラームを発生しない。従って、ユーザは、過負荷が生じているのが分からず、作動を防止するため修正的な措置をとることができない。
【０００８】
フェーズロス（ｐｈａｓｅｌｏｓｓ）の期間中、従来のリレーは典型的には、比較的短い期間にわたってフェーズロスが起こった後に作動する。然し乍ら、従来のリレーは、それらの遅延インターバルを決定するためＲＣタイミング回路を使用する。ＲＣタイミング回路は、熱及び湿度の変化の影響を受け易いので、ＲＣ時定数は、それらの変化と共に変動し、それによって不快な又は誤った作動を惹起し、これによりモータのダメージを惹起し得る。
【０００９】
発明の要約
作動後に自動的にリセットする過負荷リレーを提供することが望ましい。そのような場合において、自動リセット回路は周期的に作動カニズムへリセット信号を送り、リセットプッシュボタン又は類似のメカニズムを操作せずにリレーを自動的にリセットする。
【００１０】
亦、リレーの作動前に、過負荷警報信号又はフェーズロス警報信号を生じさせることが過負荷リレーに対して望ましい。この警報はユーザに、過負荷又はフェーズロスが生じていることを知らせ、モータが停止する前に修正的措置を講じることを可能にする。
【００１１】
更に、温度及び湿度の変動の影響を受け難い精確なタイミング回路を過負荷リレーが使用することも望まれている。
【００１２】
亦、経済的に作製し得る小形のパッケージ内の信頼性のある、精確な過負荷リレーを提供することも望まれている。
【００１３】
更にまた、選択された過負荷値にて作動するため精確にセットし得る過負荷リレーを提供することも望まれている。
【００１４】
本発明は、新規かつ改善されたソリッドステート過負荷リレーを創出する。有利な実施例では、リレーは、３相負荷、典型的にはモータを監視する。
【００１５】
過負荷リレーは複数の電流センシング回路を有し、複数の電流センシング回路の各々は、負荷へのそれぞれの相入力に対応付けされており、それぞれの相入力への電流を表す信号を送出する。加算手段がそれらの信号を受け取るため設けられ、相入力側への平均電流に関する信号を供給する。基準信号を供給すべく動作する給電源が設けられ、ＲＣ回路がこの加算手段に接続される。コンパレータが、基準信号及びＲＣ回路の双方に接続され、ＲＣ回路からの信号を基準信号と比較し、平均電流信号が過負荷を示す場合、過負荷信号を供給する。スイッチはこの過負荷信号に応答し、過負荷リレーが割り当てられている負荷へのパワーフローを遮断するため使用される。
【００１６】
有利には、給電源は、そこから電力を受け取るため電流センサに接続される。有利には電流センサは、電流変換器であり、相互に並列に接続され、給電源及びそれへの入力側に直列に接続される。
【００１７】
有利には、電圧クランピング装置が電流変換器と給電源との間に接続されている。有利な実施例では、クランピング装置はツェナーダイオードである。１つの実施例では、パワーダンプ回路が、そこにおける消費電力を低減するため電圧クランピング装置に接続されている。
【００１８】
有利には、本発明の過負荷リレーは欠陥検出回路を有し、この欠陥検出回路は電流センシング回路、もっと詳しくは、電流変換器及び加算手段に接続され、相入力の任意の１つにおけるフェーズロスをセンシングする。有利には前記回路は複数のコンパレーターを有し、負荷の各相に対してそれぞれ１つのコンパレータが設けられており、各コンパレータに対して１つの入力回路が設けられる。各入力回路は、対応付けされた相に対する電流信号を受信するため１つの相応の電流センシング回路に接続され、そして平均電流信号を受信するため加算手段に接続され、相応のコンパレータへそれの和に関連する信号を送出する。
【００１９】
有利には実施例では、デジタルパルス拡張器回路は、コンパレータとスイッチとの間に挿入接続され、コンパレータからのパルス列をＤＣに変換し、相応の分岐中に電流が存在しているか否かを示す。デジタルパルス拡張器回路はデジタルフェーズロスタイマに接続され、このデジタルフェーズロスタイマは、所定の期間の長さに亘りフェーズロスが検出された後フェーズロス信号を送出する。このことにより、信号におけるわずかな変動又はノイズの期間中にリレーが動作されるのが防止される。
【００２０】
本発明の他のアスペクトでは、過負荷又はフェーズロス状態が検出された場合、警報信号を発するため過負荷及びフェーズロス警報回路が設けられている。大抵の場合において、初期の過負荷又はフェーズロスとリレー作動との間に遅延が設けられているので（不快な作動を防止するため）、それらの警報信号は、リレー作動前に発せられ、従ってオペレータに過負荷又はフェーズロスが起こっていることを警報でき、それにより、ユーザはリレー作動前に修正的アクションを行うことができる。
【００２１】
他の利点は添付図面に関連して以下の記載から明らかである。
【００２２】
図面の説明
明細書の一部であって、この中に包含される添付図面は、本発明の有利な実施例を図解し、そして、上にあげた一般説明及び以降の実施例の詳細な説明と共に、本発明の基本手法を明示する。
【００２３】
有利な実施例の説明
本発明の過負荷リレーの１実施例を全体的に図１に略示する。当該の過負荷リレーは一般的に３相負荷に結合されるべきものである。尤もその使用はそれに限られるものでない。相導体は、１０，１２，１４で示され、負荷（図示せず）に接続されている。個々の電流変換器１６，１８，２０は、それぞれ相導体１０，１２，１４に対応して設けられ、導体２２を介して並列に接続されている。
【００２４】
各電流変換器１６，１８，２０に対応付けされて電流センシング抵抗２４が設けられている。各電流変換器１６，１８，２０とその対応した電流センシング抵抗２４との間に結合点２６，２８又は３０が設けられており、これらの結合点２６，２８又は３０から、対応する相を通って流れる電流を表す信号が取出される。ダイオード３１，３２は、各相の信号に対する整流器として使用され、その結果、線路２２上に直流電流が現れる。この線路２２は、全体を３４で示す第１の給電源回路に接続されている。ツェナーダイオード３６の形状の電気的クランプが、アースと第１の給電源３４との間、もっと詳しく云えば、ダイオード３１，３２により形成された整流器と第１の給電源３４との間に設けられている。
【００２５】
第１の給電源３４は、電圧を蓄積するためのコンデンサー４４及び負荷抵抗３８を有する。全体を４８で示す第２の給電源は、欠陥の間に欠陥回路を給電する（以下詳述する）ための第２の電力源を提供する。この第２の給電源は、エネルギを蓄積するためのコンデンサー４２及びダイオード４０を有する。第１給電源３４のコンデンサー４４は、ダイオード４１を介して第２給電源４８から切り離される。以降詳述するように、このことにより、コンデンサー４４に蓄積された電圧が、欠陥の間に過度に迅速に減衰するのが防止される。
【００２６】
有利な実施例では、リレーはＩＣ回路５０を有する。図２に示すようにＩＣ回路５０は、フェーズロス検出回路１００，不足電圧ロックアウト回路１３０；過負荷警報回路１４０；発振器回路１５０；オートリセット回路１６０；３相コンパレータ回路１８０；出力ドライバ回路１９０を有する。
【００２７】
不足電圧ロックアウト回路１３０は基準電圧Ｖ＋を供給する第１セクション１３２を有する。この電圧は、Ｖ＋の表示を有する第１，第２図における種々のコンポーネントに対する基準電圧として用いられる。ロックアウト回路１３０は、亦第２セクションを有し、該第２セクションは、コンパレータ１３４及び分圧抵抗１３６，１３８を有する。分圧抵抗１３６，１３８は第１給電源３４からパワーを受け取り、そして、参照番号１３９で示す比例電圧信号を取出すように接続されている。電圧信号１３９はコンパレータ１３４に供給され、基準電圧信号Ｖ＋と比較される。電圧信号１３９が所定の値のとき、又はそれを上回るときそして基準電圧信号＋Ｖが安定しているとき、コンパレータ１３４はいつも"パワー良好"信号を送出する。不足電圧ロックアウト回路１３０は、基準信号が安定してない場合に過負荷リレーの誤った作動を防止するため利用される。不足電圧ロックアウト回路１３０も亦、コンデンサー４２がソレノイドを作動させるのに充分なエネルギを有することを保証する。
【００２８】
反転オペアンプ１７２を有する、ＩＣ回路５０の３相アンプ１７０は、全体を参照番号８０で示す、図１の個別アンプ回路と共働動作する。これらの装置は、結合点２６，２８，３０からの信号を加算し、増幅するように配置される。もっと詳しく云えば結合点、２６、２８および３０からの信号（該信号は負である）は加算点４６に供給され、加算点４６は、ＩＣ回路における反転オペアンプ１７２へ入力として接続される。そのアンプ１７２から生じる正の出力は、導体１０，１２，１４の各々にて流れる平均電流に比例する。ポテンシオメータ８２を有する可調整フィードバックもまた、加算点４６と、アンプ１７２の出力側との間に接続されている。このことにより、ユーザは回路を、選択されたモータ過負荷アンペア数にてリレーが作動するように調節することができる。
【００２９】
当業者がアンプ１７２の配置構成へのフィードバックに基づいて理解するように、過負荷アンペア数セッティングの値は、ポテンシオメータ抵抗の逆関数である。従って、ポテンシオメータの抵抗が減少するとアンペア数セッティングは増大し、そしてその逆も成立する。然し乍ら、アンペア数は抵抗の逆関数であるので、ポテンシオメータの抵抗が比較的低い場合（そして定格アンペア数が比較的高い場合）、抵抗における小さな変化がアンペア数セッティングに大きな影響を及ぼす。他方では、ポテンシオメータの抵抗が比較的高い場合（定格アンペア数が比較的低い場合）、抵抗における変化はアンペア数セッティング状態に対してより小さい影響を及ぼす。従って、ポテンシオメータをより高いアンペア数セッティング状態に精確にセッティングすることが困難である。それというのは、抵抗におけるわずかな変化によりアンペア数セッティング状態の実質的変化が生じるからである。このことは殊に、ソリッドステート過負荷リレーが通常は小型で、コンパクトであり、従って小形のポテンシオメータを有するので、当てはまる。
【００３０】
当該問題を解消するため、ポテンシオメータ８２は有利には自身の抵抗値を変え、アンペア数セッティングに直線的な効果を有するように調整される。これによってユーザは、より精確にポテンシオメータ８２を所定のアンペア数セッティング状態に、殊に、比較的高いアンペア数セッティング状態にセットすることができる。図３は、ポテンシオメータノブ回転の関数として、ポテンシオメータ８２の有利な抵抗を示している。この例では、ノブを０°の位置から２８０°の位置へ回転させることができ、ポテンシオメータの抵抗は、ノブ回転に依存して増大する。然し乍ら、従来のポテンシオメータと異なって、ノブが回転されると、ポテンシオメータ８２の抵抗は第１のレートで増大し、次いでノブ回転の所定の位置で第２レートへ変化する。
【００３１】
より詳細には、図３に示すように、ポテンシオメータ８２の抵抗はノブ回転の約１４０°（最大回転の約５０％）まではノブ回転に対する或１つのレートで増大し、ノブ回転の約１４０°からノブ回転の２８０°までは、別のレートで増大する。従って、ポテンシオメータ８２のノブをその最大回転の約５０％回すと、ポテンシオメータの抵抗は最大値の５０％以下だけ増大している。そのポイントにてノブが５０％を越えて回されると、抵抗は、より高いレートで、その抵抗の約１００％まで増大する。逆に従来のポテンシオメータは典型的には、全ノブ回転にわたって、抵抗の単一のリニヤなレートを有する。２レートポテンシオメータ８２によってユーザは、ポテンシオメータノブのセッティングを介して、特にポテンシオメータの最小抵抗セッティング状態（これはリレーの定格最大過負荷に相応する）へ向かって、特定の過負荷レートを容易にセットすることができる。
【００３２】
勿論、当業者は次のことを容易に理解するであろう。すなわち、ポテンシオメータ８２を、実質的に同じ効果を得るために、ノブ回転に対する抵抗変化の他のレート、例えば、指数関数的レート、非線形レート、マルチリニヤレート（２以上のレート）等々を有するように配置することができることを容易に理解するであろう。同様に、０〜２８０°のノブ回転付きの開示されたポテンシオメータも亦、たんなる例示であり、任意のタイプ型式の可変の抵抗を使用できる。
【００３３】
アンプ１７２からの出力は、抵抗５４，５６及びコンデンサー５８から成るＲＣ回路に接続され、次いでＩＣ回路におけるフェーズロスコンパレータ回路１８０に入力される。より詳細には、当該信号は過負荷コンパレータ１８２に入力され、そこで電圧基準信号Ｖ＋と比較される。コンパレータ１８２は発振を阻止するための組込まれたヒステリシスを有する。配置構成は次のようになされている。即ち、平均電流を表す信号が基準電圧信号Ｖ＋を所定の大きさだけ越えたとき過負荷信号が過負荷コンパレータ１８２の出力側１８４に送出されるようになされている。出力側１８４は、出力ドライバ回路１９０、より詳細には、オアゲート１９２の入力側に接続され、オアゲート１９２の出力側は、アンドゲート１９４の入力側に接続され、このアンドゲート１９４にはパワーレベルが良好なときを示す不足電圧ロックアウト回路１３０からの入力も入る。両条件が存在する場合、アンドゲート１９４は過負荷信号を送出して、出力ドライバ１９６を投入する。この出力ドライバ１９６はＭＯＳＦＥＴを有する。出力ドライバ１９６は、トランジスタスイッチ９２に接続されており、このトランジスタスイッチ９２は、欠陥コイル９４及び第２給電源に直列接続されている。
【００３４】
従って、平均電流を表す信号が基準電圧信号Ｖ＋を所定の大きさだけ越え、且つパワーレベルが良好である場合、欠陥コイルは付勢されて、リレーを従来手法で作動させる。ＭＯＳＦＥＴ出力ドライバ１９６は、欠陥コイル９４の動作をイネーブル化するのに充分な長さのパルスをトランジスタスイッチ９２に供給するために使用される。コンパレータ１８２及び１３４におけるヒステリシスにより、リレーの作動を確保するのに十分な長さを有するパルス幅が生ぜしめられる。
【００３５】
注目されるべきことには、抵抗５４，５６及びコンデンサー５８から成るＲＣ回路により、所定の期間内で作動が行われたか否かを決定するためと、実際にそのように作動が行われたならば一層大きな迅速性で回路の作動を生じさせるためのメモリが設けられる。当該のＲＣ回路は遅延を与え、これによって短い過負荷状態、即ち負荷が過度のパワーを引き寄せてもよいスタートアップ期間のような短い過負荷状態が起こるのが許容される。抵抗５４，５６及びコンデンサー５８を有するＲＣ回路の時定数は、コンデンサー５８の比較的緩慢な放電を行わせるように比較的大きい。従って、平均電流における別の増大により定まる時点の直前に先行の作動があった場合には、コンデンサー５８は完全には放電されず、最終的にＭＯＳＦＥＴ出力ドライバ１９６をトリガするレベルまで、より迅速に充電される。明らかに、現在の作動と先行の作動との間の経過した時間が少なければ少ない程（例えば繰り返しスタートアップ期間中）、現在の作動はそれだけ益々迅速に生起する。この特徴は、作動時間がいずれの状況においても一定に保たれているような場合に生じるような負荷のオーバヒートを防止するよう設計されたものである。このようなケースにおいて相互間の短い時間内で作動が起こることがあれば負荷の充分な冷却が行われなくなり、その結果ダメージが生じるおそれがある。
【００３６】
亦留意すべきことには、欠陥コイルが付勢されると、第１，第２給電源がダイオード４０，コンデンサー４２及び欠陥コイル９４のソレノイドを介して短絡されるということである。従って、第１給電源の電圧は、その間に欠陥コイルが付勢される期間中の時間に亘って減衰する。第１の給電源電圧が基準電圧Ｖ＋より小になると、ロックアウト回路１３０のコンパレータ１３４は、パワー良好信号を低下させる。この状態はアンドゲート１９４へ入力され、このアンドゲート１９４は、出力ドライバ１９６をリセットし、この出力ドライバ１９６は、トランジスタスイッチ９２をリセットし、欠陥コイル９４を滅勢する。このことにより、出力ドライバ１９６が不足電圧状態期間中ラッチすることがないようにされるのであり、そのように不足電圧状態期間中ラッチすることがあると第１給電源が短絡されることとなり、それにより第１給電源が通常の動作電圧に到達するのが阻止されることとなる。
【００３７】
この過負荷リレーは亦、１つ又はそれ以上の相が不存在になったとき作動するための手段を提供する。即ち、導体１０，１２，又は１４のうちの１つにおけるパワーが存在しなくなると、その状態はセンシングされ、そして、残りの２つの相におけるいずれの相応の増大に無関係に作動を起こさせる。
【００３８】
より詳細には、フェーズロス検出回路１００における一連の３つのコンパレータ１０１，１０２，１０３は、対応付けされた相を流れる電流の和および、図１及び図２に示すようなすべての相を流れる平均電流を表す信号を受信するようにそれぞれ接続されている。図２から明らかなように、コンパレータ１０３への入力側は導体１０６であり、この導体１０６は２つの抵抗１１０，１１２の結合点１０８に接続されている。抵抗１１２は、そこから平均電流信号を受信するようにオペアンプ１７２の出力側に接続され得、これに対し、抵抗１１０は対応付けされた相における電流を表す信号をそこから受信するように、結合点３０に接続され得る。類似に接続された同様の導体及び抵抗は、コンパレータ１０１及び１０２への入力側を提供する。
【００３９】
コンパレータ１０１，１０２，１０３からの出力側が、それぞれのパルス拡張器回路１１４，１１６，１１８に接続されている。有利には、パルス拡張器回路１１４，１１６，１１８はデジタルタイマーである。コンパレータ１０１，１０２，１０３からの出力は、デジタルタイマー１１４，１１６，１１８のリセット入力側に入力される。デジタルタイマーは次のように配置構成されている。即ち、リセット入力がローに保たれる場合、タイマは、タイムアウトシーケンスを開始し、所定の期間の後、又はもっと特定的には所定数のクロック信号受信後、非反転出力を高める（そして、反転された出力を低くする）。当該インターバル中タイマがリセット信号を受信すると、タイマがリセットされ、タイムアウトシーケンスをリスタートする。タイマの反転出力はミラー（ｍｉｒｒｏｒ）である。従って、明らかなように、導体１０，１２，１４内に相が存在する場合、パルス信号はコンパレータ１０１，１０２，１０３から出力される。それらのパルス信号はデジタルタイマー１１４，１１６，１１８をリセットし、それにより当該タイマが、タイムアウトシーケンスを完結するのを阻止する。従ってデジタルタイマー１１４，１１６，１１８の反転出力は、ハイ状態に保たれる。
【００４０】
デジタルパルス拡張器１１４，１１６，１１８の反転出力側は、ナンドゲート１２０の入力側に接続され、このナンドゲート１２０はナンドゲート１２２に接続され、このナンドゲート１２２も亦、パワーが良好である際にそれを示す不足電圧ロックアウト回路１３０から信号を受信する。図２には、オプショナルなフェーズロスイネーブル信号１２３も示されている。このオプショナル信号も亦、ナンドゲート１２２内に入力され、制御信号として動作する。
【００４１】
ナンドゲート１２２からの出力がフェーズロスタイマー１２４のリセット部に入力される。有利には、フェーズロスタイマー１２４は、デジタルタイマーである。
【００４２】
斯くて、明らかなように、ナンドゲート１２２へ入力される信号の何れかがローである場合、ハイ信号がタイマー１２４のリセット入力側に入力され、これによって、タイマーがタイミングアウトするのを防止し、それにより、タイマー１２４の非反転出力側１２６がローのままにされる。従って、明らかように、オプショナルなフェーズロスイネーブル信号１２３がローの場合、タイマー１２４はハイのリセット信号を受け取り、それの非反転出力側を高めることができない。パワー良好信号がローにある場合、同じことが成立つ。同様に導体１０，１２，１４上にて相が存在する場合、ナンドゲート１２０の出力は、ローに保たれ、それにより、ナンドゲート１２２の出力がハイに保たれ、これによりタイマがタイミングアウトするのが防止される。
【００４３】
然し乍ら、明らかなように導体１０，１２又は１４のうちの１つにてフェーズロスが生じている場合、ナンドゲート１２０からの出力はハイになる。パワー良好信号及びオプショナルのフェーズロスイネーブル信号１２３もハイになる場合、ローリセット信号がタイマー１２４に入力される。このことにより、タイマーはそのタイムアウトシーケンスを起動開始し、所定数のクロック信号の後、自身の非反転出力１２６を高める。デジタルタイマー１２４は次のように配置構成される。即ち、リセット信号がローになった場合に、所定のクロックサイクルのインターバルの後、有利にはリセット信号がローになった後、約２〜２．９秒後に、タイマーの非反転出力１２６がハイになるように配置構成される。当該の期間遅延は、不快な作動を防止する。
【００４４】
タイマー１２４の非反転出力１２６は出力ドライバ回路１９０に、より詳しくは、オアゲート１９２の入力側に入力される。上述のように、オアゲート１９２の出力は、アンドゲート１９４へ入力され、パワーレベルが良好なときを示す不足電圧ロックアウト回路１３０からもオアゲート１９４入力される。両条件が存在する場合、アンドゲート１９４は、過負荷信号をＭＯＳＦＥＴ出力ドライバ回路１９６に供給し、このＭＯＳＦＥＴ出力ドライバ回路１９６は、欠陥コイル９４に直列接続されているトランジスタスイッチ９２を作動する。
【００４５】
従って、導体１０，１２，又は１４のうちの少なくとも１つにおいてパワーが存在しなくなり、フェーズロスが所定の期間保持されると、有利には、２〜３秒保持されると、欠陥コイルは付勢されて、リレーを従来手法で磁気的に作動させる。また、ＭＯＳＦＥＴ出力ドライバ１９６は、欠陥コイル９４の動作をイネーブリングするのに充分な長さのパルスをトランジスタスイッチ９２に供給するために使用される。コンパレータ１３４におけるヒステリシスにより、リレーの作動を確保するのに十分な長さを有するパルス幅が生ぜしめられる。
【００４６】
有利な実施例では、パルス拡張器１１４，１１６，１１８及びフェーズロスタイマー１２４は、個別のＲＣ回路タイマより寧ろ、ＩＣ回路におけるデジタルタイマーである。一般に、デジタルタイマーは、ＲＣタイマーより精確であり、温度及び湿度の変化に対して影響を受け難く、構築中又は使用中汚染され難い。更に、デジタルタイマーをＩＣ回路内で具体化でき、これにより、スペースを節減し、効率的且つ一貫性のあるコンストラクションを容易にする。従って、ＩＣ回路５０におけるデジタルタイマー１４，１１６，１１８及び１２４により小型で安価なパッケージにおける信頼性のある回路が実現される。
【００４７】
発振器回路１５０における発振器１５２はクロック信号１５４を発生する。クロック信号は、デジタルタイマー１４，１１６，１１８及び１２４の各々に入力され、タイマーを従来手法でクロック制御する。
【００４８】
有利な実施例では、過負荷リレーは、全体を参照番号１４０で示す過負荷警報回路を有し、この過負荷警報回路は、リレーの作動前に警報信号を送出する。もっとくわしく云えば、アンプ１７２からの出力―これは、導体１０，１２，１４の各々にて流れる平均電流を表すーは、コンパレータ１４２へ入力される。この信号は、同様にコンパレータ１４２へ入力された基準信号Ｖ＋と比較される。配置構成は次にようになされている。即ち、平均電流を表す信号が基準電圧信号Ｖ＋を所定の大きさだけ越えたとき信号がコンパレータ１４２から出力されるようになされている。このコンパレータはアンドゲート１４６に接続されている。コンパレータは発振を阻止するための組込まれたヒステリシスを有する。パワーレベルが良好であるときそれを示すロックアウト回路１３０からの信号もアンドゲート１４６の入力側に印加接続される。両条件が充足、存在している場合、アンドゲート１４６は信号をＭＯＳＦＥＴドライバ１４８のゲートに送出し、このＭＯＳＦＥＴドライバ１４８は、アースへの警報信号経路を完結する。この警報信号経路は、可聴的又は可視的（図示せず）アラームに対する信号経路を従来の方法で完結するために使用できる。このことは、リレーの作動前に過負荷状態が起こったことに対しての迅速な警報をユーザに与え、これによってユーザは修正的措置をとることができる。
【００４９】
フェーズロスの期間中の別個の警報回路が図２において全体として参照番号２１０で示されている。もっとくわしく云えば、ナンドゲート１２２の出力側―これは、前述のように導体１０，１２又は１４のいずれにおいてもフェーズロスの期間中ローであるーはインバータ２１２に接続される。インバータ２１２は、ナンドゲート１２２からの信号を反転し、この信号をＭＯＳＦＥＴドライバ２１４のゲートに入力する。このＭＯＳＦＥＴドライバ２１４は、フェーズロス出力信号の、アースへの経路を完結する。このアースへの経路は、可聴又は可視的アラーム（図示せず）に対する信号経路を従来の方法で完結するため使用される。従って、導体１０，１２，１４のいずれかにてフェーズロスが生じている場合、フェーズロス出力信号を送出することができる。この信号は、フェーズロスタイマー１２４によりセッティングされる遅延の前に送出される。このことにより、リレーの作動前にフェーズロスの起こったとの迅速な警報がユーザに与えられ、これによってユーザは修正的措置をとることができる。
【００５０】
１つの実施例では過負荷リレーはパワーダンプ回路を有し、このパワーダンプ回路は、発振器回路１５０におけるスイッチモードドライバ１５７，デューティサイクルスイッチ１５８及びＭＯＳＦＥＴ１５９から成る。スイッチモードドライバ１５７は、発振器１５２からデューティサイクル信号１５６を導出する。このデューティサイクル信号１５６は、ＭＯＳＦＥＴ１５９のゲートに印加接続される。このＭＯＳＦＥＴ１５９は、第１給電源３４とアースとの間に直列に接続されている。従って、デューティサイクルがハイである場合、ＭＯＳＦＥＴが付勢され、第１給電源はアースに短絡される。これにより、ツェナーダイオード３６における電力消費が低下され、このツェナーダイオード３６はリレーの全体的電力消費を低下させ、リレーにより生じる熱を低減する。スイッチモードドライバ１５７のデューティサイクル信号を選択的に、デューティサイクルスイッチ１５８を閉成することにより変化させることができる。例えば、スイッチモードドライバ１５７は、次のように配置構成し得る。即ち、デューティサイクルスイッチ１５８が開状態に置かれたときは第１のデューティサイクルを生じさせ、そして、デューティサイクルスイッチ１５８が閉成状態に置かれたときは第２のデューティサイクルを生じさせように配置構成し得る。
【００５１】
更に、ＩＣ回路内でのデューティサイクルピンを、図２に示すように発振器１５２へ接続することもできる。発振器１５２を次のように配置構成し得る。即ち、テスト期間中、テスト入力側１５３をアースに接続し、これによってスタンダードクロック信号１５４をディスエイブルするように配置構成し得る。別個の予め選択されたクロック信号をデューティサイクルピンを介して発振器１５２内に入力でき、この別個の信号はテストクロック信号としてクロック線１５４上で出力される。
【００５２】
明らかなように本発明のパワーダンプ回路及びテストクロック回路は主に、ＩＣ回路内に含まれる。これによって、これらの装置をデジタルに具現化することができ、それによりスペースが節減され、コンポーネントの数が低減され、効率的かつ、信頼性のある構成が容易化される。
【００５３】
有利な実施例では、リレーは全体を参照番号１６０及び２００で示す自動リセット回路を有する。図１に示すように、第１給電源はコンデンサー２０２及び抵抗２０４により表されるＲＣタイミング回路に接続されている。通常の動作中、このコンデンサー２０２は第１給電源電圧に比例する電圧を蓄積する。過負荷作動状態の後、コンデンサー２０２にて設定された電圧は抵抗２０４を介して減衰する。ダイオード２０６は自動リセット回路に対する別個のアースを形成する。このことにより、自動リセット回路１６０，２００が他のリレー回路から独立に動作し得、例えば第１給電源とアースとの間に接続された回路に無関係に動作し得る。
【００５４】
全体を参照番号１６０で示す回路は、コンデンサー２０２により形成された電圧が基準電圧以下に減衰するとパルスを送出する。このパルスはリセットコイル２０８をラッチするため使用される。もっと詳しく云えば、コンデンサー２０２における電圧は抵抗１６１と１６２により分割される電圧である。これにより、コンデンサー２０２を通過する電圧に比例する電圧が結合点１６３にて形成される。結合点１６３にて形成された電圧はコンパレータ１６４に入力される。亦、自動リセット基準電圧が基準回路１６５により形成され、この基準電圧は亦、結合点１６３にて形成された電圧との比較のためコンパレータ１６４に入力される。結合点１６３における電圧が基準電圧以下に減衰すると、コンパレータ１６４は、信号をパルス発生器１６６へ出力し、前記パルス発生器１６６は、パルス信号をトランジスタスイッチ２１０に出力する。ここでこのトランジスタスイッチ２１０は、リセットコイル２０８に直列に設けられている。従って、トランジスタスイッチ２１０がパルス発生器１６６からパルスを受信すると、コンデンサー２０２からリセットコイル２０８を通ってＶssへの信号経路が完成される。これによりリセットコイル２０８がラッチされ、このリセットコイル２０８はリレーをリセットする。従って、明らかなように欠陥の間、コンデンサー２０２を通過する電圧は、リレーのリセットを生じさせるような期間に亘って減衰する。
【００５５】
前述のことから明らかなように、本発明により作成される過負荷リレーは、ヒータの必要性、ヒータを収容するハウジングの必要性とかそこから熱を放散させる手段のいずれもの必要性を無くすものである。更に、当該の本発明のリレーは、残りの動作相への電流レベルの如何なる増大とも無関係にフェーズロスの場合における作動し、負荷の何れかの部分がオーバーヒートする前の迅速な遮断を可能にする。
【００５６】
また、明らかなように、デジタルタイマー１１４，１１６，１１８及び１２４は著しく精確なタイミング機能を提供し、このタイミング機能により、熱及び湿度の変動の影響を受け難い信頼性のあるコンパクトな電気リレーが設けられる。更に、過負荷警報回路１４０はリレーの作動前に警報信号を提供する。明らかなように、この警報信号は、負荷の遮断前にユーザに警報を与えるため使用され、所望されている場合には対抗措置を取ることができる。更に、自動リセット回路（全体を参照番号１６０，２００で示す）は、作動後のリレーの自動的リセットを可能にする。明らかなように、このことにより、ユーザによるリレーの手動的リセットの必要性がなくなる。
【００５７】
幾つかの例では、過酷な環境、例えば、高温の環境において本発明を使用するのが望ましい。従って、本発明において使用されるコンデンサーは、高温にて耐久性を有し、精確に動作すべきである。このことにより得られる更なる利点は、本発明のリレーが、高温での定格使用のコンデンサーを以て所定の温度範囲で使用されるならば、このコンデンサーが、低温での定格使用のコンデンサーより遙かに長い寿命を有するということである。なぜならコンデンサーの定格寿命は、典型的に定格電圧及び温度に依存し、定格値より低い電力及び温度で作動されるコンデンサーは著しくその寿命を増大させるからである。
【００５８】
実際上、有利な実施例では、本発明の過負荷リレーは１０５°Ｃで定格のコンデンサーを使用する。このことは、高い温度環境（例えば、ほぼ８５°Ｃ）においてさえも精確な動作を可能にし、コンデンサーの遙かに長い寿命を可能にする。同様に、本発明において使用されるコンデンサーは、本発明のコンデンサーへ加えられる電圧が一般的にほぼ１４．５ＶボルトＤＣであるにもかかわらず有利には２５ＶボルトＤＣの電圧の定格を有する。このことは、同じく、故障率を低減し、実質的にコンデンサーの寿命を延ばす。
【００５９】
過負荷リレーにて使用される回路基板及び電気コンポーネントの耐久性及び寿命を増大するため、当該の回路及び電気コンポーネントは、シリコーン又はポリウレタンのような保護コーティングで被覆又は浸漬され得る。
【００６０】
本発明は多相負荷に対する過負荷保護手段として説明してきたが、当業者に明らかなように、単相負荷の保護においても有用なものである。そのようなケースでは、過負荷保護に関する本発明の利点を得るのに、単相導体を３つの電流変換器１６，１８，２０を通して導きさえすればよいのである。
【図面の簡単な説明】
【図１】本発明の過負荷リレーの概略的説明図。
【図２Ａ】本発明のＩＣ回路のブロックダイヤグラムを示す図。
【図２Ｂ】本発明のＩＣ回路のブロックダイヤグラムを示す図。
【図３】ポテンシオメータの抵抗と、ポテンシオメータノブ回転度との特性関係を示すグラフィックダイヤグラムの特性図。
【符号の説明】
１０相導体
１２相導体
１４相導体
１６電流変換器
１８電流変換器
２０電流変換器
２６結合点
２８結合点
３０結合点
３１ダイオード
３２ダイオード

Claims

フェーズロスも検出する自己駆動出力形ソリッドステート過負荷リレーにおいて、
複数の電流変換器（１６、１８、２０）を有し、該複数の電流変換器の各々は多相負荷の相導体（１０、１２、１４）に対応して設けられており、当該対応する相導体（１０、１２、１４）内を流れる電流を表す信号を送出するものであり、
前記多相負荷へのパワーを遮断するスイッチ（９２）を有し、
前記電流変換器（１６、１８、２０）の少なくとも１つに接続された処理回路を有し、当該処理回路は、デジタルタイマーである少なくとも１つのデジタルパルス拡張器回路（１１４、１１６、１１８）と、デジタルフェーズロスタイマーであるデジタルタイミング回路（１２４）とを含み、
当該デジタルパルス拡張器回路（１１４、１１６、１１８）の各々は、それぞれの電流変換器（１６、１８、２０）に対応して配されており、当該対応する相導体（１０、１２，１４）内を流れる電流を表す前記信号を受信し、所定の期間の後、各出力信号を生成するものであり、
当該デジタルタイミング回路（１２４）は当該出力信号を受信し、フェーズロスが所定の期間保持されるとエラー信号を生成するものであり、当該エラー信号に応答して、当該デジタルタイミング回路（１２４）に接続されている前記スイッチ（９２）を作動させることを特徴とするソリッドステート過負荷リレー。
当該の期間は１〜４ｓｅｃであることを特徴とする請求項１記載のリレー。
当該の期間は２〜３ｓｅｃであることを特徴とする請求項１記載のリレー。
更に、前記電流変換器（１６、１８、２０）のうちの少なくとも１つに結合された加算回路（２６、２８、３０、４６）を有し、該加算回路は、前記相導体（１０、１２、１４）における平均電流に関連する信号を送出するものであり、
少なくとも１つのコンパレータ（１０１、１０２、１０３）を有し、前記少なくとも１つのコンパレータは前記加算回路（２６、２８、３０、４６）及び前記電流変換器（１６、１８、２０）のうちの少なくとも１つに結合された１つの入力側を有し、前記デジタルパルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つに結合された１つの出力側を有することを特徴とする請求項１記載のリレー。
更にクロック回路（１５０）を有し、該クロック回路は、前記のデジタルパルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つ及び前記のデジタルタイミング回路（１２４）にクロック信号（１５４）を供給するように構成されていることを特徴とする請求項１記載のリレー。
前記クロック回路（１５０）はテスト信号を受信し、前記クロック信号（１５４）として前記デジタルパルス拡張器回路（１１４、１１６、１１８）および前記デジタルタイミング回路（１２４）に当該テスト信号を送出するように構成されていることを特徴とする請求項５記載のリレー。
更に、前記電流変換器（１６、１８、２０）のうちの少なくとも１つに結合された少なくとも１つの整流回路（３１、３２）を有し、
前記少なくとも１つの整流回路（３１、３２）に結合された加算回路（２６、２８、３０、４６）を有し、前記加算回路は、相導体（１０、１２、１４）における平均電流に関連する信号を送出するように構成されており、
前記電流変換器のうちの少なくとも１つ及び前記加算回路（２６、２８、３０、４６）に結合された少なくとも１つのコンパレータ（１０１、１０２、１０３）を有し、
前記デジタルパルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つが前記のコンパレータ（１０１、１０２、１０３）のうちの少なくとも１つに結合されており、
前記デジタルパルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つに結合され、前記デジタルタイミング回路（１２４）に結合されたＡＮＤ手段（１９４）を有していることを特徴とする請求項１記載のリレー。
前記処理回路は、少なくとも１つの前記相導体（１０、１２、１４）においてフェーズロスが生じているか否かを決定するように構成されていることを特徴とする請求項７記載のリレー。
前記相導体（１０、１２、１４）のうちの少なくとも１つにおいてフェーズロスが生じた場合、前記処理回路はエラー信号を送出するように構成されていることを特徴とする請求項１記載のリレー。
前記相導体（１０、１２、１４）のうちの少なくとも１つにおいて電流が過度に増大した場合、前記処理回路はエラー信号を送出するように構成されていることを特徴とする請求項９記載のリレー。
前記負荷はモータであることを特徴とする請求項９記載のリレー。
フェーズロスも検出する自己駆動出力形ソリッドステート過負荷リレーを備えた監視装置であって、該監視装置は、モータにパワーを供給する３相導体（１０、１２、１４）に結合されている当該の監視装置において、
前記ソリッドステート過負荷リレーは、少なくとも１つの相導体（１０、１２、１４）に結合された少なくとも１つの電流変換器（１６、１８、２０）を有し；
前記ソリッドステート過負荷リレーは、前記電流変換器（１６、１８、２０）のうちの少なくとも１つに結合された処理回路を有し、該処理回路は、デジタルタイマーである少なくとも１つのデジタルパルス拡張器回路（１１４、１１６、１１８）及びデジタルフェーズロスタイマーであるデジタルタイミング回路（１２４）を有し、
前記ソリッドステート過負荷リレーは、当該デジタルタイミング回路（１２４）に結合されたスイッチ（９２）を有し、該スイッチは、前記エラー信号に応答して作動されて、モータへのパワーの印加供給を遮断するように構成されており、
前記デジタルパルス拡張器回路（１１４、１１６、１１８）の各々は、それぞれの電流変換器（１６、１８、２０）に対応して配されており、当該対応する相導体（１０、１２，１４）内を流れる電流を表す前記信号を受信し、所定の期間の後、各出力信号を生成するものであり、
前記デジタルタイミング回路（１２４）は当該出力信号を受信し、フェーズロスが所定の期間保持されるとエラー信号を生成するものであり、当該エラー信号に応答して、当該デジタルタイミング回路（１２４）に接続されている前記スイッチ（９２）を作動させる、
ことを特徴とする監視装置。
前記デジタルタイミング回路（１２４）は、前記パルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つに結合されていることを特徴とする請求項１２記載の監視装置。
更に前記電流変換器（１６、１８、２０）のうちの少なくとも１つに結合された加算回路（２６、２８、３０、４６）を有し、該加算回路は、前記相導体（１０、１２、１４）における平均電流に関連する信号を生じさせるものであり、
前記電流変換器（１６、１８、２０）のうち少なくとも１つと、前記加算回路（２６、２８、３０、４６）に結合された少なくとも１つのコンパレータ（１０１、１０２、１０３）を有することを特徴とする請求項１２記載の監視装置。
更にクロック回路（１５０）を有し、該クロック回路は前記デジタルパルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つ及び前記デジタルタイミング回路（１２４）にクロック信号を供給するように構成されていることを特徴とする請求項１２記載の監視装置。
前記クロック回路（１５０）はテスト信号を受信し、当該テスト信号を前記クロック信号（１５４）として前記デジタルパルス拡張器回路（１１４、１１６、１１８）および前記デジタルタイミング回路（１２４）に出力するように構成されていることを特徴とする請求項１５記載の監視装置。
更に、前記電流変換器（１６、１８、２０）のうちの少なくとも１つに結合された少なくとも１つの整流回路（３１、３２）を有し、
前記少なくとも１つの整流回路（３１、３２）に結合された加算回路（２６、２８、３０、４６）を有し、前記加算回路は、前記相導体（１０、１２、１４）における平均電流に関連する信号を送出するように構成されており、
前記電流変換器（１６、１８、２０）のうちの少なくとも１つ及び前記加算回路（２６、２８、３０、４６）に結合された少なくとも１つのコンパレータ（１０１、１０２、１０３）を有し、
前記パルス拡張器回路（１１４、１１６、１１８）のうちの少なくとも１つに結合され、前記デジタルタイミング回路（１２４）に結合されたＡＮＤ手段（１９４）を有していることを特徴とする請求項１２記載の監視装置。
前記処理回路は、前記相導体（１０、１２、１４）のうちの少なくとも１つにおいてフェーズロスが生じているか否かを決定するように構成されていることを特徴とする請求項１７記載の監視装置。
当該の期間は１〜４ｓｅｃであることを特徴とする請求項１８記載の監視装置。
当該の期間は２〜３ｓｅｃであることを特徴とする請求項１８記載の監視装置。
フェーズロスも検出するソリッドステート過負荷リレーにおいて、
複数の電流変換器（１６、１８、２０）を有し、複数の電流変換器の各々は、負荷へのそれぞれの相導体（１０、１２、１４）に対応して設けられており、当該各相導体（１０、１２、１４）への電流を表す信号を送出するものであり、
前記の負荷への前記相導体（１０、１２、１４）を遮断するスイッチ（９２）を有し、
前記電流変換器（１６、１８、２０）に結合された欠陥検出回路を有し、当該欠陥検出回路は、デジタルタイマーである少なくとも１つのデジタルパルス拡張器回路（１１４、１１６、１１８）と、デジタルフェーズロスタイマーであるデジタルタイミング回路（１２４）とを含み、
当該デジタルパルス拡張器回路（１１４、１１６、１１８）の各々は、それぞれの電流変換器（１６、１８、２０）に対応して配されており、当該対応する相導体（１０、１２，１４）内を流れる電流を表す前記信号を受信し、所定の期間の後、各出力信号を生成するものであり、
当該デジタルタイミング回路（１２４）は当該出力信号を受信し、フェーズロスが所定の期間保持されるとエラー信号を生成するものであり、当該エラー信号に応答して、当該デジタルタイミング回路（１２４）に接続されている前記スイッチ（９２）を作動させ、
前記複数の電流変換器（１６、１８、２０）のうちの少なくとも１つに結合されたパワー給電源（４１、４８）を有し、前記パワー給電源は、前記欠陥検出回路にパワーを供給するものであり、
前記パワー給電源（４１、４８）に結合された電気的クランプ（３６）を有し、
前記電気的クランプ（３６）に結合されたパワーダンプ回路（１５７、１５８、１５９）を有し、前記パワーダンプ回路は、電気的クランプ（３６）におけるパワー消費を低減するものであることを特徴とするソリッドステート過負荷リレー。
前記電気的クランプ（３６）はツェナーダイオードを有することを特徴とする請求項２１記載のリレー。
前記パワーダンプ回路（１５７、１５８、１５９）は、前記電気的クランプ（３６）に並列に接続されたトランジスタスイッチ（１５９）を有することを特徴とする請求項２１記載のリレー。
前記トランジスタスイッチ（１５９）は、デューティサイクル信号により作動されるように構成されていることを特徴とする請求項２３記載のリレー。
前記欠陥検出回路は、前記スイッチ（９２）の作動を遅延させるデジタルタイマ（１２４）を有することを特徴とする請求項２１記載のリレー。
更に、前記デジタルパルス拡張器回路（１１４、１１６、１１８）および前記デジタルタイミング回路（１２４）にクロック信号（１５４）を供給するデジタルクロック（１５０）を有することを特徴とする請求項２５記載のリレー。
前記デジタルクロック（１５０）は、テストクロック信号を受信し、当該テストクロック信号をクロック信号（１５４）として前記デジタルパルス拡張器回路（１１４、１１６、１１８）および前記デジタルタイミング回路（１２４）に供給するように構成されていることを特徴とする請求項２６記載のリレー。
前記トランジスタスイッチ（１５９）は、前記デジタルクロック（１５０）からのタイミング信号により作動されるように構成されていることを特徴とする請求項２６記載のリレー。
前記タイミング信号が選択的に変えられることを特徴とする請求項２８記載のリレー。
前記欠陥検出回路は、少なくとも１つデジタルパルス拡張器回路（１１４、１１６、１１８）を有し、当該デジタルパルス拡張器回路は、前記各相導体（１０、１２、１４）への電流を表す前記信号をＤＣ信号に変換するものであることを特徴とする請求項２１記載のリレー。
前記欠陥検出回路は、さらに、前記デジタルパルス拡張器回路（１１４、１１６、１１８）に結合されたデジタルタイミング回路（１２４）を有することを特徴とする請求項３０記載のリレー。
更に、前記デジタルタイミング回路（１２４）及びデジタルパルス拡張器回路（１１４、１１６、１１８）にクロック信号（１５４）を供給するデジタルクロック（１５０）を有することを特徴とする請求項３１記載のリレー。
前記トランジスタスイッチ（１５９）は、前記デジタルクロック（１５０）によって生成されるデューティサイクル信号により作動されるように構成されていることを特徴とする請求項３２記載のリレー。
前記デューティサイクル信号が選択的に変えられることを特徴とする請求項３３記載のリレー。
フェーズロスも検出する自己駆動出力形ソリッドステート過負荷リレーを用いて多相負荷の相導体（１０、１２、１４）を監視する方法において、下記のステップを有し、即ち、
相導体（１０、１２、１４）における電流をそれぞれ表す複数の信号を発生するステップ；
前記信号を、前記ソリッドステート過負荷リレー内のデジタルタイマーであるデジタルパルス拡張器回路（１１４、１１６、１１８）内に入力するステップ；当該デジタルパルス拡張器回路（１１４、１１６、１１８）の各々は、それぞれの電流変換器（１６、１８、２０）に対応して配されており、当該対応する相導体（１０、１２，１４）内を流れる電流を表す前記信号を受信し、所定の期間の後、各出力信号を生成するものであり、
前記ソリッドステート過負荷リレー内のデジタルフェーズロスタイマーであるデジタルタイミング回路（１２４）に当該出力信号を入力するステップ；当該デジタルタイミング回路（１２４）はフェーズロスが所定の期間保持されるとエラー信号を生成し、当該エラー信号に応答して、当該デジタルタイミング回路（１２４）に接続されている前記スイッチ（９２）を作動させて、前記相導体（１０、１２、１４）のうちの１つにて、所定の期間中フェーズロスが生じている場合、前記相導体（１０、１２、１４）における電流を中断する、ことを特徴とする相導体を監視する方法。
更に、下記のステップを有する、即ち、
前記デジタルパルス拡張器回路（１１４、１１６、１１８）およびデジタルタイミング回路（１２４）にパワーを供給するパワー給電源に結合された電気的クランプ（３６）におけるパワー消費を、当該電気的クランプ（３６）に並列にパワーダンプ回路（１５７、１５８、１５９）を設けることにより、低減させるステップを有することを特徴とする請求項３５記載の方法。