JP4247090B2 - 増幅回路 - Google Patents
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Description
「超LSIのためのアナログ集積回路設計技術(上)」 P.R.グレイ・R.G.メイヤー著、永田 穣監訳 1990年 培風館刊行 P.158
11 111 112 第1のトランジスタ
12 121 122 第2のトランジスタ
2 負荷抵抗
3 帰還抵抗
31 ピーキング容量
4 入力端子
5 出力端子
50 外部回路
51 外部インピーダンス
6 第1の電源端子
7 第2の電源端子
8 定電流源回路
81 定電流源回路用電源端子
Claims (5)
- ゲートまたはべースを入力端子に接続し、ソースまたはエミッタを接地した第1のトランジスタと、ソースまたはエミッタを上記第1のトランジスタのドレインまたはコレクタに接続し、ゲートまたはべースを第2の電源端子に接続した第2のトランジスタと、上記第2のトランジスタのドレインまたはコレクタと第1の電源端子との間に接続された負荷抵抗と、上記第2のトランジスタと上記負荷抵抗との間に接続された出力端子を備えた増幅回路において、
上記第2のトランジスタのゲート接地またはべース接地状態の入力抵抗値を、上記増幅回路の上記出力端子に接続される外部インピーダンスと上記負荷抵抗の合成抵抗値の約半分の値としたことを特徴とする増幅回路。 - ゲートまたはべースを入力端子に接続し、ソースまたはエミッタを直列帰還抵抗を介して接地した第1のトランジスタと、ソースまたはエミッタを上記第1のトランジスタのドレインまたはコレクタに接続し、ゲートまたはべースを第2の電源端子に接続した第2のトランジスタと、上記第2のトランジスタのドレインまたはコレクタと第1の電源端子との間に接続された負荷抵抗と、上記第2のトランジスタと上記負荷抵抗との間に接続された出力端子を備えた増幅回路において、
上記第2のトランジスタのゲート接地またはべース接地状態の入力抵抗値を、上記増幅回路の上記出力端子に接続される外部インピーダンスと上記負荷抵抗の合成抵抗値から直列帰還抵抗値を差し引いた値の約半分の値としたことを特徴とする増幅回路。 - 請求項2記載の増幅回路において、前記直列帰還抵抗と並列にピーキング容量が接続されていることを特徴とする増幅回路。
- 請求項1ないし3のいずれか一項に記載の増幅回路において、上記第1のトランジスタと第2のトランジスタの接続部に接続する定電流源回路を備えたことを特徴とする増幅回路。
- 請求項4記載の増幅回路において、上記定電流源回路の電源は、前記負荷抵抗と前記第2のトランジスタとの間に接続されていることを特徴とする増幅回路。
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