JP4242264B2 - SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE HAVING THE SEMICONDUCTOR DEVICE - Google Patents

SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE HAVING THE SEMICONDUCTOR DEVICE Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、特にチップサイズ（スケール）パッケージ（Ｃｈｉｐ Ｓｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ、以下「ＣＳＰ」と略記する場合がある）等、小型化が要求される半導体装置において、回路基板等への接続に対して充分な信頼性を持つパッケージを実現するための構造を有する半導体装置とその製造方法及びこの半導体装置を具備する電子機器に関するものである。   The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a circuit in a semiconductor device that is required to be downsized, such as a chip size (scale) package (Chip Size / Scale Package, hereinafter sometimes abbreviated as “CSP”). The present invention relates to a semiconductor device having a structure for realizing a package having sufficient reliability for connection to a substrate or the like, a manufacturing method thereof, and an electronic apparatus including the semiconductor device.

従来、半導体パッケージ構造として、たとえば半導体チップを樹脂により封止したパッケージ（所謂、「Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ」や「Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ」）では、樹脂パッケージ周辺の側面に金属リード電極を配置する周辺端子配置型が主流であった。   Conventionally, as a semiconductor package structure, for example, in a package in which a semiconductor chip is sealed with a resin (so-called “Dual Inline Package” or “Quad Flat Package”), a peripheral terminal arrangement type in which metal lead electrodes are arranged on the side surface around the resin package Was the mainstream.

これに対し、近年急速に普及している半導体パッケージ構造として、たとえばＣＳＰ（チップスケールパッケージ）と呼ばれる、パッケージの平坦な表面に電極を平面状に配置したパッケージ構造がある。このＣＳＰ（チップスケールパッケージ）は、所謂、ボールグリットアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、以下「ＢＧＡ」と略記する場合がある）技術の採用により、同一電極端子数を持つ同一投影面積の半導体チップを、従来よりも小さい面積で電子回路基板に高密度実装することを可能とする。
このＢＧＡタイプの半導体パッケージにおいては、パッケージの面積が半導体チップの面積にほぼ等しく、ＣＳＰと呼ばれる構造が、前述のＢＧＡ電極配置構造とともに開発され、電子機器の小型軽量化に大きく貢献している。そして、ＣＳＰ（チップスケールパッケージ）は、回路を形成したウエハ基板を切断し、個々の半導体チップに個別にパッケージ工程を施しパッケージを完成するものである。 On the other hand, as a semiconductor package structure that has been rapidly spread in recent years, there is a package structure called a CSP (chip scale package) in which electrodes are arranged in a plane on a flat surface of the package. This CSP (chip scale package) employs a so-called ball grid array (hereinafter sometimes abbreviated as “BGA”) technology to convert a semiconductor chip having the same number of electrode terminals into the same projected area. High-density mounting on an electronic circuit board is possible with a smaller area.
In this BGA type semiconductor package, the area of the package is almost equal to the area of the semiconductor chip, and a structure called CSP has been developed together with the BGA electrode arrangement structure described above, and has greatly contributed to the reduction in size and weight of electronic devices. The CSP (chip scale package) cuts a wafer substrate on which a circuit is formed, and individually performs a packaging process on each semiconductor chip to complete the package.

また、一般的に「ウエハレベルＣＳＰ」（以下、「ウエハレベルパッケージ」と称する場合がある）と呼ばれる、ウエハの片面に絶縁樹脂層、再配線層、封止樹脂層、半田バンプ等が形成され、ウエハごと樹脂封止されたパッケージ構造がある。
このウエハレベルパッケージの製法においては、このウエハ上に、絶縁樹脂層、再配線層、封止層等を形成し、半田バンプを形成する。そして、最終工程においてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップを得ることができる。
したがって、ウエハレベルパッケージにおいては、ウエハ全面にこれらの回路を積層し、最終工程においてウエハをダイシングすることから、切断したチップそのものの大きさが、パッケージの施された半導体チップとなり、これにより実装基板に対して最小投影面積を有する半導体チップを得ることが可能となる。
このウエハレベルＣＳＰの製造方法における特徴は、パッケージを構成する部材を、すべてウエハの形成において加工することにある。すなわち、絶縁樹脂層、再配線層、封止樹脂層、半田バンプ等は、すべてウエハをハンドリングすることで形成される。
そして、ウエハレベルパッケージは、ウエハのデバイス回路側の面にパッケージ部材を積層した後に、ダイシング工程により個片化され、ウエハ上に形成された半導体パッケージの端子を用いて回路基板上に実装されることで電子機器に使用される。 In addition, an insulating resin layer, a rewiring layer, a sealing resin layer, a solder bump, etc. are formed on one side of the wafer, which is generally called “wafer level CSP” (hereinafter sometimes referred to as “wafer level package”). There is a package structure in which a wafer is sealed with resin.
In this wafer level package manufacturing method, an insulating resin layer, a rewiring layer, a sealing layer, and the like are formed on the wafer, and solder bumps are formed. A semiconductor chip having a package structure can be obtained by cutting the wafer into a predetermined chip size in the final process.
Therefore, in a wafer level package, these circuits are stacked on the entire surface of the wafer, and the wafer is diced in the final process, so that the size of the cut chip itself becomes a semiconductor chip to which the package is applied. In contrast, it is possible to obtain a semiconductor chip having a minimum projected area.
A feature of this wafer level CSP manufacturing method is that all the members constituting the package are processed in the formation of the wafer. That is, the insulating resin layer, the rewiring layer, the sealing resin layer, the solder bump, and the like are all formed by handling the wafer.
The wafer level package is formed by laminating a package member on the surface of the wafer on the device circuit side, and is separated into pieces by a dicing process and mounted on a circuit board using terminals of a semiconductor package formed on the wafer. It is used for electronic equipment.

ところで、一般的に、半導体パッケージと回路基板等との熱膨張率は相違しているので、この熱膨張率の相違に基づく応力が、半導体パッケージの端子に集中しやすく、この端子に集中する応力による歪みが大きくなると、電極剥離、抵抗値の増大等の問題が生じてくる。
このような問題を回避する手段として、例えば、チップ上に金属ポスト等の緩衝部材が設けられ、この緩衝部材上に端子が形成された半導体パッケージが提案されている。半導体パッケージを回路基板上に実装する際、半導体パッケージの緩衝部材上の端子と回路基板とが電気的に接続されるため、半導体パッケージのチップと回路基板とは、緩衝部材を介して接続することになり、応力緩和を図ることをできる。
しかしながら、この緩衝部材を利用した応力緩和では、半導体パッケージと回路基板とを接続した後の厚さ寸法が大きくなり、また、構造の複雑化、コストの上昇等を回避できない。 By the way, generally, since the thermal expansion coefficients of the semiconductor package and the circuit board are different, the stress based on the difference in the thermal expansion coefficient tends to concentrate on the terminals of the semiconductor package, and the stress concentrated on the terminals. When the distortion due to the increase, problems such as electrode peeling and increase in resistance value occur.
As means for avoiding such a problem, for example, a semiconductor package in which a buffer member such as a metal post is provided on a chip and a terminal is formed on the buffer member has been proposed. When the semiconductor package is mounted on the circuit board, the terminal on the buffer member of the semiconductor package and the circuit board are electrically connected. Therefore, the chip of the semiconductor package and the circuit board must be connected via the buffer member. Thus, stress relaxation can be achieved.
However, in the stress relaxation using the buffer member, the thickness dimension after the semiconductor package and the circuit board are connected to each other is increased, and the complexity of the structure and the increase in cost cannot be avoided.

そこで、半導体パッケージの端子に対する回路基板等の接続に伴う応力集中を効率良く緩和でき、しかも、低コスト化、基板実装における接続信頼性の向上を実現できる、半導体パッケージ構造として、樹脂ポスト構造を採用した手段が提案されている。
この樹脂ポスト構造とは、絶縁樹脂層上に形成される半導体パッケージの端子（以下、「ポスト」と称する場合がある）を樹脂ポストとし、この樹脂ポスト全体を導電層（再配線層）で覆うようにしたものである。
このように上記樹脂ポスト構造においては、ポストが樹脂で形成されているために応力が加わったときに樹脂ポストが傾き、応力が吸収される。したがって、基板実装状態で加わる応力の緩和機能は非常に優れたものとなる。 Therefore, the resin post structure is adopted as the semiconductor package structure that can effectively relieve the stress concentration associated with the connection of the circuit board etc. to the terminals of the semiconductor package, and also can realize low cost and improved connection reliability in board mounting. Proposed means have been proposed.
In this resin post structure, a semiconductor package terminal (hereinafter sometimes referred to as a “post”) formed on an insulating resin layer is a resin post, and the entire resin post is covered with a conductive layer (redistribution layer). It is what I did.
As described above, in the resin post structure, since the post is made of resin, when the stress is applied, the resin post is inclined and the stress is absorbed. Therefore, the function of relieving the stress applied in the substrate mounted state is very excellent.

しかしながら、上記樹脂ポスト構造では、図９及び図１０に示すように、樹脂ポスト５４全体が導電層（再配線層）５５で覆われているため、応力が加わったときの樹脂ポスト５４自由な変形が妨げられ、樹脂ポスト５４の傾き具合に限界が生じ、即ち応力緩和機能にも限界があった。
ここで、図中の符号５１はウエハ、符号５２は電極、符号５３は絶縁層、符号５９は封止樹脂層、をそれぞれ示す。 However, in the resin post structure, since the entire resin post 54 is covered with the conductive layer (redistribution layer) 55 as shown in FIGS. 9 and 10, the resin post 54 can be freely deformed when stress is applied. And the inclination of the resin post 54 is limited, that is, the stress relaxation function is also limited.
Here, reference numeral 51 in the figure indicates a wafer, reference numeral 52 indicates an electrode, reference numeral 53 indicates an insulating layer, and reference numeral 59 indicates a sealing resin layer.

そこで、このような樹脂ポストの変形による応力吸収を充分に行えるようにするため、例えば、樹脂ポストを覆う導電層（再配線層）を、樹脂ポストの側面の一部と頂部の少なくとも一部とを被覆するもの、すなわち、樹脂ポストの側面に導電層が形成されない部分を残すようにした手段が提案されている（特許文献１乃至３等参照）。
特開２００２−２８０４８６号公報 特開２００３−１２４３８９号公報 特開２００２−２８０４８７号公報 Therefore, in order to sufficiently absorb the stress due to the deformation of the resin post, for example, a conductive layer (rewiring layer) covering the resin post is formed with a part of the side surface of the resin post and at least a part of the top part. In other words, a means for leaving a portion where the conductive layer is not formed on the side surface of the resin post has been proposed (see Patent Documents 1 to 3, etc.).
JP 2002-280486 A JP 2003-124389 A JP 2002-280487A

ところが、上記樹脂ポストの側面に導電層が形成されない部分を残すようにした手段においては、樹脂ポストに変形容易な方向性が与えられており、変形容易な方向性が無く一層柔軟性に富むポスト構造が実現できれば、さらに信頼性向上が期待できることから、小型化が要求される半導体装置においては、回路基板等への接続に対して充分な信頼性を持つパッケージを実現するための新たな構造の実現が望まれている。   However, in the means for leaving a portion where the conductive layer is not formed on the side surface of the resin post, the resin post is given a direction that is easily deformable, and there is no direction that is easy to deform and the post is more flexible. If the structure can be realized, further improvement in reliability can be expected. Therefore, in a semiconductor device that requires miniaturization, a new structure for realizing a package having sufficient reliability for connection to a circuit board or the like is provided. Realization is desired.

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、変形容易な方向性が無く、樹脂ポストの変形による応力の吸収性を充分に発揮することが可能な半導体装置とその製造方法を提供することを目的とする。また、本発明は、基板実装における接続信頼性の向上した電子機器を提供することを目的とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device that does not have a direction that is easily deformable and that can sufficiently exhibit the absorbability of stress due to deformation of a resin post. And its manufacturing method. Another object of the present invention is to provide an electronic device with improved connection reliability in board mounting.

本発明者は上記課題を解決するべく鋭意検討し、以下の半導体装置とその製造方法、及びこの半導体装置を具備する電子機器を発明した。
本発明の半導体装置は、導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなる半導体装置であって、前記導電層が、前記樹脂ポストの側面に沿って斜めに設けられ、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されていることを特徴とする。
ここで、導電層は、導電層を樹脂ポストの側面に沿って斜めに直接的に形成するものの他、樹脂ポストの側面を被覆するように形成された導電層に、側面を被覆しない斜めの空隙部を形成することで、間接的に導電層が樹脂ポストの側面に沿って斜めに形成されることとなるものの双方を含む。したがって、本発明の半導体装置は、樹脂ポストの側面に沿って導電層を直接的に形成した第一の構成と、樹脂ポストの側面に形成された導電層に空隙部を形成することで、間接的に導電層を形成した第二の構成との二通りを有するものである。
ただし、第二の構成とした上で、さらに、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配する構成を付加することが好ましい。
The inventor diligently studied to solve the above-described problems, and invented the following semiconductor device, a manufacturing method thereof, and an electronic apparatus including the semiconductor device.
The semiconductor device according to the present invention includes a conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided to be conductive with the one surface of the conductive substrate, and a protrusion on the insulating layer The resin post formed in a protruding shape and one end connected to the first conductive portion, and the other end connected to the second conductive portion provided on the top of the resin post The conductive layer is provided obliquely along the side surface of the resin post, and a void portion not covered with the conductive layer is viewed from above the resin post. The side of the conductive layer is formed in a spiral shape, and the lower side of the conductive layer has a divergent shape and is arranged so as to cover the skirt along the skirt of the resin post. Features.
Here, in addition to the conductive layer forming the conductive layer obliquely directly along the side surface of the resin post, the conductive layer formed on the conductive layer so as to cover the side surface of the resin post has an oblique gap that does not cover the side surface. By forming the portion, both of the conductive layer that is indirectly formed along the side surface of the resin post are included. Therefore, in the semiconductor device of the present invention, the first structure in which the conductive layer is directly formed along the side surface of the resin post and the void portion is formed in the conductive layer formed on the side surface of the resin post. In other words, it has two ways, that is, a second configuration in which a conductive layer is formed.
However, in the second configuration, the gap not covered by the conductive layer has a spiral shape that does not cover the side surface when viewed from above the resin post, and the conductive layer It is preferable to add a configuration in which the lower side of the base plate has a divergent shape and is arranged so as to cover the bottom portion along the bottom portion of the resin post.

上述した構成の半導体装置によれば、樹脂ポストの側面を被覆するように形成される導電層が側面に沿って斜めに形成されているので、樹脂ポストの側面を直線的に上下に連続して被覆する部分が無く、あらゆる方向の応力に対応することが可能な半導体装置を提供することができる。したがって、樹脂ポストの変形による応力の分散・吸収性が充分に発揮され、基板実装における接続信頼性が向上する。
ここで、樹脂ポスト自体が露出した部分は、導電層を樹脂ポストの側面に沿って斜めに形成することに伴って一緒に形成され、また、樹脂ポスト自体が露出した部分を側面に沿って斜めに形成することに伴って、樹脂ポストの側面に沿って斜めに形成された導電層が一緒に形成されることとなる。
According to the semiconductor device having the above-described configuration, since the conductive layer formed so as to cover the side surface of the resin post is formed obliquely along the side surface, the side surface of the resin post is continuously linearly up and down. There can be provided a semiconductor device that has no portion to be covered and can cope with stresses in all directions. Therefore, the dispersion and absorption of stress due to the deformation of the resin post are sufficiently exhibited, and the connection reliability in the substrate mounting is improved.
Here, the portion where the resin post itself is exposed is formed together with the formation of the conductive layer obliquely along the side surface of the resin post, and the portion where the resin post itself is exposed is oblique along the side surface. As a result, the conductive layer formed obliquely along the side surface of the resin post is formed together.

かかる半導体装置の構成においては、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしているので、前記導電層が、前記樹脂ポストの上方から見て螺旋状をなすことになる。
In the structure of such a semiconductor device, the gap portion which is not covered by the conductive layer, since no spiral uncoated its sides as viewed from above the resin post, wherein the conductive layer, of the resin post It becomes spirally such Succoth when viewed from above.

また、かかる半導体装置の構成においては、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されている。In the configuration of the semiconductor device, the lower side of the conductive layer has a divergent shape and is arranged so as to cover the skirt portion along the skirt portion of the resin post.

上記螺旋状とした構成により、樹脂ポストの側面には導電層が形成されているものの、当該側面におけるあらゆる方向に導電層が被覆されていない部分、すなわち、樹脂ポスト自体が露出した部分が存在するので、応力の分散・吸収性をより一層効率良く発揮することが可能なものとなる。
これに加えて、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配する構成を備えたことにより、裾野部を覆わない構成とした場合に比べて、裾野部における導電層がより幅広いとなるとともに、より大面積とした導電層が裾野部を覆うことになる。すなわち、導電層が樹脂ポストの裾野部まで覆う構成は、応力の分散・吸収性をさらに一段と効率良く発揮する。ゆえに、導電層の断線が起こりにくく、信頼性の向上が図れる。
Although the conductive layer is formed on the side surface of the resin post due to the spiral configuration , there is a portion where the conductive layer is not covered in any direction on the side surface, that is, a portion where the resin post itself is exposed. Therefore, it becomes possible to exhibit the stress dispersion / absorption more efficiently.
In addition to this, the lower side of the conductive layer has a divergent shape, and is configured to cover the skirt portion along the skirt portion of the resin post, so that the skirt portion is not covered. Compared to the case, the conductive layer in the skirt becomes wider and the conductive layer having a larger area covers the skirt. That is, the configuration in which the conductive layer covers the bottom of the resin post exhibits the stress dispersion and absorption more efficiently. Therefore, disconnection of the conductive layer hardly occurs and reliability can be improved.

さらに、かかる半導体装置の構成においては、前記第二導電部は、前記樹脂ポストの頂上部の少なくとも一部を覆うように配されている。これにより、樹脂ポストの頂上部に形成された第二導電層は、半田バンプを設置することができる。
かかる半導体装置の構成において、前記導電層は、複数回折れ曲がった線状又は湾曲部を有する曲線状をなしてもよい。
これにより、樹脂ポストの変形自由度が増し、接続時に発生する樹脂ポストの変形による応力を導電層が形成されない部分にて更に効率良く吸収することができる。
 Furthermore, in the configuration of the semiconductor device, the second conductive portion is disposed so as to cover at least a part of the top of the resin post. Thereby, a solder bump can be installed in the second conductive layer formed on the top of the resin post.
In the configuration of the semiconductor device, the conductive layer may have a linear shape or a curved shape having a curved portion .
As a result, the degree of freedom of deformation of the resin post is increased, and the stress due to deformation of the resin post generated at the time of connection can be absorbed more efficiently at the portion where the conductive layer is not formed.

本発明の電子機器は、導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなり、前導電層が、前記樹脂ポストの側面に沿って斜めに設けられ、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されている半導体装置を具備したことを特徴とする。
これにより、基板実装における接続信頼性が向上し、電極剥離や抵抗値の増大等の問題が生じることなく製造された電子機器とすることが出来る。
The electronic device of the present invention includes a conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided to be conductive with the one surface of the conductive substrate, and a protrusion on the insulating layer The resin post formed in a protruding shape and one end connected to the first conductive portion, and the other end connected to the second conductive portion provided on the top of the resin post And a front conductive layer is provided obliquely along the side surface of the resin post, and a void portion not covered by the conductive layer covers the side surface when viewed from above the resin post. The semiconductor device has a spiral shape, and the lower side of the conductive layer has a divergent shape and is arranged so as to cover the skirt portion along the skirt portion of the resin post. Features.
Thereby, the connection reliability in board mounting is improved, and an electronic device manufactured without problems such as electrode peeling and an increase in resistance value can be obtained.

本発明の半導体装置の製造方法αは、導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなり、前導電層が、前記樹脂ポストの側面に沿って斜めに設けられている半導体装置の製造方法であって、前記樹脂ポストの上面にシード層を形成する工程α１と、前記樹脂ポストの側面に沿って斜めをなすライン状の領域を除いて、前記シード層上にレジスト膜を形成する工程α２と、前記ライン状の領域に導電層を形成する工程α３と、前記レジスト膜とその下に位置するシード層を除去する工程α４と、を少なくとも具備したことを特徴とする。
このように少なくとも上記α１からα４の工程を有することにより、樹脂ポストの側面に沿って斜めに導電層が直接設計通りの形状に形成されることで、あらゆる方向の応力に対応することが可能とした本発明の第二の構成の半導体装置を簡易に製造することが出来る。 The manufacturing method α of the semiconductor device of the present invention includes a conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided to be conductive with one surface of the conductive substrate, and the insulation One end is connected to the first conductive portion and the resin post formed in a protruding shape protruding on the layer, and the other end is connected to the second conductive portion provided on the top of the resin post. A method of manufacturing a semiconductor device, wherein the front conductive layer is provided obliquely along the side surface of the resin post, and the seed layer is formed on the upper surface of the resin post. A step α1, a step α2 of forming a resist film on the seed layer excluding a line-shaped region inclined along the side surface of the resin post, and a step of forming a conductive layer in the line-shaped region α3, the resist film and below A step α4 of removing the seed layer to location, characterized in that at least comprises a.
As described above, by having at least the steps α1 to α4, the conductive layer is formed directly in the shape as designed obliquely along the side surface of the resin post, so that it is possible to cope with stress in all directions. The semiconductor device having the second configuration of the present invention can be easily manufactured.

また、本発明の半導体装置の製造方法βは、導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなり、前導電層が、前記樹脂ポストの側面に沿って斜めに設けられている半導体装置の製造方法であって、前記樹脂ポストの上面にシード層を形成する工程β１と、前記樹脂ポストの側面に沿って斜めをなすライン状の領域を除いて、前記シード層上に感光性樹脂膜を形成する工程β２と、前記ライン状の領域に導電層を形成する工程β３と、を少なくとも具備したことを特徴とする。
これによっても、少なくとも上記β１からβ３の工程を有することにより、樹脂ポストの側面に沿って斜めに導電層が直接設計通りの形状に形成され、あらゆる方向の応力に対応することが可能とした本発明の半導体装置を簡易に製造することが出来る。しかも、上記レジスト膜の代わりに感光性封止樹脂層を用いることで、レジスト膜の代わりに用いた感光性封止樹脂層を後で除去する必要が無く、一層簡易に本発明の第二の構成の半導体装置を簡易に製造することが出来る。 In addition, the semiconductor device manufacturing method β of the present invention includes a conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided to be conductive with one surface of the conductive substrate, One end is connected to the resin post formed in a protruding shape protruding on the insulating layer and the first conductive portion, and the other end is connected to the second conductive portion provided on the top of the resin post. And a front conductive layer is provided obliquely along the side surface of the resin post, the seed layer on the upper surface of the resin post. Forming step β1, forming a photosensitive resin film on the seed layer except for a line-shaped region inclined along the side surface of the resin post, and a conductive layer in the line-shaped region And forming at least a step β3 Characterized in that was.
Also by this, by having at least the steps β1 to β3, the conductive layer is formed directly in the shape as designed obliquely along the side surface of the resin post, and the book can cope with stress in all directions. The semiconductor device of the invention can be easily manufactured. In addition, by using the photosensitive sealing resin layer instead of the resist film, it is not necessary to remove the photosensitive sealing resin layer used instead of the resist film later, and the second aspect of the present invention can be more easily performed. The semiconductor device having the configuration can be easily manufactured.

さらに、本発明の半導体装置の製造方法γは、導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなり、前記導電層が、前記樹脂ポストの側面に沿って斜めに設けられ、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されている半導体装置の製造方法であって、前記樹脂ポストの上面にシード層を形成する工程γ１と、前記樹脂ポストの側面に沿って斜めをなし、下部側から上部側に向けて幅狭となるライン形状の領域を酸化させる工程γ２と、下部側が末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように、前記シード層上に導電層を形成する工程γ３と、を少なくとも具備したことを特徴とする。
少なくとも上記γ１からγ３の工程を有することにより、樹脂ポストの側面に沿って斜めに空隙部が形成されことで、間接的に樹脂ポストの側面に沿って斜めに導電層が形成され、あらゆる方向の応力に対応することが可能とした本発明の第二の構成の半導体装置を簡易に製造することが出来る。
特に、γ２とγ３の工程を備えることによって、導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆う構成を形成することが可能となる。
Furthermore, the manufacturing method γ of the semiconductor device of the present invention includes a conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided to be conductive with one surface of the conductive substrate, One end is connected to the resin post formed in a protruding shape protruding on the insulating layer and the first conductive portion, and the other end is connected to the second conductive portion provided on the top of the resin post. At least a line-shaped conductive layer, wherein the conductive layer is provided obliquely along the side surface of the resin post, and a gap not covered by the conductive layer is formed from above the resin post. A semiconductor that has a spiral shape that does not cover the side surfaces of the conductive layer, and the lower side of the conductive layer has a divergent shape, and is arranged so as to cover the skirt portion along the skirt portion of the resin post. A method for manufacturing a device, A step γ1 of forming a seed layer on an upper surface of the resin post, to name a diagonally along the side surface of the resin post, a step γ2 oxidizing the region of the line shape which is narrower toward the lower side to the upper side And a step γ3 of forming a conductive layer on the seed layer so as to cover the bottom portion of the resin post along the bottom portion of the resin post .
Even without least by having a step of γ3 from the .gamma.1, by air gap obliquely along the side surface of the resin post is formed, the conductive layer obliquely indirectly along the side of the resin post is formed, any It is possible to easily manufacture the semiconductor device having the second configuration of the present invention which can cope with the stress in the direction.
In particular, by providing the steps of γ2 and γ3, the voids not covered with the conductive layer have a spiral shape that does not cover the side surfaces when viewed from above the resin post, and the lower part of the conductive layer It is possible to form a configuration in which the side has a divergent shape and covers the skirt portion along the skirt portion of the resin post.

本発明によれば、緩衝部材を設けたり、樹脂ポストを大型化したりすること無く、接続時に発生する樹脂ポストの変形による応力を導電層が形成されない部分にて効率良く吸収することができることは勿論のこと、変形容易な方向性が無く、樹脂ポストの変形による応力の吸収性を充分に発揮することが可能な半導体装置とすることが出来る。すなわち、樹脂ポストの側面に、導電（メッキ再配線）層が無いエリアが用意されているので、樹脂ポストが応力を受けたとき、導電（メッキ再配線）層によって変形が妨げられ難くなり、応力緩和機能がより向上するものとなる。したがって、応力緩和機能を持つが、さらに新しい構造を有する半導体装置を提案することが出来る。
例えば、−４０℃〜１２５℃のヒートサイクル試験によって半導体装置の基板実装信頼性を評価した結果、従来の半導体装置では、１２００回で故障したが、本発明の半導体装置では１８００回以上の耐サイクル性能を示した。このように、本発明の半導体装置では、前記したように応力緩和機能が向上し、これにより優れた基板実装信頼性が実現できる。 According to the present invention, it is possible to efficiently absorb the stress due to the deformation of the resin post generated at the time of connection in a portion where the conductive layer is not formed without providing a buffer member or increasing the size of the resin post. In other words, it is possible to provide a semiconductor device that has no directionality that is easily deformable and that can sufficiently exhibit the absorbability of stress due to deformation of the resin post. That is, an area without a conductive (plating rewiring) layer is prepared on the side surface of the resin post. Therefore, when the resin post is subjected to stress, the deformation is not easily prevented by the conductive (plating rewiring) layer, The mitigation function is further improved. Therefore, a semiconductor device having a stress relaxation function but having a new structure can be proposed.
For example, as a result of evaluating the substrate mounting reliability of the semiconductor device by a heat cycle test of −40 ° C. to 125 ° C., the conventional semiconductor device failed at 1200 times, but the semiconductor device of the present invention has a cycle resistance of 1800 times or more. Showed performance. As described above, in the semiconductor device of the present invention, the stress relaxation function is improved as described above, thereby realizing excellent substrate mounting reliability.

また、本発明の半導体装置の製造方法によると、あらゆる方向の応力に対応することが可能とした本発明の半導体装置を簡易に製造することができる。
また、樹脂ポストの上面に形成したシード層表面を熱酸化させる工程を具備することによって、酸化させた領域には導電層が形成されず、間接的に樹脂ポストの側面に沿って斜めに導電層を簡易に形成させることができ、加工に要する時間を短縮できる。
さらに、半導体装置の小型化、低コスト化が可能であり、この半導体装置を具備した電子機器をも小型化、低コスト化することができる。 Further, according to the method for manufacturing a semiconductor device of the present invention, the semiconductor device of the present invention that can cope with stress in any direction can be manufactured easily.
Further, by providing a step of thermally oxidizing the surface of the seed layer formed on the upper surface of the resin post, no conductive layer is formed in the oxidized region, and the conductive layer is indirectly inclined along the side surface of the resin post. Can be formed easily, and the time required for processing can be shortened.
Further, the semiconductor device can be reduced in size and cost, and an electronic device including the semiconductor device can also be reduced in size and cost.

以下、図面を参照して本発明の実施形態について詳細に説明する。
本発明は、樹脂ポスト法によるウエハレベルＣＳＰの樹脂ポスト構造の改良に関するものである。図１は本発明を実施した半導体装置の一実施形態を示す断面図であり、図２はその平面図である。
図中、符号１はウエハ基板、符号２は電極、符号３は絶縁樹脂層、符号４は樹脂ポスト、符号５は第一導電部、符号６は第二導電部、符号７は導電層、符号１１は半導体パッケージ（ウエハ基板上に積層回路が形成されることで半導体装置）をそれぞれ示す。なお、図１では、後述するシード層２３やレジスト層２４、または感光性封止樹脂層２５の図示を省略している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
The present invention relates to an improvement of a resin post structure of a wafer level CSP by a resin post method. FIG. 1 is a sectional view showing an embodiment of a semiconductor device embodying the present invention, and FIG. 2 is a plan view thereof.
In the figure, reference numeral 1 is a wafer substrate, reference numeral 2 is an electrode, reference numeral 3 is an insulating resin layer, reference numeral 4 is a resin post, reference numeral 5 is a first conductive part, reference numeral 6 is a second conductive part, reference numeral 7 is a conductive layer, reference numeral Reference numeral 11 denotes a semiconductor package (a semiconductor device by forming a laminated circuit on a wafer substrate). In FIG. 1, illustration of a seed layer 23, a resist layer 24, or a photosensitive sealing resin layer 25, which will be described later, is omitted.

図１及び図２に示すように、半導体パッケージ１１は、電極２が設けられた導電性基板としてのウエハ基板１と、このウエハ基板１の一面を被覆する絶縁樹脂層３と、この絶縁樹脂層３の上に設けられた樹脂ポスト４と、前記ウエハ基板１に設けられた電極２と導通可能に設けられた第一導電部５と、前記樹脂ポスト４の頂上部４ａに設けられた第二導電部６と、前記第一導電部５と第二導電部６とを接続するように、前記樹脂ポスト４の側面４ｂに設けられた導電層（再配線層）７とを有している。
また、絶縁樹脂層３の前記電極２に整合する領域には開口部３ａが形成され、この開口部３ａを介して前記第一導電部５は電極２に接続されている。そして、ウエハ基板１、絶縁樹脂層３、樹脂ポスト４、第一導電部５、第二導電部６、及び導電層７は、封止樹脂層（図示せず）によって封止されている。
なお、ウエハ基板１は、ここではシリコンウエハを採用している。また、電極２としては、各種導電性材料が採用可能であるが、ここではアルミニウム製パッドを採用している。 As shown in FIGS. 1 and 2, a semiconductor package 11 includes a wafer substrate 1 as a conductive substrate provided with an electrode 2, an insulating resin layer 3 covering one surface of the wafer substrate 1, and the insulating resin layer. 3, a resin post 4 provided on the wafer substrate 1, a first conductive portion 5 provided so as to be conductive with the electrode 2 provided on the wafer substrate 1, and a second electrode provided on the top 4 a of the resin post 4. A conductive portion 6 and a conductive layer (redistribution layer) 7 provided on the side surface 4 b of the resin post 4 are connected so as to connect the first conductive portion 5 and the second conductive portion 6.
An opening 3a is formed in a region of the insulating resin layer 3 that matches the electrode 2, and the first conductive portion 5 is connected to the electrode 2 through the opening 3a. The wafer substrate 1, the insulating resin layer 3, the resin post 4, the first conductive portion 5, the second conductive portion 6, and the conductive layer 7 are sealed with a sealing resin layer (not shown).
The wafer substrate 1 is a silicon wafer here. Further, as the electrode 2, various conductive materials can be used, but here, an aluminum pad is used.

樹脂ポスト４は、絶縁樹脂層３上に突出して形成され、例えば高さが１０〜１００μｍ程度の円錐台状している。この樹脂ポスト４は、頂上部４ａを覆う第二導電部６を有するとともに、側面４ｂを覆う導電層７を有している。また、樹脂ポスト４の頂上部４ａに設けられた第二導電部６上には、半田バンプ（図示せず）が形成されるようになっている。   The resin post 4 is formed to project on the insulating resin layer 3 and has a truncated cone shape with a height of about 10 to 100 μm, for example. The resin post 4 includes a second conductive portion 6 that covers the top 4a and a conductive layer 7 that covers the side surface 4b. Also, solder bumps (not shown) are formed on the second conductive portion 6 provided on the top 4a of the resin post 4.

第一導電部５は、ウエハ基板１上に設けられた電極２と導通可能であって、樹脂ポスト４の裾部４ｃ付近まで延伸するよう絶縁層３の上面に形成されている。第二導電部６は、樹脂ポスト４の頂上部４ａの少なくとも一部を覆うように設けられる。導電層７は、前記樹脂ポスト４の側面４ｂの一部を被覆するように、樹脂ポスト４の頂上部４ａ縁端部から樹脂ポスト４の裾部４ｃ付近まで側面４ｂに沿って斜めに連続して形成されている。
図２では、第一導電層５は、樹脂ポスト４の裾部４ｃ付近まで達するように連続する線状（帯状）に形成され、第二導電層６は、樹脂ポスト４の上面の頂上部４ａと略一致する平面円形に形成され、導電層７は、樹脂ポスト４の裾部４ｃ付近まで達する第一導電層５の端部と、樹脂ポスト４の頂上部４ａを覆う第二導電層６の縁端部とを連絡する、樹脂ポスト４の上方から見て螺旋状に形成されている。
この際、樹脂ポスト４の頂上部４ａに形成された第二導電層６は、半田バンプ（図示せず）を安定に設置することができるように、平坦なものとなっている。そして、導電層５は、この図示しない半田バンプを介して回路基板等と電気的に接続される構成となっている。 The first conductive portion 5 can be electrically connected to the electrode 2 provided on the wafer substrate 1, and is formed on the upper surface of the insulating layer 3 so as to extend to the vicinity of the bottom portion 4 c of the resin post 4. The second conductive portion 6 is provided so as to cover at least a part of the top portion 4 a of the resin post 4. The conductive layer 7 is diagonally continuous along the side surface 4b from the edge portion of the top 4a of the resin post 4 to the vicinity of the skirt portion 4c of the resin post 4 so as to cover a part of the side surface 4b of the resin post 4. Is formed.
In FIG. 2, the first conductive layer 5 is formed in a continuous line (band shape) so as to reach the vicinity of the skirt 4 c of the resin post 4, and the second conductive layer 6 is formed on the top 4 a of the upper surface of the resin post 4. The conductive layer 7 is formed of a second conductive layer 6 covering the end of the first conductive layer 5 reaching the vicinity of the skirt 4c of the resin post 4 and the top 4a of the resin post 4. It is formed in a spiral shape when viewed from above the resin post 4 that communicates with the edge portion.
At this time, the second conductive layer 6 formed on the top 4a of the resin post 4 is flat so that solder bumps (not shown) can be stably placed. The conductive layer 5 is configured to be electrically connected to a circuit board or the like via the solder bumps (not shown).

次に、上述した半導体装置１１の製造方法の一実施形態を、図面を参照して具体的に説明する。図３は、本形態に係る半導体装置１１の製造方法αであって、詳しくは樹脂ポスト４の側面４ｂに導電層７を形成する方法を工程順に示す断面図である。
まず、集積回路及びその電極（共に図示せず）が設けられたウエハ基板１の上面に、絶縁樹脂層３を形成する。絶縁樹脂層３は、電極２に整合する位置に開口部３ａを有する（図１参照）。絶縁樹脂層３は、例えばポリイミド系、エポキシ系又はシリコーン系の液状樹脂からなり、その厚さは、例えば５〜５０μｍ程度である。 Next, an embodiment of the method for manufacturing the semiconductor device 11 described above will be specifically described with reference to the drawings. FIG. 3 is a cross-sectional view illustrating a method α of manufacturing the semiconductor device 11 according to the present embodiment, specifically, a method of forming the conductive layer 7 on the side surface 4b of the resin post 4 in the order of steps.
First, the insulating resin layer 3 is formed on the upper surface of the wafer substrate 1 on which the integrated circuit and its electrodes (both not shown) are provided. The insulating resin layer 3 has an opening 3a at a position aligned with the electrode 2 (see FIG. 1). The insulating resin layer 3 is made of, for example, a polyimide-based, epoxy-based, or silicone-based liquid resin, and the thickness thereof is, for example, about 5 to 50 μm.

絶縁樹脂層３は、例えばスピンコート法、キャスティング法、ディスペンス法等により、ウエハ基板１上に塗布することで形成することができる。また、絶縁樹脂層３に使われる材料は感光性をもち、フォトリソグラフィ技術を利用してパターニングすることにより形成するものも可能である。したがって、絶縁樹脂層３に設けられる開口部３ａは、このフォトリソグラフィ技術を利用して、例えば、絶縁樹脂層３を構成するポリイミド等の膜をウエハ基板１上に成膜した後に形成できる。また、絶縁樹脂層３を印刷法でパターン形成することも可能である。さらに、絶縁樹脂層３は、シート状の材料を貼ることで形成することも可能である。   The insulating resin layer 3 can be formed by applying on the wafer substrate 1 by, for example, a spin coating method, a casting method, a dispensing method, or the like. The material used for the insulating resin layer 3 has photosensitivity and can be formed by patterning using a photolithography technique. Therefore, the opening 3a provided in the insulating resin layer 3 can be formed after a film of polyimide or the like constituting the insulating resin layer 3 is formed on the wafer substrate 1 by using this photolithography technique. It is also possible to pattern the insulating resin layer 3 by a printing method. Furthermore, the insulating resin layer 3 can also be formed by sticking a sheet-like material.

次に、絶縁樹脂層３上に樹脂ポスト４を形成する。この樹脂ポスト４は、絶縁樹脂層３上に隆起した突起状をしており、図では、円錐の頂部付近を除いて平坦な上面とした頂上部４ａを形成した、断面が台形状（円錐台状）に示されている。この樹脂ポスト４は、例えばポリイミド系、エポキシ系又はシリコーン系の液状樹脂からなり、その厚さは、例えば２５〜１００μｍ程度である。なお、樹脂ポスト４は、ウエハ基板１上において電極とは離れた位置に形成される。   Next, the resin post 4 is formed on the insulating resin layer 3. The resin post 4 has a protruding shape protruding on the insulating resin layer 3, and in the figure, the top 4 a having a flat upper surface except for the vicinity of the top of the cone is formed, and the section is trapezoidal (conical ). The resin post 4 is made of, for example, a polyimide-based, epoxy-based, or silicone-based liquid resin, and has a thickness of, for example, about 25 to 100 μm. The resin post 4 is formed on the wafer substrate 1 at a position away from the electrode.

また、樹脂ポスト４は、例えばスピンコート法、キャスティング法、ディスペンス法等により、絶縁樹脂層３上に塗布することで形成することができる。また、樹脂ポスト４に使われる材料は感光性をもち、フォトリソグラフィ技術を利用してパターニングすることにより形成するものも可能である。   The resin post 4 can be formed by applying the resin post 4 on the insulating resin layer 3 by, for example, a spin coating method, a casting method, a dispensing method, or the like. The material used for the resin post 4 has photosensitivity and can be formed by patterning using a photolithography technique.

次に、図３（ａ）に示すように、絶縁樹脂層３及び樹脂ポスト４が形成されたウエハ基板１の上に、メッキ層の種となるシード層２３を形成する（工程α１）。
このシード層２３は、例えばスパッタ法又は蒸着法により形成できる。このシード層２３は、下地の絶縁樹脂層３との密着性を確保するための密着層（図示せず）、及びメッキ再配線層形成時の給電に使用する給電層（図示せず）から成る。この密着層にはクロム（Ｃｒ）が用いられ、その厚みは、例えば１０〜１００μｍ程度である。また、密着層にはその他に、ニッケル（Ｎｉ）、チタン（Ｔｉ）、チタンタングステン（Ｔｉ−Ｗ）等を用いても良い。一方、給電層には銅（Ｃｕ）が用いられ、その厚みは、例えば１００〜５００μｍ程度である。また、給田層にはその他に、クロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、チタンタングステン（Ｔｉ−Ｗ）、金（Ａｕ）等を用いても良い。 Next, as shown in FIG. 3A, a seed layer 23 serving as a seed for the plating layer is formed on the wafer substrate 1 on which the insulating resin layer 3 and the resin post 4 are formed (step α1).
This seed layer 23 can be formed, for example, by sputtering or vapor deposition. The seed layer 23 is composed of an adhesion layer (not shown) for ensuring adhesion with the underlying insulating resin layer 3 and a power supply layer (not shown) used for power supply when the plating rewiring layer is formed. . Chromium (Cr) is used for this adhesion layer, and the thickness thereof is, for example, about 10 to 100 μm. In addition, nickel (Ni), titanium (Ti), titanium tungsten (Ti-W), or the like may be used for the adhesion layer. On the other hand, copper (Cu) is used for the power feeding layer, and the thickness thereof is, for example, about 100 to 500 μm. In addition, chromium (Cr), aluminum (Al), titanium (Ti), titanium tungsten (Ti-W), gold (Au), or the like may be used for the feeder layer.

次に、図３（ｂ）に示すように、シード層５上にレジスト２４を形成する（工程α２）。このレジスト２４は、樹脂ポストの側面に沿って斜めに形成されることとなる導電層７の導電層形成領域１０を除いて形成される。したがって、次工程となるメッキ工程では、レジスト２４が無く開口（露出）している前記導電層形成領域１０において、メッキ成長させることで、樹脂ポスト４の側面４ｂに導電層（再配線層）７を形成することができる（工程α３）。なお、レジスト厚さは、次工程のメッキ工程で形成するメッキ再配線層である導電層７よりも厚くする。メッキ処理は、電解メッキまたは無電解メッキの両方式を利用できる。この工程により、ウエハ基板１上に第二導電部６、導電層７（及び第一導電部５）からなる回路パターンが形成される。   Next, as shown in FIG. 3B, a resist 24 is formed on the seed layer 5 (step α2). The resist 24 is formed except for the conductive layer forming region 10 of the conductive layer 7 that is formed obliquely along the side surface of the resin post. Therefore, in the next plating step, the conductive layer (redistribution layer) 7 is formed on the side surface 4b of the resin post 4 by plating growth in the conductive layer forming region 10 which is open (exposed) without the resist 24. Can be formed (step α3). The resist thickness is made thicker than the conductive layer 7 which is a plating rewiring layer formed in the next plating step. For the plating treatment, both electrolytic plating and electroless plating can be used. By this step, a circuit pattern including the second conductive portion 6 and the conductive layer 7 (and the first conductive portion 5) is formed on the wafer substrate 1.

そして、図３（ｃ）に示すように、導電層５形成後、レジスト２４を除去する（工程α４）。また、メッキの無いエリアにはシード層２３が残っているので、そのエリアの不要なシード層２３もエッチング等により除去し、導電層７以外の部分に絶縁樹脂層３を露出させる。その後、導電層７を保護する目的で、封止樹脂層（図示せず）を形成する。   Then, as shown in FIG. 3C, after the conductive layer 5 is formed, the resist 24 is removed (step α4). In addition, since the seed layer 23 remains in an area where plating is not performed, the unnecessary seed layer 23 in the area is also removed by etching or the like, and the insulating resin layer 3 is exposed in portions other than the conductive layer 7. Thereafter, a sealing resin layer (not shown) is formed for the purpose of protecting the conductive layer 7.

この封止樹脂層は、導電層７を覆い、半田バンプを載せるエリアを開口するようにパターン形成させる。封止樹脂層の材料は、例えばポリイミド系、エポキシ系又はシリコーン系の感光性液状樹脂からなり、その厚さは、例えば５〜５０μｍ程度である。樹脂封止層は、例えばスピンコート法、キャスティング法、ディスペンス法等により成膜することができる。また、封止樹脂層に使われる材料は感光性をもっているので、封止樹脂層はフォトリソグラフィ技術を利用してパターニングすることにより成膜するものも可能である。また、封止樹脂層を印刷法でパターン形成することも可能である。   This sealing resin layer covers the conductive layer 7 and forms a pattern so as to open an area on which the solder bump is placed. The material of the sealing resin layer is made of, for example, a polyimide-based, epoxy-based, or silicone-based photosensitive liquid resin, and the thickness thereof is, for example, about 5 to 50 μm. The resin sealing layer can be formed by, for example, a spin coating method, a casting method, a dispensing method, or the like. In addition, since the material used for the sealing resin layer has photosensitivity, the sealing resin layer can be formed by patterning using a photolithography technique. It is also possible to pattern the sealing resin layer by a printing method.

封止樹脂層を形成したら、次に、樹脂ポスト４の頂上部４ａにおいて封止樹脂層の開口したエリアに半田バンプ（図示せず）を形成する。ここでは、印刷法によりハンダペストを載せ、リフロー処理で溶融させて半田バンプとする。半田は、共晶タイプや鉛タイプが利用できる。なお、この他の半田バンプの形成方法としては、メッキ方式、メタルジェット方式、半田ボールの搭載方式等が挙げられる。   After the sealing resin layer is formed, next, solder bumps (not shown) are formed in areas where the sealing resin layer is opened at the top 4a of the resin post 4. Here, solder paste is placed by a printing method and melted by a reflow process to form solder bumps. For the solder, a eutectic type or a lead type can be used. Other solder bump formation methods include plating, metal jet, and solder ball mounting.

このα１からα４の工程を少なくとも経ることで、ウエハレベルＣＳＰを得ることが出来る。このようにして製造された半導体装置の樹脂ポスト４の側面４ｂには、その一部を覆うようにした導電層７が形成される。なお、この際、樹脂ポスト４の頂上部４ａに設ける第二導電部６を、導電層７と一緒に形成するようにしても良い。
そして、樹脂ポスト４の側面４ｂに形成された導電層７は、ウエハ基板１に設けられた電極２と導通可能に設けられた第一導電部５と、半田バンプが設けられた第二導電部６との間を接続する機能を果たす。 A wafer level CSP can be obtained through at least the steps α1 to α4. On the side surface 4b of the resin post 4 of the semiconductor device manufactured as described above, a conductive layer 7 is formed so as to cover a part thereof. At this time, the second conductive portion 6 provided on the top 4 a of the resin post 4 may be formed together with the conductive layer 7.
The conductive layer 7 formed on the side surface 4b of the resin post 4 includes a first conductive portion 5 provided so as to be conductive with the electrode 2 provided on the wafer substrate 1, and a second conductive portion provided with a solder bump. 6 is connected.

そして、この半導体装置は、回路基板等に対する接続、実装時に生じた応力を、柔軟性を有する樹脂ポスト４により分散するため、ウエハ基板１に与える歪みを緩和できる。したがって、例えば、図９及び図１０に示すように、ウエハ基板５１上に形成した非常に厚い導電層５５によってポスト５４を形成して応力分散する場合に比べて、短時間で樹脂ポスト４を形成することができ、半導体装置の製造能率の向上、低コスト化を実現できる。   Since this semiconductor device disperses stress generated during connection and mounting to a circuit board or the like by the resin post 4 having flexibility, the strain applied to the wafer substrate 1 can be alleviated. Therefore, for example, as shown in FIGS. 9 and 10, the resin post 4 is formed in a shorter time compared to the case where the post 54 is formed by the very thick conductive layer 55 formed on the wafer substrate 51 and stress is dispersed. Thus, the manufacturing efficiency of the semiconductor device can be improved and the cost can be reduced.

また、この半導体装置では、樹脂ポスト４の側面４ｂの一部を被覆形成した構成であり、樹脂ポスト４の側面４ｂに導電層７が被覆されていない部分が存在することから、導電層７によって樹脂ポスト４を拘束して変形しにくくしてしまうことが無く、樹脂ポスト４が変形し易くなっている。このため、樹脂ポスト４の変形による応力分散、吸収を効率良く行え、電極剥離、抵抗値の増大等の不都合を確実に防止できる。
しかも、樹脂ポスト４の側面４ｂに形成した導電層７が、側面に沿って斜めで平面螺旋状に形成されていると、この導電層７の変形性がより高められるため、樹脂ポスト４の変形が一層自由になり、応力の分散、吸収をさらに一層効率良く行えることとなる。 Further, in this semiconductor device, a part of the side surface 4b of the resin post 4 is formed so as to cover the side surface 4b of the resin post 4 and there is a portion where the conductive layer 7 is not covered. The resin post 4 is not easily restrained by being restrained, and the resin post 4 is easily deformed. For this reason, stress dispersion and absorption due to deformation of the resin post 4 can be efficiently performed, and inconveniences such as electrode peeling and increase in resistance value can be reliably prevented.
In addition, if the conductive layer 7 formed on the side surface 4b of the resin post 4 is formed in a plane spiral shape obliquely along the side surface, the deformability of the conductive layer 7 is further improved. Becomes more free, and the stress can be dispersed and absorbed more efficiently.

また、上述した樹脂ポスト４の側面４ｂに導電層７を形成するようにした半導体装置１１は、次の製造方法βによって実施することも出来る。図４は、本形態に係る半導体装置１１の他の製造方法を工程順に示す断面図である。
この方法は、樹脂ポストの側面に設けるメッキ再配線層の形成方法が相違するものであり、封止樹脂をレジストとして使用するものである。すなわち、レジストの代わりに封止樹脂層形成で使用する感光性樹脂材料を使うことにより、感光性樹脂材料にレジストの働きをさせるようにしたものである。
したがって、樹脂ポスト４の側面４ｂへの導電層７によるメッキパターン形成方法以外は前記製造方法の内容と同じであるので、ここではメッキパターン形成方法について述べる。 Further, the semiconductor device 11 in which the conductive layer 7 is formed on the side surface 4b of the resin post 4 described above can also be implemented by the following manufacturing method β. FIG. 4 is a cross-sectional view showing another method of manufacturing the semiconductor device 11 according to this embodiment in the order of steps.
This method differs in the formation method of the plating rewiring layer provided on the side surface of the resin post, and uses a sealing resin as a resist. That is, a photosensitive resin material used for forming the sealing resin layer is used instead of the resist so that the photosensitive resin material functions as a resist.
Therefore, since the content of the manufacturing method is the same as that except for the plating pattern forming method by the conductive layer 7 on the side surface 4b of the resin post 4, the plating pattern forming method will be described here.

まず、集積回路及びその電極（共に図示せず）が設けられたウエハ基板１の上面に、絶縁樹脂層３を形成し、この絶縁樹脂層３上に樹脂ポスト４を形成する。
次いで、図４（ａ）に示すように、絶縁樹脂層３及び樹脂ポスト４が形成されたウエハ基板１の上に、メッキ層の種となるシード層２３を形成する（工程β１）。
シード層２３の形成後、図４（ｂ）に示すように、シード層２３上に感光性の封止樹脂層２５を形成する（工程β２）。感光性の封止樹脂材料としては、例えばポリイミド系、エポキシ系又はシリコーン系の感光性液状樹脂からなり、樹脂封止層は、例えばスピンコート法、キャスティング法、ディスペンス法等により成膜することができる。また封止樹脂層はフォトリソグラフィ技術を利用してパターニングすることにより成膜するものも可能である。さらに、封止樹脂層を印刷法でパターン形成することも可能である。この封止樹脂層２５は、レジスト２４と同様に、樹脂ポストの側面に沿って斜めに形成されることとなる導電層７の導電層形成領域１０を除いて形成される。
そして、図４（ｃ）に示すように、この導電層形成領域１０において、メッキ成長させることで樹脂ポスト４の側面４ｂに導電層（再配線層）７を形成する（工程β３）。この工程により、ウエハ基板１上に第二導電部６、導電層７（及び第一導電部５）からなる回路パターンが形成される。 First, the insulating resin layer 3 is formed on the upper surface of the wafer substrate 1 on which the integrated circuit and its electrodes (both not shown) are provided, and the resin post 4 is formed on the insulating resin layer 3.
Next, as shown in FIG. 4A, a seed layer 23 serving as a seed for the plating layer is formed on the wafer substrate 1 on which the insulating resin layer 3 and the resin post 4 are formed (step β1).
After the formation of the seed layer 23, as shown in FIG. 4B, a photosensitive sealing resin layer 25 is formed on the seed layer 23 (step β2). The photosensitive sealing resin material is made of, for example, a polyimide-based, epoxy-based, or silicone-based photosensitive liquid resin, and the resin sealing layer can be formed by, for example, a spin coating method, a casting method, a dispensing method, or the like. it can. The sealing resin layer can be formed by patterning using a photolithography technique. Further, the sealing resin layer can be patterned by a printing method. Similar to the resist 24, the sealing resin layer 25 is formed except for the conductive layer forming region 10 of the conductive layer 7 that is formed obliquely along the side surface of the resin post.
Then, as shown in FIG. 4C, a conductive layer (redistribution layer) 7 is formed on the side surface 4b of the resin post 4 by plating growth in the conductive layer formation region 10 (step β3). By this step, a circuit pattern including the second conductive portion 6 and the conductive layer 7 (and the first conductive portion 5) is formed on the wafer substrate 1.

これにより、樹脂ポスト４の側面４ｂに設けた感光性の封止樹脂層（パターン）２５がレジストの役割をし、樹脂ポスト４の側面４ｂに、導電層（メッキ再配線層）７がパターン形成される。
そして、導電層７形成後も、その樹脂ポスト４の側面４ｂのレジストとして使った封止樹脂層２５は残したままとし、後工程の封止樹脂層形成工程で、封止樹脂層と一体化される。
このβ１からβ３の工程を少なくとも経ることで、ウエハレベルＣＳＰを得ることが出来る。 Thereby, the photosensitive sealing resin layer (pattern) 25 provided on the side surface 4b of the resin post 4 serves as a resist, and the conductive layer (plating rewiring layer) 7 forms a pattern on the side surface 4b of the resin post 4. Is done.
After the conductive layer 7 is formed, the sealing resin layer 25 used as a resist on the side surface 4b of the resin post 4 is left as it is, and is integrated with the sealing resin layer in a subsequent sealing resin layer forming step. Is done.
A wafer level CSP can be obtained through at least the steps β1 to β3.

また、本発明の半導体装置は、樹脂ポスト４の側面４ｂを覆うメッキ層に、メッキ層の連続していない部分（隙間）を設けることで、他の形態の導電層とすることもできる。すなわち、図５及び図６に示すように、樹脂ポスト４の一部又は全部を覆うようにして形成した導電層の一部を除去するようにしたものである。
図５は本発明を実施した半導体装置の他の実施形態を示す断面図であり、図６はその平面図である。なお、説明を容易にするため、前記半導体装置１１と同じ要素には同じ符号を用いることとし、その説明は省略した。したがって、図中、符号１５は第一導電部、符号１６は第二導電部、符号１７は導電層、符号１８は空隙部をそれぞれ示す。なお、図５は、後述する酸化層領域２６の図示を省略している。 Moreover, the semiconductor device of this invention can also be set as the conductive layer of another form by providing the plating layer which covers the side surface 4b of the resin post 4 in the part (gap) where the plating layer is not continuous. That is, as shown in FIGS. 5 and 6, a part of the conductive layer formed so as to cover part or all of the resin post 4 is removed.
FIG. 5 is a sectional view showing another embodiment of a semiconductor device embodying the present invention, and FIG. 6 is a plan view thereof. For ease of description, the same reference numerals are used for the same elements as those of the semiconductor device 11, and the description thereof is omitted. Accordingly, in the figure, reference numeral 15 denotes a first conductive part, reference numeral 16 denotes a second conductive part, reference numeral 17 denotes a conductive layer, and reference numeral 18 denotes a gap. In FIG. 5, an oxide layer region 26 described later is not shown.

この半導体パッケージ２１は、電極２が設けられた導電性基板としてのウエハ基板１と、このウエハ基板１の一面を被覆する絶縁樹脂層３と、この絶縁樹脂層３の上に設けられた樹脂ポスト４と、前記ウエハ基板１に設けられた電極２と導通可能に設けられた第一導電部１５と、前記樹脂ポスト４の頂上部４ａに設けられた第二導電部１６と、前記第一導電部１５と第二導電部１６とを接続するように、前記樹脂ポスト４の側面４ｂに設けられた導電層（再配線層）１７とを有している。
また、絶縁樹脂層３の前記電極２に整合する領域には開口部３ａが形成され、この開口部３ａを介して前記第一導電部５は電極２に接続されている。そして、ウエハ基板１、絶縁樹脂層３、樹脂ポスト４、第一導電部１５、第二導電部１６、及び導電層１７は、封止樹脂層（図示せず）によって封止されている。 The semiconductor package 21 includes a wafer substrate 1 as a conductive substrate provided with an electrode 2, an insulating resin layer 3 covering one surface of the wafer substrate 1, and a resin post provided on the insulating resin layer 3. 4, a first conductive portion 15 provided so as to be conductive with the electrode 2 provided on the wafer substrate 1, a second conductive portion 16 provided on the top 4 a of the resin post 4, and the first conductive portion A conductive layer (redistribution layer) 17 provided on the side surface 4 b of the resin post 4 is provided so as to connect the portion 15 and the second conductive portion 16.
An opening 3a is formed in a region of the insulating resin layer 3 that matches the electrode 2, and the first conductive portion 5 is connected to the electrode 2 through the opening 3a. The wafer substrate 1, the insulating resin layer 3, the resin post 4, the first conductive portion 15, the second conductive portion 16, and the conductive layer 17 are sealed with a sealing resin layer (not shown).

第一導電部１５は、ウエハ基板１上に設けられた電極２と導通可能であって、樹脂ポスト４の裾部４ｃ付近まで延伸するよう絶縁層３の上面に形成されている。第二導電部１６は、樹脂ポスト４の頂上部４ａの少なくとも一部を覆うように設けられる。導電層１７は、前記樹脂ポスト４の側面４ｂの一部を被覆するように、樹脂ポスト４の頂上部４ａ縁端部から樹脂ポスト４の裾部４ｃ付近まで側面４ｂに沿って斜めに連続して形成されている。
図５では、第一導電層１５は、樹脂ポスト４の裾部４ｃ付近まで達するように連続する線状（帯状）に形成され、第二導電層１６は、樹脂ポスト４の上面の頂上部４ａと略一致する平面円形に形成され、導電層１７は、樹脂ポスト４の裾部４ｃ付近まで達する第一導電層１５の端部と、樹脂ポスト４の頂上部４ａを覆う第二導電層１６の縁端部とを連絡した形状であって、樹脂ポスト４の頂上部４ａと裾部４ｃ付近とを連絡する、樹脂ポスト４の上方から見て螺旋状に形成された２本の空隙部１８が形成された、樹脂ポスト４の上方から見て略螺旋状に形成されている。
この際、樹脂ポスト４の頂上部４ａに形成された第二導電層１６は、半田バンプ（図示せず）を安定に設置することができるように、平坦なものとなっている。そして、導電層５は、この図示しない半田バンプを介して回路基板等と電気的に接続される構成となっている。
つまり、図６から明らかなように、導電層１７は、樹脂ポスト４の側面に沿って斜めに設けられ、導電層１７により被覆されていない空隙部１８が、樹脂ポスト４の上方から見てその側面を被覆しない螺旋状をなしている。特に、導電層１７の下部側が、末広がりの形状なすとともに、樹脂ポスト４の裾野部に沿って該裾野部を覆うように配されている。図６において、点線で示した円が、樹脂ポスト４の下部側の外縁を表しており、この外縁より外側まで導電部１７の下部側がはみ出して配置される。この様子は、図５の断面図においては、樹脂ポスト４の下部側に相当する右端の部分の形状からも把握できる。
また、図６に示すように、導電層１７に対して空隙部１８を挟んで配される他の導電層１７をさらに備えている。後者（他の導電層）は、第一導電部１５に一端が接続されないこと以外は、前者（導電層）と同じ構成を有する。
このような特徴のある構成を複数兼ね備えているので、図５および図６に示した半導体装置は、前述した半導体装置（図１および図２）に比べて、応力の分散・吸収性をさらに一段と効率良く発揮する。その結果、断線が起こりにくく、信頼性の向上が図れる半導体装置（図５、図６）が得られる。
The first conductive portion 15 can be electrically connected to the electrode 2 provided on the wafer substrate 1, and is formed on the upper surface of the insulating layer 3 so as to extend to the vicinity of the bottom portion 4 c of the resin post 4. The second conductive portion 16 is provided so as to cover at least a part of the top portion 4 a of the resin post 4. The conductive layer 17 is obliquely continuous along the side surface 4b from the edge portion of the top 4a of the resin post 4 to the vicinity of the bottom portion 4c of the resin post 4 so as to cover a part of the side surface 4b of the resin post 4. Is formed.
In FIG. 5, the first conductive layer 15 is formed in a continuous line (strip shape) so as to reach the vicinity of the skirt 4 c of the resin post 4, and the second conductive layer 16 is formed on the top 4 a of the upper surface of the resin post 4. The conductive layer 17 is formed of a second conductive layer 16 that covers the end of the first conductive layer 15 that reaches the vicinity of the skirt 4c of the resin post 4 and the top 4a of the resin post 4. Two gaps 18 formed in a spiral shape when viewed from above the resin post 4, which have a shape communicating with the edge, and communicate with the vicinity of the top 4 a and the bottom 4 c of the resin post 4. The formed resin post 4 is formed in a substantially spiral shape when viewed from above.
At this time, the second conductive layer 16 formed on the top 4a of the resin post 4 is flat so that solder bumps (not shown) can be stably placed. The conductive layer 5 is configured to be electrically connected to a circuit board or the like via the solder bumps (not shown).
That is, as is apparent from FIG. 6, the conductive layer 17 is provided obliquely along the side surface of the resin post 4, and the gap 18 that is not covered with the conductive layer 17 is viewed from above the resin post 4. It has a spiral shape that does not cover the sides. In particular, the lower side of the conductive layer 17 has a divergent shape, and is arranged so as to cover the skirt portion along the skirt portion of the resin post 4. In FIG. 6, a circle indicated by a dotted line represents the outer edge on the lower side of the resin post 4, and the lower side of the conductive portion 17 protrudes from the outer edge to the outside. This can be understood from the shape of the right end portion corresponding to the lower side of the resin post 4 in the cross-sectional view of FIG.
In addition, as shown in FIG. 6, another conductive layer 17 is further provided that is disposed with a gap 18 interposed between the conductive layer 17 and the conductive layer 17. The latter (other conductive layer) has the same configuration as the former (conductive layer) except that one end is not connected to the first conductive portion 15.
Since there are a plurality of structures having such characteristics, the semiconductor device shown in FIGS. 5 and 6 further improves stress dispersion and absorption compared to the semiconductor device described above (FIGS. 1 and 2). Exhibit efficiently. As a result, a semiconductor device (FIGS. 5 and 6) can be obtained in which disconnection hardly occurs and reliability can be improved.

次に、上述した半導体装置２１の製造方法の一実施形態を、図面を参照して具体的に説明する。図７は、本形態に係る半導体装置２１の製造方法γであって、詳しくは樹脂ポスト４の側面４ｂに導電層１７を形成する方法を工程順に示す断面図である。
この方法は、樹脂ポストの側面に設けるメッキ再配線層の形成方法が相違するものであり、レーザを使ったシート層酸化領域を使用するものである。すなわち、メッキを成長させないエリアに対しシード層の表面をレーザなどで熱酸化させ、メッキ金属が付着しないようにしたものである。
したがって、樹脂ポスト４の側面４ｂへの導電層１７によるメッキパターン形成方法以外は前記各製造方法の内容と同じであるので、ここではメッキパターン形成方法について述べる。
まず、半導体装置１１と同様に、集積回路及びその電極（共に図示せず）が設けられたウエハ基板１の上面に、絶縁樹脂層３を形成する。 Next, an embodiment of a method for manufacturing the semiconductor device 21 described above will be specifically described with reference to the drawings. FIG. 7 is a cross-sectional view illustrating a method γ of manufacturing the semiconductor device 21 according to the present embodiment, specifically, a method of forming the conductive layer 17 on the side surface 4b of the resin post 4 in the order of steps.
This method is different in the formation method of the plating rewiring layer provided on the side surface of the resin post, and uses a sheet layer oxidation region using a laser. That is, the surface of the seed layer is thermally oxidized by laser or the like to an area where the plating is not grown, so that the plating metal does not adhere.
Therefore, since the contents of the respective manufacturing methods are the same except for the plating pattern forming method by the conductive layer 17 on the side surface 4b of the resin post 4, the plating pattern forming method will be described here.
First, as with the semiconductor device 11, the insulating resin layer 3 is formed on the upper surface of the wafer substrate 1 on which the integrated circuit and its electrodes (both not shown) are provided.

そして、図７（ａ）に示すように、絶縁樹脂層３及び樹脂ポスト４が形成されたウエハ基板１の上に、メッキ層の種となるシード層２３を形成する（工程γ１）。
次いで、シード層２３の形成後、図７（ｂ）に示すように、樹脂ポスト４の側面４ｂに沿って斜めに形成されることとなる導電層１７，１７の導電層形成領域を除いて、レーザを使ってシード層２３の表面を焼いて酸化させ、酸化層領域２６を形成する（工程γ２）。シード層２３の表面を酸化させる加工用レーザとしては、例えばエキシマレーザ、炭酸ガスレーザ、ＹＡＧレーザ、等を用いることが出来る。これにより、酸化した個所はメッキ工程でメッキ成長しないものとなる。特に、工程γ２において、前記樹脂ポストの側面に沿って斜めをなし、下部側から上部側に向けて幅狭となるライン形状の領域を酸化させることにより、図７（ｂ）に示す形態が得られる。
Then, as shown in FIG. 7A, a seed layer 23 serving as a seed for the plating layer is formed on the wafer substrate 1 on which the insulating resin layer 3 and the resin post 4 are formed (step γ1).
Next, after the formation of the seed layer 23, as shown in FIG. 7B, except for the conductive layer formation regions of the conductive layers 17 and 17 that are formed obliquely along the side surface 4 b of the resin post 4, The surface of the seed layer 23 is baked and oxidized using a laser to form an oxide layer region 26 (step γ2). As a processing laser for oxidizing the surface of the seed layer 23, for example, an excimer laser, a carbon dioxide laser, a YAG laser, or the like can be used. As a result, the oxidized portion is not plated and grown in the plating process. In particular, in step γ2, a line-shaped region that is slanted along the side surface of the resin post and narrows from the lower side toward the upper side is oxidized to obtain the configuration shown in FIG. 7B. It is done.

そして、図７（ｃ）に示すように、この導電層形成領域においてメッキ成長させることで、樹脂ポスト４の側面４ｂに導電層（再配線層）１７，１７を形成する（工程γ３）。この工程により、ウエハ基板１上に第二導電部１６、導電層１７（及び第一導電部１５）からなる回路パターンが形成される。
この際、絶縁樹脂層３、樹脂ポスト４が設けられたウエハ基板１上の樹脂ポスト４の側面４ｂ以外のエリアはレジスト形成し、樹脂ポスト４の側面４ｂだけレーザによる熱酸化でメッキによる回路パターンを得るようにすることも出来る。特に、工程γ３において、下部側が末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように、前記シード層上に導電層を形成することにより、図７（ｃ）に示す形態が得られる。


Then, as shown in FIG. 7C, conductive layers (redistribution layers) 17 and 17 are formed on the side surface 4b of the resin post 4 by plating growth in this conductive layer formation region (step γ3). By this step, a circuit pattern including the second conductive portion 16 and the conductive layer 17 (and the first conductive portion 15) is formed on the wafer substrate 1.
At this time, an area other than the side surface 4b of the resin post 4 on the wafer substrate 1 on which the insulating resin layer 3 and the resin post 4 are provided is formed with a resist, and only the side surface 4b of the resin post 4 is subjected to thermal oxidation by a laser to form a circuit pattern by plating Can also be obtained. In particular, in step γ3, a conductive layer is formed on the seed layer so as to cover the skirt portion along the skirt portion of the resin post while the lower side has a divergent shape. The form shown is obtained.


次に、本発明の半導体装置の更に他の実施形態として、複数回折れ曲がった線状又は湾曲部を有する曲線状をなす導電層を有する半導体装置について以下に詳細に説明する。
図８は、湾曲部を有する曲線状をなす導電層３７が設けられた半導体装置の一例を示す平面図である。なお、説明を容易にするため、前記半導体装置１１と同じ要素には同じ符号を用いることとし、その説明は省略した。図中、符号３５は第一導電部、符号３６は第二導電部、符号３７は導電層をそれぞれ示す。 Next, as another embodiment of the semiconductor device of the present invention, a semiconductor device having a conductive layer having a curved shape having a plurality of bent lines or curved portions will be described in detail below.
FIG. 8 is a plan view showing an example of a semiconductor device provided with a curved conductive layer 37 having a curved portion. For ease of description, the same reference numerals are used for the same elements as those of the semiconductor device 11, and the description thereof is omitted. In the figure, reference numeral 35 denotes a first conductive part, reference numeral 36 denotes a second conductive part, and reference numeral 37 denotes a conductive layer.

第一導電層３５は、樹脂ポスト４の裾部４ｃ付近まで達するように連続する線状（帯状）に形成され、第二導電層３６は、樹脂ポスト４の上面の頂上部４ａと略一致する平面円形に形成されている。
導電層３７は、湾曲部を有する曲線状をなし、第一導電層３５の端部と第二導電層３６の縁端部を結ぶ線分を軸とし、この軸の左右両側に交互に曲点を有するように、樹脂ポスト４の頂上部４ａ縁端部から樹脂ポスト４の裾部４ｃ付近まで側面４ｂに沿って斜めに連続して形成されている。
この導電層３７によって、第一導電層３５の端部と第二導電層３６の縁端部とが接続されている。 The first conductive layer 35 is formed in a continuous line (strip shape) so as to reach the vicinity of the skirt 4 c of the resin post 4, and the second conductive layer 36 substantially coincides with the top 4 a on the upper surface of the resin post 4. It is formed in a flat circular shape.
The conductive layer 37 has a curved shape having a curved portion, and a line segment connecting the end of the first conductive layer 35 and the edge of the second conductive layer 36 is an axis, and the bending point is alternately formed on the left and right sides of the axis. The resin post 4 is formed obliquely and continuously along the side surface 4b from the edge of the top 4a of the resin post 4 to the vicinity of the skirt 4c of the resin post 4.
The conductive layer 37 connects the end of the first conductive layer 35 and the edge of the second conductive layer 36.

本実施形態によると、導電層３７が、複数回折れ曲がった線状をなし、樹脂ポスト４の側面４ｂに沿って斜めに設けられたことによって、樹脂ポスト４の変形自由度が増し、接続時に発生する樹脂ポスト４の変形による応力を導電層３７が形成されない部分にて更に効率良く吸収することができる。   According to the present embodiment, the conductive layer 37 has a plurality of bent lines, and is provided obliquely along the side surface 4b of the resin post 4, thereby increasing the degree of freedom of deformation of the resin post 4 and occurring at the time of connection. The stress due to the deformation of the resin post 4 can be absorbed more efficiently at the portion where the conductive layer 37 is not formed.

前記導電層３７の折り曲げ幅、すなわち第一導電層３５の端部と第二導電層３６の縁端部を結ぶ線分と平行な２本の線分で導電層３７を挟んだ際の２本の線分間の距離は、第一導電層３５の線幅以上、第二導電層３６の直径以下であることが好ましい。
これにより、導電層３７の経路長を長くせず電気抵抗を低く抑え、かつ樹脂ポスト４の変形による応力を緩和できる。
導電層３７の折り曲げ幅が、第一導電層３５の線幅未満の場合、導電層３７が第一導電層３５の端部と第二導電層３６の縁端部とを結ぶ略直線状となり、樹脂ポスト４の変形による応力を十分に緩和できなくなるため好ましくない。
また、導電層３７の折り曲げ幅が、第二導電層３６の直径よりも大きい場合、導電層３７の経路長が長くなってしまい、電気抵抗が大きくなるため、好ましくない。 Bending width of the conductive layer 37, that is, two lines when the conductive layer 37 is sandwiched by two line segments parallel to the line segment connecting the end of the first conductive layer 35 and the edge of the second conductive layer 36. The distance between the line segments is preferably not less than the line width of the first conductive layer 35 and not more than the diameter of the second conductive layer 36.
As a result, the electrical resistance can be kept low without increasing the path length of the conductive layer 37, and the stress caused by the deformation of the resin post 4 can be relieved.
When the bent width of the conductive layer 37 is less than the line width of the first conductive layer 35, the conductive layer 37 is substantially linear connecting the end of the first conductive layer 35 and the edge of the second conductive layer 36, This is not preferable because stress due to deformation of the resin post 4 cannot be sufficiently relaxed.
Moreover, when the bending width of the conductive layer 37 is larger than the diameter of the second conductive layer 36, the path length of the conductive layer 37 becomes long, and the electrical resistance increases, which is not preferable.

なお、導電層３７としては、第一導電層３５の端部と第二導電層３６の縁端部を結ぶ線分を軸とし、この軸の左右両側に交互に曲点を有する形状であれば、図８を用いて説明したように波状等の湾曲部を有する曲線状であっても構わない。また、曲点にて鋭角に折れ曲がった山形（図示せず）であっても構わない。更には、曲点が鋭角でかつ曲線で結ばれる形態や曲点が湾曲部をなし直線で結ばれる形態としても、上述した作用効果は満たされる。   The conductive layer 37 has a line segment connecting the end of the first conductive layer 35 and the edge of the second conductive layer 36 as an axis, and has a shape having curved points alternately on the left and right sides of the axis. As described with reference to FIG. 8, a curved shape having a curved portion such as a wave shape may be used. Further, it may be a mountain shape (not shown) bent at an acute angle at a bending point. Furthermore, the above-described operation and effect can be satisfied even when the curved point is formed with an acute angle and curved, or the curved point is formed with a curved portion and connected with a straight line.

次に、本発明に係る電子機器について説明する。電子機器とは、光電変換素子，レーザダイオード，光センサ等の光学素子や半導体素子等の種々の電子部品が実装されたフレキシブルプリント基板（Flexible Printed Circit）等の回路基板や周辺装置等を備えたものであり、例えばＰＤＡ（Personal Digital Assistants），携帯形電話，パーソナルコンピュータ，光送受信機器等をいう。
本発明の電子機器は、前述した本発明の半導体装置を具備したものである。
半導体装置では、樹脂ポスト４が接続端子として機能するようになっており、樹脂ポスト４の頂上部４ａに半田バンプが設けられ、この半田バンプを介して半導体装置と回路基板等の接続端子とが電気的に接続されている。
前述したように本発明の半導体装置では、回路基板等の接続端子に接続する際の樹脂ポストの変形による応力を効率良く吸収できるため、優れた基板実装信頼性が実現できる。このため、この半導体装置を具備したことによって、半導体装置と回路基板等の接続端子とを接続する際の歩留まりを向上させることができ、電子機器の低コスト化が可能となる。また、樹脂ポスト４の変形による応力が効率良く吸収できるため、この応力による電極剥離等の発生を抑制できる。
さらに、半導体装置の小型化、低コスト化が可能であり、この半導体装置を具備した電子機器をも小型化、低コスト化することができる。 Next, an electronic apparatus according to the present invention will be described. Electronic equipment includes circuit boards and peripheral devices such as flexible printed circuit boards on which various electronic components such as optical elements such as photoelectric conversion elements, laser diodes, and optical sensors and semiconductor elements are mounted. For example, PDA (Personal Digital Assistants), portable telephones, personal computers, optical transmission / reception devices, and the like.
An electronic apparatus according to the present invention includes the above-described semiconductor device according to the present invention.
In the semiconductor device, the resin post 4 functions as a connection terminal. A solder bump is provided on the top 4a of the resin post 4, and the semiconductor device and a connection terminal such as a circuit board are connected via the solder bump. Electrically connected.
As described above, in the semiconductor device of the present invention, since the stress due to the deformation of the resin post when connecting to a connection terminal such as a circuit board can be efficiently absorbed, excellent substrate mounting reliability can be realized. For this reason, by providing this semiconductor device, it is possible to improve the yield when connecting the semiconductor device and a connection terminal such as a circuit board, and it is possible to reduce the cost of the electronic device. In addition, since stress due to deformation of the resin post 4 can be efficiently absorbed, occurrence of electrode peeling or the like due to this stress can be suppressed.
Further, the semiconductor device can be reduced in size and cost, and an electronic device including the semiconductor device can also be reduced in size and cost.

本発明の半導体装置では、回路基板等に実装する際の樹脂ポスト４の変形による応力を緩和でき、フレキシブルプリント基板（Flexible Printed Circit）等の回路基板に歩留まり良く実装できる。このため、例えばＰＤＡ（Personal Digital Assistants），携帯形電話，パーソナルコンピュータ，光送受信機器等のように、半導体装置が実装された回路基板を備えた各種電子機器に適用できる。   The semiconductor device of the present invention can relieve stress due to deformation of the resin post 4 when mounted on a circuit board or the like, and can be mounted on a circuit board such as a flexible printed circuit board with a high yield. Therefore, the present invention can be applied to various electronic devices including a circuit board on which a semiconductor device is mounted, such as a PDA (Personal Digital Assistants), a portable phone, a personal computer, and an optical transmission / reception device.

本発明を実施した半導体装置の一実施形態を示す断面図である。It is sectional drawing which shows one Embodiment of the semiconductor device which implemented this invention. 図１に示す半導体装置の平面図である。FIG. 2 is a plan view of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の製造工程を順次示す側面図である。FIG. 2 is a side view sequentially showing manufacturing steps of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の他の製造工程を順次示す側面図である。FIG. 8 is a side view sequentially illustrating another manufacturing process of the semiconductor device shown in FIG. 1. 本発明を実施した半導体装置の他の実施形態を示す断面図である。It is sectional drawing which shows other embodiment of the semiconductor device which implemented this invention. 図５に示す半導体装置の平面図である。FIG. 6 is a plan view of the semiconductor device shown in FIG. 5. 図５に示す半導体装置の製造工程を順次示す側面図である。FIG. 6 is a side view sequentially showing manufacturing steps of the semiconductor device shown in FIG. 5. 本発明を実施した半導体装置の更に他の実施形態を示す平面図である。It is a top view which shows other embodiment of the semiconductor device which implemented this invention. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device. 図９に示す半導体装置の平面図である。FIG. 10 is a plan view of the semiconductor device shown in FIG. 9.

符号の説明Explanation of symbols

１・・・ウエハ基板（導電性基板）、２・・・電極、３・・・絶縁樹脂層、４・・・樹脂ポスト、４ａ・・・頂上部、４ｂ・・・側面、４ｃ・・・裾部、５，１５，３５・・・第一導電部、６，１６，３６・・・第二導電部、７，１７，３７・・・導電層、１０・・・導電層形成領域、１１・・・半導体パッケージ（半導体装置）、１８・・・空隙部、２３・・・シード層、２４・・・レジスト層、２５・・・感光性封止樹脂層、２６・・・酸化部領域。   DESCRIPTION OF SYMBOLS 1 ... Wafer substrate (conductive substrate), 2 ... Electrode, 3 ... Insulating resin layer, 4 ... Resin post, 4a ... Top part, 4b ... Side surface, 4c ... Bottom portion 5, 15, 35 ... first conductive portion, 6, 16, 36 ... second conductive portion, 7, 17, 37 ... conductive layer, 10 ... conductive layer forming region, 11 ... Semiconductor package (semiconductor device), 18 ... gap, 23 ... seed layer, 24 ... resist layer, 25 ... photosensitive encapsulating resin layer, 26 ... oxidation part region.

Claims (7)

導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなる半導体装置であって、
前記導電層が、前記樹脂ポストの側面に沿って斜めに設けられ、
前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、
前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されていることを特徴とする半導体装置。 A conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided so as to be conductive with the one surface of the conductive substrate, and a protrusion protruding on the insulating layer. The resin post and at least one line-shaped conductive layer having one end connected to the first conductive portion and the other end connected to the second conductive portion provided on the top of the resin post. A semiconductor device,
The conductive layer is provided obliquely along a side surface of the resin post ;
The gap not covered with the conductive layer has a spiral shape that does not cover the side surface when viewed from above the resin post, and
2. A semiconductor device according to claim 1, wherein a lower side of the conductive layer has a divergent shape and is arranged so as to cover the skirt portion along the skirt portion of the resin post . 前記導電層に対して前記空隙部を挟んで配される他の導電層をさらに備え、該他の導電層は、前記第一導電部に一端が接続されないこと以外は、前記導電層と同じ構成を有することを特徴とする請求項１に記載の半導体装置。The conductive layer further includes another conductive layer arranged with the gap portion interposed therebetween, and the other conductive layer has the same configuration as the conductive layer except that one end is not connected to the first conductive portion. The semiconductor device according to claim 1, comprising: 前記導電層と前記他の導電層が前記樹脂ポストの裾野部に沿って該裾野部を覆う割合は、前記樹脂ポストの裾野部に沿って該裾野部に占める前記空隙部の割合より大きいことを特徴とする請求項２に記載の半導体装置。The proportion of the conductive layer and the other conductive layer covering the skirt portion along the skirt portion of the resin post is larger than the proportion of the gap portion occupying the skirt portion along the skirt portion of the resin post. The semiconductor device according to claim 2. 前記導電層と前記他の導電層が前記樹脂ポストの側面を覆う割合は、前記樹脂ポストの側面に占める前記空隙部の割合より大きいことを特徴とする請求項２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein a ratio of the conductive layer and the other conductive layer covering a side surface of the resin post is larger than a ratio of the gap portion occupying the side surface of the resin post. 前記第二導電部は、前記樹脂ポストの頂上部の少なくとも一部を覆うように配されていることを特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein the second conductive portion is disposed so as to cover at least a part of the top of the resin post. 導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなり、前記導電層が、前記樹脂ポストの側面に沿って斜めに設けられ、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されている半導体装置を具備したことを特徴とする電子機器。 A conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided so as to be conductive with the one surface of the conductive substrate, and a protrusion protruding on the insulating layer. At least a resin post and a line-shaped conductive layer having one end connected to the first conductive portion and the other end connected to a second conductive portion provided on the top of the resin post. The conductive layer is provided obliquely along the side surface of the resin post, and the gap not covered with the conductive layer has a spiral shape that does not cover the side surface when viewed from above the resin post. An electronic apparatus comprising: a semiconductor device in which a lower side of the conductive layer has a divergent shape and is arranged so as to cover the skirt portion along the skirt portion of the resin post . 導電性基板と、前記導電性基板の一面を被覆する絶縁層と、前記導電性基板の一面と導通可能に設けられた第一導電部と、前記絶縁層上に隆起した突起状に形成された樹脂ポストと、前記第一導電部に一端が接続されており、前記樹脂ポストの頂上部に設けられた第二導電部に他端が接続されてなるライン状の導電層とを少なくとも備えてなり、前記導電層が、前記樹脂ポストの側面に沿って斜めに設けられ、前記導電層により被覆されていない空隙部が、前記樹脂ポストの上方から見てその側面を被覆しない螺旋状をなしており、かつ、前記導電層の下部側が、末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように配されている半導体装置の製造方法であって、
前記樹脂ポストの上面にシード層を形成する工程γ１と、
前記樹脂ポストの側面に沿って斜めをなし、下部側から上部側に向けて幅狭となるライン形状の領域を酸化させる工程γ２と、
下部側が末広がりの形状なすとともに、前記樹脂ポストの裾野部に沿って該裾野部を覆うように、前記シード層上に導電層を形成する工程γ３と、
を少なくとも具備したことを特徴とする半導体装置の製造方法。 A conductive substrate, an insulating layer covering one surface of the conductive substrate, a first conductive portion provided so as to be conductive with the one surface of the conductive substrate, and a protrusion protruding on the insulating layer. At least a resin post and a line-shaped conductive layer having one end connected to the first conductive portion and the other end connected to a second conductive portion provided on the top of the resin post. The conductive layer is provided obliquely along the side surface of the resin post, and the gap not covered with the conductive layer has a spiral shape that does not cover the side surface when viewed from above the resin post. And the lower side of the conductive layer is a divergent shape and is a method of manufacturing a semiconductor device arranged to cover the skirt portion along the skirt portion of the resin post ,
Forming a seed layer on the upper surface of the resin post γ1,
It Na obliquely along a side surface of the resin post, a step γ2 oxidizing the region of the line shape which is narrower toward the lower side to the upper side,
Forming a conductive layer on the seed layer so as to cover the bottom portion of the resin post along the bottom portion of the resin post, and forming a conductive layer on the seed layer , with the lower side forming a divergent shape ;
A method for manufacturing a semiconductor device, comprising:
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