JP2007096198A - Semiconductor device, manufacturing method therefor, and electronic device - Google Patents

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俊明 井上
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株式会社フジクラ
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    • H01L2924/351Thermal stress

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which reduces connection failures when mounted on an external board. <P>SOLUTION: The semiconductor device 1 at least includes a semiconductor board 2 having an electrode on its one surface, an intermediate layer 21 so disposed as to cover one surface of the semiconductor board which intermediate layer 21 has an opening for exposing the electrode and parts of different thicknesses, first conductive portions 6A, 6a which cover the intermediate layer 21 and are disposed in connection areas connected to the external board, a second conductive portion which connects the electrode electrically to the first conductive portions 6A, 6a through the opening, and bumps 9A, 9a which are joined to the first conductive portions 6A, 6a, respectively. Each of the bumps 9A, 9a has a volume that is different according to the thickness of each part of the intermediate layer 21 where each of the first conductive portions 6A, 6a is disposed. The structural example shown in Fig. 1 exhibits a case where the bump 9A, which is disposed on the thicker part of intermediate layer 21 composed of a first intermediate layer 4 and a second intermediate layer 5 overlaid thereon, is smaller in volume than a bump 9a, which is disposed on the thinner part of intermediate layer 21 composed of the first intermediate layer 4 only. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法並びに電子装置に係る。 The present invention relates to a semiconductor device and a manufacturing method and an electronic device. より詳細には、外部基板(実装基板等)への接続不良が発生しにくいパッケージを実現するための構造を有する半導体装置及びその製造方法並びに電子装置に関する。 To a semiconductor device and a manufacturing method thereof and an electronic apparatus having a structure for poor connection to an external substrate (mounting substrate) to achieve a hard package occur.

従来、電子部品で用いられる半導体パッケージ構造として、たとえば半導体チップを樹脂により封止したパッケージ(所謂、「Dual Inline Package、以下「DIP」と略記する場合がある」や「Quad Flat Package、以下「QFP」と略記する場合がある」)では、樹脂パッケージ周辺の側面に金属リード電極を配置する周辺端子配置型が主流であった。 Conventionally, as a semiconductor package structure for use in electronic components, for example packaging the semiconductor chip sealed by resin (so-called "Dual Inline Package, sometimes hereinafter referred to as" DIP "" or "Quad Flat, Package, hereinafter" QFP is in some ") sometimes referred to as the" peripheral terminal arrangement type to place the metal lead electrodes on the side surfaces of the peripheral resin package has been mainly used.

これに対し、近年広く普及している半導体パッケージ構造として、たとえばボールグリットアレイ(Ball Grid Array、以下「BGA」と略記する場合がある)がある。 In contrast, as the semiconductor package structure is widely used in recent years, there is for example a ball grid array (Ball Grid Array, hereinafter sometimes abbreviated as "BGA"). これは、パッケージの平坦な表面に半田バンプと呼ばれる電極を二次元的に配置した構造を有しているため、DIPやQFPに比べて高密度な実装が可能となる。 This is because they have a structure in which an electrode called a solder bump on a flat surface of the package in two dimensions, it is possible to high-density mounting than in DIP and QFP. このため、BGAはコンピュータのCPUやメモリなどのパッケージとして使われている。 Therefore, BGA is used as a package such as a CPU or a memory of the computer. 従来のBGAタイプの半導体パッケージは、パッケージサイズがチップサイズよりも大きいが、なかでもパッケージをほとんどチップサイズに近い大きさにまで小型化したパッケージはCSP(チップスケールパッケージ)と呼ばれ、電子機器の小型軽量化に大きく貢献している。 Conventional BGA type semiconductor package, which is larger than the chip size package size, the package is called a CSP (chip scale package) miniaturized to inter alia the near package almost chip size magnitude, of the electronic device It has contributed significantly to the reduction in size and weight.

これらBGAタイプの半導体パッケージは、回路を形成したウエハ基板を切断し、その半導体チップをインターポーザと呼ばれる基板に搭載してパッケージを完成させるもので、ターニングされたインターポーザが必要である上に、個々に半導体チップを個別にインターポーザに実装する工程が必要である。 These BGA type semiconductor package, cutting the wafer substrate on which a circuit is formed, in which to complete the package by mounting the semiconductor chip on the substrate called interposer, on a required turning been interposer, individually step is required to implement the individual interposer and semiconductor chip. このため、専用の材料や製造装置を用いなければならず、コストが高くなるという欠点があった。 Therefore, it is necessary to use a special material and manufacturing equipment, has a drawback that the cost is increased.

これに対し、一般的に「ウエハレベルCSP」と呼ばれる製法においては、このウエハ基板上に、絶縁樹脂層、再配線層、封止樹脂層、半田バンプ等を形成し、最終工程おいてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップを得ることができる。 In contrast, in the process commonly referred to as "wafer level CSP", to the wafer substrate, the insulating resin layer, the rewiring layer, the sealing resin layer, to form a solder bump or the like, the wafer keep the final step package structure by cutting into a predetermined chip size can be obtained a semiconductor chip provided with the. したがって、パッケージ構造をウエハ基板上に一括形成するため、従来のようにインターポーザを必要とせず、またウエハ状態で加工するので専用の装置を必要としない。 Therefore, in order to collectively form the package structure on a wafer substrate, without the need for conventional interposer as, and does not require a dedicated device because processing in a wafer state. これら優れた特徴は、現在急速に進んでいる実装の高密度化や、情報処理速度の高速化が実現できるという点において非常に優位である。 These excellent characteristics are density and the current rapidly willing are implemented, it is very superior in terms of speed of information processing speed can be realized. ウエハレベルCSPの技術については、たとえば、日経マイクロデバイス誌、2002年2月号のp. For wafer level CSP technology, for example, Nikkei Microdevices magazine, of February 2002, p. 42や、同誌2000年3月号のp. 42 and, of the 2000 March issue of the magazine p. 121、同誌2000年4月号のp. 121, April 2000 issue magazine p. 114などに詳細が記載されている。 114 etc. Details are described.

このようにウエハレベルCSPは、高密度な実装を実現できる安価な半導体パッケージであるが、半導体パッケージを実装基板に実装した状態での接続寿命は、従来のパッケージに比べてやや劣るという問題点がある。 Thus wafer level CSP is a cheap semiconductor package that can realize high-density mounting, connection life of a state of mounting a semiconductor package on a mounting board, a problem that slightly inferior to conventional package point is there.
すなわち、実装基板に実装した半導体パッケージは、衝撃、振動など外部から機械的な過重を受けるだけでなく、半導体パッケージと実装基板との熱膨張率の違いによって発生する熱応力を受ける。 That is, the semiconductor package mounted on the mounting board, shock, not only receive a mechanical overloading external vibration, subjected to thermal stress generated by the difference in thermal expansion coefficient between the mounting board semiconductor package. このような応力は、BGAといった半田バンプを介して実装基板と半導体チップとを電気的・機械的に接続する半導体パッケージでは、半田バンプの接合部に最も集中しやすい。 Such stresses in the semiconductor package to electrically and mechanically connect the mounting board and the semiconductor chip through the solder bumps like BGA, most likely to be concentrated at the junction of the solder bumps. このため、この半田バンプやその周辺では、図11に示すように、クラック100aや剥離100bなどの問題が発生し易く、最終的には回路の断線や短絡に至って、デバイスが動作しなくなってしまうという問題が起こる。 Therefore, in this solder bump and around, as shown in FIG. 11, it is easy to cause problems such as cracks 100a and peeling 100b, and finally led to breakage or short circuit, resulting in the device not work a problem that may occur.
図11は、半田バンプ109が接合された半導体パッケージ101を、半田バンプ109を介して実装基板110の接続部112に実装した概略断面図であり、半田バンプ109に接続寿命を低下させるクラック100a等が発生した状態を示す。 11, the semiconductor package 101 in which the solder bumps 109 are bonded, is a schematic cross-sectional view mounted on the connecting portion 112 of the mounting substrate 110 via solder bumps 109, cracks 100a etc. to lower the connection life of solder bumps 109 but showing a state that has occurred. 半導体パッケージ101は、半導体基板102の一面に絶縁樹脂層104、配線(不図示)、半田バンプ109が順に設けられている。 The semiconductor package 101, the insulating resin layer 104 on one surface of the semiconductor substrate 102, wiring (not shown), solder bumps 109 are provided in order.

具体的には、このウエハレベルCSPは、以下に示すような二つの問題を有する。 Specifically, the wafer level CSP has two problems as described below.
(1)強度の不利 半田バンプは、実装基板から受ける外部応力あるいは熱応力を緩和・吸収する機能を有する。 (1) disadvantage of solder bumps of strength has a function of reducing or absorbing external stress or thermal stress applied from the mounting substrate. しかし、その応力が大きいほど、あるいは加わる回数が多いほど、半田バンプには金属疲労が蓄積していくため、クラックが発生し易くなる。 However, the more the stress increases, or as the number of times joining, the solder bump for metal fatigue accumulates, cracks occur easily. また、半田バンプで緩和・吸収できなかった応力成分は、半導体パッケージの配線や絶縁樹脂層、あるいは半導体デバイスそのものに加わるため、これらの接続境界からの剥離が発生しやすくなる。 Further, the stress component that could not be relaxed or absorbed by the solder bumps, the wiring and the insulating resin layer of the semiconductor package, or to join the semiconductor device itself, release from these concatenation boundary is likely to occur.
(2)電気的接続の不利 クラックが発生することにより電気抵抗が増大してしまい、半導体デバイスに必要な電力が供給できなくなる。 (2) would be the electrical resistance is increased by the unfavorable cracking of the electrical connection occurs, it can not be supplied with power required for semiconductor devices. あるいは電気信号が正常に伝達しなくなる。 Or electrical signal is not transmitted successfully. 特に、高周波の信号の伝達特性は悪化しやすい。 In particular, the transfer characteristic of the high frequency signal tends to deteriorate.

このため、半導体パッケージを実装基板に実装した状態での接続寿命を向上させるためにさまざまな構造が提案されている。 Thus, various structures for improving the connection life of a state of mounting a semiconductor package on a mounting substrate is proposed.
たとえば、このような問題を防ぐため、ポストと呼ばれる金属製の柱を、半田バンプと半導体デバイスとの間に形成する(特許文献1参照)、あるいは応力緩和機能を有する厚い樹脂層を半導体基板の全面に形成する(特許文献2から5参照)といった手段が講じられている。 For example, in order to prevent such problems, the metal poles, called post solder bump and formed between the semiconductor device (see Patent Document 1), or a thick resin layer having a stress relaxation function of the semiconductor substrate means have been taken such as to form on the entire surface (see 5 from Patent Document 2).
ところが、ポストを形成する手段は、高い(厚い)ポストを形成する必要があるため、半導体パッケージの薄型化ができないなどの問題があった。 However, it means for forming a post, it is necessary to form a high (thick) post, there is a problem, such as can not be thinner semiconductor package. また、応力緩和機能を有する厚い樹脂層を形成する手段は、チップサイズが大きくなるとそれに伴い周辺の応力が大きくなるので、応力緩和層を厚くしなければならない。 Also, means for forming a thick resin layer having a stress relaxation function, the stress around with it when the chip size is increased becomes larger, it must be increased stress relaxation layer. よって、基板に反りが出てしまうといった問題がある。 Thus, there is a problem that out warp to the substrate.

そこで、この問題を解決する方法として、ポストの内部にコアを有するポスト構造が提案されている(特許文献6参照)。 As a method for solving this problem, a post structure having a core inside the post have been proposed (see Patent Document 6). これにより、高い応力緩和・分散機能を有しながらもパッケージが薄く、かつ、反りも小さくすることが可能となった。 Thus, even the package is thin while having a high stress relaxation and dispersing functions, and has made it possible to warp reduced.
また、応力の緩和・吸収の機能を有する樹脂コアを備えたこのポスト構造の手法では、コアの高精度な形成技術が必要となるが、図12に示すように、大きな応力が生じる複数のバンプ119・・119に、柔軟性の高い部材で形成されたコア115を有する一個あるいは複数のポストを形成することで、半導体基板112の全面を覆う第一中間層114と、この第一中間層114に部分的に重ねられたコアとしての第二中間層115とから構成された、厚さの異なる中間層121を有する構造とし、従来よりも簡易な手法及び安価な材料で容易に形成する方法も提案されている。 Further, in the post structure having a resin core having the function of relaxation and absorption of stress techniques, high-precision technique for forming the core but is required, as shown in FIG. 12, a plurality of bumps large stress occurs 119 ... 119, by forming a single or a plurality of posts having a core 115 formed of a flexible member, the first intermediate layer 114 to cover the entire surface of the semiconductor substrate 112, the first intermediate layer 114 constructed from the second intermediate layer 115 serving as a partial core superimposed on, a structure having an intermediate layer 121 having different thicknesses, a method of easily formed than the prior art in a simple method and low cost materials Proposed. また図13(a)においても、応力の緩和・吸収の機能を有する樹脂コアを備えたポスト構造の別の態様として提案されている。 Also in FIG. 13 (a), the have been proposed as another embodiment of the post structure having a resin core having the function of relaxation and absorption of stress.

しかしながら、図13(a)に示すように、一部の半田バンプ119Aにのみポストを有する構造では、そのポストの有無に応じてポストコア115の高さの分だけ半田バンプ端子の高さが違ってしまうという問題があった。 However, as shown in FIG. 13 (a), the structure having a post only a portion of the solder bumps 119A, the height of the amount corresponding to the solder bump terminals of the height of Posutokoa 115 in response to the presence or absence of the post unlike there is a problem that put away is. したがって、半田バンプ端子の高さが異なると、図13(b)に示すように、その半導体パッケージ111を実装基板110に実装しようとしても、高さの低いバンプ119aが実装基板側のパッド112に接触しないため、実装基板110と半導体パッケージ111とを接続できないという不具合が発生してしまう。 Therefore, the height of the solder bump terminals are different, as shown in FIG. 13 (b), even if an attempt is mounted on a mounting substrate 110 and the semiconductor package 111, the lower bump 119a height is mounting substrate pads 112 because it does not contact, a problem that can not be connected to a mounting substrate 110 and the semiconductor package 111 is generated.
このため、実装不良を発生させないようにするため、ポストのコアを高く形成することができず、そのためポストの応力緩和・分散機能が不十分になってしまい、半導体パッケージの接続寿命(疲労寿命)を充分に得ることができなかった。 Therefore, in order to prevent the generation of improper mounting, can not be increased form the core of the post, so that the stress relaxation and dispersion functions of post becomes insufficient, the semiconductor package of the connection lifetime (fatigue life) it was not possible to obtain a sufficiently. なお、半田バンプ端子の高さとは、半導体デバイスの表面からバンプ頂点までの高さを言う。 Note that the height of the solder bump terminal, refers to the height from the surface of the semiconductor device to the bump apex.
特開2000−200800号公報 JP 2000-200800 JP WO1998/025297号公報 WO1998 / 025297 JP 特開2001−223292号公報 JP 2001-223292 JP 特開平11−204560号公報 JP 11-204560 discloses 特開2000−353716号公報 JP 2000-353716 JP WO2000/077844号公報 WO2000 / 077844 JP

本発明は、上記事情に鑑みてなされたものであり、半導体基板に外部接続用電極としてのバンプが接合された半導体装置において、外部基板へ実装した際に、接続不良を低減させることができる半導体装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, in the semiconductor device bumps are joined as electrodes for external connection to the semiconductor substrate, upon mounting to the external substrate, a semiconductor capable of reducing the connection failure and to provide a device.

本発明の請求項1に係る半導体装置は、一面に電極を配してなる半導体基板と、前記半導体基板に一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、前記中間層を覆い、外部基板との接続領域に配された第一導電部と、前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、前記第一導電部に接合されるバンプと、を少なくとも備えた半導体装置であって、前記第一導電部が配された中間層の厚さに応じて体積の異なるバンプを有することを特徴とする。 The semiconductor device according to claim 1 of the present invention includes a semiconductor substrate formed by arranging electrodes on one surface, the disposed to the semiconductor substrate to cover the one side, and which has an opening so that the electrode is exposed , an intermediate layer having a portion where different thicknesses, covers the intermediate layer, the electrical and the first conductive portion disposed in the connection region with an external substrate, and the electrode through the opening and the first conductive section a second conductive portion connected to the bump is bonded to the first conductive portion, and at least includes a semiconductor device with a volume depending on the thickness of the intermediate layer, wherein said first conductive portion is disposed characterized in that it has a different bump.

本発明の請求項3に係る半導体装置は、一面に電極を配してなる半導体基板と、前記半導体基板の一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、前記中間層を覆い、外部基板との接続領域に配された第一導電部と、前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、前記第一導電部に接合されるバンプと、を少なくとも備えた半導体装置であって、前記第一導電部が配された中間層の厚さに応じて前記第一導電部との接合部の面積が異なるバンプを有することを特徴とする。 The semiconductor device according to claim 3 of the present invention includes a semiconductor substrate formed by arranging electrodes on one surface, the disposed so as to cover the one surface of the semiconductor substrate, and which has an opening so that the electrode is exposed , an intermediate layer having a portion where different thicknesses, covers the intermediate layer, the electrical and the first conductive portion disposed in the connection region with an external substrate, and the electrode through the opening and the first conductive section a second conductive portion to be connected, at least with the semiconductor device has a bump to be joined to the first conductive portion to said depending on the thickness of the intermediate layer, wherein said first conductive portion is disposed a wherein the area of ​​the joint portion between the one conductivity portion have different bumps.

また、本発明の請求項7に係る半導体装置の製造方法は、一面に電極を配してなる半導体基板と、前記半導体基板のお一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、前記中間層を覆い、外部基板との接続領域に配された第一導電部と、前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、前記第一導電部に接合されるバンプと、を少なくとも備えてなり、前記第一導電部が配された中間層の厚さに応じて体積の異なるバンプを有する半導体装置の製造方法であって、一面に電極を配してなる半導体基板の上に、前記電極が露呈するように開口部を有して第一中間層を形成する工程と、前記第一中間層を部分的に覆うように第二中間層を A method of manufacturing a semiconductor device according to claim 7 of the present invention includes a semiconductor substrate formed by arranging electrodes on one surface, the disposed so as to cover the contact one surface of the semiconductor substrate, and such that the electrode is exposed and having an opening in the intermediate layer having a portion where different thicknesses, covers the intermediate layer, a first conductive portion disposed in the connection area of ​​the external substrate, the said electrode through the opening first a second conductive portion for electrically connecting the conductive portion, the bump is bonded to the first conductive section, at least with it by a, depending on the thickness of the intermediate layer, wherein said first conductive portion is disposed a method of manufacturing a semiconductor device having different bump of volume, forming on the semiconductor substrate formed by arranging electrodes on one surface, a first intermediate layer with an opening so that the electrode is exposed When the second intermediate layer said first intermediate layer so as to partially cover 成する工程と、前記第一中間層及び前記第二中間層を覆い、外部基板との接続を可能とする第一導電部を形成する工程と、前記第一導電部と前記電極とを電気的に接続する第二導電部を形成する工程と、前記第二中間層を覆うように形成した前記第一導電部に第一のバンプを接合する工程と、前記第一の中間層を覆うように形成した前記第一導電部に、前記第一のバンプより体積が大きい第二のバンプを接合する工程と、を少なくとも具備したことを特徴とする。 A step of forming, covering the first intermediate layer and the second intermediate layer, electrical and forming a first conductive portion that allows connection to an external substrate, and the electrode and the first conductive section forming a second conductive portion connected to, and bonding the first bumps to said first conductive portion formed as the second covering the intermediate layer, so as to cover the first intermediate layer the formed the first conductive portion, characterized by comprising the step of bonding said first second bump volume greater than the bump, at least.

また、本発明の請求項8に係る半導体装置の製造方法は、一面に電極を配してなる半導体基板と、前記半導体基板の一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、前記中間層を覆い、外部基板との接続領域に配された第一導電部と、前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、前記第一導電部に接合されるバンプと、を少なくとも備えてなり、前記第一導電部が配された中間層の厚さに応じて体積の異なるバンプを有する半導体装置の製造方法であって、一面に電極を配してなる半導体基板の上に、前記電極が露呈するように開口部を有して第一中間層を形成する工程と、前記第一中間層を部分的に覆うように第二中間層を形 A method of manufacturing a semiconductor device according to claim 8 of the present invention includes a semiconductor substrate formed by arranging electrodes on one surface, the disposed so as to cover the one surface of the semiconductor substrate, and, as the electrode is exposed and having an opening, an intermediate layer having a portion where different thicknesses, covers the intermediate layer, a first conductive portion disposed in the connection area of ​​the external substrate, the first conductive with the electrode through the opening a second conductive portion for electrically connecting the parts, and the bumps to be bonded to the first conductive section, at least with it to the volume depending on the thickness of the intermediate layer, wherein said first conductive portion is disposed a method of manufacturing a semiconductor device having different bump of the steps of forming on a semiconductor substrate formed by arranging electrodes on one surface, a first intermediate layer with an opening so that the electrode is exposed the shape of the second intermediate layer of the first intermediate layer so as to partially cover する工程と、前記第一中間層及び前記第二中間層を覆い、外部基板との接続を可能とする第一導電部を形成する工程と、前記第一導電部と前記電極とを電気的に接続する第二導電部を形成する工程と、前記第一中間層を覆うように形成された第一導電部を露呈する第一の開口部を有し、かつ、前記第二中間層を覆うように形成された第一導電部を露呈する前記第一の開口部より大きな第二の開口部を有する保護層を形成する工程と、前記第一の開口部及び前記第二の開口部にバンプを接合する工程と、を少なくとも具備したことを特徴とする。 A step of, said first intermediate layer and covering the second intermediate layer, and forming a first conductive portion that allows connection to an external substrate, electrically and the electrode and the first conductive section forming a second conductive portion to be connected, it has a first opening exposing the first conductive portion which is formed to cover the first intermediate layer, and so as to cover the second intermediate layer forming a protective layer having a larger second opening than the first opening for exposing the first conductive portion formed on, the first opening and the second bump on the opening of the and bonding, characterized in that at least comprises a.

本発明に係る半導体装置(請求項1)は、外部基板との接続領域に配された第一導電部に接合されるバンプを、第一導電部が配された中間層の厚さに応じて、体積の異なるものとする構成を備える。 The semiconductor device according to the present invention (claim 1), depending on the thickness of the bumps to be bonded to the first conductive section disposed in the connection area of ​​the external substrate, the intermediate layer first conductive portion is disposed , with the arrangement to different ones of volume. この構成は、第一導電部に搭載するバンプ体積(量)の多少によってその高さを変化させ、ひいてはバンプ端子の高さの調整を可能とする。 This configuration alters its height by some bumps volume (amount) to be mounted to the first conductive portion, to enable in turn the height adjustment of the bump terminals. ゆえに、第一導電部が配された中間層の厚さに関わらず、バンプ体積(量)の調整によってバンプ端子の高さの均一化が図れるので、基板へ実装した際の接続不良を低減させることができる。 Thus, regardless of the thickness of the first conductive portion is disposed intermediate layer, the uniformity of the height of the bump terminals by adjusting the bump volume (amount) can be reduced, thereby reducing the connection failure when mounted to the substrate be able to. しかも、必要なバンプを確実に実装基板へ接続できるので、半導体パッケージを実装基板に実装した際に、半田バンプが受ける応力を、中間層によって吸収させ、半導体パッケージを実装基板に実装した状態における接続寿命の向上が図れる。 Moreover, it is possible to connect the necessary bump to securely mount substrate, upon mounting the semiconductor package on a mounting board, the stress applied to the solder bumps, is absorbed by the intermediate layer, the connection in the mounted state of the semiconductor package on a mounting board it is possible to improve the life.

本発明に係る半導体装置(請求項3)は、外部基板との接続領域に配された第一導電部に接合されるバンプを、第一導電部が配された中間層の厚さに応じて、第一導電部との接合部の面積を異なるものとする構成を備える。 The semiconductor device according to the present invention (claim 3), depending on the thickness of the bumps to be bonded to the first conductive section disposed in the connection area of ​​the external substrate, the intermediate layer first conductive portion is disposed comprises a structure according to the area of ​​the junction between the first conductive portion different. この構成は、第一導電部に搭載されるバンプ体積(量)を変化させるため、バンプ高さの変化をもたらし、ひいてはバンプ端子の高さを調整することが可能となる。 This arrangement, for changing the bump volume to be mounted (amount) to the first conductive section, cause changes in bump height, it is possible to adjust and thus the height of the bump terminals. ゆえに、第一導電部が配された中間層の厚さに関わらず、バンプと第一導電部との接合部の面積を調整することにより、バンプ端子の高さを揃えることができるので、基板へ実装した際の接続不良を低減させることができる。 Thus, regardless of the thickness of the first conductive portion is disposed intermediate layer, by adjusting the area of ​​the joint between the bump and the first conductive portion, it is possible to align the height of the bump terminals, substrate it can be reduced connection failure upon implementation to. しかも、必要なバンプを確実に実装基板へ接続できるので、半導体パッケージを実装基板に実装した際に、半田バンプが受ける応力を、中間層によって吸収させ、半導体パッケージを実装基板に実装した状態における接続寿命の向上が図れる。 Moreover, it is possible to connect the necessary bump to securely mount substrate, upon mounting the semiconductor package on a mounting board, the stress applied to the solder bumps, is absorbed by the intermediate layer, the connection in the mounted state of the semiconductor package on a mounting board it is possible to improve the life.

本発明に係る半導体装置の製造方法(請求項7)は、少なくとも上述した各工程を有することにより、半導体パッケージに反りを発生させる虞を低減しつつ、半導体パッケージを実装基板に実装する際に生じる接続不良をバンプより体積(量)によって解消し、さらに、半導体パッケージを実装基板に実装した場合に半田バンプが受ける応力を吸収させることが可能な中間層を容易に形成することを可能とする。 The method of manufacturing a semiconductor device according to the present invention (claim 7), by having each satisfied at least the process, while reducing the possibility of generating warpage in the semiconductor package, resulting in mounting the semiconductor package on a mounting board the connection failure is eliminated by volume than the bumps (amount), and further, makes it possible to easily form the intermediate layer capable of absorbing the solder bump is subjected stress when mounting the semiconductor package on a mounting board. よって、この製造方法(請求項7)は、半導体パッケージを実装基板に実装した状態における接続寿命を向上させた半導体装置の提供に寄与する。 Therefore, this production method (claim 7) contributes to provide a semiconductor device with improved connections life in a state of mounting a semiconductor package on a mounting board.

本発明に係る半導体装置の製造方法(請求項8)は、少なくとも上述した工程を有することにより、半導体パッケージに反りを発生させる虞を低減しつつ、半導体パッケージを実装基板に実装する際に生じる接続不良を、バンプと接合する導電部を露出させる開口部の大きさの調整に伴う導電部とバンプとの接合部の面積によって解消し、さらに、半導体パッケージを実装基板に実装した場合に半田バンプが受ける応力を吸収させることができる中間層を容易に形成することを可能とする。 The method of manufacturing a semiconductor device according to the present invention (Claim 8), by a step of the at least above, while reducing the possibility of generating warpage in the semiconductor package, connection occurring in mounting the semiconductor package on a mounting board the failure to overcome the area of ​​the junction portion between the conductive portion and the bump caused by the adjustment of the size of the opening to expose the conductive portion to be bonded to the bump, and further, a solder bump when mounting the semiconductor package on a mounting board It makes it possible to easily form the intermediate layer stress can be absorbed to receive. よって、この製造方法(請求項8)は、半導体パッケージを実装基板に実装した状態での接続寿命を向上させた半導体装置の提供に寄与する。 Therefore, this production method (claim 8) contributes to provide a semiconductor device with improved connections life in a state of mounting a semiconductor package on a mounting board.

つまり、本発明によれば、ポストを有する半田バンプに対してポストの無い半田バンプの高さを高く形成し、半導体パッケージの半田バンプ端子の高さのばらつきを抑制することにより、基板実装における不良率の低減を図ることができる。 That is, according to the present invention, high to form a free solder bump height of the post relative to the solder bumps having a post, by suppressing the height variation of the solder bump terminals of the semiconductor package, defects in the substrate mounting it can be reduced rate.
換言すると、バンプ体積(量)の調整や、第一導電部とバンプとの接合部の面積の調整によって、バンプ端子の高さを中間層が厚く、高い位置で接合されるバンプと揃えることができるので、基板へ実装した際に発生する接続不良を著しく低減させることが可能となる。 In other words, adjustment of the bump volume (quantity), by adjusting the area of ​​the junction portion between the first conductive section and the bump, the height of the bump terminals thick intermediate layer, be aligned with the bumps to be joined at a high position since it becomes possible to significantly reduce the connection failure occurring upon mounting to the substrate. したがって、実装基板に実装された半導体パッケージに加わる機械荷重あるいは熱応力を緩和・吸収して応力の分散を図ることが可能な、厚さの異なる中間層を必要な部分に形成するポスト構造を有する半導体パッケージを、接続不良無しに効率良く実装することができ、優れた耐久性と高い信頼性とを兼ね備えた電子部品および電子装置を安価、かつ、迅速に作製し、提供することができる。 Therefore, having a post structure which forms capable of mechanical load or thermal stress applied to the semiconductor package mounted on the mounting substrate mitigation and absorption to achieve dispersion of stress, the different intermediate layer thicknesses in the necessary portion the semiconductor package without connection failure can be efficiently implemented, inexpensive electronic components and electronic devices has both the excellent durability and high reliability, and quickly produced, can be provided.

以下、本発明に係る最良の形態について図面を参照し説明するが、本発明はこれらの形態に限定されるものではない。 Will now be described with reference to the drawings the best mode of the present invention, the present invention is not limited to these forms.

図1は、本発明に係る半導体装置の第一の構造例を示す模式的な断面図である。 Figure 1 is a schematic sectional view showing a first structural example of a semiconductor device according to the present invention.
本例における半導体装置1は、半導体基板2と、中間層21と、前記中間層を覆うように配された第一導電部6及び第二導電部(不図示)と、を少なくとも備えている。 The semiconductor device 1 in this embodiment includes a semiconductor substrate 2, an intermediate layer 21, the first conductive portion 6 and the second conductive portion arranged to cover the intermediate layer (not shown), and includes at least a.

半導体基板2は、一面に電極3を配してなる。 The semiconductor substrate 2 is formed by arranging the electrodes 3 on one side. この半導体基板2は、シリコンウエハ等の半導体ウエハでもよく、半導体ウエハをチップ寸法に切断(ダイシング)した半導体チップであってもよい。 The semiconductor substrate 2 may be a semiconductor wafer such as a silicon wafer, a semiconductor wafer may be a semiconductor chip cut in chip size (dicing). 半導体基板2が半導体チップである場合は、まず、半導体ウエハの上に、各種半導体素子やIC等を形成した後、チップ寸法に切断することで複数の半導体チップを得ることができる。 When the semiconductor substrate 2 is a semiconductor chip, first, on a semiconductor wafer, after forming various semiconductor elements or IC, etc., it is possible to obtain a plurality of semiconductor chips by cutting the chip size.

中間層21は、第一中間層4と第二中間層5とから構成されている。 The intermediate layer 21 is composed of a first intermediate layer 4 a second intermediate layer 5. 第一中間層4は、半導体基板2の全面を覆うように配され、第二中間層5は、外部接続用電極としてのバンプ9が配置される第一中間層4の上に、ポストのコアとして部分的に設けられている。 The first intermediate layer 4 is disposed to cover the whole surface of the semiconductor substrate 2, a second intermediate layer 5, on the first intermediate layer 4 of the bumps 9 as electrodes for external connection are disposed, the core of the post It is partially provided as. また、第一中間層4は、半導体基板2の一面に配された電極3が露呈するように開口部を有する。 The first intermediate layer 4 has an opening so that the electrode 3 disposed on one surface of the semiconductor substrate 2 is exposed.

この中間層21は、第一導電部6(6A,6a)が設けられた位置に応じて厚さが異なっている。 The intermediate layer 21 includes a first conductive section 6 (6A, 6a) have different thicknesses depending on positions provided. 第一導電部6が複数配される場合、半導体基板2の外周域に位置する部分、すなわち第一導電部6Aを載置する部分に第二中間層5を設けることにより、他の部分に比べて異なる厚さを有するものが望ましい。 If the first conductive portion 6 is arranged a plurality, a portion positioned on the outer peripheral region of the semiconductor substrate 2, that is, by providing the second intermediate layer 5 in a portion for mounting the first conductive portion 6A, compared with other portions those having a different thickness Te is desirable. また、中間層21は、第一導電部6が複数配される場合、第一導電部6を載置する部分または領域ごとに異なる厚さを有するものとしても良い。 The intermediate layer 21, when the first conductive portion 6 is disposed a plurality, or as having a different thickness for each portion or region for mounting the first conductive section 6. この第一導電部6を載置する部分または領域とは、一つのバンプに対する第一導電部6だけを個別に載置するものや、複数のバンプ9に対する第一導電部6を複数まとめて載置するように第一中間層4の上に跨って形成されるもの、またはこれらを組み合わせたものをいう。 The The first conductive section 6 places the portion or region, which is placed separately by a first conductive portion 6 for one bump or a plurality collectively first conductive section 6 for a plurality of bumps 9 mounting those formed across the top of the first intermediate layer 4 so as to location, or refers to a combination of these. なお、中間層21は、本実施形態の場合、第一中間層4と第二中間層5の二つの層から構成されているが、必要な部分が残るようにエッチング等によって最初から一体に構成しても良いし、あるいは二つ以上の層から構成するようにしても良い。 The intermediate layer 21, in this embodiment, a first intermediate layer 4 and a second intermediate layer 5 of two layers of, but integrally formed with the first by the required portions remain as etching or the like it may be, or may be composed of two or more layers.

第一中間層4を成す材料としては、絶縁性が高く、耐熱性、耐薬品性があり、機械的強度が強く、難燃性に優れている樹脂が好ましい。 As a material forming the first intermediate layer 4, high insulating properties, heat resistance, has chemical resistance, strong mechanical strength, is preferably a resin which has excellent flame retardancy. 具体的には、ポリイミド樹脂やエポキシ樹脂、フェノール樹脂、フッ素樹脂、ポリベンゾオキサゾール樹脂、ポリフェニレンサルファイド樹脂などが好ましい。 Specifically, a polyimide resin or epoxy resin, phenol resin, fluorine resin, polybenzoxazole resin, polyphenylene sulfide resin. また、厚さは1μm〜10μmが好ましい。 The thickness is 1μm~10μm is preferred. また、第一中間層は絶縁物に限らず、導電性を有していても良い。 Further, the first intermediate layer may have not only the insulator, a conductive.

一方、ポストコアとなる第二中間層5を成す部材としては、ヤング率の低い特性を有する部材が適しており、たとえばポリイミド樹脂やエポキシ樹脂、ポリイミド−アミド樹脂、フッ素樹脂、シリコーン樹脂、フェノール樹脂といったポリマーが挙げられる。 On the other hand, as the member constituting the second intermediate layer 5 serving as Posutokoa, is suitably member having a low Young's modulus characteristics, for example, polyimide resin or epoxy resin, polyimide - amide resin, fluorine resin, silicone resin, such as phenolic resin polymer and the like. 樹脂のヤング率は、5GPa以下が望ましく、1GPa以下がより好ましい。 Young's modulus of the resin is less desirable 5 GPa, more preferably at most 1 GPa. また、第二中間層5は、絶縁性を有していても、導電性を有していても良い。 The second intermediate layer 5 may have an insulating property, it may have a conductivity.

また、ポストコアを成す部材としては、たとえば、シリコーンゴム、フッ素ゴム、アクリルゴム、二トリルゴム、水素化二トリルゴム、ウレタンゴムなどのエラストマを使用しても良い。 As the members constituting the Posutokoa, for example, silicone rubber, fluorine rubber, acrylic rubber, nitrile rubber, hydrogenated nitrile rubber, may be used an elastomer such as urethane rubber. しかし、一般的に半導体パッケージの製造プロセスにおいては200℃を越える場合が少なくないことから、部材の耐熱性を考慮すると、シリコーンゴムあるいはフッ素ゴムを用いるのがより好ましい。 However, it is not rare if it exceeds 200 ° C. In general, a semiconductor package manufacturing process, considering the heat resistance of the member, and more preferable to use a silicone rubber or fluorine rubber. ただし、製造プロセスで酸性薬品に晒される場合は、フッ素ゴムを用いるのが好ましく、一方、アルカリ性薬品に晒される場合はシリコーンゴムを用いる方が好ましい。 However, when exposed to the acidic chemicals in the manufacturing process, it is preferable to use fluorine rubber, whereas, it is preferable to use a silicone rubber when exposed to alkaline chemicals.
エラストマでポストコアを形成する方法としては、液状のゴムをディスペンサで射出して所定の位置に転写する方法や、あるいは液状のゴムを型に流し込んでこれをウエハに転写する方法がある。 As a method of forming a Posutokoa an elastomer, there is a method of transferring it to the wafer poured method and, or the rubber of the liquid in the mold is transferred to a predetermined position of the rubber of the liquid is injected with a dispenser.

また、ポストコアを成す部材としては、はんだを用いることもできる。 As the members constituting the Posutokoa, it can also be used solder. はんだは、融点が450℃以下の金属あるいは合金の総称で、スズ・鉛、スズ・銀、スズ・銀・銅、スズ・亜鉛、スズ・インジウム、スズ・ビスマスなどの多くの種類がある。 The solder is a general term for a melting point of 450 ° C. or less of the metal or alloy, there are many kinds of tin-lead, tin-silver, tin-silver-copper, tin-zinc, tin-indium, and tin-bismuth. また、はんだは、銅や銀、アルミニウムといった一般的に電子部品の配線材料として用いられる金属材料に比べてヤング率が小さく、特に融点が200℃以上のはんだは、常温においてもクリープ特性を有するため、応力を緩和・吸収する能力に非常に優れている材料である。 Further, solder, copper, silver, aluminum, such as commonly smaller Young's modulus than metal material used as a wiring material for an electronic component, in particular a melting point of 200 ° C. or more solder, since it has a creep properties even at room temperature , it is a material that are very good in the ability to relax and absorb the stress. また、良好な電気伝導性を有することから、電気的にも安定した構造といえる。 Further, it can be said because it has good electrical conductivity, and electrically stable even structure. はんだでポストコアを形成するためには、ペースト印刷法やディスペンス法、搭載法、めっき法などがあるが、ポスト形状を比較的自由に設計できるめっき法が好ましい。 To form the Posutokoa in solder paste printing method or a dispensing method, mounting method, and a plating method, a plating method capable of designing a post shape relatively freely is preferred.

さらに、ポストコアを成す部材としては、超弾性特性を有する、たとえば、Ti−Ni合金やTi−Nb−Al合金といったチタン系の合金を用いることもできる。 Further, as the member constituting the Posutokoa have superelastic properties, for example, it can also be used Ti-Ni alloy or Ti-Nb-Al alloy such as an alloy of titanium-based. これらの材料は、通常の金属よりもヤング率が低く、また、塑性変形しにくいため、エラストマと同じように応力を緩和・吸収することができる。 These materials, the Young's modulus is lower than normal metal, also, since it is difficult to plastically deform, it is possible to alleviate and absorb the stress just like elastomer. このようなチタン系合金でポストコアを形成するためには、搭載法が最も適している。 To form the Posutokoa in such a titanium-based alloy, mounting method is most suitable.

以上のように、本発明ではポストを形成するが、その特徴は、バンプ個々にではなく、複数のバンプに跨った、たとえば半田バンプのピッチ以上の大きなサイズで形成することである。 As described above, in the present invention to form the posts, its features, rather than the bumps individually over a plurality of bumps, it is to form a large size of more than the pitch of for example solder bumps. つまり、このポストは応力を吸収する突部(コア)と、少なくともその突部の上面の一部を被覆した導電部とで構成され、一個のポスト上に複数のバンプが形成されているのである。 That is, the post and the protrusion (core) that absorbs stresses, consists of a conductive portion and that covers a portion of the upper surface of at least the protrusion is of a plurality of bumps on one of the posts are formed .

これにより、ポストのコア部を微細パターンで形成する必要がなくなるので、材料の選択性が広がる。 Thus, it is not necessary to form the core portion of the post with a fine pattern is eliminated, the selectivity of the material is increased. たとえば、樹脂でコアを形成する場合、樹脂の性能は従来よりも解像度が小さく、また、感度が低くてもかまわない。 For example, when forming the core with a resin, the performance of the resin is smaller resolution than the conventional, also may be less sensitive. また、その形成方法も、スクリーン印刷法やラミネート法といった簡易な手法で直接パターンを形成することができる。 Also, the formation method, it is possible to form a pattern directly by a simple technique such as screen printing method or lamination method. あるいは感光性樹脂を用いる場合は、露光装置の解像度が従来より低くても構わない。 Or the case of using a photosensitive resin, the resolution of the exposure apparatus may be lower than conventionally. このため、材料、装置償却、工数といったコスト面で非常に有利である。 Therefore, materials, devices depreciation, is very advantageous in cost such steps.

これに加えて、ポストコアはバンプの全てではなく、その一部にのみポスト構造を形成するため、従来の樹脂ポスト構造と同様に、パッケージの反りが低減できるという特徴を有する。 In addition to this, Posutokoa is not all the bumps, to form the post structures only in a part, like the conventional resin post structure has the feature that warpage of the package can be reduced. また、このポスト構造は、樹脂を導電層が完全に覆ってしまう構造ではないので、従来構造に比べてポストのコアが変形するのを拘束しない。 Also, the post structure, since the resin conductive layer is not completely covered by resulting structure, does not restrict the the core of the post is deformed in comparison with the conventional structure. さらには、ポストのサイズが大きいので、樹脂を厚く塗布した場合でも、パターニングできるようになり、より高さのあるコアを形成することが可能となる。 Furthermore, since the size of the post is large, even when thickly coated resin, to be able to patterning, it is possible to form a core that is more heights. このため、半導体パッケージの接続寿命の向上が期待できる。 Therefore, improvement in the connection life of the semiconductor package can be expected.

第一導電部6は、外部基板との接続領域に配された接続パッドであり、ポストコアとしての第二中間層5を覆うように配されている。 First conductive portion 6 is a contact pad disposed in the connection region with an external substrate are arranged so as to cover the second intermediate layer 5 as Posutokoa.
一方、第二導電部7は、第一中間層4に有する開口部を通して電極3と第一導電部6とを電気的に接続する配線層である。 On the other hand, the second conductive portion 7 is a wiring layer electrically connected to the electrode 3 and the first conductive portion 6 through the opening having the first intermediate layer 4.
これら第一導電部6及び第二導電部7の材料としては、銅や銀、ニッケル、金、アルミニウムあるいはこれらの合金、またはこれらの積層が好ましい。 These include materials of the first conductive portion 6 and the second conductive portion 7, copper, silver, nickel, gold, aluminum or an alloy thereof, or a laminate thereof are preferred. 中でも、電気伝導率が最も高い銅がより好ましい。 Above all, the electrical conductivity is the highest copper preferred. この後のプロセスで半田バンプを形成する際に発生するボイドを低減するため、少なくとも再配線層の上面を金の層にすることがより好ましい。 To reduce voids that occur when forming the solder bumps in the process of subsequent, more preferably at least the upper surface of the redistribution layer to the layer of gold. また、銅と金を積層する場合、その間にニッケル層を介した構造がより好ましい。 In the case of laminating the copper and gold, the structure is more preferred over the nickel layer therebetween.
なお、第二中間層5が導電性を有する部材で構成される場合は、第二中間層5の上面が接続パッドの役割を有するものとなるので、別途導電部を形成することは不要となる。 In the case the second intermediate layer 5 is composed of an electrically conductive member is, since the upper surface of the second intermediate layer 5 is assumed to have the role of connection pads, becomes unnecessary to form a separate conductive portions .

また、第一導電部6及び第二導電部7の上には、必要に応じて封止層8を設けることができる。 Also, on the first conductive portion 6 and the second conductive portion 7 can be provided with a sealing layer 8 as necessary. 封止樹脂層8には、半田バンプ9(9A,9a)を搭載する位置に、たとえば中間層21の厚い部分に配される第一導電部6Aを露呈するような開口部26A、及び中間層21の薄い部分に配される第一導電部6aを露呈するような開口部26aをそれぞれ有する。 The sealing resin layer 8, in a position for mounting the solder bumps 9 (9A, 9a), for example, the opening 26A so as to expose the first conductive portion 6A that is disposed a thick portion of the intermediate layer 21, and the intermediate layer It has an opening 26a so as to expose the first conductive portion 6a that is disposed a thin portion of 21, respectively. この封止樹脂層8に適した部材は、第一中間層4に適する絶縁性部材と同じであり、たとえば、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂等である。 Member suitable sealing resin layer 8 is the same as the insulating member suitable for the first intermediate layer 4, for example, polyimide resin, epoxy resin, phenol resin or the like. また、厚さは1〜10μmが適当であるが、第二導電部7上に2μm以上あることが望ましい。 The thickness is 1~10μm is appropriate, it is desirable that 2μm or more on the second conductive portion 7.

そして、中間層21の厚さに応じて封止層8に設けられた開口部26A,26aには、外部接続用電極としてのバンプ9(9A,9a)がそれぞれ搭載されるが、中間層21の薄い部分に配される第一導電部6aを露呈する開口部26aに搭載される半田バンプ9aの体積は、中間層21の厚い部分に配される第一導電部6Aを露呈する開口部26Aに搭載される半田バンプ9Aより大きいものとなっている。 The intermediate layer 21 of a thickness of the opening 26A provided in the sealing layer 8 in accordance with, the 26a, the bumps 9 (9A, 9a) as an electrode for external connection, but are mounted respectively, intermediate layer 21 thin volume of the solder bump 9a which is mounted in an opening 26a for exposing the first conductive portion 6a that is disposed partially, the opening 26A for exposing the first conductive portion 6A that is disposed a thick portion of the intermediate layer 21 of It has become larger than the solder bump 9A to be mounted on.
これにより、大きくした体積分に応じてバンプの高さh1が増すものとなり、中間層の厚さが厚い部分に配した第一導電部に接合されるバンプと、バンプ端子の高さh2を揃えることができる。 Thereby, as the height h1 of the bump is increased in response to increased volume fraction, align the bumps bonded to the first conductive portion where the thickness of the intermediate layer is arranged in the thick portion, the height h2 of the bump terminals be able to. したがって、基板への実装における接続不良を低減させることができることができる。 Therefore, it is possible to thereby reduce connection failure in the implementation of the board.

また、半導体装置1は、その後バンプ9面を実装基板に形成された導電部に対向して配置し、半導体装置1が有する半田バンプ9と実装基板10が有する導電部とを接触させて実装する。 The semiconductor device 1 is then opposite the bumps 9 faces the conductive portion formed on the mounting board disposed, implemented by contacting the conductive part having the solder bumps 9 and the mounting substrate 10 on which the semiconductor device 1 has .

このように、この第一の構造を有する半導体装置は、ポストの無い半田バンプの体積を、ポストを有する半田バンプの体積よりも大きくすることで高さを確保し、高さのばらつきを低減させるものである。 Thus, a semiconductor device having the first structure, the volume of the free solder bumps of the post, to ensure the height to be larger than the volume of the solder bumps having a post, to reduce the variation in height it is intended. この第一の構造の特徴は、ポストの無い半田バンプの径が他に比べて大きくなるので、基板実装時に半田バンプが基板側の導電部に投影される面積が大きく、このため半田バンプによる接続(基板への実装)を容易に実現することができる。 Features of the first structure, the diameter of the free solder bumps of the post is larger than the other, a large area of ​​the solder bumps during substrate mounting is projected to the conductive portion of the substrate, connected by Therefore the solder bumps (implementation of the substrate) can be easily realized. この第一の構造では、はんだの量を増減させるだけで良いので、設計変更や寸法調整が比較的容易かつ安価にできるという利点が有る。 In the first structure, it is only increasing or decreasing the amount of solder, advantage design changes and size adjustments can be made relatively easy and inexpensive there. この形成方法としては、バンプごとにはんだの体積を変える必要があることから、ペースト印刷法あるいはペーストディスペンス法、電解めっき法が適しているが、ボール搭載法は同じ体積のバンプを形成するのに適しているため芳しくない。 As the forming method, since each bump is required to change the volume of the solder paste printing method or paste dispensing method, electrolytic plating method is suitable, for ball mounting method for forming the bumps of the same volume suitable poor for that.

以下では、上述した第一の構造を得るための製造方法の一例について説明する。 The following describes an example of a manufacturing method for obtaining a first structure as described above.
図2は、本発明に係る半導体装置の第一の構造を得るための製造方法の一例を工程順に示す断面図である。 Figure 2 is a cross-sectional views sequentially showing the steps of an example of a manufacturing method for obtaining a first structure of a semiconductor device according to the present invention.
まず、半導体基板2を用意する。 First, a semiconductor substrate 2. この半導体基板2としては、たとえば、一面に電極3が配された半導体ウエハがある[図2(a)参照]。 As the semiconductor substrate 2, for example, a semiconductor wafer electrode 3 is disposed on one side [FIGS. 2 (a) Reference.
次いで、半導体基板2を覆い、前記電極3が露呈するように開口部3aを有する第一中間層4を形成する[図2(b)参照]。 Then, cover the semiconductor substrate 2 to form a first intermediate layer 4 having an opening 3a as the electrode 3 is exposed [see FIG. 2 (b)]. 第一中間層4に使われる材料は、たとえば、感光性をもち、フォトリソグラフィ技術を利用してパターニングすることにより形成することができる。 Materials used in the first intermediate layer 4, for example, have a photosensitive can be formed by patterning using photolithography. また、第一中間層4は、例えばスピンコート法、キャスティング法、ディスペンス法等により、半導体基板2上に塗布することで形成することができる。 The first intermediate layer 4, for example, a spin coating method, a casting method, a dispensing method or the like, can be formed by coating on the semiconductor substrate 2. また、第一中間層4を印刷法でパターン形成することも可能である。 It is also possible to pattern the first intermediate layer 4 by printing. さらに、第一中間層4は、シート状の材料を貼ることで形成することも可能である。 Further, the first intermediate layer 4 can also be formed by pasting a sheet-like material.

次に、第一中間層4の一部を覆うように、半導体パッケージに加わる曲げや振動、衝撃といった機械荷重や、熱応力を吸収して緩和・分散することができる機能を有する、ポストのコアとしての第二中間層5を形成する[図2(c)参照]。 Then, so as to cover a portion of the first intermediate layer 4, bending and vibration applied to the semiconductor package, and mechanical load such as impact, has a function can be alleviated and dispersed by absorbing thermal stress, the core of the post forming a second intermediate layer 5 as FIG 2 (c) reference. 第二中間層5は、外部接続用電極としてのバンプ9が配置される第一中間層4部分に載置している。 The second intermediate layer 5 is placed on the first intermediate layer 4 portion where the bump 9 as electrodes for external connection are disposed. 樹脂を用いてポストコアを形成する方法としては、感光性樹脂を用いる場合と非感光性樹脂を用いる場合に大別できる。 As a method for forming a Posutokoa using a resin can be roughly classified into the case of using the case with non-photosensitive resin using a photosensitive resin. 感光性樹脂を用いる場合は、スクリーン印刷する。 When using a photosensitive resin, the screen printing. あるいは樹脂シートをラミネートする、あるいはスピンコート法やカーテンコート法などの手法で樹脂をウエハに塗布する。 Or laminating the resin sheet, or applying a resin to the wafer by a technique such as a spin coating method or a curtain coating method. そして、露光と現像をすることでパターンを形成し、焼成してポストコアを成す。 Then, a pattern by exposing and developing, form a Posutokoa and fired. 一方、非感光性樹脂の場合、感光性樹脂のときと同様に、ウエハ全面に樹脂層を形成したのち、レーザ加工あるいはプラズマエッチングなどでポストを形成する方法もあるが、その他の方法として、ポストコアのパターンに樹脂をスクリーン印刷する、焼成してポストコアを成す、といった手法がある。 On the other hand, in the case of a non-photosensitive resin, as in the case of the photosensitive resin, after forming the resin layer on the entire surface of the wafer, there is a method of forming a post like a laser processing or plasma etching, as another method, Posutokoa the resin is screen-printed in a pattern of the calcined form a Posutokoa, there are techniques such.

次いで、第二中間層5の形成後、第一中間層4の一部を覆うように重ねられた第二中間層5を覆い外部基板との接続を可能とする第一導電部6Aと、第一の中間層4の一部をだけを覆い外部基板との接続を可能とする第一導電部6a、及びこの第一導電部6Aまたは6aと電極3とを電気的に接続する第二導電部7を形成する[図2(d)参照]。 Then, after the formation of the second intermediate layer 5, and the first conductive portion 6A which allows connection to an external substrate covering the second intermediate layer 5 superimposed to cover a portion of the first intermediate layer 4, the first conductive portion 6a which allows connection to an external substrate covers only part of one of the intermediate layer 4, and a second conductive portion for electrically connecting the first conductive portion 6A or 6a and the electrode 3 7 to form FIG 2 (d) see. 第一導電部6A,6a及び第二導電部7の形成プロセスとしては、アディティブ法、セミアディティブ法、サブトラクティブ法などがあるが、配線幅あるいは配線間隔の最小値が1〜50μmの場合、セミアディティブ法がより好ましい。 First conductive portion 6A, as the 6a and the formation process of the second conductive portion 7, an additive method, a semi-additive method, and the like subtractive method, if the minimum value of the wiring width or the wiring interval is 1 to 50 [mu] m, Semi additive method is more preferable. また、導電層の形成手法としては、電解めっき、無電解めっき、スパッタ、蒸着などが挙げられるが、配線厚さが0.5μm以上の場合は、電解めっきあるいは無電解めっきが好ましく、さらに1〜30μmの場合は電解めっきの方がより好ましい。 Further, as a formation method of the conductive layer, electrolytic plating, electroless plating, sputtering, and the like, such as evaporation, when the wiring thickness is at least 0.5 [mu] m, preferably electrolytic plating or electroless plating, and further 1 in the case of 30μm towards the electrolytic plating it is more preferable. また、第一導電部及び第二導電部が同一材料の場合は、同じ工程で作製することができるので望ましい。 Also, if the first conductive portion and the second conductive portion is made of the same material, it is possible to produce in the same process desired.

そして、第一導電部6A,6a及び第二導電部7を覆うように、中間層21の厚い部分に配される第一導電部6Aを露呈する開口部26A、及び中間層21の薄い部分に配される第一導電部6aを露呈する開口部26aを有する封止樹脂層8を形成することにより、半導体装置1とすることができる[図2(e)参照]。 The first conductive portion 6A, so as to cover the 6a and a second conductive portion 7, openings 26A for exposing the first conductive portion 6A that is disposed a thick portion of the intermediate layer 21, and the thin portion of the intermediate layer 21 by forming a sealing resin layer 8 having an opening 26a for exposing the first conductive portion 6a which is disposed, it may be a semiconductor device 1 FIG 2 (e) see. これら開口部26A,26aは、バンプ9の搭載を可能とし、バンプ9を第一導電部6に直接接触させることを可能としている。 These openings 26A, 26a is to enable the mounting of the bumps 9, it is made possible to directly contact the bumps 9 to the first conductive section 6. この際、中間層21の薄い部分に配される第一導電部6aを露呈する開口部26aに搭載される半田バンプ9aの体積は、中間層21の厚い部分に配される第一導電部6Aを露呈する開口部26Aに搭載される半田バンプ9Aより大きいものとなっている。 At this time, the volume of the solder bump 9a which is mounted in an opening 26a for exposing the first conductive portion 6a which is disposed a thin portion of the intermediate layer 21, first conductive portion 6A that is disposed a thick portion of the intermediate layer 21 has become larger than the solder bumps 9A mounted in the opening 26A for exposing the.

その後、封止樹脂層8の開口部26Aを通して第一導電部6Aと接続するようにバンプ9Aを搭載すると共に、封止樹脂層8の開口部26aを通して第一導電部6aと接続するようにバンプ9aを搭載し、この半導体装置1を所定の寸法にダイシングすることにより、半導体チップを得ることができ完成となる。 Thereafter, the bumps to be connected with mounting a bump 9A so as to be connected to the first conductive portion 6A through the opening 26A of the sealing resin layer 8, and the first conductive portion 6a through the opening 26a of the sealing resin layer 8 9a was mounted, by dicing the semiconductor device 1 to a predetermined size, the completed it is possible to obtain a semiconductor chip. このバンプ9A,9aは、たとえば、はんだまたは金等の材料によってボール状に形成された外部への出力端子であり、半導体基板2と実装基板10とを電気的に接続する。 The bumps 9A, 9a, for example, an output terminal to the outside, which is formed into a ball shape by material such as solder or gold, to electrically connect the mounting board 10 and the semiconductor substrate 2. また、バンプを形成する方法としては、ペースト印刷法、ボール搭載法、ディスペンス法、めっき法などがあるが、バンプ高さがバンプのピッチ間隔の30%以上、たとえば、バンプピッチが0.5mmなら、バンプ高さは0.15mm以上の場合は、ボール搭載法がより好ましく、5〜30%の場合は、ペースト印刷法がより好ましい。 Further, as a method for forming a bump, paste printing method, ball mounting method, a dispensing method, there are plating method, the bump height is more than 30% of the pitch of the bumps, for example, if the bump pitch is 0.5mm , when the bump height above 0.15 mm, ball mounting method is more preferable, in the case of 5-30%, the paste printing method is more preferred.

以下では、本発明に係る半導体装置の第二の構造例について、図3に基づき説明する。 Hereinafter, the second example of the structure of a semiconductor device according to the present invention will be described with reference to FIG.
図3は、本発明に係る半導体装置の第二の構造例を示す模式的な断面図であり、半導体装置の構造を説明する断面図である。 Figure 3 is a schematic sectional view showing a second structural example of the semiconductor device according to the present invention, is a cross-sectional view illustrating a structure of a semiconductor device. なお、上記第一の構造と同様の部分は同じ符号を用いることとし、また同じ説明は省略しながら説明する。 The same parts as the first structure and the use of same reference numerals, and the same description will be described with omitted.
本実施形態における半導体装置11もまた、半導体基板2と、中間層21と、前記中間層を覆うように配された第一導電部6及び第二導電部7とを少なくとも備えている。 The semiconductor device 11 in this embodiment also, the semiconductor substrate 2, an intermediate layer 21, and includes at least a first conductive portion 6 and the second conductive portion 7 disposed so as to cover the intermediate layer.

上記第一の構造例における半導体装置1と、第二の構造例における半導体装置11との差異は、後者の半導体装置11においては、第一導電部6A,6aが配された中間層11の厚さに応じて、第一導電部6A,6aとの接合部の面積が異なるバンプ9A,9bを有する点にあり、中間層21の厚さが薄い部分に配された第一導電部6bとバンプ9bとの接合部の面積が、中間層21の厚さが厚い部分に配された第一導電部6Aとバンプ9Aとの接合部の面積より小さく構成されている。 The semiconductor device 1 in the first structure example, the difference between the semiconductor device 11 in the second structural example, in the latter of the semiconductor device 11, the thickness of the intermediate layer 11 to first conductive portion 6A, 6a was arranged if the first conductive portion 6A, the junction of the different areas bumps 9A and 6a, there is a point having 9b, first conductive portion 6b and the bump thickness of the intermediate layer 21 is disposed on the thin portion the area of ​​the junction with the 9b is configured smaller than the area of ​​the junction between the first conductive portion 6A and the bump 9A thickness of the intermediate layer 21 is disposed on the thick portion.
すなわち、第一の構造例における半導体装置1が、中間層に配される第一導電部を露呈する開口部に搭載される半田バンプの体積を調整することにより、バンプの高さを調整するものとしたのに対し、第二の構造例における半導体装置11は、中間層に配される第一導電部の大きさや、この第一導電部を露呈する開口部の大きさによって、第一導電部とバンプとの接合部の面積を調整することにより、バンプの高さを調整するものとしたものである。 I.e., the semiconductor device 1 in the first structural example, by adjusting the volume of the solder bumps to be mounted in the opening to expose the first conductive portion that is disposed in the intermediate layer, to adjust the height of the bumps while the the semiconductor device 11 in the second structure example, the size and the first conductive portion that is disposed in the intermediate layer, the size of the opening for exposing the first conductive portion, the first conductive portion by adjusting the area of ​​the junction portion between the bump and is obtained by a adjusts the height of the bump.

したがって、たとえば図3に示すように、中間層21の薄い部分に配される第一導電部6bを、中間層21の厚い部分に配される第一導電部6Aより小さくし、中間層21の薄い部分に配される第一導電部6bを露呈する開口部26bに搭載される半田バンプ9bと第一導電部6bとの接合部の面積を、中間層21の厚い部分に配される第一導電部6Aを露呈する開口部26Aに搭載される半田バンプ9Abと第一導電部6bとの接合部の面積より小さくなるようにする。 Thus, for example, as shown in FIG. 3, the first conductive portion 6b that is disposed a thin portion of the intermediate layer 21, and smaller than the first conductive portion 6A that is disposed a thick portion of the intermediate layer 21, the intermediate layer 21 the area of ​​the junction between the solder bumps 9b and the first conductive portion 6b to be mounted on the opening 26b for exposing the first conductive portion 6b which is disposed a thin portion, a first that is disposed a thick portion of the intermediate layer 21 conductive portions 6A and so as solder bumps 9Ab to be mounted on the opening 26A and is smaller than the area of ​​the junction between the first conductive portion 6b which is exposed.
そして、このバンプと第一導電部との接合部の面積の調整は、第一導電部自体の大きさによっても行うことが出来るし、第一導電部を露呈する開口部の大きさによっても行うことが出来る。 Then, the adjustment of the area of ​​the joint between the bump and the first conductive portion, to can also be carried out by the size of the first conductive portion itself, carried out by the size of the opening to expose the first conductive section it can be.

このように、第二の構造例とした半導体装置は、ポストの無い半田バンプの導電部の開口寸法を小さくすることによって、バンプと接触する導電部の面積を小さくして、バンプの高さを確保し、高さのばらつきを低減させ、バンプ端子の高さを揃えるようにしたものである。 Thus, a semiconductor device having a second structure example, by reducing the opening size of the conductive portion of the no post solder bumps, and reduce the area of ​​the conductive portion in contact with the bumps, the height of the bump secured, to reduce the variation in height is obtained by so aligning the height of the bump terminals. この第二の構造では、半田バンプの体積はポストの有無によらず一定で良いので、半田バンプの形成が迅速、かつ、容易であるという利点がある。 In the second structure, the volume of the solder bump so good constant regardless of the presence or absence of the post, the formation of solder bumps is quick, and the advantage that it is easy. また、バンプが接続している導電部のサイズが小さくて良いので、図4に示すように、隣接する半田バンプ9A,9aの導電部6A,6bとの間隔を広くでき、配線17を微細にしなくても良く、作製が容易になる。 Moreover, since the bumps may be small size of the conductive portion are connected, as shown in FIG. 4, adjacent solder bumps 9A, 9a of the conductive portions 6A, can widen the distance between 6b, a wire 17 to a fine even if there is no good, it is easy to manufacture. あるいは、図5に示すように、隣接する半田バンプの導電部との間隔を広くでき、より多くの配線27・・27を通すことができるので、配線の高密度化が容易に実現できる。 Alternatively, as shown in FIG. 5, so it is possible to increase the distance between the conductive portion of the adjacent solder bumps, it is possible to pass more lines 27 ... 27, can be easily realized higher density of wiring. この形成方法としては、ペースト印刷法あるいはペーストディスペンス法以外にボール搭載法が挙げられる。 As the forming method, ball mounting method and the like in addition to the paste printing method or paste dispense method.

第二の構造例は、ペースト印刷法あるいはペーストディスペンス法でも実現可能であるが、はんだ体積が一定で良いことからボール搭載法も適用することができる。 The second structural example is also feasible in the paste printing paste or dispense method may be applied ball mounting method since the solder volume may be constant. したがって、半田バンプを形成する面が半導体パッケージ内で段差を有する場合、ペースト印刷法やペーストディスペンス法、電解めっき法にて所定の場所に所定の量を常に安定に供給するのが容易ではなく、製造条件に起因するばらつき成分がどうしても残存してしまうが、ボール搭載法では、供給するはんだ量のばらつきは搭載するはんだボール体積のばらつきで決まり、搭載条件に依存しないため、半田バンプの高さばらつきを、ペースト印刷法やペーストディスペンス法に比べてより低減することができる。 Therefore, if the surface forming the solder bump has a step in the semiconductor package, paste printing method, a paste dispense method, it is not easy to always stably supplying a predetermined amount in a predetermined location by the electrolytic plating method, Although variation component caused by manufacturing conditions remained to absolutely, the ball mounting method, solder amount of variation supplied is determined by the variation of the solder ball volume to be mounted, it does not depend on the installation conditions, height variation of the solder bumps and it can be further reduced as compared with the paste printing or paste dispense method. また、ばらつきの制御も容易であるので、工程が安定する。 Further, since the control of the variations is easy, step is stabilized.

また、半導体パッケージを実装基板に実装するにあたって、実装不良を発生させないためには、半田バンプ端子の高さばらつき、すなわち、半導体デバイス上面から半田バンプ頂点までの高さの最大値と最小値との差を、30μm以下に低減することが好ましく、20μm以下がより望ましい。 Further, when mounting the semiconductor package on a mounting substrate, in order to prevent the occurrence of improper mounting, height variation of the solder bump terminals, i.e., from the semiconductor device top surface to the solder bump apex of height maximum value and the minimum value of the difference, preferably be reduced to 30μm or less, more preferably 20 [mu] m. ところが、この高さばらつきは、半田バンプの個数やサイズ、配置など、あるいは形成方法によっても異なるが、10μm以上のばらつきが生じることはめずらしくない。 However, the height variation, the number and size of the solder bumps, arranged such, or also differ by the formation method, it is not uncommon for variations above 10μm occurs. このため、半田バンプを接続する導電部の高さ自体がパッケージ内で10μm以上差が有る場合においては、従来の手法では半田バンプ端子の高さばらつきを20μm以下に低減することが非常に難しい。 Therefore, when the height itself of the conductive portion connecting the solder bumps there is a difference more than 10μm in the package, it is very difficult to reduce the height variation of the solder bump terminals to 20μm or less in a conventional manner. よって、本発明は、半田バンプを接続する導電部の高さが半導体パッケージ内で少なくとも10μm以上の差が有る場合において非常に有効な手段である。 Accordingly, the present invention is a very effective means when the height of the conductive portion connecting the solder bumps there is a difference of at least 10μm or more in a semiconductor package.

また、本発明は、段差のある導電部上に、高さの均一な半田バンプ端子を形成することに有効な方法であるので、このようなポスト構造を有する半導体パッケージだけでなく、たとえば配線の多層化によって導電部の高さに差異がある半導体パッケージや実装基板、あるいはMEMS(Micro Electro Mechanical System)など表面凹凸が大きいチップに半田バンプを形成する場合にも有効である。 Further, the present invention has, on a conductive part having a step, because it is an effective method to form a uniform solder bump terminals of the height, not only a semiconductor package having such a post structure, for example of the wire a semiconductor package and mounting board there is a difference in height of the conductive portion by multi-layered, or it is also effective in the case of forming the solder bump on the chip surface irregularities such as large MEMS (Micro Electro Mechanical System).

以下では、上述した第二の構造を得るための製造方法の一例について説明する。 The following describes an example of a manufacturing method for obtaining the second structure described above.
図6は、本発明に係る半導体装置の第二の構造を得るための製造方法の一例を工程順に示す断面図である。 Figure 6 is a cross-sectional views sequentially showing the steps of an example of a production method for obtaining the second structure of a semiconductor device according to the present invention.
まず、半導体基板2を用意する[図6(a)参照]。 First, a semiconductor substrate 2 [see FIG. 6 (a)].
次いで、半導体基板2を覆い、前記電極3が露呈するように開口部3aを有する第一中間層4を形成する[図6(b)参照]。 Then, cover the semiconductor substrate 2 to form a first intermediate layer 4 having an opening 3a as the electrode 3 is exposed [Fig. 6 (b) Reference.
次に、第一中間層4の一部を覆うように、半導体パッケージに加わる曲げや振動、衝撃といった機械荷重や、熱応力を吸収して緩和・分散することができる機能を有する、ポストのコアとしての第二中間層5を形成する[図6(c)参照]。 Then, so as to cover a portion of the first intermediate layer 4, bending and vibration applied to the semiconductor package, and mechanical load such as impact, has a function can be alleviated and dispersed by absorbing thermal stress, the core of the post forming a second intermediate layer 5 as FIG 6 (c) reference.
さらに、第二中間層5の形成後、第一中間層4の一部を覆うように重ねられた第二中間層5を覆い外部基板との接続を可能とする第一導電部6Aと、第一中間層4の一部をだけを覆い外部基板との接続を可能とする第一導電部6b、及びこの第一導電部6Aまたは6bと電極3とを電気的に接続する第二導電部7を形成する[図6(d)参照]。 Further, after forming the second intermediate layer 5, and the first conductive portion 6A which allows connection to an external substrate covering the second intermediate layer 5 superimposed to cover a portion of the first intermediate layer 4, the first conductive portion 6b for enabling connection to an external substrate covering only a portion of the first intermediate layer 4, and the second conductive part 7 for electrically coupling the first conductive portion 6A or 6b and the electrode 3 the formed [FIG. 6 (d) reference.

そして、第一導電部6A,6b及び第二導電部7を覆うように、中間層21の厚い部分に配される第一導電部6Aを露呈する開口部26A、及び中間層21の薄い部分に配される第一導電部6bを露呈する開口部26bを有する封止樹脂層8を形成する[図6(e)参照]。 The first conductive portion 6A, so as to cover the 6b and the second conductive portion 7, openings 26A for exposing the first conductive portion 6A that is disposed a thick portion of the intermediate layer 21, and the thin portion of the intermediate layer 21 the encapsulating resin layer 8 having an opening 26b for exposing the first conductive portion 6b which is arranged to form [FIG 6 (e) reference.
その後、それぞれの開口部26A,26bを通して第一導電部6A,6bと接合するバンプ9a,9bを搭載することにより、半導体装置11とすることができる。 Thereafter, each of the openings 26A, the first conductive portion 6A through 26b, bumps 9a to be bonded to 6b, by mounting 9b, it may be a semiconductor device 11.
この際、中間層21の薄い部分に配される第一導電部6b及びこの第一導電部6bを露呈する開口部26bは、中間層21の厚い部分に配される第一導電部6A及びこの第一導電部6Aを露呈する開口部26Aより小さいものとなっている。 At this time, the opening 26b for exposing the first conductive portion 6b and the first conductive portion 6b disposed in a thin portion of the intermediate layer 21, first conductive portion disposed in the thicker portion of the intermediate layer 21 6A and this It has become smaller than the opening portion 26A to expose the first conductive section 6A.

また、図1及び図3では、何れも一つのバンプ9に対して、第二中間層5からなる一つのポストコアを形成しているように見えるが、複数個のバンプに共通の一個のポストコアであっても良い。 Further, in FIGS. 1 and 3, both with respect to one bump 9, but appear to form a single Posutokoa consisting second intermediate layer 5, common to a plurality of bumps by a single Posutokoa it may be.
また、半導体パッケージ内にある全てのバンプにポストを形成する必要は無い。 Further, there is no need to form a post for all the bumps in the semiconductor package. 少なくともパッケージの中央から離れているバンプほど、より大きな応力が発生するからである。 More bumps away from the center of at least the package, since greater stress is generated. また、基板曲げなどの機械荷重についても、中央のバンプはその周りに多くのバンプが配置されているが、外側のバンプでは、片側にしかバンプが無いため、外側のバンプほど応力が集中してしまうからである。 Further, the mechanical load, such as bending the substrate also, but the center of the bump are many bumps around it are arranged, the outer bumps, since there is no bump only on one side, and the stress as the outer bumps are concentrated This is because put away.

以下では、本発明に係る半導体装置を半導体パッケージに適用した実施例について説明する。 Hereinafter, a description will be given of an embodiment to which the semiconductor device according to the present invention to a semiconductor package.
(実施例1) (Example 1)
図7及び図8に示すように、7×7の配列でバンプ9A,9aが配置され、各角に位置する2×2個のバンプ9Aに共通のポスト5Aを配した半導体パッケージを形成した。 As shown in FIGS. 7 and 8, the bumps 9A an array of 7 × 7, 9a are arranged, to form a semiconductor package arranged a common post 5A to 2 × 2 pieces of bumps 9A located at each corner. この半導体パッケージは、以下の工程に従って製造することができる。 The semiconductor package may be manufactured according to the following steps.
まず、半導体基板2の上に配置されている半導体デバイスの電極端子を露呈させる開口を有する第一中間層4を形成した。 First, to form a first intermediate layer 4 having an opening for exposing the electrode terminals of the semiconductor device are disposed on the semiconductor substrate 2. 半導体基板2としてはシリコンウエハを用いた。 As the semiconductor substrate 2 using a silicon wafer. この半導体デバイスのサイズは、4mm×4mmである。 The size of the semiconductor device is a 4 mm × 4 mm. 次に、第一中間層4の一部を覆うようにポスト5Aのコア部として、第二中間層5を形成した。 Then, as the core of the post 5A so as to cover a portion of the first intermediate layer 4, to form a second intermediate layer 5. ポスト5Aのコアは、第一中間層4の四隅にそれぞれ1mm×1mmのサイズで形成した。 The core of the post 5A is formed in size of each 1 mm × 1 mm at the four corners of the first intermediate layer 4. 次に、電極端子から半田バンプ9A,9aに至る第二導電部、及び半田バンプ9A,9aと接続される第一導電部6A,6aを形成した。 Then, the second conductive portion extending from the electrode terminal solder bumps 9A, the 9a, and solder bumps 9A, first conductive portion 6A which is connected to 9a, to form 6a. バンプ9A,9aと接続される第一導電部6A,6aの大きさR1は、図9に示すように、直径300μmとした。 First conductive portion 6A to be connected bumps 9A, 9a and, 6a size R1, as shown in FIG. 9, and the diameter 300 [mu] m. この時点で、半田バンプ9A,9aと接続される第一導電部の高さ(位置)は、ポスト5Aのコア部が無い箇所に形成した第一導電部6aに比べて、ポスト5Aのコア部がある箇所に形成した第一導電部6Aの方が20μm高くなっていた。 At this point, the height of the first conductive portion connected solder bumps 9A, 9a (position), as compared to the first conductive section 6a which is formed where the core portion is no post 5A, the core portion of the post 5A towards the first conductive portion 6A formed in locations had higher 20 [mu] m.

次に、半田バンプ9A,9aを形成する位置に開口を有する絶縁性の封止樹脂層を形成した。 Next, solder bumps 9A, to form an insulating sealing resin layer having an opening in a position to form the 9a. この開口は、0.5mm間隔で7×7のマトリックス上に49箇所あり、このうち、四隅にそれぞれ有する2×2個の開口部にはポスト5Aがある。 This opening is located 49 locations on a matrix of 7 × 7 with 0.5mm intervals, of which the 2 × 2 pieces of openings each having four corners there is a post 5A. 封止樹脂層の開口寸法R2は、図9に示すように、ポスト5Aのコア部の有無に関わらず直径250μmとした。 Opening size R2 of the sealing resin layer, as shown in FIG. 9, and the diameter 250μm or without core portion of the post 5A. この封止樹脂層の開口に、はんだペーストをスクリーン印刷した。 The opening of the sealing resin layer was screen printed solder paste. このとき使用したメタルマスクの開口容積は、ポスト5Aのコア部の有る箇所に対して、ポスト5Aのコア部の無い箇所を20%大きくした。 Opening the volume in this case the metal mask used is to sections having the core portion of the post 5A, the free portion of the core portion of the post 5A was increased 20%.
そして、リフローし、フラックス洗浄して半田バンプ9A,9aを形成した。 Then, reflow, flux cleaning and solder bumps 9A, to form the 9a. 半導体デバイス表面から半田バンプ9A,9a頂点までの半田バンプ端子の高さは、最大値と最小値との差が15μmであり、半田バンプ9A,9a形成前の段差20μmより小さくできた。 The height of the solder bump terminals of the semiconductor device surface solder bumps 9A, until 9a vertex, the difference between the maximum value and the minimum value is 15 [mu] m, the solder bump 9A, was smaller than the step 20μm before 9a formed. また、高さの分布は、ポスト5Aの有無には依存していなかったことから、この高さの差異は、印刷工程におけるペースト転写量のばらつきに起因するものと考えられる。 Further, the distribution of the height, the presence or absence of post 5A since was independent, this difference in height is considered to be due to variations in paste transfer amount in the printing process. その後、この半導体パッケージを個片化し、実装基板に実装して半田バンプ9A,9aの直径を計ったところ、半田バンプ9A,9aの直径は、ポスト5Aのコア部がある箇所に比べてポスト5Aのコア部が無い箇所の方が10〜40μm大きくなっていた。 Thereafter, the semiconductor package number and singulated, the solder bumps 9A and mounted on the mounting substrate, was measure the 9a diameter of the solder bumps 9A, the diameter of 9a, post 5A as compared with the point where the core of the post 5A who places the core portion is not of had increased 10~40μm.
これにより、基板への実装を確実に行い、接続不良を低減させることができた。 This ensures that performs mounting to the substrate, it was possible to reduce poor connection.

(実施例2) (Example 2)
次に、図10に示すように、12×12のマトリックス上に3列のペリフェラル型の配列でバンプ9B,9bが配置され、各角に位置する3×3個のバンプ9Bに共通のポスト5Bを配した半導体パッケージを形成した。 Next, as shown in FIG. 10, the bumps 9B in an array of three rows peripheral type on the 12 × 12 matrix, 9b are arranged, common post 5B in 3 × 3 pieces of bump 9B located at each corner to form a semiconductor package that we arranged. この半導体パッケージは、以下の工程に従って製造することができる。 The semiconductor package may be manufactured according to the following steps.
この半導体パッケージは、バンプ9B,9bと接続される第一導電部の大きさを直径200μmとして、上記実施例1と同様に行なった。 The semiconductor package bump 9B, the size of the first conductive portion as the diameter 200μm to be connected to 9b, was carried out in the same manner as in Example 1. すなわち、半導体基板はシリコンウエハであり、半導体デバイスのサイズは、4mm×4mmである。 In other words, the semiconductor substrate is a silicon wafer, the size of the semiconductor device is a 4 mm × 4 mm. また、第二中間層5としてのポスト5Bのコアは、第一中間層4の四隅にそれぞれ1mm×1mmのサイズで形成した。 The core of the post-5B as the second intermediate layer 5 was formed in a size of each 1 mm × 1 mm at the four corners of the first intermediate layer 4. この時、ポスト5Bのコア部が無い箇所とある箇所との高さの差異は、20μmであった。 In this case, the height difference between the points in the point core portion is no post 5B was 20 [mu] m. また、半田バンプ9B,9bを形成する位置に開口を有する絶縁性の封止樹脂層の開口を、0.3mm間隔で配置した。 Further, solder bumps 9B, the opening of the insulating sealing resin layer having an opening in a position to form the 9b, was placed at 0.3mm intervals. このうち、四隅にそれぞれ有する3×3個の開口部にはポストがある。 Among them, the 3 × 3 pieces of openings each having four corners there is a post. 封止樹脂層の開口寸法は、ポスト5Bのコア部の有無に関わらず直径150μmとした。 Opening dimension of the sealing resin layer was in diameter 150μm or without core portion of the post 5B. そして、この封止樹脂層の開口にはんだペーストをスクリーン印刷した。 Then, the solder paste on the opening of the sealing resin layer was screen printed. また、使用したはんだ印刷用のメタルマスクの開口容積は、ポスト5Bのコア部の有る箇所に対して、ポスト5Bのコア部の無い箇所を30%大きくした。 The opening volume of the metal mask for solder printing using the relative position having the core portion of the post 5B, and places the 30% increase with no core portion of the post 5B. そして、リフローして形成した半田バンプ9B,9bの半田バンプ端子の高さの差異は、15μmであった。 Then, reflowing solder bumps 9B which is formed by the height difference of the solder bump terminals of 9b was 15 [mu] m.
これによっても基板への実装を確実に行い、接続不良を低減させることができた。 This reliably perform mounting to the substrate by, it was possible to reduce poor connection.

(実施例3) (Example 3)
次に、バンプと接続される第一導電部の大きさを、ポストのコア部の有る箇所では直径300μmとし、ポストのコア部の無い箇所では直径240μmとして、上記実施例1と同様に行なった。 Next, the size of the first conductive section to be connected to the bump, a diameter of 300μm in the places having the core portion of the post, is in no position of the core portion of the post as the diameter 240 .mu.m, was carried out in the same manner as in Example 1 . すなわち、半導体基板はシリコンウエハであり、半導体デバイスのサイズは、4mm×4mmである。 In other words, the semiconductor substrate is a silicon wafer, the size of the semiconductor device is a 4 mm × 4 mm. また、第二中間層としてのポストのコアは、第一中間層の四隅にそれぞれ1mm×1mmのサイズで形成した。 The core of the post as a second intermediate layer was formed in the size of each 1 mm × 1 mm at the four corners of the first intermediate layer. また、この時、ポストのコア部の無い箇所における第一導電部同士の間隔は260μmとなり、上記実施例1の場合の200μmに比べて60μm広げることができた。 At this time, the interval between the first conductive section in the free portion of the core portion of the post could be extended 60μm compared to 200μm when next 260 .mu.m, in the first embodiment.
これにより、この領域に導電部(配線)を余分に通すことができるため、配線の引き回し自由度は大きくなり、設計が容易になる。 This makes it possible to pass conductive portion in this region (wiring) extra, routing flexibility of the wiring is increased, it becomes easy to design. たとえば、配線の幅/間隔が、30μm/30μmの場合では1本、15μm/15μmの場合では2本の配線を余分に通すことができるようになる。 For example, the width / spacing of wires, one, it is possible to pass extra two wires in the case of 15 [mu] m / 15 [mu] m in the case of 30 [mu] m / 30 [mu] m. また、ポストのコア部が無い箇所とある箇所との高さの差異は、20μmであった。 The height difference between the points in a point core portion of the post is not, was 20 [mu] m. 絶縁部の開口寸法は、ポストのコア部の有る箇所では直径250μmとし、ポストのコア部の無い箇所では直径200μmとした。 Opening size of the insulating portion, the portion having the core portion of the post with a diameter of 250 [mu] m, at no point of the core portion of the post has a diameter 200 [mu] m.

そして、この絶縁部の開口上に、直径300μmのはんだボールを搭載し、リフロー、フラックス洗浄して半田バンプを形成した。 Then, on the opening of the insulating portion, and solder balls having a diameter of 300 [mu] m, reflowed to form solder bumps with flux cleaning. 半導体デバイス表面から半田バンプ頂点までの半田バンプ端子の高さは、最大値と最小値との差が12μmであり、半田バンプ形成前の段差20μmより小さくできた。 The height of the solder bump terminals of the semiconductor device surface to the solder bump apex, the difference between the maximum value and the minimum value is 12 [mu] m, it was less than the step 20μm before solder bump formation. また、高さの分布は、ポストの有無には依存していなかった。 In addition, distribution of height, in the presence or absence of the post was not dependent. 搭載したはんだボールの精度が±5μm程度であったことから、この高さの差異は、搭載したはんだボールの寸法ばらつきに起因するものと考えられる。 Since the accuracy of mounting solder balls was about ± 5 [mu] m, this difference in height is considered to be due to dimensional variations of mounting solder balls.

(実施例4) (Example 4)
次に、ポストのコア部が無い箇所とある箇所との高さの差異を50μmとして、上記実施例3と同様に行なった。 Next, the height difference between the points in the point core portion is no post as 50 [mu] m, was carried out in the same manner as in Example 3. すなわち、半導体基板はシリコンウエハであり、半導体デバイスのサイズは、4mm×4mmである。 In other words, the semiconductor substrate is a silicon wafer, the size of the semiconductor device is a 4 mm × 4 mm. 第二中間層としてのポストのコアは、第一中間層の四隅にそれぞれ1mm×1mmのサイズで形成した。 The core of the post as the second intermediate layer was formed in the size of each 1 mm × 1 mm at the four corners of the first intermediate layer. また、バンプと接続される第一導電部の大きさを、ポストのコア部の有る箇所では直径300μmとし、ポストのコア部の無い箇所では直径240μmとした。 Also, the size of the first conductive portion connected to the bump, the portion having the core portion of the post with a diameter of 300 [mu] m, at no point of the core portion of the post has a diameter 240 .mu.m. さらに、絶縁部の開口上に、はんだペーストをスクリーン印刷したが、この時使用したはんだ印刷用のメタルマスクの開口容積は、ポストのコア部の有る箇所に対して、ポストのコア部の無い箇所を25%大きくした。 Furthermore, on the opening of the insulating part, has been screen printed solder paste, the opening volume of the case metal mask for solder printing using the relative position having the core portion of the post, no portion of the core portion of the post It was 25% greater. そして、この絶縁部の開口上に、直径300μmのはんだボールを搭載し、リフロー、フラックス洗浄して半田バンプを形成した。 Then, on the opening of the insulating portion, and solder balls having a diameter of 300 [mu] m, reflowed to form solder bumps with flux cleaning. 半導体デバイス表面から半田バンプ頂点までの半田バンプ端子の高さは、最大値と最小値との差が20μmであり、半田バンプ形成前の段差50μmより小さくできた。 The height of the solder bump terminals of the semiconductor device surface to the solder bump apex, the difference between the maximum value and the minimum value is 20 [mu] m, it was less than the step 50μm before solder bump formation. また、高さの分布は、ポストの有無には依存していなかったことから、この高さの差異は、印刷工程におけるペースト転写量のばらつきに起因するものと考えられる。 Further, the distribution of the height, the presence or absence of post since it was independent, this difference in height is considered to be due to variations in paste transfer amount in the printing process.

なお、ポストのコア部が無い箇所とある箇所との高さの差異が60μm以上ある場合に、実施例1のように、メタルマスクの開口容積のみ変更して高さばらつきを低減しようとしても、開口容積を大きくするのに限界があるため、半田バンプ端子の高さを低くせざるを得なくなる。 In the case where the height difference between the points in the point core portion is not the post is more than 60 [mu] m, as in Example 1, even if an attempt reduce the height variation by changing only the opening volume of the metal mask, order to increase the opening volume is limited, be forced to reduce the height of the solder bump terminals. このため、疲労寿命が長く、高い信頼性が要求される用途に対しては、実施例1の方法では充分とはいえない。 Therefore, the fatigue life is long, for applications where high reliability is required, it can not be said sufficient in the method of Example 1.
また、同様に、ポストのコア部が無い箇所とある箇所との高さの差異が60μm以上ある場合に、実施例3のように、はんだ量は一定で、半田バンプと接続する導電部の寸法を小さくして高さばらつきを低減しようとしても、接続部が小さくなりすぎて強度が不足する可能性が出てくる。 Similarly, if the height difference between points in a point core portion is not the post is more than 60 [mu] m, as in Example 3, a solder quantity constant, the conductive portion to be connected to the solder bump size if you try to reduce the height variation by reducing the connection part there is a possibility that insufficient strength is too small. このため、疲労寿命が長く、高い接続信頼性が要求される用途に対しては、実施例3の方法では充分とはいえない。 Therefore, the fatigue life is long, for high application connection reliability is required, it can not be said sufficient in the method of Example 3.
よって、ポストのコア部が無い箇所とある箇所との高さの差異が60μm以上あり、かつ、疲労寿命が長く、高い接続信頼性が要求される場合は、実施例1と実施例3とを組み合わせた本実施例4の方法が最も適当である。 Therefore, the height difference between the points in the point core portion is not the post are more than 60 [mu] m, and the fatigue life is long, if the high connection reliability is required, and Examples 1 and 3 the combination methods of this embodiment 4 is most suitable.

本発明は、たとえば携帯電話やデジタルカメラ、ノートパソコンなど、小型で高密度な電子部品を必要とする電子装置に適用できる。 The present invention can be applied for example, mobile phones, digital cameras, laptop computers, electronic devices requiring high-density electronic components compact.

本発明に係る半導体装置の第一の構造例を示す断面図である。 It is a sectional view showing a first structural example of a semiconductor device according to the present invention. 図1に示す半導体装置の製造方法の一例を工程順に示す断面図である。 Is a cross-sectional views sequentially showing the steps of an example of a method of manufacturing the semiconductor device shown in FIG. 本発明に係る半導体装置の第二の構造例を示す断面図である。 It is a sectional view showing a second structural example of the semiconductor device according to the present invention. 図3に示す半導体装置の他の構造例を示す断面図である。 It is a sectional view showing another structural example of the semiconductor device shown in FIG. 図3に示す半導体装置の他の構造例を示す断面図である。 It is a sectional view showing another structural example of the semiconductor device shown in FIG. 図3に示す半導体装置の製造方法の一例を工程順に示す断面図である。 Is a cross-sectional views sequentially showing the steps of an example of a method of manufacturing the semiconductor device shown in FIG. 本発明に係る第一の半導体パッケージの構造例を示す平面図である。 Is a plan view showing a structural example of a first semiconductor package according to the present invention. 図7に示す半導体パッケージのI−I線における断面図である。 It is a sectional view taken along the line I-I of the semiconductor package shown in FIG. 本発明に係る半導体装置におけるバンプ載置部分に設けた開口部の構造例を示す平面図である。 It is a plan view showing a structural example of opening provided in the bump mounting portion in a semiconductor device according to the present invention. 本発明に係る第二の半導体パッケージの構造例を示す平面図である。 Is a plan view showing a structural example of a second semiconductor package according to the present invention. 従来の半導体装置の構造例を示す断面図である。 It is a sectional view showing a structural example of a conventional semiconductor device. 従来の半導体装置の他の構造例を示す断面図である。 It is a sectional view showing another structural example of a conventional semiconductor device. 図12に示す半導体装置を外部基板へ実装する前の状態を示す断面図(a)と、実装した後の状態を示す断面図(b)である。 Sectional view showing a state before mounting the semiconductor device to the external substrate shown in FIG. 12 and (a), is a sectional view showing a state after mounting (b).

符号の説明 DESCRIPTION OF SYMBOLS

1、11 半導体装置、2 半導体基板、3 電極、3a 開口部、4 第一中間層、5 第二中間層(ポストコア)、6A、6a、6b 第一導電部、7 第二導電部、8 絶縁封止層、9A、9a、9b バンプ、17、27 配線、21 中間層、26A、26a、26b 開口部。 1,11 semiconductor device, 2 a semiconductor substrate, 3 electrodes, 3a opening 4 first intermediate layer, 5 second intermediate layer (Posutokoa), 6A, 6a, first conductive portion 6b, 7 second conductive portion, 8 insulating sealing layer, 9A, 9a, 9b bumps, 17 and 27 wires, 21 an intermediate layer, 26A, 26a, 26b opening.

Claims (8)

  1. 一面に電極を配してなる半導体基板と、 A semiconductor substrate formed by arranging electrodes on one surface,
    前記半導体基板の一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、 Said disposed so as to cover the one surface of the semiconductor substrate, and which has an opening so that the electrode is exposed, an intermediate layer having a portion where different thicknesses,
    前記中間層を覆い、外部基板との接続領域に配された第一導電部と、 Covering the intermediate layer, a first conductive portion disposed in the connection area of ​​the external substrate,
    前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、 A second conductive portion for electrically connecting the electrode and the first conductive portion through the opening,
    前記第一導電部に接合されるバンプと、 A bump is bonded to the first conductive portion,
    を少なくとも備えた半導体装置であって、 And at least it includes a semiconductor device and the,
    前記第一導電部が配された中間層の厚さに応じて体積の異なるバンプを有することを特徴とする半導体装置。 Wherein a has a different bump of volume in accordance with the thickness of the intermediate layer, wherein said first conductive portion is disposed.
  2. 前記中間層の厚さが薄い部分に配した前記第一導電部に接合されるバンプは、前記中間層の厚さが厚い部分に配した前記第一導電部に接合されるバンプより体積が大きいことを特徴とする請求項1記載の半導体装置。 Bump is bonded to the first conductive portion having a thickness arranged in the thin portion of said intermediate layer has a larger volume than the bump is bonded to the first conductive portion having a thickness arranged in the thicker portion of the intermediate layer the semiconductor device according to claim 1, wherein a.
  3. 一面に電極を配してなる半導体基板と、 A semiconductor substrate formed by arranging electrodes on one surface,
    前記半導体基板の一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、 Said disposed so as to cover the one surface of the semiconductor substrate, and which has an opening so that the electrode is exposed, an intermediate layer having a portion where different thicknesses,
    前記中間層を覆い、外部基板との接続領域に配された第一導電部と、 Covering the intermediate layer, a first conductive portion disposed in the connection area of ​​the external substrate,
    前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、 A second conductive portion for electrically connecting the electrode and the first conductive portion through the opening,
    前記第一導電部に接合されるバンプと、 A bump is bonded to the first conductive portion,
    を少なくとも備えた半導体装置であって、 And at least it includes a semiconductor device and the,
    前記第一導電部が配された中間層の厚さに応じて前記第一導電部との接合部の面積が異なるバンプを有することを特徴とする半導体装置。 Wherein a has a different bump area of ​​junction between the first conductive portion in accordance with the thickness of the intermediate layer, wherein said first conductive portion is disposed.
  4. 前記中間層の厚さが薄い部分に配された前記第一導電部とバンプとの接合部の面積は、前記中間層の厚さが厚い部分に配された前記第一導電部とバンプとの接合部の面積より小さいことを特徴とする請求項3記載の半導体装置。 The area of ​​the junction between the first conductive section and the bump thickness was arranged on the thin portion of the intermediate layer, the thickness of the intermediate layer was arranged in the thicker portion of said first conductive section and the bump the semiconductor device according to claim 3, wherein a smaller than the area of ​​the joint.
  5. 前記中間層は、前記半導体基板の端部領域に位置する前記第一導電部の部分が他の領域に位置する前記第一導電部の部分に比べて肉厚となっていることを特徴とする請求項1から4の何れか一項に記載の半導体装置。 The intermediate layer, wherein the first conductive portion of which is positioned in the end region of the semiconductor substrate has a thickness in comparison to the portion of the first conductive portion located in another area the semiconductor device according to any one of claims 1 to 4.
  6. 前記請求項1から5の何れか一項に記載の半導体装置を用いた電子装置。 Electronic device using a semiconductor device according to any one of 5 claims 1.
  7. 一面に電極を配してなる半導体基板と、前記半導体基板の一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、前記中間層を覆い、外部基板との接続領域に配された第一導電部と、前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、前記第一導電部に接合されるバンプと、を少なくとも備えてなり、前記第一導電部が配された中間層の厚さに応じて体積の異なるバンプを有する半導体装置の製造方法であって、 A semiconductor substrate formed by arranging electrodes on one surface, an intermediate layer wherein disposed so as to cover the one surface of the semiconductor substrate, and which has an opening so that the electrode is exposed, has portions having different thicknesses, It said covering the intermediate layer, a first conductive portion disposed in the connection area of ​​the external substrate, and a second conductive portion for electrically connecting the electrode and the first conductive portion through the opening, the first a bump to be joined to the conductive portion, it comprises at least a method for manufacturing a semiconductor device having different bump of volume in accordance with the thickness of the intermediate layer, wherein said first conductive portion is disposed,
    一面に電極を配してなる半導体基板の上に、前記電極が露呈するように開口部を有して第一中間層を形成する工程と、 On a semiconductor substrate formed by arranging electrodes on one surface, forming a first intermediate layer with an opening so that the electrode is exposed,
    前記第一中間層を部分的に覆うように第二中間層を形成する工程と、 Forming a second intermediate layer said first intermediate layer so as to partially cover,
    前記第一中間層及び前記第二中間層を覆い、外部基板との接続を可能とする第一導電部を形成する工程と、 Wherein the first intermediate layer and covering the second intermediate layer, and forming a first conductive portion that allows connection to an external substrate,
    前記第一導電部と前記電極とを電気的に接続する第二導電部を形成する工程と、 Forming a second conductive portion for electrically connecting the electrode and the first conductive portion,
    前記第二中間層を覆うように形成した前記第一導電部に第一のバンプを接合する工程と、 And bonding the first bumps on the first conductive part formed so as to cover the second intermediate layer,
    前記第一中間層を覆うように形成した前記第一導電部に、前記第一のバンプより体積が大きい第二のバンプを接合する工程と、 The said first conductive portion forming the so first cover one intermediate layer, and joining the first volume from the bumps is larger second bump,
    を少なくとも具備したことを特徴とする半導体装置の製造方法。 Method of manufacturing a semiconductor device is characterized in that at least comprises a.
  8. 一面に電極を配してなる半導体基板と、前記半導体基板の一面を覆うように配され、かつ、前記電極が露呈するように開口部を有すると共に、厚さが異なる部分を有する中間層と、前記中間層を覆い、外部基板との接続領域に配された第一導電部と、前記開口部を通して前記電極と前記第一導電部とを電気的に接続する第二導電部と、前記第一導電部に接合されるバンプと、を少なくとも備えてなり、前記第一導電部が配された中間層の厚さに応じて体積の異なるバンプを有する半導体装置の製造方法であって、 A semiconductor substrate formed by arranging electrodes on one surface, an intermediate layer wherein disposed so as to cover the one surface of the semiconductor substrate, and which has an opening so that the electrode is exposed, has portions having different thicknesses, It said covering the intermediate layer, a first conductive portion disposed in the connection area of ​​the external substrate, and a second conductive portion for electrically connecting the electrode and the first conductive portion through the opening, the first a bump to be joined to the conductive portion, it comprises at least a method for manufacturing a semiconductor device having different bump of volume in accordance with the thickness of the intermediate layer, wherein said first conductive portion is disposed,
    一面に電極を配してなる半導体基板の上に、前記電極が露呈するように開口部を有して第一中間層を形成する工程と、 On a semiconductor substrate formed by arranging electrodes on one surface, forming a first intermediate layer with an opening so that the electrode is exposed,
    前記第一中間層を部分的に覆うように第二中間層を形成する工程と、 Forming a second intermediate layer said first intermediate layer so as to partially cover,
    前記第一中間層及び前記第二中間層を覆い、外部基板との接続を可能とする第一導電部を形成する工程と、 Wherein the first intermediate layer and covering the second intermediate layer, and forming a first conductive portion that allows connection to an external substrate,
    前記第一導電部と前記電極とを電気的に接続する第二導電部を形成する工程と、 Forming a second conductive portion for electrically connecting the electrode and the first conductive portion,
    前記第一中間層を覆うように形成された第一導電部を露呈する第一の開口部を有し、かつ、前記第二中間層を覆うように形成された第一導電部を露呈する前記第一の開口部より大きな第二の開口部を有する保護層を形成する工程と、 Wherein said first intermediate layer has a first opening exposing the first conductive part formed so as to cover, and to expose the first conductive portion which is formed to cover the second intermediate layer forming a protective layer having a larger second opening than the first opening,
    前記第一の開口部及び前記第二の開口部にバンプを接合する工程と、 And bonding a bump on the first opening and the second opening,
    を少なくとも具備したことを特徴とする半導体装置の製造方法。 Method of manufacturing a semiconductor device is characterized in that at least comprises a.
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