JP4237705B2 - デジタル通信受信器のチャンネル評価のためのメモリベースのデバイス及び方法 - Google Patents

Description

本発明は、電気通信システムに関し、特にＣＤＭＡ（符号分割多元接続）システムにおいて使用するデジタル受信器に関する。本発明はまた、デジタル通信受信器のチャンネル遅延特性を評価するデバイス及び方法にも関する。

現在、ＣＤＭＡアクセス技術は、他のアクセス技術よりもスペクトル効率が高いので、第三世代の移動体通信システム（例えばＵＭＴＳ、ＣＤＭＡ２０００）において幅広く使用されている。

ＣＤＭＡシステムでは、データ系列は、より広いスペクトル幅をもった疑似雑音符号（以下「ＰＮ符号」という）により拡散される。これらのシステムの効率は、受信されたものとローカルで生成されたＰＮ符号との間で正確な位相同期化を連続的に維持する受信器の能力に大きく依存する。

実際、受信されたものとローカルで生成された符号との間で正確な位相同期がないならば、受信器の性能損失は、チップ周期の半分のずれの場合でさえ、信号対雑音干渉比（ＳＮＩＲ）に関して数ｄＢのオーダーとなる。

この位相同期化操作は、通常は２つのステップ、すなわち符号取得と符号トラッキングにて実行される。この符号取得は、ローカルで生成された符号の位相を入来符号のチップ持続時間（Ｔ_Ｃ＝１／Ｆ_Ｃ）内にする初期サーチ操作である。符号トラッキングは、入来符号とローカルで生成された符号との間のチップ境界の精密な整列を達成し維持する操作である。
特に、本発明は符号取得操作に関する。

通常、ＣＤＭＡ受信器は、様々なマルチパス成分から信号エネルギーを集めてそれらの寄与分をコヒーレントに結合するレーキ受信器の形式で実現される。基本的に、このレーキ受信器は、「フィンガー」と称する多くの独立した受信ユニットから構成され、その各々は、送信信号の様々なレプリカにチューニングされている。レーキ受信器は、様々なマルチパス成分の時間遅延及び振幅が正しく評価される場合にのみ適切に働く。

したがって、レーキ受信器の機能モジュールにおいて、入来信号における様々なマルチパス成分の時間遅延及び振幅を評価する特別のモジュールを考慮する必要がある。マルチパス成分の検出、即ち「パス検出」は、ＣＤＭＡシステムの能力に影響を与える。というのは、誤り検出や欠落検出は、所望のサービスの質（ＱｏＳ）を得るのに必要な伝送能力の向上を生じさせるからである。

以下では、ＣＤＭＡ受信器においてチャンネル遅延特性の評価に用いられる公知のいくつかの方法を説明する。これらの方法は、使用される特定のアーキテクチャーに依存して２つの異なるグループに分けることができる。すなわち、符号遅延アーキテクチャー（ＣＤＡ）に基づいた方法、又はデータ遅延アーキテクチャー（ＤＤＡ）に基づいた方法を考えることができる。

ＣＤＡ遅延特性の評価器では、ＰＮ系列の１つのレプリカが、受信器で生成され、受信データと直接相関させられる。次の相関操作の間、受信サーチ窓の他の位置（すなわち遅延）を走査するために、ＰＮ系列の位相が周期的に変えられる。

ＤＤＡ遅延特性の評価器では、受信データの位相（すなわち遅延）が周期的に変えられるが、ＰＮ系列の位相は一定に保たれる。通常、受信データのシフトは、受信信号サンプルを遅延線に記憶し、相関操作のために遅延線の様々な位置から周期的にサンプルを取り出すことにより行われる。

この公知の方法の説明では、各信号が２つの成分、すなわち同位相（Ｉ）と直角位相（Ｑ）により表されるように、種々の信号が複素エンベロープによって表示される。送信器により生成される情報系列は、ｕ（ｎ）で表される。
ｕ（ｎ）＝ｕ（ｎ・Ｔ_Ｓ） ｎ＝０，１，２．．．
ここで、ｎは、情報シンボル周期Ｔ_Ｓに関係した離散的な時間指数である。

ＰＮ符号系列Ｓ（ｋ）は、
Ｓ（ｋ）＝Ｓ（ｋ・Ｔ_Ｃ）＝Ｓ_Ｉ（ｋ）＋ｊ・Ｓ_Ｑ（ｋ） ｋ＝０，１，２，．．．
のように表される。
ここで、ｋは、チップ周期Ｔ_Ｃに関係した離散的な時間指数である。このＰＮ系列は、ＳＦチップの周期を有して周期的であり（ＳＦは拡散ファクターである）、同じチャンネルを共用しているユーザー間での相互干渉を最小にするために各ユーザーには異なる系列が割り当てられる。

Ｓ（ｋ）＝Ｓ（ｋ＋ＳＦ） ∀ｋ≧０

情報系列ｕ（ｎ）は、各情報シンボルと後続のＳＦチップにより作られたＰＮ符号系列Ｓ（ｋ）との乗算によって次のように拡散される。

ｘ（ｋ）＝ｘ_Ｉ（ｋ）＋ｊ・ｘ_Ｑ（ｋ）＝ｕ（ｋ ｄｉｖ ＳＦ）・Ｓ（ｋ）

したがって、チップ周期Ｔ_Ｃは、シンボル周期Ｔ_ＳよりもＳＦ倍小さく、拡散操作の後、情報系列の信号バンド幅は、ファクターＳＦだけ広げられる。情報系列の離散的な時間指数ｎは、チップ系列の離散的な時間指数ｋの関数として次式により表される。
ｎ＝ｋ ｄｉｖ ＳＦ
ここで、ｋ ｄｉｖ ＳＦは、ｋとＳＦの商の整数部分である。

次に、信号ｘ（ｋ）がフィルタリングされ、伝搬チャンネル上に送信される。送信器と受信器の間にただ１つの直接パスを有する伝搬チャンネルの特定の場合には、受信器フロントエンドからレーキ受信器の入力に到達するベースバンド信号は、ｙ（ｋ）として示され、次式のように表すことができる。
ｙ（ｋ）＝ｘ（ｋ）・ｃ（ｋ）＋ｎ（ｋ）
＝ｕ（ｋ ｄｉｖ ＳＦ）・Ｓ（ｋ）・ｃ（ｋ）＋ｎ（ｋ）
ここで、ｃ（ｋ）＝ｃ_Ｉ（ｋ）＋ｊ・ｃ_Ｑ（ｋ）は、伝搬チャンネルにより導入された歪み（速いフェーディングとドップラー効果に起因）を表し、ｎ（ｋ）＝ｎ_Ｉ（ｋ）＋ｊ・ｎ_Ｑ（ｋ）は、熱雑音と干渉の効果を表す。

チャンネル遅延特性は、ｈ（ｌ）＝ｈ_Ｉ（ｌ）＋ｊ・ｈ_Ｑ（ｌ）により示され、ここで、ｌはチャンネル遅延広がりに亘る変数である。チャンネルの時間広がりは、最も強い受信信号レプリカの前はＨチップに制限され、そのレプリカの後はTチップに制限されることを仮定する。したがって、この変数ｌがとる範囲は、
-Ｈ≦ｌ≦Ｔ
であり、ここで、値ｌ＝０は最も強い信号レプリカの時間位置に対応し、通常これは受信器の同期の基準としてとられる。よって、受信サーチ窓（ここではレーキ受信器が受信されたマルチパス成分のエネルギーを取得することができる）は、Ｈ＋Ｔ＋ｌチップの長さを有する。
最後に、チャンネル遅延特性エネルギーＤＰ（ｌ）を次のように定義する。
ＤＰ（ｌ）＝ｈ_Ｉ ^２（ｌ）＋ｈ_Ｑ ^２（ｌ）
以下では、チャンネル特性の評価のための次の方法を説明する。
・シリアル相関器（ＣＤＡ）
・相関器のバンク（ＣＤＡ）
・シリアル相関器（ＤＤＡ）
・マッチドフィルター（ＤＤＡ）

チャンネル特性評価のための第１の方法は、ＣＤＡに基づいたシリアル相関器であり、その構造を図１に示す。

受信信号ｙ（ｋ）は、ＰＮ系列Ｓ^＊（ｋ?１）の複素共役で乗じられ、その結果が後続のＮＣチップの積分窓にわたって累積される。ここで、例えば、ＮＣはＳＦに等しくできる。積分の後、チャンネル特性のエネルギーは、２つの信号成分の二乗和をとることにより計算される。このチャンネル特性は、次式により計算される。
特性エネルギーは、次式により与えられる。
ＤＰ（ｌ）＝｛Ｒｅ［ｈ（ｌ）］｝^２＋｛Ｉｍ［ｈ（ｌ）］｝^２

ｌ（-Ｈ≦ｌ≦Ｔ）の各値は、符号系列の特定の１つの遅延及びチャンネル特性の１ポイントに対応する。遅延特性の１ポイントの計算では、ＮＣチップの時間間隔が必要とされ、一般に、Ｈ＋Ｔ＋ｌ個のポイントの遅延特性では、特性計算に必要な時間は、

ｔ_profile＝（Ｈ＋Ｔ＋ｌ）・ＮＣ ［チップ］
に等しい。

特性計算に必要な時間を短くするために、シリアル相関器のバンク（各々の相関器にＰＮ符号系列の異なるレプリカが供給される）を用いることができる。例えばＨ＋Ｔ＋ｌ個の相関器を使用することにより、特性計算に必要な時間は、特性のすべてのポイントが並列に計算されるのでＮＣチップに短縮される。

ｔ_profile＝ＮＣ ［チップ］

図２に、ＣＤＡ解決策に基づいたシリアル相関器のバンクのブロック図を示す。ＰＮ符号系列の様々なレプリカＳ^＊（ｋ＋Ｈ）、Ｓ^＊（ｋ＋Ｈ?１）．．．Ｓ^＊（ｋ?Ｔ）が、符号値をメモリバッファに書込む１つの符号発生器を用いることにより得られる。ＰＮ符号の様々なレプリカは、図３に示すメモリバッファ２の異なる位置から同時に読み出すことができる。

シリアル相関器ＤＤＡは、シリアル相関器ＣＤＡに対し二重の解決策を表す。ＤＤＡ解決策では、ＰＮ符号の位相は一定に保たれるが、受信データの位相は変えられる。これは、受信サンプルを遅延線４に記憶し、相関操作のために遅延線の異なる位置からサンプルを周期的に取り出すことにより得られる。シリアル相関器ＤＤＡのブロック図を図４に示す。

チャンネル特性は次式により計算される。
一方、特性エネルギーは次式により与えられる。
ＤＰ（ｌ）＝｛Ｒｅ［ｈ（ｌ）］｝^２＋｛Ｉｍ［ｈ（ｌ）］｝^２

特性の１ポイントの計算に必要な時間は、ＣＤＡ解決策と同じであり、ＮＣチップに等しい。したがって、Ｈ＋Ｔ＋ｌ個のポイントについて完全な特性の計算に必要な時間は、

ｔ_profile＝（Ｈ＋Ｔ＋ｌ）・ＮＣ ［チップ］
に等しい。

マッチドフィルターを用いることにより、チャンネル遅延特性の計算のためにＤＤＡ解決策が必要とする時間を短縮できる。マッチドフィルターは、入力信号の周波数スペクトルに正確に適合する周波数応答を示すフィルターである。ＣＤＭＡシステムでは、マッチドフィルターは、受信器に入るデジタルサンプル中に存在することが予想される符号系列に適合するようチューニングされている。例えば、ＵＭＴＳシステムの場合には、アップリンクチャンネル遅延特性の評価に適したチャンネルは、ＤＰＣＣＨ（専用物理コントロールチャンネル）である。

このマッチドフィルターは、ＣＤＡのシリアル相関器のバンクに対して二重の解決策である。このフィルターは、ＰＮ系列に適合し、よって、フィルター係数ｆ_{ｃｏｅｆｆ}（ｊ）は次式により得られる。

ｆ_{ｃｏｅｆｆ}（ｊ）＝Ｓ^＊（ＮＣ?ｊ） １≦ｊ≦ＮＣ

マッチドフィルターのブロック図を図５に示す。
マッチドフィルターは、入力データ流中のＰＮ符号系列の存在を検出するので、マッチドフィルターの出力は、符号系列との一致を示すスコア値とみなすことができる。高いスコア値は、入力データとＰＮ符号系列との良い相関を表す。

マッチドフィルター出力は、次式により計算される。

特性エネルギーは次式により与えられる。
ＤＰ（ｌ）＝｛Ｒｅ［ｈ（ｌ）］｝^２＋｛Ｉｍ［ｈ（ｌ）］｝^２

チャンネル遅延特性を計算するのにマッチドフィルターが必要とする時間は、サーチ窓の長さに等しく、これは、（Ｈ＋Ｔ＋ｌ）チップとフィルター遅延線に入来サンプルを満たすのに必要な（ＮＣ?１）チップとを加えたものである。
ｔ_profile＝Ｈ＋Ｔ＋ｌ＋（ＮＣ?１） ［チップ］

このマッチドフィルター（ＤＤＡ）と相関器（ＣＤＡ）のバンクは、他の解決策よりも速いパス検出を提供するが、複雑さと電力消費は大きい。

拡散スペクトル受信器におけるチャンネル遅延特性の計算のために相関器（ＣＤＡ）のバンク又はマッチドフィルター（ＤＤＡ）により実行される操作の基礎をなす理論は、非特許文献１に説明されている。

マッチドフィルターのアーキテクチャーの複雑さを低減する問題は、ＵＳ５，７１５，２７６で扱われている。この特許は、拡散スペクトル受信器の一部として用いるマッチドフィルター（ＤＤＡ）に関するものであり、そのフィルター長さは、各々の長さがＮ／２に二等分される。ここで、Ｎはマッチドフィルターのタップ数である。

ＵＳ５，７１５，２７６に記載のマッチドフィルターが必要とする論理ゲートは、伝統的なマッチドフィルターに比べて少ないが、フィルターの全体のハードウエア構成は適切である。

同様に、レーキ受信器のアーキテクチャーには常に、入力データ流（ＤＤＡ）又はローカルで生成されたＰＮ符号（ＣＤＡ）を一時的に記憶するためにメモリバッファが組み込まれていることは周知である。

ＷＯ００／２５４３７に記載のアーキテクチャーは、デュアルポートＲＡＭとして構成された入力メモリバッファを備えるレーキ受信器（ＤＤＡ）アーキテクチャーの一例である。レーキ受信器の入力でのＩ／Ｑサンプル対は、第１ポートを介してＲＡＭメモリに記憶され、一方、第２ポートは、読み出しモードにて同メモリにアクセスするのに用いられる。

入力メモリバッファを組み込んだ別の従来技術のレーキ受信器アーキテクチャー（ＤＤＡ）が、非特許文献２に記載されている。

このアーキテクチャーには、レーキ受信器の入力でのＩ／Ｑサンプル対を記憶するのに用いられる入力メモリバッファが組み込まれている。この入力メモリバッファは、入力流バッファとして構成され、これは、時間スライド窓として理解できる。この時間スライド窓は、３つの部分、すなわちバッファへの書込みが可能な書込み窓、プリ窓、及び書込み窓と重なることなく読み出しアクセスを可能にするポスト窓に分割される。読み出し及び書込みアクセスは、同時のメモリアクセスの必要を避けるために、時間でインターリーブされる。相関器エンジンは、ストリームバッファからマルチパスサンプルを読み出し、マルチパス成分の逆拡散を順次実行する。

ＰＮ符号系列の異なる位相のために入力メモリバッファを組み入れた別の従来技術のレーキ受信器アーキテクチャー（ＣＤＡ）が、非特許文献３に記載されている。

本出願人は、レーキ受信器におけるチャンネル遅延特性評価ユニットの全体的な複雑さ及びそれが必要とするシリコンを更に低減する問題に取り組んだ。

本出願人は、レーキ受信器においては、受信器アーキテクチャーの選択に依存することなくＲＡＭバッファが常に必要とされることが分かった。このＲＡＭバッファは、受信器フロントエンドから到達したデータ（ＤＤＡアーキテクチャーの場合）、または符号発生器回路から到達したデータ（ＣＤＡアーキテクチャーの場合）を記憶するのに用いられる。

本出願人は、マッチドフィルター（ＤＤＡ）を利用する上述の技術において、マッチドフィルターの遅延線が、受信器フロントエンドから到着したデータを記憶するＲＡＭバッファの機能と部分的に重複することが分かった。実際のところ、遅延線とＲＡＭバッファの両方が同じデータを記憶する。

同様に、本出願人は、相関器（ＣＤＡ）のバンクを利用する上述の技術において、ＰＮ系列の異なる位相を生成するのに必要な遅延線が、異なるＰＮ符号レプリカを記憶するレーキ受信器ＲＡＭバッファの機能と部分的に重複することが分かった。実際、遅延線とＲＡＭバッファの両方が同じデータを記憶する。
ＵＳ５，７１５，２７６ ＷＯ００／２５４３７ Ｒ．Ｌ．Ｐｉｃｋｈｏｌｔｚ，Ｄ．Ｌ．Ｓｈｉｌｌｉｎｇ，Ｌ．Ｂ．Ｍｉｌｓｔｅｉｎ，「Ｔｈｅｏｒｙ ｏｆ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ? Ａ Ｔｕｔｏｒｉａｌ」，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏｌ．ＣＯＭ?３０，Ｎｏ．５，１９８２年５月 Ｈ．Ｌａｓｓｅ，Ｎ．Ｊａｒｉ，「Ａ Ｆｌｅｘｉｂｌｅ Ｒａｋｅ ｒｅｃｅｉｖｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ＷＣＤＭＡ Ｍｏｂｉｌｅ Ｔｅｒｍｉｎａｌｓ」，Ｔｈｉｒｄ ＩＥＥＥ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ａｄｖａｎｃｅｓ ｉｎ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｔａｏｙｕａｎ，Ｔａｉｗａｎ，２００１年３月２０〜２３日 Ｕ．Ｇｒｏｂ，Ａ．Ｌ．Ｗｅｌｔｉ，Ｅ．Ｚｏｌｌｉｎｇｅｒ，Ｒ ＫｕｎｇおよびＨ．Ｋａｕｆｆｍａｎ「Ｍｉｃｒｏｃｅｌｌｕｌａｒ Ｄｉｒｅｃｔ?Ｓｅｑｕｅｎｃｅ Ｓｐｒｅａｄ?Ｓｐｅｃｔｒｕｍ Ｒａｄｉｏ Ｓｙｓｔｅｍ Ｕｓｉｎｇ Ｎ?Ｐａｔｈ ＲＡＫＥ Ｒｅｃｅｉｖｅｒ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓｅｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｖｏｌ．８，１９９０年６月

上記のことから、本発明の目的は、デジタル通信受信器のチャンネル遅延特性を評価し、レーキ受信器のハードウエアの複雑さを低減し、よって、本システムが集積化されるチップのシリコン面積を小さくできる方法及びデバイスを提供することである。

本発明の概要
本出願人は、ＤＤＡアーキテクチャーをもったレーキ受信器において、受信器フロントエンドから到達したデータを記憶するのに用いられる入力メモリバッファが、チャンネル遅延特性評価ユニットにより入力遅延線として使用され得ることが分かった。本発明の第1の態様によると、基本相関器が、レーキ受信器の入力メモリバッファからデータを順次読み出し、それらを再生成されたユーザー符号と相関させ、その結果をアキュムレーションメモリに記憶する。

第２の態様では、本発明は、ＣＤＡアーキテクチャーをもったレーキ受信器に対するチャンネル遅延特性評価ユニットに関する。ＣＤＡアーキテクチャーは、符号発生器回路から到達したＰＮ符号値を記憶するメモリバッファを使用する。基本相関器が、再生成された符号要素をメモリバッファから順次読み出し、それらを受信データと相関させ、その結果をアキュムレーションメモリに記憶する。

本出願人は、レーキ受信器のハードウエアの複雑さが従来技術アーキテクチャーに対して顕著に低減できたこと、及び計算時間のわずかな増加は、大きく低減された複雑さによって相殺されることを確認した。

図６は、本発明の第1の態様により構成されたデジタル通信受信器のブロック図（ＤＤＡアーキテクチャー）を示す。レーキ受信器１０は、受信器フロントエンド（図示せず）から、チップ周波数Ｆ_ＣのＮ倍にてサンプリングされた入力信号ｙ（ｋ）を受け取る。入力信号ｙ（ｋ）は、（Ｈ＋Ｔ＋ｌ）チップのチャンネル遅延広がりに等しいサイズをもち、ランダムアクセスメモリ１６、及び遅延特性評価ユニット２４に与えられる。

遅延特性評価ユニット２４は、受信マルチパス成分の各々の時間遅延及び振幅を計算し、チャンネル特性エネルギーＤＰ（ｌ）を出力する。ここで、ｌはチャンネル遅延広がりに亘る変数である。

機能上の観点から、レーキ受信器１０は、複数の独立した受信ユニット（フィンガー１８と称し、各々は送信信号の異なるレプリカにチューニングされている）により作られたモジュール式デバイスである。各フィンガーＦ１．．．Ｆｎは、入来信号のチップにデスクランブリング、逆拡散及び積分の操作を行う。必要数のフィンガーを割り当てるために、遅延特性評価ユニット２４は、定期的にチャンネル遅延特性を計算する。遅延特性の主ピークは、レーキフィンガー１８に割り当てられる。測定される遅延特性は雑音、干渉及びフェーディングにより影響を受けるので、適当なモジュール２６（通常、フィンガー割当ユニットと称する）が、これらの損傷欠陥を補い、割り当てられるフィンガーの最適な位置と数を選ぶ。

フィンガー１８の出力は、コンバイナ２２により結合される。コンバイナ２２の出力１４は、デインタリーバやチャンネル復号器などの次のモジュール（図示せず）に接続され得る。

本発明の第１の態様によりシリアル相関器ＤＤＡとして構成された遅延特性評価ユニット２４を図７に示す。基本相関器３２（その構造は図８に関して後に詳細に説明する）が、レーキ受信器の入力メモリバッファ（ＲＡＭ）１６からデータを読み出し、それらを、符号発生器ユニット３０により与えられる再生成ユーザー符号と相関させる。相関操作の結果、すなわちチャンネル特性エネルギーＤＰ（ｌ）は、特性アキュムレーションメモリ（ＰＡＭ）３４と称するメモリ、例えばＲＡＭメモリに記憶される。

入力メモリバッファ（ＲＡＭ）１６と特性アキュムレーションメモリ（ＰＡＭ）３４は両方とも、メモリコントローラ３６によりアドレス指定され、よって、メモリ１６及び３４における基本相関器３２の読み出し及び書込み操作は、このメモリコントローラにより扱われる。

例えば、入力信号ｙ（ｋ）のサンプルは、サーキュラバッファなどのメモリバッファ１６において書込み及び読み出しができる。特に、この書込み及び読み出し操作は、バッファサイズＨ＋Ｔ＋ｌを法としてインクリメントされる別のポインタを介して実行できる。

チャンネル遅延特性エネルギーの次のポイントを計算するために、ＮＣチップ毎に（ここでＮＣは積分窓サイズに等しい）、メモリコントローラ３６がメモリバッファ１６の読み出しポインタを更新する。

基本相関器３２が最初のＮＣチップを処理すると、チャンネル特性エネルギーの第1ポイントＤＰ（ｋ）が得られ、ＰＡＭメモリ３４に記憶される。その後、基本相関器３２は、メモリ１６及び３４の読み出し及び書込み位置をそれぞれ変化させ、そして、次のＮＣチップを処理することにより、チャンネル特性エネルギーの第２ポイントＤＰ（ｋ＋１）を計算する。

遅延特性評価の信頼性を高める簡単な方法は、いくつかの遅延特性の非コヒーレントな累積を実行することである。非コヒーレントな検出により、チャンネルにより導入される位相回転が除去され、異なる時間に得られる様々な遅延特性のエネルギーの総和が可能となる。この非コヒーレントな累積は、次式により表すことができる。
ここで、Ｎ_ａｃｃは累積の数であり、ＤＰ_ａｃｃは非コヒーレント累積後の特性であり、ＤＰ_ｉはｉ番目のチャンネル特性エネルギーである。

累積がない場合、遅延特性評価ユニット２４は、ＮＣ×（Ｈ＋Ｔ＋ｌ）チップに等しい時間でＨ＋Ｔ＋ｌ個のポイントの遅延特性を計算する。例えば、１２８個のポイントの遅延特性及び２５６のＮＣの積分窓を考えると、シリアル相関器がその計算に要する時間は、３２７６８チップに等しく、これは、例えば、ＵＭＴＳシステムのＦＤＤモードでの約１３スロットに対応する。評価される遅延特性の信頼性を高めるのに必要な累積手順を用いると、計算時間はＮ_ａｃｃ倍より大きくなる。さらに、チャンネル遅延特性がチップ当たりｎサンプルにてオーバーサンプリングされるならば、計算されるべきポイント数が各特性に対しｎ×（Ｈ＋Ｔ＋ｌ）である場合にはその計算時間はｎ倍大きくなる。

遅延特性の評価に必要な計算時間を短縮するために、チップ周波数Ｆ_Ｃの倍数にて基本相関器３２を時間多重化することができる。例えば、チップ周波数Ｆ_ＣのＬ倍にて多重化される基本相関器により、チップ当たりｎサンプルでオーバーサンプリングされかつＮ_ａｃｃ回累積されたＨ＋Ｔ＋ｌチップの遅延特性は、
に等しい時間で計算できる。

一方、基本相関器の時間多重化により、メモリバッファ１６へのアクセス周波数が大きくなる。

基本相関器３２のアーキテクチャーを図８のブロック図に詳細に示す。基本相関器３２は、受信信号ｙ（ｋ）に対応したＮＣチップの複素系列（Ｉ及びＱ成分）を受け取る第１入力（データ）と、図７の符号発生器ユニット３０により生成されたＮＣチップの複素ＰＮ符号系列を受け取る第２入力（符号）とを備える。

ＦＤＤモードで動作するＵＭＴＳ受信器の特別の場合には、基本相関器３２は、データと再生成ユーザー符号の複素共役との乗算のためのデスクランブリング及び逆拡散ユニット４０、デスクランブリング及び逆拡散ユニットの出力でＮＣ部分積の総和を実行する２つの積分及びダンプユニット４２、並びに積分及びダンプユニットの出力で受信シンボルのエネルギーを計算するための２つの二乗ユニット４４を備える。次に、これら２つの信号成分のエネルギーは、加算器４６により結合される。

上記説明したチャンネル遅延特性を評価するデバイスは、以下のステップを含む方法に従って動作する。
ａ）入力信号ｙ（ｋ）の第1の複数のサンプルをメモリバッファ１６から順次読み出すステップ；
ｂ）前記入力信号の前記複数のサンプルを再生成されたユーザー符号と相関させ、チャンネル遅延特性エネルギーの第１の値ＤＰ（ｋ）を生成するステップ；
ｃ）入力メモリバッファ１６上の読み出し位置を更新し、入力信号ｙ（ｋ）の別の複数のサンプルを読み出すステップ；
ｄ）前記入力信号の前記別の複数のサンプルを前記再生成されたユーザー符号と相関させ、チャンネル遅延特性エネルギーの別の値ＤＰ（ｋ+１）を生成するステップであって、チャンネル遅延特性エネルギーの生成値ＤＰ（ｋ+１）は特性アキュムレーションメモリ３４に記憶する前記ステップ；
ｅ）チャンネル遅延特性のすべてのポイントを計算するためにステップｃ）〜ｄ）を繰り返すステップ。

図９では、本発明の第２の態様によるデジタル通信受信器を説明する。図９のブロック図は、符号遅延アーキテクチャー（ＣＤＡ）に基づいたレーキ受信器を示し、これは、図１０に詳細に示した遅延特性評価ユニット、又はシリアル相関器ＣＤＡ、６４を利用している。測定される遅延特性は、雑音、干渉及びフェーディングにより影響を受けるので、適当なモジュール７６（通常、フィンガー割当ユニットと称する）が、これらの損傷を補い、割り当てられるフィンガーの最適な位置及び数を選択する。

符号遅延アーキテクチャー（ＣＤＡ）により構成されたレーキ受信器は、ＲＡＭメモリバッファ５０を使用して、Ｈ＋Ｔ＋ｌチップの全体のチャンネル遅延広がりに等しい時間間隔の間、符号発生器ユニット５２により生成されたＰＮ符号系列の複素共役を記憶する。受信信号ｙ（ｋ）には、フィンガー７８ごとに、図９に示すＲＡＭメモリの異なる位置へのアクセスにより得られる１つの符号レプリカが直接乗じられる。フィンガー７８の出力は、コンバイナ７２により結合される。コンバイナ７２の出力は、インタリーバやチャンネル復号器などの次のモジュール（図９には図示せず）に接続され得る。ＤＤＡアーキテクチャーと同様に、メモリバッファ５０での読み出し及び書込み操作は、例えばサーキュラバッファとして編成し得る。

図１０に示す遅延特性評価ユニットでは、符号発生器ユニット５２により生成された再生成ユーザー符号系列は、受信器のＲＡＭメモリバッファ５０に記憶され、一方、受信データｙ（ｋ）は基本相関器５４に直接与えられる。

基本相関器５４は、ＮＣに等しい後続のいくつかのＰＮ符号要素をＲＡＭメモリバッファ５０から読み出し、それらを受信データｙ（ｋ）と相関させ、遅延特性の１ポイントを生成する。遅延特性エネルギー値は、上述したＤＤＡ解決策と同様に特性アキュムレーションメモリＰＡＭ５６に記憶される。

その後、ＮＣチップごとに、基本相関器５４がＲＡＭメモリバッファ５０内のその読み出し位置を更新し、相関操作を繰り返してチャンネル遅延特性の次のポイントを計算する。

入力メモリバッファ（ＲＡＭ）５０と特性アキュムレーションメモリ（ＰＡＭ）５６のアドレス指定操作は、メモリコントローラ５８により処理される。
ＤＤＡアーキテクチャーに関して上記説明したように、基本相関器５４の時間多重化により、遅延特性の計算時間が短縮される。

ＣＤＡアーキテクチャーに関するチャンネル遅延特性の評価デバイスは、以下のステップを含む方法により動作する。
ａ）再生成されたユーザー符号の第1の複数のサンプルをメモリバッファ５０から順次読み出すステップ；
ｂ）前記再生成されたユーザー符号の前記複数のサンプルを入力信号ｙ（ｋ）と相関させ、チャンネル遅延特性エネルギーの第１の値ＤＰ（ｋ）を生成するステップ；
ｃ）入力メモリバッファ５０上の読み出し位置を更新し、前記再生成されたユーザー符号の別の複数のサンプルを読み出すステップ；
ｄ）前記再生成されたユーザー符号の前記別の複数のサンプルを入力信号ｙ（ｋ）と相関させ、チャンネル遅延特性エネルギーの別の値ＤＰ（ｋ＋１）を生成するステップであって、チャンネル遅延特性エネルギーの該生成値ＤＰ（ｋ＋１）を特性アキュムレーションメモリ５６に記憶する前記ステップ；
ｅ）チャンネル遅延特性のすべてのポイントを計算するためにステップｃ）〜ｄ）を繰り返すステップ。

ＤＤＡアーキテクチャー又はＣＤＡアーキテクチャーのレーキ受信器内に構成される本発明の遅延特性評価ユニットは、従来技術、特にマッチドフィルターに対していくつかの利点を有する。

マッチドフィルターの遅延線は、縦続フリップフロップにより構成しなければならないが、遅延特性評価ユニットにおいて用いられるシリアル相関器は、レーキ受信器アーキテクチャー中に既に存在するＲＡＭメモリバッファを利用する。さらに、マッチドフィルターとは違って、シリアル相関器は、受信器のモジュール性を維持する。実際、１人のユーザーに専用されているシリアル相関器は、レーキ受信器内のサブシステムとみなすことができる。複数のユーザー間でのフィルターの共用の必要性に起因する、例えばマッチドフィルター係数の更新のような通信負荷が避けられる。

従来技術によるシリアル相関器ＣＤＡのブロック図である。 従来技術によるシリアル相関器ＣＤＡのバンクのブロック図である。 従来技術によりＰＮ符号サンプルをメモリバッファに書込む１つのＰＮ符号発生器を示す。 従来技術によるＤＤＡのシリアル相関器のブロック図である。 従来技術によるマッチドフィルター相関器ＤＤＡのブロック図である。 本発明の第1の態様によるＤＤＡアーキテクチャーのレーキ受信器のブロック図である。 図６のレーキ受信器に用いられる遅延特性評価ユニットを示す。 本発明によるレーキ受信器に用いられる基本相関器の詳細構造を示す。 本発明の第2の態様によるレーキ受信器のブロック図である。 図９のレーキ受信器に用いられる遅延特性評価ユニットを示す。

符号の説明

１６ 入力メモリバッファ
１８ フィンガー
２４ 評価デバイス
２６ フィンガー割当ユニット
３０ 符号発生器回路
３２ 相関器
３６ メモリコントローラ回路

Claims (9)

1. - ユーザー符号を再生成する符号発生器回路（５２）；
   - 前記再生成されたユーザー符号のサンプルを記憶するメモリバッファ（５０）；
   - 受信器が受信した入力信号（ｙ（ｋ））の各受信マルチパス成分の時間遅延及び振幅を計算するためのチャンネル遅延特性エネルギーの評価デバイス（６４）；
   - 複数のフィンガー（７８）；
   - 前記入力信号（ｙ（ｋ））の最も強いマルチパス成分を選択しそれらを前記フィンガー（７８）に割り当てるために、前記チャンネル遅延特性エネルギーを処理するフィンガー割当ユニット（７６）；
   を備えるスペクトル拡散デジタル通信受信器であって、
   前記メモリバッファ（５０）が、前記再生成されたユーザー符号を受け取るための入力ポートと、前記再生成されたユーザー符号の対応する複数のサンプルを、前記複数のフィンガー（７８）に与えるための第 1 出力ポートと、チャンネル遅延特性エネルギーの前記評価デバイス（６４）に与えるための第２出力ポートとを備えること、及び
   チャンネル遅延特性エネルギーの前記評価デバイス（６４）が、
   - 前記入力信号（ｙ（ｋ））を受け取るための第1入力（４１）、前記再生成されたユーザー符号の複数のサンプルを前記メモリバッファ（５０）の前記第２出力ポートから順次読み出すための第２入力（４３）、及び前記入力信号と前記再生成されたユーザー符号の前記複数のサンプルとの間の相関操作により前記チャンネル遅延特性エネルギーの値（ＤＰ（ｌ））を生成するための出力端子を備えた基本相関器（５４）；
   - 前記メモリバッファ（５０）の前記第２出力ポートを介して前記基本相関器（５４）の前記第２入力（４３）に後続の複数の符号要素が連続的に供給されるように前記メモリバッファ（５０）をアドレス指定するメモリコントローラ回路（５８）であって、各アドレス指定操作が、前記チャンネル遅延特性エネルギーの新しい値（ＤＰ（ｌ））を計算するために前記基本相関器（５８）の新しい相関操作に対応する前記メモリコントローラ回路（５８）、
   を備えることを特徴とする前記スペクトル拡散デジタル通信受信器。
2. 前記チャンネル遅延特性エネルギーの前記値（ＤＰ（ｌ））が特性アキュムレーションメモリ（５６）に漸次記憶される、請求項１に記載の受信器。
3. 前記基本相関器（５４）の前記メモリバッファ（５０）からの読み出し操作及び前記特性アキュムレーションメモリ（５６）への書込み操作がメモリコントローラ回路（５８）により行われるように、前記メモリコントローラ回路（５８）が前記特性アキュムレーションメモリ（５６）をアドレス指定する、請求項２に記載の受信器。
4. 前記メモリコントローラ回路（５８）が、ＮＣチップごとに、前記メモリバッファ（５０）及び前記特性アキュムレーションメモリ（５６）のアドレス指定を変更し、前記基本相関器（５４）の読み出し及び書込み位置を変え、ここでＮＣは積分窓サイズである、請求項３に記載の受信器。
5. 前記メモリバッファ（５０）及び前記特性アキュムレーションメモリ（５６）の両方の最後のメモリ位置に到達すると、両メモリ（５０、５６）の最初の位置でアドレス指定が循環的に再スタートする、請求項３に記載の受信器。
6. 前記基本相関器（５４）が、前記メモリバッファ（５０）及び前記特性アキュムレーションメモリ（５６）の複数のメモリ位置間でチップ周波数（Ｆ_Ｃ）の倍数にて時間多重化される、請求項３に記載の受信器。
7. 前記遅延特性エネルギー（ＤＰ_ａｃｃ（ｌ））が、複数の遅延特性のエネルギー（ＤＰ_ｉ（ｌ））を累積することにより得られる、請求項３に記載の受信器。
8. ユーザー符号を再生成するための符号発生器回路（５２）と前記再生成されたユーザー符号のサンプルを記憶するためのメモリバッファ（５０）とを含む型のスペクトル拡散デジタル通信受信器においてチャンネル遅延特性エネルギーを評価する方法であって、
   前記メモリバッファ（５０）が前記再生成されたユーザー符号の対応する複数のサンプ ルを複数のフィンガー（７８）に与えるための第 1 出力ポートを備え、前記方法が、
   ａ）再生成されたユーザー符号の第1の複数のサンプルを前記メモリバッファ（５０）の第２出力ポートから順次読み出すステップ；
   ｂ）前記再生成されたユーザー符号の前記複数のサンプルを入力信号ｙ（ｋ）と相関させ、チャンネル遅延特性エネルギーの第１の値ＤＰ（ｋ）を生成するステップ；
   ｃ）前記入力メモリバッファ（５０）上の読み出し位置を更新し、前記再生成されたユーザー符号の別の複数のサンプルを読み出すステップ；
   ｄ）前記再生成されたユーザー符号の前記別の複数のサンプルを前記入力信号ｙ（ｋ）と相関させ、チャンネル遅延特性エネルギーの別の値ＤＰ（ｋ＋１）を生成するステップであって、チャンネル遅延特性エネルギーの前記生成値ＤＰ（ｋ＋１）を特性アキュムレーションメモリ（５６）に記憶する前記ステップ；
   ｅ）チャンネル遅延特性のすべての値を計算するためにステップｃ）〜ｄ）を繰り返すステップ、
   を含む方法。
9. 前記チャンネル遅延特性エネルギーの各生成値（ＤＰ（ｌ））を特性アキュムレーションメモリ（５６）に記憶するステップをさらに含む、請求項８に記載の方法。