JP4213281B2 - Chip-on-chip semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a chip-on-chip type semiconductor device constituted by overlaying a plurality of semiconductor chips upon another with their surfaces being faced to each other. SOLUTION: An insulating film 14 on which predetermined wiring patterns 16 and 20 are formed is prepared. First and second semiconductor chips 11 and 17 are overlaid upon another with the insulating film 14 in between and joined to each other. The bump 13a of the first chip 11 is connected to the bump 19a of the second chip 17 through the wiring pattern 16. Similarly, the bump 13b of the first chip 11 is connected to the bump 19b of the second chip 17 through the wiring pattern 20. In addition, the bumps 13b and 13c of the first chip 11 are connected to each other through the wiring pattern 20. Consequently, a chip-on-chip type semiconductor device having a high degree of freedom for design can be provided, because the semiconductor chips 11 and 17 on which electrodes are arranged at different intervals and positions can be overlaid upon another and connected to each other.

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体チップに半導体チップを重ね合わせるように、複数の半導体チップを積層構造に接合した、いわゆるチップオンチップ型の半導体装置に関する。
【０００２】
【従来の技術】
半導体装置において、小型化や高集積化を目指すために、従来の２次元構造から３次元構造に向かう提案がされている。
ところが、連続した製造プロセスで３次元構造の半導体装置を形成しようとすると、歩留りが悪く、困難なことが多い。
【０００３】
そこで、本願の発明者等は、半導体チップの表面と半導体チップの表面とを重ね合わせるように、複数の半導体チップを２層の積層構造に接合する、いわゆるチップオンチップ構造の半導体装置の実用化を研究してきた。
【０００４】
【発明が解決しようとする課題】
半導体チップの表面と半導体チップの表面とを重ね合わせて接合する場合、接合する電極同士がずれないように、両半導体チップのアライメントを正しく行う必要がある。
また、重ね合わせようとする２つの半導体チップの電極同士は、予め接合可能な配置にしておかなければならず、電極配置ピッチの異なる半導体チップ同士を重ね合わせて接合することができないという課題があった。
【０００５】
この発明は、かかる課題を解決するためになされたもので、表面同士が対向するように複数の半導体チップを重ね合わせて接合したチップオンチップ構造の半導体装置を提供することを主たる目的とする。
【０００７】
請求項１記載の発明は、第１の半導体チップと、第１の半導体チップの表面に重ね合わされた予め定める配線パターンが形成された絶縁フィルムと、絶縁フィルムの上に重ね合わされた第２の半導体チップとを含み、前記絶縁フィルムを挟んで第１の半導体チップの表面と第２の半導体チップの表面とが対向されており、前記絶縁フィルムには、絶縁フィルムの第１の半導体チップの表面と対向する面側に設けられ、第１の半導体チップの所定の複数の電極に接続され得る複数の第１接続部、絶縁フィルムの第２の半導体チップの表面と対向する面側に設けられ、第２の半導体チップの所定の電極に接続され得る第２接続部、ならびに前記複数の第１接続部および第２接続部を電気的につなぐ配線を含む配線パターンが形成されており、前記構成によって、第１の半導体チップおよび第２の半導体チップの所定の電極同士を電気的に接続するだけでなく、第１の半導体チップの所定の複数の電極同士も電気的に接続されていることを特徴とする、チップオンチップ型半導体装置である。
【０００８】
この発明によれば、予め定める配線パターンが形成された絶縁フィルムを用いることにより、第１の半導体チップと第２の半導体チップとの間に所定の電気的な接続がなされるように、両半導体チップを重ね合わせることができる。 すなわち、絶縁フィルムに、第１の半導体チップおよび第２の半導体チップの接続に必要な配線パターンを予め形成しておけば、第１の半導体チップの接続すべき電極と、第２の半導体チップの接続すべき電極とが、絶縁フィルムに形成された配線パターンによって電気的に接続される。絶縁フィルムは、たとえばポリイミド等で作られるごく薄いフィルムを用いればよい。配線パターンは、たとえば両面印刷等により形成できる。絶縁フィルムに配線パターンを印刷する前に、絶縁フィルムの所定の位置に小孔を形成しておけば、絶縁フィルムに配線パターンを印刷形成したとき、絶縁フィルム両面の配線が電気的に導通した状態になる。
【０００９】
より具体的には、予め定める配線パターンが形成された絶縁フィルムによって、第１の半導体チップおよび第２の半導体チップ間の電気的な接続が達成されているので、複数の半導体チップが種々の態様で重ね合わされたチップオンチップ型半導体装置を提供することができる。
【００１０】
特に、第１の半導体チップのたとえば電極配置ピッチと、第２の半導体チップの電極配置ピッチとが異なっていても、第１の半導体チップの電極および第２の半導体チップの電極は、絶縁フィルムに設けられた配線パターンを介して接続されるので、電極配置ピッチの違い等にかかわらず、両電極を電気的に接続することができる。
【００１１】
上述の構成において、半導体チップの表面は、一般に、電極部分を除いてはパッシベーション膜で覆われている。従って絶縁フィルムに形成された配線パターンが半導体チップ表面に接触しても、半導体チップに形成されている回路を短絡させる等の虞れはない。
また上述の各構成は、第１の半導体チップと第２の半導体チップとを所定の配線パターンを有する絶縁フィルムを介して電気的に接続する構成であるが、絶縁フィルムの第１の半導体チップの複数の電極を電気的に接続可能な配線パターンが設けられているので、第１の半導体チップの電極同士を接続することもできる。
【００１２】
さらに、第１の半導体チップおよび第２の半導体チップによってサンドイッチされた絶縁フィルムが両半導体チップの接合面よりも外方に延び出した構成とし、その延び出した絶縁フィルムの配線パターンを、第１の半導体チップおよび第２の半導体チップとは別の半導体チップと接続することにより、３層以上の積層構造の半導体装置を実現することもできる。
【００１３】
また、第１の半導体チップおよび第２の半導体チップでサンドイッチされた絶縁フィルムの周縁部を延ばし、その絶縁フィルムに設けられた配線パターンをパッケージ基板等に接続することにより、絶縁フィルムの配線パターンをワイヤボンデイングの代わりに使用することもできる。
また、絶縁フィルムの配線パターンに、電源ラインとなる配線を予め形成しておけば、この絶縁フィルムで重ね合わせる半導体チップには電源ラインを形成する必要がなくなり、半導体チップの小型化を図ることができる。つまり、従来は、半導体チップの表面に電源ラインを含むすべての回路を形成しており、かかる半導体チップを重ね合わせていたわけである。ところが、この発明によれば、サンドイッチされる絶縁フィルムに、電源ライン等の大容量の配線ラインを形成する等によって、半導体チップ表面に形成する回路から電源ライン等を省略して、チップオンチップ型半導体装置に組合わせられたときに完成した回路が構成されるようにできる。これにより、より小型化が達成されたチップオンチップ型半導体装置とすることができる。
【００１４】
【発明の実施の形態】
以下には、図面を参照して、この発明の実施形態について説明をする。
具体的な実施形態の説明の前に、絶縁フィルムを利用して半導体チップ同士を重ね合わせるやり方の、関連技術について説明をする。
図１Ａは、絶縁フィルム１を用いて半導体チップ２および３を重ね合わせて接合するやり方を示す図解的な縦断面図である。また、図１Ｂは絶縁フィルム１の図解的な平面図である。
【００１５】
図１Ｂに示すように、微小な金属球４が縦横に規則正しく一定間隔で多数配列された絶縁フィルム１を準備する。各金属球４は、絶縁フィルム１を上下に貫通した状態で配置されている。そして、図１Ａに示すように、この絶縁フィルム１をサンドイッチするように、半導体チップ２および半導体チップ３を重ね合わせる。このとき、半導体チップ２の表面２ａおよび半導体チップ３の表面３ａが、絶縁フィルム１を挟んで対向するように重ね合わせる。また、半導体チップ２の表面２ａに形成された電極２ｂと、半導体チップ３の表面３ａに形成された電極３ｂとが対向するように重ね合わせる。その結果、電極２ｂと電極３ｂとは絶縁フィルム１に備えられたいずれかの金属球４により電気的に接続される。
【００１６】
なお、半導体チップ２の表面２ａおよび半導体チップ３の表面３ａは、電極２ｂ，３ｂ部分を除いては、パッシベーション膜で覆われている。従って、これら半導体チップの表面２ａ，３ａで挟まれる金属球４は、各半導体チップ２，３に形成されている回路を短絡する等の心配はない。
ところが、図１Ａ，Ｂに示すような汎用的な絶縁フィルム１を用いる接合方法では、半導体チップ２の電極２ｂと、半導体チップ３の電極３ｂとが互いに対向する位置に設けられていなければならない。このため、重ね合わせる半導体チップ２，３は、それぞれ予め定める電極配置をした半導体チップでなければならず、重ね合わせることのできる半導体チップの構成が制限を受けてしまう。
【００１７】
そこで、この実施形態では、重ね合わせる半導体チップが、その電極配置構成等で制限を受けることのない構成にした。
図２は、この発明の一実施形態にかかる重ね合わせ方法により製造されるチップオンチップ型半導体装置の構成を説明するための図解的な断面構造図である。図２において、１１は第１の半導体チップであり、その表面１２の所定の位置にはバンプ１３ａ，１３ｂ，１３ｃが設けられている。各バンプ１３ａ，１３ｂ，１３ｃは、それぞれ、その下方に配置されている電極上に設けられた接続用の導電部であり、たとえばＡｕ、Ｐｄ、Ｐｔ、Ａｇ、Ｉｒ、Ｎｉ、Ｃｕ等で形成されている。
【００１８】
第１の半導体チップ１１の表面１２上には絶縁フィルム１４が積層される。絶縁フィルム１４は、たとえばポリイミドで形成された絶縁性のフィルム１５を有し、このフィルム１５に予め定める配線パターン１６，２０が形成されたものである。
絶縁フィルム１４の上には、さらに、第２の半導体チップ１７が積層される。第２の半導体チップ１７は、その表面１８が絶縁フィルム１４を介して第１の半導体チップ１１と対向するように積層される。第２の半導体チップ１７の表面１８にも、第１の半導体チップ１１と同様、所定の位置に配列された電極上に形成されたバンプ１９ａ，１９ｂが備えられている。
【００１９】
第１の半導体チップ１１および第２の半導体チップ１７によって絶縁フィルム１４をサンドイッチするように重ね合わせることにより、第１の半導体チップ１１のバンプ１３ａと第２の半導体チップ１７のバンプ１９ａとが配線パターン１６を介して電気的に接続される。また、第１の半導体チップ１１のバンプ１３ｂと第２の半導体チップ１７のバンプ１９ｂとが配線パターン２０を介して接続される。さらに、第１の半導体チップ１１のバンプ１３ｂとバンプ１３ｃとは、配線パターン２０を介して電気的に接続される。そして、重ね合わされて加圧および加熱されることにより、各バンプが溶けて配線パターンの接続部との接合がなされ、チップオンチップ型半導体装置ができる。
【００２０】
絶縁フィルム１４における配線パターン１６，２０は、たとえば両面印刷により形成することができる。両面印刷の前に、フィルム１５の所定の位置に予め小孔２１，２２を形成しておけば、配線パターン１６，２０が両面印刷されたときに、フィルム１５の両面の配線パターンが、小孔２１，２２を介して電気的に導通される。
【００２１】
配線パターン１６には、フィルム１５の一方面側に設けられた第１接続部２３が含まれている。第１接続部２３は第１半導体チップ１１のバンプ１３ａに接続され得る部分であり、好ましくは、導電材が盛り上がるように形成されている。また、配線パターン１６には、フィルム１５の他方面側に設けられた第２接続部２４が含まれている。第２接続部２４は第２の半導体チップ１７のバンプ１９ａに接続され得る部分であり、やはり、導電材がフィルム１５の表面から盛り上がるように形成されている。
【００２２】
配線パターン２２も、配線パターン１６と同様、バンプ１３ｂに接続され得る接続部２５、バンプ１９ｂに接続され得る接続部２６が含まれている。さらに、バンプ１３ｃに接続され得る接続部２７が備えられており、接続部２５と２７とは電気的につながれている。この結果、配線パターン２０により、第１の半導体チップ１１のバンプ１３ｂ，１３ｃ同士が電気的につながれている。このように、絶縁フィルム１４に備えられた配線パターン１６，２０は、第１の半導体チップ１１および第２の半導体チップ１７の所定のバンプ同士を電気的に接続するだけでなく、第１の半導体チップ１１の所定のバンプ同士を電気的に接続することもできる。
【００２３】
第１の半導体チップ１１（同一の半導体チップ）の複数のバンプ１３ｂ，１３ｃを絶縁フィルム１４の配線パターン２０で接続するようにすると、次のような利点がある。
第１の半導体チップ１１にはたとえば電源ラインが必要であり、その電源ラインによって複数のバンプ１３ｂ，１３ｃに電源を供給するという回路構成であるとする。この場合、従来であれば、電源ラインを第１の半導体チップ１１の表面に形成する必要があった。ところが、この実施形態では、絶縁フィルム１４の配線パターン２０に電源ラインが形成されている。電源ライン等の大容量の配線ラインは、第１の半導体チップ１１に形成すると、第１の半導体チップ１１の大きさが大きくならざるを得ない。ところが、この実施形態のように絶縁フィルム１４の配線パターン２０として、電源ラインを形成すれば、装置全体の小型化が達成できる。
【００２４】
なお、絶縁フィルム１４は、接合時には周縁部に不要な部分を含む大きめのフィルムを使用する方が、位置合わせ等の調整が便利である。接合後に、半導体チップからはみ出している不要なフィルム１５部分を切断すればよい。
図３は、この発明の他の実施形態にかかるチップオンチップ型半導体装置の構成例を示す図解的な縦断面図である。図３の半導体装置は、半導体親チップ３１の上に絶縁フィルム３２を挟んで重ね合わされた２つの半導体子チップ３３，３４が積層された３層構造になっている。子チップ３３と子チップ３４とは絶縁フィルム３２を挟んで互いにその表面が対向するように重ね合わされている。子チップ３３，３４間の電気的接続は、図２で説明した実施形態と同様、絶縁フィルム３２に備えられた図示しない配線パターンにより実現されている。
【００２５】
さらに、絶縁フィルム３２の周辺部は、親チップ３１の表面３５上に重ねられており、親チップ３１の表面３５に配列された電極上のバンプ３６に、絶縁フィルム３２に形成された配線パターンが接続されている。これにより、３つの半導体チップ３１，３３，３４間の電気的な接続が実現されている。
なお、親チップ３１と子チップ３３との間はたとえば絶縁性接着剤等で固定されている。
【００２６】
この実施形態のように、予め定める配線パターンを有する絶縁フィルム３２を用いることによって、３層構造のチップオンチップ型半導体装置を作ることができる。その他、構成を工夫すれば、３層以上の積層構造のチップオンチップ型半導体装置を作ることも可能である。さらに、電極配置や配線レイアウトの自由度も増加する。
【００２７】
図４は、この発明のさらに他の実施形態にかかる半導体装置の構成を示す図解的な縦断面図である。この実施形態では、半導体チップ３７，３８が、絶縁フィルム３９をサンドイッチするように重ね合わされている。絶縁フィルム３９には、前述の各実施形態と同様、予め定める配線パターンが形成されており、その配線パターンを介して半導体チップ３７，３８の電極同士が接続されている。さらにこの実施形態では、絶縁フィルム３９の周辺部は重ね合わされた半導体チップ３７，３８から延び出していて、その絶縁フィルム３９の周縁部に備えられた配線パターンが、パッケージ基板４０表面の電極に接続されている。
【００２８】
従来の半導体装置では、パッケージ基板４０と半導体チップとの間の電気的な接続は、ワイヤボンデイングが用いられていた。この実施形態では、半導体チップ３７，３８同士を接合している絶縁フィルム３９に形成された配線パターンを利用し、この配線パターンをワイヤボンディングの代わりに使用することによって、パッケージ基板４０と半導体チップ３７，３８との電気的な接続が実現されている。
【００２９】
かかる構成であれば、半導体チップ３７が半導体チップ３８よりも面積の小さなチップであっても構わない。
このように、半導体チップ３７，３８同士を重ね合わせる際にサンドイッチされる予め定める配線パターンが形成された絶縁フィルム３９をワイヤボンディングの代わりに利用することにより、積層構造や配置の自由度が高い半導体装置を作ることができる。
【００３０】
この発明は以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
【図面の簡単な説明】
【図１】絶縁フィルムを利用して半導体チップ同士を重ね合わせるやり方の、この発明に関連する技術を説明するための図であり、特に、Ａは絶縁フィルムを用いて半導体チップを重ね合わせて接合するやり方を示す図解的な縦断面図であり、Ｂは絶縁フィルムの図解的な平面図である。
【図２】この発明の一実施形態にかかるチップオンチップ型半導体装置の製造方法および構成を説明するための図解的な縦断面図である。
【図３】この発明の他の実施形態にかかるチップオンチップ型半導体装置の図解的な縦断面図である。
【図４】この発明のさらに他の実施形態にかかる半導体装置の図解的な縦断面図である。
【符号の説明】
１１ 第１の半導体チップ
１２ 第１の半導体チップの表面
１３ａ，１３ｂ，１３ｃ 第１の半導体チップのバンプ
１４ 絶縁フィルム
１５ フィルム
１６，２０ 配線パターン
１７ 第２の半導体チップ
１８ 第２の半導体チップの表面
１９ａ，１９ｂ 第２の半導体チップのバンプ
２３，２４，２５，２６，２７ 接続部[0001]
BACKGROUND OF THE INVENTION
This invention, as superposed semiconductor chip on a semiconductor chip, bonding the plurality of semiconductor chips laminated structure relates to semiconductor equipment a so-called chip-on-chip type.
[0002]
[Prior art]
In semiconductor devices, proposals have been made toward a three-dimensional structure from a conventional two-dimensional structure in order to aim for miniaturization and high integration.
However, when a semiconductor device having a three-dimensional structure is formed by a continuous manufacturing process, the yield is often poor and difficult.
[0003]
Accordingly, the inventors of the present application have put into practical use a semiconductor device having a so-called chip-on-chip structure in which a plurality of semiconductor chips are joined in a two-layer stacked structure so that the surface of the semiconductor chip and the surface of the semiconductor chip are superimposed. Have studied.
[0004]
[Problems to be solved by the invention]
When the surface of the semiconductor chip and the surface of the semiconductor chip are overlapped and bonded, it is necessary to correctly align both semiconductor chips so that the electrodes to be bonded do not deviate from each other.
Further, the electrodes of the two semiconductor chips to be stacked must be arranged in advance so that they can be bonded together, and there is a problem that semiconductor chips having different electrode arrangement pitches cannot be stacked and bonded. It was.
[0005]
The present invention has been made in order to solve such a problem, and a main object thereof is to provide a semiconductor device having a chip-on-chip structure in which a plurality of semiconductor chips are overlapped and bonded so that the surfaces face each other .
[0007]
According to the first aspect of the present invention, there is provided a first semiconductor chip, an insulating film formed with a predetermined wiring pattern superimposed on the surface of the first semiconductor chip, and a second semiconductor superimposed on the insulating film. look including a tip, the sides of the insulating film and the first semiconductor chip surface and the surface of the second semiconductor chip is opposed, wherein the insulating film, the surface of the first semiconductor chip of the insulating film A plurality of first connection portions that can be connected to a plurality of predetermined electrodes of the first semiconductor chip, provided on the surface side of the insulating film facing the surface of the second semiconductor chip, A wiring pattern including a second connecting portion that can be connected to a predetermined electrode of the second semiconductor chip, and a wiring that electrically connects the plurality of first connecting portions and the second connecting portion; The formation, but the predetermined electrodes of the first semiconductor chip and second semiconductor chip by electrically connecting the plurality of predetermined electrodes of the first semiconductor chip is also electrically connected A chip-on-chip type semiconductor device.
[0008]
According to the present invention , both semiconductors are configured so that a predetermined electrical connection is made between the first semiconductor chip and the second semiconductor chip by using the insulating film on which the predetermined wiring pattern is formed. Chips can be stacked. That is, if a wiring pattern necessary for connecting the first semiconductor chip and the second semiconductor chip is formed in advance on the insulating film, the electrode to be connected to the first semiconductor chip and the second semiconductor chip are connected to each other. The electrodes to be connected are electrically connected by a wiring pattern formed on the insulating film. The insulating film may be a very thin film made of, for example, polyimide. The wiring pattern can be formed by double-sided printing, for example. Before printing the wiring pattern on the insulating film, if a small hole is formed at a predetermined position on the insulating film, the wiring on both sides of the insulating film is electrically connected when the wiring pattern is printed on the insulating film. become.
[0009]
More specifically, since the electrical connection between the first semiconductor chip and the second semiconductor chip is achieved by the insulating film on which the predetermined wiring pattern is formed, the plurality of semiconductor chips have various modes. It is possible to provide a chip-on-chip type semiconductor device that is superposed on each other.
[0010]
In particular, for example, the electrode arrangement pitch of the first semiconductor chip, be different from the electrode arrangement pitch of the second semiconductor chip, a first semiconductor chip electrode and the second of the semiconductor chip electrodes, the insulating film Therefore, both electrodes can be electrically connected regardless of the difference in electrode arrangement pitch.
[0011]
In configuration described above, the surface of the semiconductor chip is, in general, except for the electrode portions are covered with a passivation film. Therefore, even if the wiring pattern formed on the insulating film comes into contact with the surface of the semiconductor chip, there is no fear of short-circuiting the circuit formed on the semiconductor chip.
Also each component of the above-described first, but the semiconductor chip and the second semiconductor chip is configured to electrically connect with an insulating film having a predetermined wiring pattern, the first semiconductor chip of the insulating film since electrically connectable wiring patterns are provided a plurality of electrodes, it is also possible to connect the electrodes of the first semiconductor chip.
[0012]
Further, the insulating film sandwiched between the first semiconductor chip and the second semiconductor chip extends outward from the joint surface of both semiconductor chips, and the wiring pattern of the extended insulating film is changed to the first pattern. By connecting to a semiconductor chip different from the semiconductor chip and the second semiconductor chip, it is possible to realize a semiconductor device having a laminated structure of three or more layers.
[0013]
In addition, by extending the peripheral portion of the insulating film sandwiched between the first semiconductor chip and the second semiconductor chip and connecting the wiring pattern provided on the insulating film to a package substrate or the like, the wiring pattern of the insulating film is changed. It can also be used instead of wire bonding.
In addition, if a wiring to be a power line is formed in advance in the wiring pattern of the insulating film, it is not necessary to form a power line on the semiconductor chip to be overlaid with the insulating film, and the semiconductor chip can be miniaturized. it can. That is, conventionally, all the circuits including the power supply line are formed on the surface of the semiconductor chip, and the semiconductor chips are overlapped. However, according to the present invention, the power line is omitted from the circuit formed on the surface of the semiconductor chip by forming a large-capacity wiring line such as a power line in the sandwiched insulating film, and the chip-on-chip type A completed circuit can be configured when combined with a semiconductor device. Thereby, it can be set as the chip-on-chip-type semiconductor device in which size reduction was achieved.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Prior to the description of the specific embodiments, a related technique of how to overlap semiconductor chips using an insulating film will be described.
FIG. 1A is a schematic longitudinal cross-sectional view showing a manner in which the semiconductor chips 2 and 3 are overlapped and bonded using the insulating film 1. FIG. 1B is a schematic plan view of the insulating film 1.
[0015]
As shown in FIG. 1B, an insulating film 1 is prepared in which a large number of minute metal balls 4 are regularly arranged at regular intervals in the vertical and horizontal directions. Each metal ball 4 is disposed in a state of vertically penetrating the insulating film 1. Then, as shown in FIG. 1A, the semiconductor chip 2 and the semiconductor chip 3 are overlapped so that the insulating film 1 is sandwiched. At this time, the surface 2a of the semiconductor chip 2 and the surface 3a of the semiconductor chip 3 are overlapped so as to face each other with the insulating film 1 interposed therebetween. Further, the electrodes 2 b formed on the surface 2 a of the semiconductor chip 2 and the electrodes 3 b formed on the surface 3 a of the semiconductor chip 3 are overlapped so as to face each other. As a result, the electrode 2b and the electrode 3b are electrically connected by any metal sphere 4 provided in the insulating film 1.
[0016]
The surface 2a of the semiconductor chip 2 and the surface 3a of the semiconductor chip 3 are covered with a passivation film except for the electrodes 2b and 3b. Therefore, the metal spheres 4 sandwiched between the surfaces 2a and 3a of these semiconductor chips do not worry about short-circuiting the circuits formed on the semiconductor chips 2 and 3, respectively.
However, in the joining method using the general-purpose insulating film 1 as shown in FIGS. 1A and 1B, the electrode 2b of the semiconductor chip 2 and the electrode 3b of the semiconductor chip 3 must be provided at positions facing each other. For this reason, the semiconductor chips 2 and 3 to be superposed must be semiconductor chips each having a predetermined electrode arrangement, and the configuration of the semiconductor chips that can be superposed is limited.
[0017]
Therefore, in this embodiment, the semiconductor chips to be superimposed are configured so as not to be restricted by the electrode arrangement configuration.
FIG. 2 is a schematic cross-sectional structure diagram for explaining the configuration of a chip-on-chip type semiconductor device manufactured by the superposition method according to one embodiment of the present invention. In FIG. 2, reference numeral 11 denotes a first semiconductor chip, and bumps 13a, 13b, and 13c are provided at predetermined positions on the surface 12 thereof. Each of the bumps 13a, 13b, and 13c is a connecting conductive portion provided on an electrode disposed below the bump 13a, 13b, and 13c, and is formed of, for example, Au, Pd, Pt, Ag, Ir, Ni, or Cu. ing.
[0018]
An insulating film 14 is laminated on the surface 12 of the first semiconductor chip 11. The insulating film 14 includes an insulating film 15 made of polyimide, for example, and predetermined wiring patterns 16 and 20 are formed on the film 15.
A second semiconductor chip 17 is further laminated on the insulating film 14. The second semiconductor chip 17 is laminated so that the surface 18 faces the first semiconductor chip 11 with the insulating film 14 interposed therebetween. Similarly to the first semiconductor chip 11, the surface 18 of the second semiconductor chip 17 is provided with bumps 19 a and 19 b formed on electrodes arranged at predetermined positions.
[0019]
By overlapping the insulating film 14 so as to sandwich the first semiconductor chip 11 and the second semiconductor chip 17, the bump 13 a of the first semiconductor chip 11 and the bump 19 a of the second semiconductor chip 17 are connected to each other in a wiring pattern. 16 is electrically connected. Further, the bump 13 b of the first semiconductor chip 11 and the bump 19 b of the second semiconductor chip 17 are connected via the wiring pattern 20. Further, the bumps 13 b and the bumps 13 c of the first semiconductor chip 11 are electrically connected via the wiring pattern 20. Then, by overlapping and pressing and heating, each bump is melted and joined to the connection portion of the wiring pattern, and a chip-on-chip type semiconductor device can be obtained.
[0020]
The wiring patterns 16 and 20 in the insulating film 14 can be formed by double-sided printing, for example. If the small holes 21 and 22 are previously formed at predetermined positions on the film 15 before the double-sided printing, when the wiring patterns 16 and 20 are printed on both sides, the wiring patterns on both sides of the film 15 are small holes. Electrical conduction is made through 21 and 22.
[0021]
The wiring pattern 16 includes a first connection portion 23 provided on one side of the film 15. The first connection portion 23 is a portion that can be connected to the bump 13a of the first semiconductor chip 11, and is preferably formed so that the conductive material rises. Further, the wiring pattern 16 includes a second connecting portion 24 provided on the other surface side of the film 15. The second connection portion 24 is a portion that can be connected to the bump 19 a of the second semiconductor chip 17, and is also formed so that the conductive material rises from the surface of the film 15.
[0022]
Similarly to the wiring pattern 16, the wiring pattern 22 includes a connection portion 25 that can be connected to the bump 13b and a connection portion 26 that can be connected to the bump 19b. Furthermore, the connection part 27 which can be connected to the bump 13c is provided, and the connection parts 25 and 27 are electrically connected. As a result, the bumps 13 b and 13 c of the first semiconductor chip 11 are electrically connected by the wiring pattern 20. As described above, the wiring patterns 16 and 20 provided on the insulating film 14 not only electrically connect predetermined bumps of the first semiconductor chip 11 and the second semiconductor chip 17 but also the first semiconductor chip 11 and the second semiconductor chip 17. It is also possible to electrically connect predetermined bumps of the chip 11.
[0023]
When the plurality of bumps 13b and 13c of the first semiconductor chip 11 (the same semiconductor chip) are connected by the wiring pattern 20 of the insulating film 14, there are the following advantages.
The first semiconductor chip 11 requires a power supply line, for example, and has a circuit configuration in which power is supplied to the plurality of bumps 13b and 13c through the power supply line. In this case, conventionally, it is necessary to form a power supply line on the surface of the first semiconductor chip 11. However, in this embodiment, a power line is formed on the wiring pattern 20 of the insulating film 14. When a large-capacity wiring line such as a power supply line is formed on the first semiconductor chip 11, the size of the first semiconductor chip 11 must be increased. However, if the power supply line is formed as the wiring pattern 20 of the insulating film 14 as in this embodiment, the overall size of the apparatus can be reduced.
[0024]
In addition, as for the insulating film 14, adjustment, such as alignment, is more convenient when a larger film including an unnecessary portion at the peripheral edge is used at the time of bonding. What is necessary is just to cut | disconnect the unnecessary film 15 part which protrudes from the semiconductor chip after joining.
FIG. 3 is a schematic longitudinal sectional view showing a configuration example of a chip-on-chip type semiconductor device according to another embodiment of the present invention. The semiconductor device of FIG. 3 has a three-layer structure in which two semiconductor element chips 33 and 34 are stacked on a semiconductor parent chip 31 with an insulating film 32 interposed therebetween. The child chip 33 and the child chip 34 are overlapped so that the surfaces thereof face each other with the insulating film 32 interposed therebetween. The electrical connection between the child chips 33 and 34 is realized by a wiring pattern (not shown) provided on the insulating film 32, as in the embodiment described with reference to FIG.
[0025]
Further, the peripheral portion of the insulating film 32 is overlaid on the surface 35 of the parent chip 31, and the wiring pattern formed on the insulating film 32 is formed on the bumps 36 on the electrodes arranged on the surface 35 of the parent chip 31. It is connected. Thereby, electrical connection between the three semiconductor chips 31, 33, 34 is realized.
The parent chip 31 and the child chip 33 are fixed with, for example, an insulating adhesive.
[0026]
As in this embodiment, a chip-on-chip semiconductor device having a three-layer structure can be manufactured by using the insulating film 32 having a predetermined wiring pattern. In addition, if the configuration is devised, a chip-on-chip semiconductor device having a laminated structure of three or more layers can be manufactured. Furthermore, the degree of freedom of electrode arrangement and wiring layout increases.
[0027]
FIG. 4 is a schematic longitudinal sectional view showing a configuration of a semiconductor device according to still another embodiment of the present invention. In this embodiment, the semiconductor chips 37 and 38 are overlapped so as to sandwich the insulating film 39. A predetermined wiring pattern is formed on the insulating film 39 as in the above-described embodiments, and the electrodes of the semiconductor chips 37 and 38 are connected to each other through the wiring pattern. Further, in this embodiment, the peripheral portion of the insulating film 39 extends from the stacked semiconductor chips 37 and 38, and the wiring pattern provided on the peripheral portion of the insulating film 39 is connected to the electrode on the surface of the package substrate 40. Has been.
[0028]
In the conventional semiconductor device, wire bonding is used for electrical connection between the package substrate 40 and the semiconductor chip. In this embodiment, the package substrate 40 and the semiconductor chip 37 are used by using a wiring pattern formed on the insulating film 39 that joins the semiconductor chips 37 and 38 and using this wiring pattern instead of wire bonding. , 38 are realized.
[0029]
With this configuration, the semiconductor chip 37 may be a chip having a smaller area than the semiconductor chip 38.
Thus, by using the insulating film 39 formed with the predetermined wiring pattern sandwiched when the semiconductor chips 37 and 38 are overlapped with each other instead of the wire bonding, a semiconductor having a high degree of freedom in the laminated structure and arrangement. Can make equipment.
[0030]
The present invention is not limited to the embodiments described above, and various modifications can be made within the scope of the claims.
[Brief description of the drawings]
BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a diagram for explaining a technique related to the present invention in a method of superposing semiconductor chips using an insulating film, and in particular, A is a method of superposing and joining semiconductor chips using an insulating film. It is an illustration longitudinal section showing how to do, and B is an illustration top view of an insulating film.
FIG. 2 is a schematic longitudinal sectional view for explaining the manufacturing method and configuration of the chip-on-chip type semiconductor device according to one embodiment of the present invention.
FIG. 3 is a schematic longitudinal sectional view of a chip-on-chip type semiconductor device according to another embodiment of the present invention.
FIG. 4 is a schematic longitudinal sectional view of a semiconductor device according to still another embodiment of the present invention.
[Explanation of symbols]
11 First semiconductor chip 12 First semiconductor chip surface 13a, 13b, 13c First semiconductor chip bump 14 Insulating film 15 Film 16, 20 Wiring pattern 17 Second semiconductor chip 18 Second semiconductor chip surface 19a, 19b Bumps 23, 24, 25, 26, 27 of second semiconductor chip

Claims (1)

第１の半導体チップと、
第１の半導体チップの表面に重ね合わされた予め定める配線パターンが形成された絶縁フィルムと、
絶縁フィルムの上に重ね合わされた第２の半導体チップとを含み、
前記絶縁フィルムを挟んで第１の半導体チップの表面と第２の半導体チップの表面とが対向されており、
前記絶縁フィルムには、
絶縁フィルムの第１の半導体チップの表面と対向する面側に設けられ、第１の半導体チップの所定の複数の電極に接続され得る複数の第１接続部、
絶縁フィルムの第２の半導体チップの表面と対向する面側に設けられ、第２の半導体チップの所定の電極に接続され得る第２接続部、ならびに
前記複数の第１接続部および第２接続部を電気的につなぐ配線を含む配線パターンが形成されており、
前記構成によって、第１の半導体チップおよび第２の半導体チップの所定の電極同士を電気的に接続するだけでなく、第１の半導体チップの所定の複数の電極同士も電気的に接続されていることを特徴とする、チップオンチップ型半導体装置。A first semiconductor chip;
An insulating film formed with a predetermined wiring pattern superimposed on the surface of the first semiconductor chip;
Look including a second semiconductor chip superimposed on the insulating film,
The surface of the first semiconductor chip and the surface of the second semiconductor chip are opposed across the insulating film,
In the insulating film,
A plurality of first connection portions provided on a surface side of the insulating film facing the surface of the first semiconductor chip and connected to a plurality of predetermined electrodes of the first semiconductor chip;
A second connecting portion provided on the surface of the insulating film facing the surface of the second semiconductor chip and connected to a predetermined electrode of the second semiconductor chip; and
A wiring pattern including a wiring that electrically connects the plurality of first connection portions and the second connection portions is formed;
With the above configuration, not only the predetermined electrodes of the first semiconductor chip and the second semiconductor chip are electrically connected, but also the predetermined electrodes of the first semiconductor chip are electrically connected. A chip-on-chip type semiconductor device.
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