JP4619104B2 - Semiconductor device - Google Patents

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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Description

本発明は、半導体チップがプリント配線基板上に実装されてなる半導体装置に関する。 The present invention relates to a semiconductor device in which a semiconductor chip mounted on a printed circuit board.

近年、電子機器の小型化が進み、この電子機器に実装される半導体装置についても、急速に、小型化が進んでいる。
このため、配線基板上に半導体チップが実装されてなる半導体装置においては、半導体チップのパッケージに替えてベアチップが実装されて、実装面積の大幅縮小化が実現されている。
In recent years, electronic devices have been miniaturized, and semiconductor devices mounted on the electronic devices have also been rapidly miniaturized.
For this reason, in a semiconductor device in which a semiconductor chip is mounted on a wiring board, a bare chip is mounted instead of the semiconductor chip package, and the mounting area is greatly reduced.

従来、半導体チップを実装する場合、パッケージのインナーリードに貫通孔を形成するとともに、通常のワイヤーボンディングなどで用いられるキャピラリにて、金などのワイヤボールを貫通孔に被着させ、半導体チップとインナーリードとが接続されていた(特許文献1参照)。
特開平3−44050号公報
Conventionally, when mounting a semiconductor chip, a through-hole is formed in the inner lead of the package, and a wire ball such as gold is attached to the through-hole by a capillary used in normal wire bonding, etc. The lead was connected (see Patent Document 1).
JP-A-3-44050

上記従来の半導体装置の製造方法によると、少なくともインナーリードに貫通孔を形成しなければならず、余分な工程を必要とするものであった。
なお、インナーリードに貫通孔を形成しない半導体チップの実装方法として、フリップチップがあるが、この方法では、チップ側にバンプを形成した後、当該チップを裏返し、そしてバンプに熱などを加えて、接合が行われており、やはり、多くの工程を必要とする問題がある。
According to the conventional method for manufacturing a semiconductor device, a through hole must be formed at least in the inner lead, and an extra step is required.
In addition, as a method of mounting a semiconductor chip that does not form a through hole in the inner lead, there is a flip chip. In this method, after forming a bump on the chip side, the chip is turned over, and heat is applied to the bump. Joining is performed, and there is still a problem of requiring many steps.

そこで、本発明は、半導体チップを基板に実装する際に、この工程を簡単にし得る半導体装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor device that can simplify this process when a semiconductor chip is mounted on a substrate.

上記課題を解決するため、本発明の半導体装置は、導体パターンを有する基板と、電極パッド部を有する半導体チップと、前記電極パッド部と前記導体パターンとを電気的に接続するバンプとを備え、前記基板の表面に前記導体パターンが形成されており、前記半導体チップの表面に前記電極パッド部が形成されており、前記半導体チップの裏面を前記基板の表面に対向して、前記半導体チップが前記基板の平坦な表面に配置されており、前記半導体チップの表面が前記導体パターンの表面と面一であり、前記電極パッド部の端面が、前記半導体チップの端縁面に露出するように形成されており、前記電極パッド部と前記導体パターンとに亘って前記バンプが配置されているものである。 In order to solve the above problems, a semiconductor device of the present invention includes a substrate having a conductor pattern, a semiconductor chip having an electrode pad portion, and a bump for electrically connecting the electrode pad portion and the conductor pattern, The conductor pattern is formed on the surface of the substrate, the electrode pad portion is formed on the surface of the semiconductor chip, and the semiconductor chip is placed on the back surface of the semiconductor chip facing the surface of the substrate. It is disposed on the flat surface of the substrate , and the surface of the semiconductor chip is flush with the surface of the conductor pattern, and the end surface of the electrode pad portion is exposed to the edge surface of the semiconductor chip. The bumps are arranged across the electrode pad portion and the conductor pattern.

また、本発明の他の半導体装置は、導体パターンを有する基板と、第1電極パッド部を有する第1半導体チップと、第2電極パッド部を有する第2半導体チップと、前記第1電極パッド部と前記第2電極パッド部と前記導体パターンとを電気的に接続するバンプとを備え、前記基板の表面に前記導体パターンが形成されており、前記第1半導体チップの表面に前記第1電極パッド部が形成されており、前記第2半導体チップの表面に前記第2電極パッド部が形成されており、前記第1半導体チップの裏面を前記基板の表面に対向して、前記第1半導体チップが前記基板の平坦な表面に配置されており、前記第1半導体チップの表面が前記導体パターンの表面と面一であり、前記第1電極パッド部の端面が、前記第1半導体チップの端縁面に露出するように形成されており、前記第1電極パッド部と前記導体パターンとに亘って前記バンプが配置されており、前記第2半導体チップの表面を前記第1半導体チップの表面に対向して、前記第2半導体チップが前記第1半導体チップ上に配置されており、前記第2電極パッド部が前記バンプに接触しているものである。 Another semiconductor device of the present invention includes a substrate having a conductor pattern, a first semiconductor chip having a first electrode pad portion, a second semiconductor chip having a second electrode pad portion, and the first electrode pad portion. And a bump for electrically connecting the second electrode pad portion and the conductor pattern, the conductor pattern is formed on the surface of the substrate, and the first electrode pad is formed on the surface of the first semiconductor chip. And the second electrode pad portion is formed on the surface of the second semiconductor chip, the back surface of the first semiconductor chip is opposed to the surface of the substrate, and the first semiconductor chip is The first semiconductor chip is disposed on a flat surface of the substrate, the surface of the first semiconductor chip is flush with the surface of the conductor pattern, and the end surface of the first electrode pad portion is the edge surface of the first semiconductor chip. Dew Is formed so as to, the and first electrode pad portion and the bumps over said conductive pattern is arranged, to face the surface of the second semiconductor chip on the surface of the first semiconductor chip, The second semiconductor chip is disposed on the first semiconductor chip, and the second electrode pad portion is in contact with the bump .

上記の構成によると、プリント配線基板の表面に、導体パターンが上方となるように半導体チップを配置しておき、電極パッド部と導体パターンとに亘って、塊状の導電性接合剤を一度に配置・接合するようにしたので、従来のように、ワイヤフレームに貫通孔を形成するといった工程は不要となり、またフリップチップのように、一旦、バンプを形成した後、半導体チップを基板上に反転させて配置した後、熱および超音波などを加えて接合するものとは異なり、非常に簡単な工程でもって、すなわち安価に半導体装置を製造することができる。   According to the above configuration, the semiconductor chip is arranged on the surface of the printed wiring board so that the conductor pattern is on the upper side, and the massive conductive bonding agent is arranged at once over the electrode pad portion and the conductor pattern.・ Because it was joined, the conventional process of forming a through hole in the wire frame is not required, and once the bump is formed like a flip chip, the semiconductor chip is inverted on the substrate. The semiconductor device can be manufactured by a very simple process, that is, at a low cost, unlike the case of joining by applying heat and ultrasonic waves after the placement.

さらに、プリント配線基板に配置された第1半導体チップの上に、その接合用の導電性接合剤を介して、さらに別の第2半導体チップを配置し接合するようにしたので、少なくとも半導体チップが2段に重ねられてなる半導体装置を、非常に簡単に工程でもって製造することができる。   Furthermore, since another second semiconductor chip is disposed and bonded on the first semiconductor chip disposed on the printed wiring board via the conductive bonding agent for bonding, at least the semiconductor chip is bonded. A semiconductor device stacked in two stages can be manufactured in a very simple process.

[実施の形態1]
以下、本発明の実施の形態1に係る半導体装置およびその製造方法を、図1および図2に基づき説明する。
[Embodiment 1]
Hereinafter, a semiconductor device and a manufacturing method thereof according to Embodiment 1 of the present invention will be described with reference to FIGS.

本実施の形態1においては、半導体装置として、例えば電子回路が形成されたウエハをダイシングして得られた非常に薄い(例えば、150〜20μm程度)半導体チップ(ベアチップともいう)を例えばプリント配線基板上に実装したものについて説明する。   In the first embodiment, as a semiconductor device, for example, a very thin (for example, about 150 to 20 μm) semiconductor chip (also referred to as a bare chip) obtained by dicing a wafer on which an electronic circuit is formed is, for example, a printed wiring board. What is implemented above is described.

図1に示すように、この半導体装置1は、導体パターン2が形成された表面が上方となるように配置されたプリント配線基板(以下、単に、基板という)3の表面上に、電子回路(図示せず)および電極パッド部4が形成された表面が上方となるように半導体チップ5が配置(載置)されるとともに、この半導体チップ5の両側縁部に形成された電極パッド部4と基板3の両側に形成された導体パターン2とに亘ってそれぞれ配置された塊状の金製バンプ(導電性接合剤の一例)6により導体パターン2と電子回路とが電気的に接続されたものである。なお、上記半導体チップ5に形成された電極パッド部4の端面は、当該半導体チップ5の端縁面に露出するように形成(切断された形状に)されている。   As shown in FIG. 1, the semiconductor device 1 includes an electronic circuit (hereinafter simply referred to as a substrate) 3 disposed on a surface of a printed wiring board (hereinafter simply referred to as a substrate) 3 disposed so that the surface on which the conductor pattern 2 is formed is upward. (Not shown) and the semiconductor chip 5 is disposed (placed) so that the surface on which the electrode pad portion 4 is formed is upward, and the electrode pad portion 4 formed on both side edges of the semiconductor chip 5 The conductor pattern 2 and the electronic circuit are electrically connected by a massive gold bump (an example of a conductive bonding agent) 6 disposed over the conductor pattern 2 formed on both sides of the substrate 3. is there. Note that the end face of the electrode pad portion 4 formed on the semiconductor chip 5 is formed (in a cut shape) so as to be exposed at the end face of the semiconductor chip 5.

簡単に言えば、この半導体装置1は、表面に導体パターン2が形成された基板3と、この基板3の表面に、電子回路が形成されていない裏面が対向するように配置された半導体チップ5と、この半導体チップ5の表面の電極パッド部4と基板3の導体パターン2とに亘って配置されてこれらを電気的に接続する塊状の金製バンプ6とから構成されたものである。   In short, the semiconductor device 1 includes a substrate 3 having a conductor pattern 2 formed on the surface thereof, and a semiconductor chip 5 disposed so that the back surface on which no electronic circuit is formed faces the surface of the substrate 3. And a block of gold bumps 6 disposed over the electrode pads 4 on the surface of the semiconductor chip 5 and the conductor pattern 2 of the substrate 3 to electrically connect them.

次に、この半導体装置の製造方法を図面に基づき説明する。
まず、図2(a)に示すように、導体パターン2が上方に向くように基板3を配置した後、図2(b)に示すように、基板3の両側縁部に形成された両導体パターン2,2同士間の表面に接着剤7を塗布する。
Next, a method for manufacturing this semiconductor device will be described with reference to the drawings.
First, as shown in FIG. 2A, after the substrate 3 is arranged so that the conductor pattern 2 faces upward, both conductors formed on both side edges of the substrate 3 as shown in FIG. An adhesive 7 is applied to the surface between the patterns 2 and 2.

次に、図2(c)に示すように、基板3の表面に、電子回路および電極パッド部4が上方に向く(上方に位置する)姿勢でもって半導体チップ5を配置(載置)する。このとき、半導体チップ5の各側縁部が所定距離(例えば、数μm程度、より好ましくは、3μm)Lでもって導体パターン2と重なるように配置される。   Next, as shown in FIG. 2C, the semiconductor chip 5 is placed (placed) on the surface of the substrate 3 in a posture in which the electronic circuit and the electrode pad portion 4 face upward (positioned upward). At this time, each side edge portion of the semiconductor chip 5 is arranged to overlap the conductor pattern 2 with a predetermined distance (for example, about several μm, more preferably 3 μm) L.

この状態では、接着剤7により、半導体チップ5が上向き姿勢で基板3表面の所定位置に固定されたことになる。勿論、このとき、各電極パッド部4と導体パターン2とが1対1で対応するように位置決めされる。   In this state, the adhesive 7 fixes the semiconductor chip 5 at a predetermined position on the surface of the substrate 3 in an upward posture. Of course, at this time, each electrode pad portion 4 and the conductor pattern 2 are positioned so as to correspond one-to-one.

次に、図2(d)〜(e)に示すように、キャピラリ11にてバンプ形成用のワイヤボール(金製ボールであり、バンプとなる)6を、電極パッド部4と導体パターン2とに亘って、すなわち両者に一緒に接触するように配置(載置)した後、熱および超音波(加熱および加圧)を加えて拡散接合を行い、両者を接続するバンプ6を形成する。   Next, as shown in FIGS. 2D to 2E, a wire ball for bump formation (a gold ball, which becomes a bump) 6 is connected to the electrode pad portion 4 and the conductor pattern 2 by the capillary 11. In other words, after being placed (placed) so as to be in contact with each other together, heat and ultrasonic waves (heating and pressurization) are applied to perform diffusion bonding to form bumps 6 that connect the two.

すなわち、バンプ6を一度で両者に亘って配置・接合することにより(1回の工程により)、電極パッド部4と導体パターン2とが機械的および電気的に接合される。
次に、図2(f)に示すように、その形成時に生じたバンプ6の頂部6aを押さえ具12にて平坦化することにより、図2(g)および(h)に示すように、基板3への半導体チップ5の実装が完了する。
That is, by arranging and bonding the bump 6 over both at once (by one step), the electrode pad portion 4 and the conductor pattern 2 are mechanically and electrically bonded.
Next, as shown in FIG. 2 (f), the top 6a of the bump 6 generated at the time of formation is flattened by the presser 12, so that the substrate as shown in FIGS. 2 (g) and (h) is obtained. 3 is completed.

このように、基板3の表面に、導体パターン2が上方となるように半導体チップ5を配置しておき、電極パッド部4と導体パターン2とに亘って、塊状の導電性接合剤であるワイヤボール6を一度に配置して両者間に亘ってバンプ6を形成するようにしたので、従来のように、ワイヤフレームに貫通孔を形成するといった工程は不要となり、またフリップチップのように、一旦、バンプを形成した後、半導体チップを基板上に反転させて配置した後、熱および超音波などを加えて接合するものとは異なり、非常に簡単な工程でもって、すなわち安価に半導体装置を製造することができ、また半導体チップが非常に薄い場合でも、電子回路が形成された表面が上向くように基板上に配置した後、上方からバンプを配置するだけで得られるため、その製造が非常に容易となる。
[実施の形態2]
次に、本発明の実施の形態2に係る半導体装置およびその製造方法を、図3に基づき説明する。
In this way, the semiconductor chip 5 is arranged on the surface of the substrate 3 so that the conductor pattern 2 is on the upper side, and a wire that is a massive conductive bonding agent is formed across the electrode pad portion 4 and the conductor pattern 2. Since the balls 6 are arranged at a time and the bumps 6 are formed between them, a process of forming a through hole in the wire frame is not required as in the prior art, and once like a flip chip, Unlike semiconductor devices, after bumps are formed, semiconductor chips are inverted and placed on a substrate, and then bonded by applying heat, ultrasonic waves, etc., semiconductor devices are manufactured in a very simple process, that is, at low cost. Even if the semiconductor chip is very thin, it can be obtained simply by placing bumps from above after placing it on the substrate so that the surface on which the electronic circuit is formed faces upward, Production is very easy.
[Embodiment 2]
Next, a semiconductor device and a manufacturing method thereof according to Embodiment 2 of the present invention will be described with reference to FIG.

上述した実施の形態1においては、導体パターンと電極パッド部とをバンプを介して接合するようにしたが、本実施の形態2においては、導電性ペースト(例えば、銀ペースト、半田など)を用いたものであり、以下の説明においては、実施の形態1と同じ構成部材については、同一番号を付して説明する。   In the first embodiment described above, the conductor pattern and the electrode pad portion are bonded via the bump. However, in the second embodiment, a conductive paste (for example, silver paste, solder, etc.) is used. In the following description, the same constituent members as those in the first embodiment will be described with the same numbers.

図3(f)に示すように、この半導体装置21は、簡単に言えば、表面に導体パターン2が形成された基板3と、この基板3の表面に、電子回路が形成されていない裏面が対向するように配置された半導体チップ5と、この半導体チップ5の表面の電極パッド部4と基板3の導体パターン2とに亘って配置されてこれらを電気的に接続する塊状の導電性ペースト(導電性接合剤の一例)、例えば銀ペースト(熱硬化性の樹脂材料と銀とを混合したもの)(半田でもよい)22とから構成されたものである。   As shown in FIG. 3F, in brief, the semiconductor device 21 has a substrate 3 on which a conductor pattern 2 is formed on the surface, and a back surface on which the electronic circuit is not formed on the surface of the substrate 3. A semiconductor chip 5 disposed so as to face the electrode, and a block-shaped conductive paste (which is disposed across the electrode pad portion 4 on the surface of the semiconductor chip 5 and the conductor pattern 2 of the substrate 3 and electrically connects them) An example of a conductive bonding agent), for example, a silver paste (a mixture of a thermosetting resin material and silver) (may be solder) 22.

次に、この半導体装置21の製造方法を、図3に基づき説明する。
まず、図3(a)に示すように、導体パターン2が上方に向くように基板3を配置した後、図3(b)に示すように、基板3の両側縁部に形成された両導体パターン2,2同士間の表面に接着剤7を塗布する。
Next, a method for manufacturing the semiconductor device 21 will be described with reference to FIG.
First, as shown in FIG. 3A, after the substrate 3 is arranged so that the conductor pattern 2 faces upward, both conductors formed on both side edges of the substrate 3 as shown in FIG. An adhesive 7 is applied to the surface between the patterns 2 and 2.

次に、図3(c)に示すように、基板3の表面に、電子回路および電極パッド部4が上方に向く(上方に位置する)姿勢でもって半導体チップ5を配置(載置)する。このとき、半導体チップ5の各側縁部が所定距離(例えば、数μm程度、より好ましくは、3μm)Lでもって導体パターン2と重なるように配置される。   Next, as shown in FIG. 3C, the semiconductor chip 5 is placed (placed) on the surface of the substrate 3 in such a posture that the electronic circuit and the electrode pad portion 4 face upward (positioned upward). At this time, each side edge portion of the semiconductor chip 5 is arranged to overlap the conductor pattern 2 with a predetermined distance (for example, about several μm, more preferably 3 μm) L.

この状態では、接着剤7により、半導体チップ5が上向き姿勢で基板3表面の所定位置に固定されたことになる。勿論、このとき、各電極パッド部4と導体パターン2とが1対1で対応するように位置決めされる。   In this state, the adhesive 7 fixes the semiconductor chip 5 at a predetermined position on the surface of the substrate 3 in an upward posture. Of course, at this time, each electrode pad portion 4 and the conductor pattern 2 are positioned so as to correspond one-to-one.

次に、図3(d)〜(e)および図3(f)に示すように、ディスペンサ31にて、塊状の銀ペースト22を、電極パッド部4と導体パターン2とに亘って、すなわち両者に一緒に接触するように配置(載置、塗布ともいう)した後、熱を加えて硬化させることにより両者を接続する。   Next, as shown in FIGS. 3D to 3E and FIG. 3F, the dispenser 31 is used to apply the massive silver paste 22 over the electrode pad portion 4 and the conductor pattern 2, that is, both After placing (also referred to as mounting or coating) so as to come into contact with each other, the two are connected by applying heat to cure.

すなわち、銀ペースト22を一度で両者に亘って配置・接合することにより(1回の工程により)、電極パッド部4と導体パターン2とが機械的および電気的に接合され、基板3への半導体チップ5の実装が完了する。   That is, the electrode pad 4 and the conductor pattern 2 are mechanically and electrically bonded by arranging and bonding the silver paste 22 over both at once (by one process), and the semiconductor to the substrate 3 is bonded. The mounting of the chip 5 is completed.

このように、基板3の表面に、導体パターン2が上方となるように半導体チップ5を配置しておき、電極パッド部4と導体パターン2とに亘って、塊状の導電性ペースト例えば銀ペースト22を一度に配置して両者を接合するようにしたので、従来のように、ワイヤフレームに貫通孔を形成するといった工程は不要となり、またフリップチップのように、一旦、バンプを形成した後、半導体チップを基板上に反転させて載置した後、熱および超音波などを加えて接合するものとは異なり、非常に簡単な工程でもって、すなわち安価に半導体装置を製造することができ、また半導体チップが非常に薄い場合でも、電子回路が形成された表面が上向くように基板上に配置した後、上方から塊状の銀ペーストを配置するだけで得られるため、その製造が非常に容易となる。   In this way, the semiconductor chip 5 is arranged on the surface of the substrate 3 so that the conductor pattern 2 is on the upper side, and a block-shaped conductive paste, for example, a silver paste 22 is formed across the electrode pad portion 4 and the conductor pattern 2. As a conventional method, the step of forming a through hole in the wire frame is unnecessary, and a bump is once formed after a semiconductor chip is formed like a flip chip. Unlike the case where the chip is inverted and placed on the substrate and then bonded by applying heat and ultrasonic waves, a semiconductor device can be manufactured with a very simple process, that is, at a low cost. Even if the chip is very thin, it can be obtained simply by placing a lump of silver paste from above after placing it on the substrate so that the surface on which the electronic circuit is formed faces upward. It is very easy.

次に、本発明の実施の形態3に係る半導体装置およびその製造方法を、図4に基づき説明する。
上記実施の形態1においては、プリント配線基板3上に半導体チップ5を配置(載置)した後、その電極パッド部4と導体パターン2とをバンプ6にて一度に接合したが、本実施の形態3に係る半導体装置においては、上記半導体チップ5の上にさらに別の半導体チップ(以下、第2半導体チップと称するとともに、基板に直接配置される上記半導体チップ5を第1半導体チップと称する)を配置したものである。
Next, a semiconductor device and a manufacturing method thereof according to Embodiment 3 of the present invention will be described with reference to FIG.
In the first embodiment, after the semiconductor chip 5 is placed (placed) on the printed wiring board 3, the electrode pad portion 4 and the conductor pattern 2 are joined at once by the bumps 6. In the semiconductor device according to Aspect 3, another semiconductor chip (hereinafter referred to as a second semiconductor chip and the semiconductor chip 5 directly disposed on the substrate is referred to as a first semiconductor chip) on the semiconductor chip 5. Is arranged.

以下、この半導体装置の製造方法を説明するが、その説明に際し、上述した実施の形態1にて説明した第1半導体チップを配置した後の工程から説明するものとする。
すなわち、図4(a)〜(b)に示すように、第2半導体チップ42を、その電子回路(図示せず)側が下向きとなるようにした状態で、下側の第1半導体チップ5の表面(上面)に対向するように且つその電極パッド部43が金製バンプ6の盛り上がった頂部6aに位置するように配置(載置)した後、バンプ6に熱および超音波を加えて、両半導体チップ5,42を基板3側に接合する。このとき、第2半導体チップ42の表面(下面)全体に塗布された絶縁性の補強用接着剤44は両半導体チップ5,42の表面同士間の隙間に広がり充満した状態となる。勿論、第1半導体チップ5上に第2半導体チップ42が配置された場合には、バンプ6の頂部6aが表面全体に塗布された接着剤44を貫通して電極パッド部43に接触することになる。なお、この第2半導体チップ42に形成される電極パッド部43は、例えば当該第2半導体チップ42の側端縁から15μm程度内側に入るような位置に設けられている。
Hereinafter, a method for manufacturing the semiconductor device will be described. In the description, the process after the first semiconductor chip described in the first embodiment is arranged will be described.
That is, as shown in FIGS. 4A to 4B, the second semiconductor chip 42 is placed on the lower first semiconductor chip 5 with the electronic circuit (not shown) side facing downward. After placing (mounting) the electrode pad portion 43 so as to face the surface (upper surface) and to be positioned on the raised top portion 6a of the gold bump 6, heat and ultrasonic waves are applied to the bump 6 to The semiconductor chips 5 and 42 are bonded to the substrate 3 side. At this time, the insulating reinforcing adhesive 44 applied to the entire surface (lower surface) of the second semiconductor chip 42 spreads and fills the gap between the surfaces of the semiconductor chips 5 and 42. Of course, when the second semiconductor chip 42 is disposed on the first semiconductor chip 5, the top portion 6 a of the bump 6 penetrates the adhesive 44 applied to the entire surface and comes into contact with the electrode pad portion 43. Become. Note that the electrode pad portion 43 formed on the second semiconductor chip 42 is provided, for example, at a position that enters about 15 μm from the side edge of the second semiconductor chip 42.

したがって、下側の第1半導体チップ5の実装と同時に、上側の第2半導体チップ42を、基板3上に積層構造でもって、しかも第1半導体チップ5を接合するためのバンプ6を用いて階層状に実装することができる。   Accordingly, simultaneously with the mounting of the lower first semiconductor chip 5, the upper second semiconductor chip 42 has a layered structure on the substrate 3, and the bumps 6 for bonding the first semiconductor chip 5 are used to form a hierarchy. Can be implemented.

なお、この場合、バンプ6を介して互いに接触した両半導体チップ5,42における一方の電極パッド部(4または43)は、それが属する半導体チップの電子回路に電気的に接続されるが、他方の電極パッド部(43または4)は、それが属する半導体チップの電子回路に電気的に接続されないダミー電極としておくことにより、相対向して実装された2つの半導体チップの電子回路が、それぞれ独立して基板3側に電気的に接続された構造にすることができる。   In this case, one electrode pad portion (4 or 43) in both semiconductor chips 5 and 42 that are in contact with each other via the bump 6 is electrically connected to the electronic circuit of the semiconductor chip to which it belongs, The electrode pad portion (43 or 4) is a dummy electrode that is not electrically connected to the electronic circuit of the semiconductor chip to which it belongs, so that the electronic circuits of the two semiconductor chips mounted opposite to each other can be independent Thus, a structure of being electrically connected to the substrate 3 side can be obtained.

ここで、この半導体装置41の構成を簡単に説明しておく。
この半導体チップを二段重ねで実装してなる半導体装置41は、表面に導体パターン2が形成された基板3と、この基板3の表面に、電子回路が形成されていない裏面が対向するように配置された第1半導体チップ5と、この第1半導体チップ5の電子回路が形成された表面に、電子回路が形成された表面が対向するように配置された第2半導体チップ42と、これら第1および第2半導体チップ5,42の各電極パッド部4,43と基板3の導体パターン2とに亘って配置されてこれらを電気的に接続する塊状の導電性接合剤である金製バンプ6とから構成されたものである。
Here, the configuration of the semiconductor device 41 will be briefly described.
In the semiconductor device 41 formed by mounting the semiconductor chips in two layers, the substrate 3 on which the conductor pattern 2 is formed on the front surface is opposed to the back surface on which the electronic circuit is not formed on the surface of the substrate 3. The first semiconductor chip 5 disposed, the second semiconductor chip 42 disposed such that the surface on which the electronic circuit is formed faces the surface of the first semiconductor chip 5 on which the electronic circuit is formed, and the second semiconductor chip 42 Gold bumps 6, which are bulky conductive bonding agents arranged across the electrode pad portions 4, 43 of the first and second semiconductor chips 5, 42 and the conductor pattern 2 of the substrate 3 to electrically connect them. It is comprised from.

このように、基板3の表面に、第1半導体チップ5を、塊状の導電性接合剤である金製のワイヤボール(バンプ)6を介して第2半導体チップ42を配置・接合することにより、簡単な工程で、積層構造の半導体装置41を得ることができる。   In this manner, by arranging and bonding the first semiconductor chip 5 to the surface of the substrate 3 via the gold wire ball (bump) 6 that is a massive conductive bonding agent, The semiconductor device 41 having a stacked structure can be obtained by a simple process.

次に、本発明の実施の形態4に係る半導体装置およびその製造方法を、図5に基づき説明する。
上記実施の形態2に係る半導体装置21においては、プリント配線基板3上に半導体チップ5を配置(載置)した後、その電極パッド部4と導体パターン2とを導電性ペースト、例えば銀ペースト22にて一度に接合したが、本実施の形態4に係る半導体装置においては、上記半導体チップ5の上にさらに別の半導体チップ(以下、第2半導体チップと称するとともに、基板に直接配置される上記半導体チップ5を第1半導体チップと称する)52を配置したものである。
Next, a semiconductor device and a manufacturing method thereof according to Embodiment 4 of the present invention will be described with reference to FIG.
In the semiconductor device 21 according to the second embodiment, after the semiconductor chip 5 is disposed (placed) on the printed wiring board 3, the electrode pad portion 4 and the conductor pattern 2 are electrically conductive paste, for example, silver paste 22 However, in the semiconductor device according to the fourth embodiment, another semiconductor chip (hereinafter referred to as a second semiconductor chip and also directly disposed on the substrate) is formed on the semiconductor chip 5. The semiconductor chip 5 is referred to as a first semiconductor chip) 52.

以下、この半導体装置の製造方法を説明するが、その説明に際し、上述した実施の形態2にて説明した第1半導体チップを配置した後の工程から説明するものとする。
すなわち、図5(a)〜(b)に示すように、第2半導体チップ52を、その電子回路(図示せず)側が下向きとなるようにした状態で、下側の第1半導体チップ5の表面(上面)に対向するように且つその電極パッド部53が導体パターン2に位置するように配置(載置)した後、導電性ペーストである銀ペースト22に熱を加えて、両半導体チップ5,52を基板3側に接合し、そして図5(c)に示すように、両半導体チップ5,52間およびその周囲に絶縁性の補強用樹脂54を充填する。
Hereinafter, a method for manufacturing the semiconductor device will be described. In the description, the process after the placement of the first semiconductor chip described in the second embodiment will be described.
That is, as shown in FIGS. 5A to 5B, the second semiconductor chip 52 is placed on the lower first semiconductor chip 5 with its electronic circuit (not shown) side facing downward. After arranging (mounting) the electrode pad portion 53 so as to face the surface (upper surface) and to be positioned on the conductor pattern 2, heat is applied to the silver paste 22, which is a conductive paste, and both the semiconductor chips 5. , 52 are bonded to the substrate 3 side, and an insulating reinforcing resin 54 is filled between and around the semiconductor chips 5, 52 as shown in FIG.

したがって、下側の第1半導体チップ5の実装と同時に、上側の第2半導体チップ52を、基板3上に積層構造でもって、しかも第1半導体チップ5を接合するための銀ペースト22を用いて階層状に実装することができる。   Therefore, simultaneously with the mounting of the lower first semiconductor chip 5, the upper second semiconductor chip 52 has a laminated structure on the substrate 3, and the silver paste 22 for bonding the first semiconductor chip 5 is used. Can be implemented in layers.

勿論、この場合も、銀ペースト22を介して互いに接触した両半導体チップ5,52における一方の電極パッド部(4または53)は、それが属する半導体チップの電子回路に電気的に接続されるが、他方の電極パッド部(53または4)は、それが属する半導体チップの電子回路に電気的に接続されないダミー電極としておくことにより、相対向して実装された2つの半導体チップの電子回路が、それぞれ独立して基板3側に電気的に接続された構造にすることができる。   Of course, also in this case, one electrode pad portion (4 or 53) in both semiconductor chips 5 and 52 that are in contact with each other via the silver paste 22 is electrically connected to the electronic circuit of the semiconductor chip to which it belongs. The other electrode pad portion (53 or 4) is a dummy electrode that is not electrically connected to the electronic circuit of the semiconductor chip to which it belongs, so that the electronic circuits of the two semiconductor chips mounted facing each other are Each can be independently connected to the substrate 3 side.

このように、基板3の表面に、第1半導体チップ5を、塊状の導電性接合剤である銀ペースト22を介して第2半導体チップ52を配置・接合することにより、簡単な工程で、積層構造の半導体装置51を得ることができる。   As described above, the first semiconductor chip 5 is laminated on the surface of the substrate 3 and the second semiconductor chip 52 is arranged and bonded via the silver paste 22 which is a bulky conductive bonding agent, thereby being laminated in a simple process. A semiconductor device 51 having a structure can be obtained.

なお、上述した第3および第4実施の形態において、第2半導体チップの上方に、さらに別の半導体チップを積層することもできる。
ところで、上記各実施の形態においては、基板に実装される半導体チップの厚さが、基板の表面に形成される導体パターンの厚さよりも厚い場合を図示して説明したが、半導体チップの厚さが導体パターンの厚さと同程度に薄くてもよい。
In the third and fourth embodiments described above, another semiconductor chip can be stacked above the second semiconductor chip.
In each of the above embodiments, the case where the thickness of the semiconductor chip mounted on the substrate is thicker than the thickness of the conductor pattern formed on the surface of the substrate has been illustrated and described. However, it may be as thin as the thickness of the conductor pattern.

この場合を、上記実施の形態1に適用したものとして説明すると、図6に示すように、この半導体装置61は、表面の両側に所定厚さの導体パターン2が形成された基板3と、この基板3の表面でしかも両側の導体パターン2,2同士間に、電子回路が形成されていない裏面が対向するように接着剤7を介して配置され且つ上記導体パターン2の厚さとほぼ同一厚さ(より具体的に言えば、実装後における導体パターンの表面と面一になるような厚さ)の半導体チップ62と、この半導体チップ62の表面の電極パッド部63と基板3の導体パターン2とに亘って配置されてこれらを電気的に接続する塊状の金製バンプ6とから構成されたものである。   If this case is described as being applied to the first embodiment, as shown in FIG. 6, the semiconductor device 61 includes a substrate 3 on which a conductor pattern 2 having a predetermined thickness is formed on both sides of the surface, The surface of the substrate 3 is disposed between the conductor patterns 2 and 2 on both sides with an adhesive 7 so that the back surface on which the electronic circuit is not formed is opposed, and the thickness of the conductor pattern 2 is substantially the same. More specifically, the semiconductor chip 62 having a thickness that is flush with the surface of the conductor pattern after mounting, the electrode pad portion 63 on the surface of the semiconductor chip 62, and the conductor pattern 2 of the substrate 3 It is comprised from the block-shaped gold bump 6 arrange | positioned over and connecting these electrically.

次に、この半導体装置の製造方法を図面に基づき説明する。
まず、図6(a)に示すように、導体パターン2が上方に向くように基板3を配置した後、図6(b)に示すように、基板3の両側縁部に形成された両導体パターン2,2同士間の表面に、接着剤7をその導体パターン2よりも薄い厚さでもって塗布する。
Next, a method for manufacturing this semiconductor device will be described with reference to the drawings.
First, as shown in FIG. 6A, after the substrate 3 is disposed so that the conductor pattern 2 faces upward, both conductors formed on both side edges of the substrate 3 as shown in FIG. 6B. An adhesive 7 is applied to the surface between the patterns 2 and 2 with a thickness thinner than that of the conductor pattern 2.

次に、図6(c)に示すように、基板3の表面で且つ両導体パターン2,2同士間に、電子回路および電極パッド部63が上方に向く(上方に位置する)姿勢でもって半導体チップ62を配置(載置)する。なお、上述したように、半導体チップ62の表面と両側の導体パターン2の表面とが面一(または、ほぼ面一)となるように、当該半導体チップ62および接着剤7の各厚さが考慮されている。言い換えれば、半導体チップ62と接着剤7との合計厚さが、導体パターン2の厚さに一致(または、ほぼ一致)するようにされている。   Next, as shown in FIG. 6 (c), the semiconductor circuit has a posture in which the electronic circuit and the electrode pad portion 63 face upward (positioned upward) on the surface of the substrate 3 and between the conductor patterns 2 and 2. The chip 62 is placed (placed). As described above, the thicknesses of the semiconductor chip 62 and the adhesive 7 are considered so that the surface of the semiconductor chip 62 and the surfaces of the conductor patterns 2 on both sides are flush (or substantially flush). Has been. In other words, the total thickness of the semiconductor chip 62 and the adhesive 7 is made to match (or substantially match) the thickness of the conductor pattern 2.

この状態で、接着剤7により、半導体チップ62が上向き姿勢で基板3表面の所定位置に固定されたことになる。勿論、このとき、各電極パッド部63と導体パターン2とが1対1で対応するように位置決めされる。   In this state, the adhesive 7 fixes the semiconductor chip 62 at a predetermined position on the surface of the substrate 3 in an upward posture. Of course, at this time, each electrode pad part 63 and the conductor pattern 2 are positioned so as to correspond one-to-one.

次に、図6(d)〜(e)に示すように、キャピラリ11にてバンプ形成用のワイヤボール(金製ボールであり、バンプとなる)6を、電極パッド部63と導体パターン2とに亘って、すなわち両者に一緒に接触するように配置(載置)した後、熱および超音波(加熱および加圧)を加えて拡散接合を行い、両者を接続するバンプ6を形成する。   Next, as shown in FIGS. 6D to 6E, a wire ball for bump formation (a gold ball, which becomes a bump) 6 is connected to the electrode pad portion 63 and the conductor pattern 2 by the capillary 11. In other words, after being placed (placed) so as to be in contact with each other together, heat and ultrasonic waves (heating and pressurization) are applied to perform diffusion bonding to form bumps 6 that connect the two.

すなわち、バンプ6を一度で両者に亘って配置・接合することにより(1回の工程により)、電極パッド部63と導体パターン2とが機械的および電気的に接合される。
次に、図6(f)に示すように、その形成時に生じたバンプ6の頂部6aを押さえ具12にて平坦化することにより、図6(g)に示すように、基板3への半導体チップ62の実装が完了する。
That is, by arranging and bonding the bumps 6 over both at once (by one step), the electrode pad portion 63 and the conductor pattern 2 are mechanically and electrically bonded.
Next, as shown in FIG. 6F, the top portion 6a of the bump 6 generated at the time of formation is flattened by the presser 12, so that the semiconductor to the substrate 3 as shown in FIG. The mounting of the chip 62 is completed.

この場合も、非常に薄い半導体チップを実装した半導体装置を、実施の形態1と同様に、容易に製造することができる。勿論、残りの実施の形態2〜4についても、適用することができる。   Also in this case, a semiconductor device on which a very thin semiconductor chip is mounted can be easily manufactured as in the first embodiment. Of course, the remaining Embodiments 2 to 4 can also be applied.

本発明の半導体装置およびその製造方法は、プリント配線基板上に、半導体チップの表面を上向きにして配置した後、基板上の導体パターンと電極パッド部とに亘って、一度に導電性接合剤を配置・接合することにより、半導体チップを基板上に実装することができ、特に、半導体チップが多層化されてなるパッケージの低背化するのに有効である。   According to the semiconductor device and the manufacturing method thereof of the present invention, a conductive bonding agent is applied at once to a conductor pattern and an electrode pad portion on a substrate after the surface of a semiconductor chip is disposed on a printed wiring board. By arranging and bonding, the semiconductor chip can be mounted on the substrate, and is particularly effective for reducing the height of the package in which the semiconductor chip is multilayered.

本発明の実施の形態1に係る半導体装置の要部断面図である。1 is a main part sectional view of a semiconductor device according to a first embodiment of the present invention; 同半導体装置の製造方法を説明するための要部断面図である。FIG. 22 is an essential part cross-sectional view for illustrating the method of manufacturing the semiconductor device. 本発明の実施の形態2に係る半導体装置の製造方法を説明するための要部断面図である。It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態3に係る半導体装置の製造方法を説明するための要部断面図である。It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention. 本発明の実施の形態4に係る半導体装置の製造方法を説明するための要部断面図である。It is principal part sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention. 本発明の実施の形態1に係る半導体装置の変形例における製造方法を説明するための要部断面図である。It is principal part sectional drawing for demonstrating the manufacturing method in the modification of the semiconductor device which concerns on Embodiment 1 of this invention.

符号の説明Explanation of symbols

1 半導体装置
2 導体パターン
3 プリント配線基板
4 電極パッド部
5 半導体チップ
6 バンプ
7 接着剤
21 半導体装置
22 銀ペースト
41 半導体装置
42 第2半導体チップ
43 電極パッド部
51 半導体装置
52 第2半導体チップ
53 電極パッド部
61 半導体装置
62 半導体チップ
63 電極パッド部
DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Conductor pattern 3 Printed wiring board 4 Electrode pad part 5 Semiconductor chip 6 Bump 7 Adhesive 21 Semiconductor device 22 Silver paste 41 Semiconductor device 42 2nd semiconductor chip 43 Electrode pad part 51 Semiconductor device 52 2nd semiconductor chip 53 Electrode Pad part 61 Semiconductor device 62 Semiconductor chip 63 Electrode pad part

Claims (3)

導体パターンを有する基板と、
電極パッド部を有する半導体チップと、
前記電極パッド部と前記導体パターンとを電気的に接続するバンプとを備え、
前記基板の表面に前記導体パターンが形成されており、
前記半導体チップの表面に前記電極パッド部が形成されており、
前記半導体チップの裏面を前記基板の表面に対向して、前記半導体チップが前記基板の平坦な表面に配置されており、
前記半導体チップの表面が前記導体パターンの表面と面一であり、
前記電極パッド部の端面が、前記半導体チップの端縁面に露出するように形成されており、
前記電極パッド部と前記導体パターンとに亘って前記バンプが配置されている
ことを特徴とする半導体装置。
A substrate having a conductor pattern;
A semiconductor chip having an electrode pad portion;
A bump for electrically connecting the electrode pad portion and the conductor pattern;
The conductor pattern is formed on the surface of the substrate,
The electrode pad portion is formed on the surface of the semiconductor chip,
The back surface of the semiconductor chip is opposed to the surface of the substrate, and the semiconductor chip is disposed on the flat surface of the substrate,
The surface of the semiconductor chip is flush with the surface of the conductor pattern;
The end surface of the electrode pad portion is formed so as to be exposed on the end surface of the semiconductor chip,
The bump is disposed across the electrode pad portion and the conductor pattern. A semiconductor device, wherein:
導体パターンを有する基板と、
第1電極パッド部を有する第1半導体チップと、
第2電極パッド部を有する第2半導体チップと、
前記第1電極パッド部と前記第2電極パッド部と前記導体パターンとを電気的に接続するバンプとを備え、
前記基板の表面に前記導体パターンが形成されており、
前記第1半導体チップの表面に前記第1電極パッド部が形成されており、
前記第2半導体チップの表面に前記第2電極パッド部が形成されており、
前記第1半導体チップの裏面を前記基板の表面に対向して、前記第1半導体チップが前記基板の平坦な表面に配置されており、
前記第1半導体チップの表面が前記導体パターンの表面と面一であり、
前記第1電極パッド部の端面が、前記第1半導体チップの端縁面に露出するように形成されており、
前記第1電極パッド部と前記導体パターンとに亘って前記バンプが配置されており、
前記第2半導体チップの表面を前記第1半導体チップの表面に対向して、前記第2半導体チップが前記第1半導体チップ上に配置されており、
前記第2電極パッド部が前記バンプに接触している
ことを特徴とする半導体装置。
A substrate having a conductor pattern;
A first semiconductor chip having a first electrode pad portion;
A second semiconductor chip having a second electrode pad portion;
A bump for electrically connecting the first electrode pad portion, the second electrode pad portion and the conductor pattern;
The conductor pattern is formed on the surface of the substrate,
The first electrode pad portion is formed on a surface of the first semiconductor chip;
The second electrode pad portion is formed on a surface of the second semiconductor chip;
The back surface of the first semiconductor chip is opposed to the surface of the substrate, and the first semiconductor chip is disposed on the flat surface of the substrate,
The surface of the first semiconductor chip is flush with the surface of the conductor pattern;
An end surface of the first electrode pad portion is formed to be exposed on an end surface of the first semiconductor chip;
The bumps are disposed across the first electrode pad portion and the conductor pattern,
The second semiconductor chip is disposed on the first semiconductor chip with the surface of the second semiconductor chip facing the surface of the first semiconductor chip;
The semiconductor device, wherein the second electrode pad section is in contact with the bump .
前記バンプとして、金を用いた
ことを特徴とする請求項1または2に記載の半導体装置。
The semiconductor device according to claim 1, wherein gold is used as the bump .
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4606376B2 (en) * 2006-04-19 2011-01-05 日本インター株式会社 Semiconductor device

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6146769U (en) * 1984-08-30 1986-03-28 日本電信電話株式会社 Electronic circuit forming chip mounting equipment
JPH0496354A (en) * 1990-08-13 1992-03-27 Nec Corp Semiconductor integrated circuit chip and mounting method thereof
JPH05190611A (en) * 1992-01-09 1993-07-30 Oki Electric Ind Co Ltd Packaging of semiconductor element and semiconductor device
JPH0786339A (en) * 1993-06-29 1995-03-31 Nippon Chemicon Corp Connection of semiconductor element
JPH09330952A (en) * 1996-06-13 1997-12-22 Toshiba Corp Printed circuit board and method for laminating semiconductor chip
JP2000091376A (en) * 1998-09-11 2000-03-31 Taiyo Yuden Co Ltd Electronic circuit device
JP2000277683A (en) * 1999-01-18 2000-10-06 Toshiba Corp Semiconductor device and mounting method therefor
JP2002164392A (en) * 2000-11-28 2002-06-07 Toppan Forms Co Ltd Method for mounting ic chip
JP2002305278A (en) * 2001-04-06 2002-10-18 Hitachi Ltd Manufacturing method of semiconductor device
JP2002359346A (en) * 2001-05-30 2002-12-13 Sharp Corp Semiconductor device and method of stacking semiconductor chips
JP2003133509A (en) * 2001-10-24 2003-05-09 Seiko Epson Corp Semiconductor package and method for manufacturing the same
JP2005251910A (en) * 2004-03-03 2005-09-15 Seiko Epson Corp Circuit board, its manufacturing method, electrooptical device, and electronic apparatus
JP2006013465A (en) * 2004-05-26 2006-01-12 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6146769U (en) * 1984-08-30 1986-03-28 日本電信電話株式会社 Electronic circuit forming chip mounting equipment
JPH0496354A (en) * 1990-08-13 1992-03-27 Nec Corp Semiconductor integrated circuit chip and mounting method thereof
JPH05190611A (en) * 1992-01-09 1993-07-30 Oki Electric Ind Co Ltd Packaging of semiconductor element and semiconductor device
JPH0786339A (en) * 1993-06-29 1995-03-31 Nippon Chemicon Corp Connection of semiconductor element
JPH09330952A (en) * 1996-06-13 1997-12-22 Toshiba Corp Printed circuit board and method for laminating semiconductor chip
JP2000091376A (en) * 1998-09-11 2000-03-31 Taiyo Yuden Co Ltd Electronic circuit device
JP2000277683A (en) * 1999-01-18 2000-10-06 Toshiba Corp Semiconductor device and mounting method therefor
JP2002164392A (en) * 2000-11-28 2002-06-07 Toppan Forms Co Ltd Method for mounting ic chip
JP2002305278A (en) * 2001-04-06 2002-10-18 Hitachi Ltd Manufacturing method of semiconductor device
JP2002359346A (en) * 2001-05-30 2002-12-13 Sharp Corp Semiconductor device and method of stacking semiconductor chips
JP2003133509A (en) * 2001-10-24 2003-05-09 Seiko Epson Corp Semiconductor package and method for manufacturing the same
JP2005251910A (en) * 2004-03-03 2005-09-15 Seiko Epson Corp Circuit board, its manufacturing method, electrooptical device, and electronic apparatus
JP2006013465A (en) * 2004-05-26 2006-01-12 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method

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