JP4210346B2 - 信号処理方法及び信号処理回路 - Google Patents
信号処理方法及び信号処理回路 Download PDFInfo
- Publication number
- JP4210346B2 JP4210346B2 JP25416995A JP25416995A JP4210346B2 JP 4210346 B2 JP4210346 B2 JP 4210346B2 JP 25416995 A JP25416995 A JP 25416995A JP 25416995 A JP25416995 A JP 25416995A JP 4210346 B2 JP4210346 B2 JP 4210346B2
- Authority
- JP
- Japan
- Prior art keywords
- converter
- value
- signal
- offset
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、信号処理方法及び信号処理回路に関するものである。
【０００２】
近年、磁気ディスク装置等のハードディスク装置は、ハードディスクの高密度化、読み出し及び書き込み速度の高速化に向かっている。この高密度、高速化に伴い、記録媒体からドライブヘッドが読み出した信号の信号処理は、より精度の高い処理が要求されている。
【０００３】
【従来の技術】
従来、ハードディスク装置において、記録媒体としての磁気ディスクに記録されたデータは、ドライブヘッドにて読み出される。ドライブヘッドは、その読み出したデータをリード信号として信号処理回路に出力する。信号処理回路は、ドライブヘッドが出力するリード信号をアナログ出力として取り扱いそのリード信号をまず複数ビットにデジタル変換し、そのデジタル値と基準値とを比較して２値化する。そして、信号処理回路にて２値化に信号処理されたリード信号は、ディスクコントローラに出力され、そのディスクコントローラにてリード信号の内容が判別されユーザデータが抽出され処理される。
【０００４】
ところで、信号処理回路において、アナログ出力として取り扱われるリード信号を複数ビットにデジタル変換するのに、Ａ／Ｄコンバータが用いられている。そして、このＡ／Ｄコンバータにおけるアナログ値（入力）に対するデジタル値（出力）の特性は、図７に実線で示すように原点を通過し一対一の特性Ｌ１が望ましい。しかしながら、Ａ／Ｄコンバータの製造上ばらつき等により、図７に破線で示すように原点を通過しない特性Ｌ２，Ｌ３になる場合が生じる。この場合、特性Ｌ２，Ｌ３を持つＡ／Ｄコンバータは、その変位した電位（オフセット電圧Δα，Δβ）だけ補正する、いわゆるオフセットキャンセルを行う必要がある。オフセットキャンセルは、信号処理回路を含む集積回路装置の出荷時に行ったり、信号処理回路の動作開始時に行っている。
【０００５】
図６は、Ａ／Ｄコンバータ８０に対してオフセットキャンセルを行うための回路を示す。図６において、レジスタ８１は、外部インターフェース８２を介してディスクコントローラからオフセットキャンセル値を入力する。このキャンセル値は、出荷前の検査によって得られたオフセット電圧に基づいて設定されていてディスクコントローラから該ディスク装置が立ち上がるたびに出力される。レジスタ８１は、キャンセル値をＤ／Ａコンバータ８３に出力する。Ｄ／Ａコンバータ８３は、デジタル値よりなるキャンセル値をアナログ値（アナログ電圧）に変換する。アナログ電圧は、抵抗８４，８５よりなる分圧回路に印加される。そして、抵抗８４，８５間にはこのアナログ電圧と他端に印加されている基準電圧との電位差分の電圧がかかる。この電圧が抵抗８４，８５の抵抗比で決まる分圧比で分圧され、抵抗８６を介してＡ／Ｄコンバータ８０の信号線８７に印加される。この信号線８７に印加される電圧は、オフセットキャンセルするためのキャンセル電圧となる。つまり、図７に破線で示す特性Ｌ２のＡ／Ｄコンバータ８０では、キャンセル電圧は−Δαとなる。又、特性Ｌ３のＡ／Ｄコンバータ８０では、キャンセル電圧はΔβとなる。
【０００６】
このように、ディスク装置は、電源立ち上げ直後において信号処理回路のＡ／Ｄコンバータ８０についてオフセットキャンセル処理を完了させる。その結果、信号処理回路は、ドライブヘッドから出力されるリード信号に対して精度の高い信号処理を行うことができる。
【０００７】
【発明が解決しようとする課題】
ところで、ディスク装置を長時間使用している場合には、Ａ／Ｄコンバータ８０の周辺温度は高温になる。Ａ／Ｄコンバータ８０におけるアナログ値（入力）に対するデジタル値（出力）の特性は、周辺温度によって変動する。この変動は周辺温度が高くなるほど大きくなる。
【０００８】
しかしながら、オフセットキャンセル処理は、ディスク装置の電源立ち上げ直後に一度行った後は行われない。即ち、Ａ／Ｄコンバータ８０のためのオフセットキャンセル電圧は固定である。従って、周辺温度の上昇によるオフセット電圧は前記オフセットキャンセル処理ではキャンセルできない。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的は事前にオフセットキャンセルのための検査を行う必要なく、しかも、製造上のばらつき又は周辺温度の変動に関係なくその時々のＡ／Ｄコンバータのオフセットキャンセル電圧を生成してそのオフセット電圧をキャンセルして精度の高い信号処理を行うことができる信号処理方法及び信号処理回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項１の発明は、記録媒体のセクタに記録されているサーボ情報の読み取り信号をデジタル変換処理する機能を有する第１の処理部と、前記セクタに記録されているデータ情報の読み取り信号をデジタル変換処理する機能を有する第２の処理部とを備え、前記第２の処理部は、前記データ情報の読み取り信号をデジタル変換処理するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータから出力されるデジタル値と予め定めた許容値とを比較する判別器と、前記比較結果に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成するオフセットキャンセル回路と、を備え、前記オフセットキャンセル電圧を前記第１の処理部が前記サーボ情報をデジタル変換処理している間に生成する。
【００１１】
請求項２の発明は、請求項１の発明において、前記第２の処理部は、前記デジタル値が前記許容値内にない場合に予め定めたオフセット単位変化量を前記デジタル値に累加算する演算器と、前記累加算されたデジタル値をアナログ値に変換するＤ／Ａコンバータと、前記アナログ値を、前記Ａ／Ｄコンバータのオフセット電圧をキャンセルさせるためのオフセットキャンセル電圧として前記Ａ／Ｄコンバータに出力するオフセットキャンセル電圧供給回路とを更に備えた。
請求項３の発明は、請求項１又は請求項２の発明において、前記データ情報の読み取り信号を増幅するアンプと、前記デジタル値が前記許容値内にある場合には、前記アンプの増幅率を上げるように制御する制御回路とを更に備えた。
【００１３】
請求項４の発明は、請求項１、請求項２又は請求項３において、前記第１の処理部にて前記サーボ情報の読み取り信号がデジタル変換処理されている間に、前記第２の処理部へ前記データ情報の読み取り信号が供給されることを遮断するスイッチ回路を更に備えた。
【００１５】
請求項５の発明は、記録媒体のセクタに記録されているサーボ情報の読み取り信号を第１の処理部にてデジタル変換処理し、前記セクタに記録されているデータ情報の読み取り信号を第２の処理部にてデジタル変換処理する信号処理方法において、前記第２の処理部は、前記デジタル変換処理するＡ／Ｄコンバータを有し、前記データ情報におけるプリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換処理するようにサンプリング制御し、前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル信号の平均値をとり、前記平均値に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成する。
【００１６】
請求項６の発明は、記録媒体のセクタに記録されているサーボ情報の読み取り信号をデジタル変換処理する機能を有する第１の処理部と、前記セクタに記録されているデータ情報の読み取り信号をデジタル変換処理する機能を有する第２の処理部とを備え、前記第２の処理部は、記録媒体のセクタに記録されているデータ情報におけるプリアンブル部の読み取り信号をデジタル値に変換するＡ／Ｄコンバータと、前記プリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換させるように制御するサンプリング制御回路と、前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル値の平均値を求める演算器と、前記平均値に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成するオフセットキャンセル回路とを備えた。
【００１８】
（作用）
請求項１の発明によれば、第１の処理部にてサーボ情報の読み取り信号をデジタル変換処理している間に、第２の処理部にてデータ情報の読み取り信号をデジタル変換処理するためのその第２の処理部に設けられたＡ／Ｄコンバータのオフセットキャンセル電圧が生成され該Ａ／Ｄコンバータのオフセット電圧がキャンセルされる。その結果、周辺温度が変動しても常に精度の高い変換ができる。
【００２０】
請求項２の発明によれば、演算器はデジタル値が許容値内にない場合には、予め定めたオフセット単位変化量をデジタル値に累加算する。Ｄ／Ａコンバータは累加算されたデジタル値をアナログ値に変換する。オフセットキャンセル電圧供給回路はＡ／Ｄコンバータのオフセット電圧をキャンセルさせるためのオフセットキャンセル電圧としてアナログ値をＡ／Ｄコンバータに出力する。その結果、Ａ／Ｄコンバータのオフセットキャンセルのための処理が簡単にかつ自動的に行われる。
【００２１】
請求項３の発明によれば、アンプはデータ情報の読み取り信号を増幅し、制御回路はデジタル値が許容値内にある場合にはアンプの増幅率を上げるように制御する。
【００２３】
請求項４の発明によれば、スイッチ回路は第１の処理部にてサーボ情報の読み取り信号がデジタル変換処理されている間に第２の処理部へのデータ情報の読み取り信号が供給されることを遮断する。
【００２５】
請求項５の発明によれば、第２の処理部はデジタル変換処理するＡ／Ｄコンバータを有し、データ情報におけるプリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換処理するようにサンプリング制御し、前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル信号の平均値が求められ、平均値に基づいてＡ／Ｄコンバータのオフセットキャンセル電圧が生成される。
【００２６】
請求項６の発明によれば、第２処理部が有するＡ／Ｄコンバータは記録媒体のセクタに記録されているデータ情報におけるプリアンブル部の読み取り信号をデジタル値に変換し、サンプリング制御回路はプリアンブル部の読み取り信号を所定の間隔でＡ／Ｄコンバータにてデジタル変換させるように制御する。演算器は、Ａ／Ｄコンバータにてデジタル変換された複数のデジタル値の平均値を求め、オフセットキャンセル回路は平均値に基づいてＡ／Ｄコンバータのオフセットキャンセル電圧を生成する。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図１〜図３に従って説明する。
【００３０】
図１は、磁気ディスク装置の構成を示す。記録媒体としての磁気ディスク２１は、図示しないモータによって回転される。ドライブヘッド２２は、アーム２３の先端に取着されている。アーム２３は、その基端がモータ２４に連結されている。モータ２４が正逆回転することにより、アーム２３は正逆方向に回動する。ドライブヘッド２２は、アーム２３の回動により磁気ディスク２１の半径方向に移動する。ドライブヘッド２２は、磁気ディスク２１に記録されたデータを読み取ったり、データを磁気ディスク２１に書き込むための磁気ヘッドにて構成されている。
【００３１】
図３は、磁気ディスク２１の各セクタの記録フォーマットの概要を示す。各セクタ３０は、サーボ情報区間３１とデータ情報区間３２とに大別される。サーボ情報区間３１は、セクタ３０のサーボ情報が記録される領域である。ドライブヘッド２２は、このサーボ情報区間３１に記録されたサーボ情報に基づいてサーボ制御が行われ、目的のセクタ３０の位置にシークされるようになっている。
【００３２】
データ情報区間３２は、プリアンブル部３２ａ、トレーニング部３２ｂ及びデータ部３２ｃ等から構成されている。プリアンブル部３２ａは、後続のデータ部３２ｃに記録されたデータ情報を構成するユーザデータを読み出すタイミングを決定するためのデータ情報の一部としてのプリアンブルパターンが記録されていて、プリアンブルパターンは全て「１」が記録される。因みに、全て内容が「１」であるプリアンブルパターンがドライブヘッド２２にて読み出されると、そのリード信号ＲＤは、正弦波となる。そして、プリアンブルパターンは、データ部３２ｃに記録されたユーザデータを読み出すタイミングを決定するためのものであるので、各セクタ３０のプリアンブル部３２ａに記録されるプリアンブルパターンは、全て同じパターンである。
【００３３】
ドライブヘッド２２にて読み取られたリード信号ＲＤは、信号処理回路４０に出力される。信号処理回路４０に設けられたアンプ４１は、リード信号ＲＤを増幅して信号処理部４２に出力する。信号処理部４２は、サーボ情報区間３１から読み出されたリード信号ＲＤを信号処理する第１の処理部４２ａと、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する第２の処理部４２ｂとを含む。
【００３４】
図２は、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する第２の処理部４２ｂの要部ブロック回路を示す。図２において、ゲインコントロールアンプ４３は、アナログスイッチ４４を介してリード信号ＲＤを入力し増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５は、リード信号ＲＤをアナログ出力として取り扱いそのアナログ値をデジタル値にデジタル変換を行う。本実施の形態ではＡ／Ｄコンバータ４５は、アナログ信号であるリード信号ＲＤを６ビットのデジタル値Ｄに変換するようになっている。
【００３５】
６ビットのデジタル値Ｄに変換されたリード信号ＲＤは、図示しない比較器にて基準値と比較されて２値化される。そして、２値化されたリード信号ＲＤは、次段のディスクコントローラ４６に出力される。ディスクコントローラ４６は、２値化されたリード信号ＲＤを入力しデータ情報区間３２のデータ部３２ｃに記録されたユーザデータを抽出し、入出力インターフェース４７を介して外部装置に出力される。又、ディスクコントローラ４６は、プリアンブル部３２ａに記録されたプリアンブルパターンを抽出し、前記Ａ／Ｄコンバータ４５のサンプリング周期を決定するサンプリング信号を生成し信号処理回路４０に出力するようになっている。
【００３６】
次に、前記処理部４２ｂに設けられたオフセットキャンセル回路５０について説明する。図２において、判別器５１は、Ａ／Ｄコンバータ４５からの６ビットのデジタル値Ｄに変換されたリード信号ＲＤを入力する。又、判別器５１は、シリアルインタフェース５２を介してディスクコントローラ４６から６ビットのオフセット許容値Ｋ、−Ｋを入力する。尚、本実施の形態では、この許容値Ｋ、−Ｋを１０進数で１，−１としている。
【００３７】
−Ｋ＜Ｄ＜Ｋの時（１０進数で−１＜Ｄ＜１）、判別器５１は「０」の判定信号Ｊを制御回路５３に出力する。Ｄ≦−Ｋの時（１０進数でＤ≦−１）、判別器５１は「１」の判定信号Ｊを制御回路５３に出力する。Ｋ≦Ｄの時（１０進数で１≦Ｄ）、判別器５１は「−１」の判定信号Ｊを制御回路５３に出力する。
【００３８】
第１及び第２の制御回路としての制御回路５３は、ディスクコントローラ４６からのサーボ制御信号ＳＢを入力し、オフセットキャンセルモード（以下、単にキャンセルモードという）となる。制御回路５３はアナログスイッチ４４と接続されていて、キャンセルモードになるとアナログスイッチ４４をオフさせてリード信号ＲＤの通過を遮断する。制御回路５３はゲインコントロールアンプ４３と接続されていて、同アンプ４３の増幅率を制御する。制御回路５３はキャンセルモードの時、予め定めた順序でアンプ４３の増幅率をリード動作時の増幅率から２倍に上げるための制御信号をアンプ４３に出力する。又、制御回路５３はキャンセルモード以外の時、アンプ４３に対して元の、即ちリード動作時の増幅率に戻すための制御信号をアンプ４３に出力する。
【００３９】
制御回路５３はキャンセルモードにおいて、判別器５１からの判定信号Ｊに基づいて乗算器５４及び加算器５５に第１及び第２演算制御データＪａ，Ｊｂをそれぞれ出力する。判定信号Ｊが「１」又は「−１」の時、制御回路５３は乗算器５４に「１」の第１演算制御データＪａを出力する。尚、制御回路５３は、前記アンプ４３の増幅率を２倍に上げた時、乗算器５４に対して「１」から「１／２」の第１演算制御データＪａを出力する。
【００４０】
又、判定信号Ｊが「０」の時、制御回路５３は乗算器５４に「０」の第１演算制御データＪａを出力する。さらに、判定信号Ｊが「−１」又は「０」の時、制御回路５３は加算器５５に「−１」の第２演算制御データＪｂを出力する。又、判定信号Ｊが「１」の時、制御回路５３は加算器５５に「１」の第２演算制御データＪｂを出力する。
【００４１】
演算器を構成する乗算器５４は、第１レジスタ５６に保持されたオフセット単位変化量Ｔと第１演算制御データＪａとで掛け算を行う。即ち、第１演算制御データＪａが「１」のとき、乗算器５４は乗算値Ｔａ（＝１×Ｔ）を加算器５５に出力する。又、第１演算制御データＪａが「１／２」のとき、乗算器５４は乗算値Ｔａ（＝（１／２）×Ｔ＝Ｔ／２）を加算器５５に出力する。更に、第１演算制御データＪａが「０」のとき、乗算器５４は、乗算値Ｔａ（＝０×Ｔ＝０）を加算器５５に出力する。尚、第１レジスタ５６に保持されるオフセット単位変化量Ｔは、シリアルインタフェース５２を介してディスクコントローラ４６から入力されるようになっている。
【００４２】
演算器を構成する加算器５５は、第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（Ｔ、Ｔ／２、又は、０）と第２レジスタ５７が保持するキャンセル累算値Ｈとで加算を行う。第２演算制御データＪｂが「１」のとき、加算器５５は、キャンセル累算値Ｈと乗算値Ｔａを加算し、その加算値（＝Ｈ＋Ｔａ）を新たなキャンセル累算値Ｈとしてセレクタ５８を介して第２レジスタ５７に出力する。又、第２演算制御データＪｂが「−１」のとき、加算器５５は、乗算値Ｔａを負にしその負にした乗算値Ｔａとキャンセル累算値Ｈとを加算し、その加算値（＝Ｈ−Ｔａ）を新たなキャンセル累算値Ｈとしてセレクタ５８を介して第２レジスタ５７に出力する。
【００４３】
セレクタ５８は、シリアルインタフェース５４からの初期値Ｈ０と加算器５５の加算値、即ち新たなキャンセル累算値Ｈを入力し、制御回路５３からの選択信号ＳＥＬに基づいていずれか一方の値を第２レジスタ５７に出力する。即ち、制御回路５３は、キャンセルモードになると同時に初期値Ｈ０を選択する選択信号ＳＥＬをセレクタ５８に出力し、その後に新たなキャンセル累算値Ｈを選択する選択信号ＳＥＬをセレクタ５８に出力する。従って、キャンセルモードになると、第２レジスタ５７は、キャンセルモードになると同時に初期値Ｈ０が保持され、その後加算器５５からの累算値Ｈが保持される。尚、初期値Ｈ０は、キャンセルモードになると同時にシリアルインタフェース５４を介してディスクコントローラ４６から入力されるようになっている。又、乗算器５４、加算器５５及びレジスタ５６の演算のための動作タイミングは、制御回路５３からの制御信号に基づいて行われている。
【００４４】
演算器を構成する第２レジスタ５７のキャンセル累算値Ｈは、Ｄ／Ａコンバータ５９に出力される。オフセットキャンセル電圧供給回路を構成するＤ／Ａコンバータ５９は、キャンセル累算値Ｈをアナログ電圧に変換する。即ち、キャンセル累算値Ｈが大きくなればなるほどアナログ電圧は相対して大きな値となる。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、オフセットキャンセル電圧供給回路を構成する抵抗６０，６１からなる分圧回路に印加される。抵抗６０，６１の接続点の電圧（分圧電圧）は、抵抗６０，６１の抵抗比で決まり、この分圧電圧がオフセットキャンセル電圧Ｖｃとして抵抗６２を介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。従って、信号線６３の電位は、このオフセットキャンセル電圧Ｖｃによって変更されることになる。
【００４５】
次に、上記のように構成された信号処理回路４０の作用を説明する。
ハードディスク装置がデータを読み出すために、ドライブヘッド２２を目的のセクタ３０にシークするためサーボ制御モードになっている時、ディスクコントローラ４６はサーボ制御信号ＳＢを第２の処理部４２ｂに出力する。第２の処理部４２ｂの制御回路５３は、サーボ制御信号ＳＢに基づいてアナログスイッチ４４をオフさせる。従って、サーボ制御モード中は、ドライブヘッド２２から読み出されているリード信号ＲＤは、ゲインコントロールアンプ４３には出力されない。つまり、サーボ制御モード中は、ドライブヘッド２２から読み出されているリード信号ＲＤは、セクタ３０のサーボ情報区間３１から読み出されたリード信号ＲＤを信号処理する第１の処理部４２ａに出力され該処理部４２ａにて信号処理が行われる。
【００４６】
又、制御回路５３は、サーボ制御信号ＳＢに基づいてキャンセルモードとなる。キャンセルモードになると、ディスクコントローラ４６からセレクタ５８を介して第２レジスタ５７に初期値Ｈ０（説明の便宜上Ｈ０＝０とする。）が入力されるとともに、ディスクコントローラ４６からセレクタ５８を介して第１レジスタ５６にオフセット単位変化量Ｔが入力される。
【００４７】
さらに、判別器５１には、ディスクコントローラ４６からオフセット許容値Ｋ，−Ｋを入力するとともに、Ａ／Ｄコンバータ４５からのデジタル値Ｄを入力する。この時、ゲインコントロールアンプ４３の信号線６３の電位は、リード信号ＲＤが消失していることから０電位となる。従って、Ａ／Ｄコンバータ４５は、オフセット電圧を有しない場合にはデジタル値Ｄが０となる。
【００４８】
今、Ａ／Ｄコンバータ４５がオフセット許容値−Ｋ以下のデジタル値Ｄ、即ちオフセット電圧を有していると、判別器５１は「１」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「１」の判定信号Ｊに基づいて乗算器５４に「１」の第１演算制御データＪａを出力するとともに、「１」の第２演算制御データＪｂを加算器５５に出力する。
【００４９】
乗算器５４は、第１レジスタ５６に保持されたオフセット単位変化量Ｔと演算制御データＪａとで掛け算を行い、乗算値Ｔａ（＝１×Ｔ）を加算器５５に出力する。加算器５５は、「１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝Ｔ）と第２レジスタ５７が保持するキャンセル累算値Ｈ（この場合、初期値Ｈ０＝０）とで加算（＝０＋Ｔａ）を行う。加算器５５は、この加算値（＝Ｔａ＝Ｔ）を新たなキャンセル累算値Ｈ（＝Ｔ）としてセレクタ５８を介して第２レジスタ５７に出力する。
【００５０】
第２レジスタ５７に保持されたキャンセル累算値Ｈ（＝Ｔ）は、Ｄ／Ａコンバータ５９に出力される。Ｄ／Ａコンバータ５９は、キャンセル累算値Ｈをアナログ電圧に変換する。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、抵抗６０，６１からなる分圧回路にて分圧され、この分圧電圧がオフセットキャンセル電圧Ｖｃとして抵抗６２を介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。従って、信号線６３の電位は、このオフセットキャンセル電圧Ｖｃ分だけ上昇する。
【００５１】
信号線６３の電位が０ボルトからオフセットキャンセル電圧Ｖｃ分だけ上昇すると、ゲインコントロールアンプ４３はその上昇分の電圧Ｖｃを増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５はこの増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄは、オフセットキャンセル電圧Ｖｃが印加した分だけプラス側に増加する（即ち、デジタル値Ｄが０の値側に近づく）。そして、０の値側に近づいたデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００５２】
そして、その増加したデジタル値Ｄが未だオフセット許容値−Ｋ以下の場合、判別器５１は前記と同様に「１」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「１」の判定信号Ｊに基づいて乗算器５４に「１」の第１演算制御データＪａを出力するとともに、「１」の第２演算制御データＪｂを加算器５５に出力する。
【００５３】
従って、乗算器５４は、乗算値Ｔａ（＝Ｔ）を加算器５５に出力する。加算器５５は、「１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝Ｔ）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝Ｔ）とで加算（＝Ｔ＋Ｔ）を行う。加算器５５は、この加算値（＝２Ｔ）を新たなキャンセル累算値Ｈ（＝２Ｔ）として第２レジスタ５７に出力する。
Ｄ／Ａコンバータ５９は、キャンセル累算値Ｈ（＝２Ｔ）をアナログ電圧に変換する。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、分圧回路にて分圧され、この分圧電圧が、即ちさらに先のオフセットキャンセル電圧Ｖｃと同じ電位分だけ増加して信号線６３に印加する。従って、信号線６３の電位は、さらに電位が上昇する。
【００５４】
信号線６３の電位が先のオフセットキャンセル電圧Ｖｃからさらに上昇すると、ゲインコントロールアンプ４３はその上昇分の電圧Ｖｃを増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５はこの増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄは、先のオフセットキャンセル電圧Ｖｃからさらに加わった電圧分だけプラス側に増加する（即ち、デジタル値Ｄが０の値側に近づく）。そして、０の値側に近づいたデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００５５】
そして、その増加したデジタル値Ｄが−Ｋ＜Ｄ＜Ｋの場合、判別器５１は「０」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「０」の判定信号Ｊに基づいて乗算器５４に「０」の第１演算制御データＪａを出力するとともに、「−１」の第２演算制御データＪｂを加算器５５に出力する。
【００５７】
乗算器５４は、第１レジスタ５６に保持されたオフセット単位変化量Ｔと演算制御データＪａとで掛け算を行い、乗算値Ｔａ（＝０×Ｔ）を加算器５５に出力する。加算器５５は、「−１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝０）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝２Ｔ）とで加算（＝０＋２Ｔ）を行う。加算器５５は、この加算値（＝２Ｔ）を新たなキャンセル累算値Ｈ（＝２Ｔ）としてセレクタ５８を介して第２レジスタ５７に出力する。従って、この場合には信号線６３に印加されている電位は、先のキャンセル累算値Ｈ（＝２Ｔ）に基づくオフセットキャンセル電圧Ｖｃのままである。
【００５８】
一方、制御回路５３は、「０」の判定信号Ｊに基づいてゲインコントロールアンプ４３の増幅率を２倍に上昇させるための制御信号を出力する。従って、アンプ４３は、２倍の増幅率で信号線６３に印加されている電圧を増幅してＡ／Ｄコンバータ４５に出力する。その結果、Ａ／Ｄコンバータ４５はこの２倍の増幅率で増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄ（オフセット電圧）は、２倍に増幅された電圧分だけマイナス側に増加する。そして、その増加したデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００５９】
増加したことによってデジタル値Ｄがオフセット許容値−Ｋ以下になった場合、判別器５１は前記と同様に「１」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「１」の判定信号Ｊに基づいて乗算器５４に「１／２」の第１演算制御データＪａを出力するとともに、「１」の第２演算制御データＪｂを加算器５５に出力する。
【００６０】
従って、乗算器５４は、乗算値Ｔａ（＝Ｔ／２）を加算器５５に出力する。加算器５５は、「１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝Ｔ／２）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝２Ｔ）とで加算（＝５Ｔ／２）を行う。加算器５５はこの加算値（＝５Ｔ／２）を新たなキャンセル累算値Ｈ（＝５Ｔ／２）として第２レジスタ５７に出力する。
【００６１】
Ｄ／Ａコンバータ５９は、キャンセル累算値Ｈ（＝５Ｔ／２）をアナログ電圧に変換する。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、分圧回路にて分圧され、この分圧電圧が、即ちさらにオフセットキャンセル電圧Ｖｃと同じ電位分だけ更に増加して信号線６３に印加する。従って、信号線６３の電位は、さらに電位が上昇する。
【００６２】
信号線６３の電位が先のオフセットキャンセル電圧Ｖｃからさらに上昇すると、ゲインコントロールアンプ４３はその上昇分の電圧Ｖｃを増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５はこの増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄは、先のオフセットキャンセル電圧Ｖｃからさらに加わった電圧分だけプラス側に増加する（即ち、デジタル値Ｄが０の値側に近づく）。０の値側に近づいたデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００６３】
そのデジタル値Ｄが−Ｋ＜Ｄ＜Ｋとなった場合、判別器５１は「０」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「０」の判定信号Ｊに基づいて乗算器５４に「０」の第１演算制御データＪａを出力するとともに、「−１」の第２演算制御データＪｂを加算器５５に出力する。
【００６５】
乗算器５４は、乗算値Ｔａ（＝０×Ｔ）を加算器５５に出力する。加算器５５は、「−１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝０）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝５Ｔ／２）とで加算（＝０＋５Ｔ／２）を行う。加算器５５は、この加算値（＝５Ｔ／２）を新たなキャンセル累算値Ｈ（＝５Ｔ／２）としてセレクタ５８を介して第２レジスタ５７に出力する。従って、この場合には信号線６３に印加されている電位は、先のキャンセル累算値Ｈ（＝５Ｔ／２）に基づくオフセットキャンセル電圧Ｖｃのままである。
【００６６】
本実施の形態では、この状態に到達すると、制御回路５３は、オフセットキャンセルのための処理を停止する。
この状態で、サーボ制御が終了し目的のセクタ３０に到達すると、ディスクコントローラ４６は、サーボ制御信号ＳＢを消失する。サーボ制御信号ＳＢが消失すると、制御回路５３は、オフセットキャンセルモードを終了し、第２レジスタ５７に記憶したキャンセル累算値Ｈ（＝５Ｔ／２）に基づくオフセットキャンセル電圧Ｖｃを信号線６３に印加した状態にする。従って、この時点で、Ａ／Ｄコンバータ４５が有していたオフセット電圧は、オフセットキャンセル電圧Ｖｃにてキャンセルされる。又、制御回路５３は、オフセットキャンセルモードの終了に基づいてゲインコントロールアンプ４３の増幅率を元の増幅率に戻すための制御信号を出力する。
【００６７】
さらに、制御回路５３は、アナログスイッチ４４をオンさせてドライブヘッド２２からのリード信号ＲＤをゲインコントロールアンプ４３を介してＡ／Ｄコンバータ４５に入力可能なリード動作の状態にする。従って、ドライブヘッド２２から出力されるリード信号ＲＤ（セクタ３０のデータ情報区間３２に記録されたデータ）は、Ａ／Ｄコンバータ４５にてデジタル値Ｄに変換されたリード信号ＲＤに変換される。この時、Ａ／Ｄコンバータ４５は、自身が有していたその時のオフセット電圧がオフセットキャンセル電圧Ｖｃにてキャンセルされているため、図７に実線で示すように原点を通過し一対一の特性Ｌ１となる。その結果、Ａ／Ｄコンバータ４５は、アナログ出力のリード信号ＲＤをデジタル変換する際非常に精度の高いデジタル変換することができる。
【００６８】
そして、以後、サーボ制御モードになる毎に、即ち常にリード動作直前に制御回路５３は、オフセットキャンセルモードとなり、上記と同様なＡ／Ｄコンバータ４５のオフセット電圧を検出しそのオフセットキャンセルための処理動作を行う。なお、上記実施の形態では、オフセット電圧がマイナスの場合について説明したが、オフセット電圧がプラスの場合は、オフセットキャンセル電圧Ｖｃをマイナスすることによってキャンセルされる。
【００６９】
次に、上記実施の形態から見い出せる効果を以下に述べる。
（１）Ａ／Ｄコンバータ４５のオフセット電圧をキャンセルするオフセットキャンセル処理動作は、サーボ制御が行われる毎に、即ち、常にリード動作直前に行われる。従って、Ａ／Ｄコンバータ４５におけるアナログ値（入力）に対するデジタル値（出力）の特性が周辺温度によって変動しても常にオフセット電圧がキャンセルされている。その結果、どんな状態でもＡ／Ｄコンバータ４５は、精度の高いデジタル変換を行うことができる。
【００７０】
（２）サーボ制御が行われる毎に、Ａ／Ｄコンバータ４５は、オフセットキャンセルが行われるため、出荷前にオフセットキャンセルのための検査を行う必要がなくなる。
【００７１】
（３）オフセットキャンセル処理動作において、Ａ／Ｄコンバータ４５のデジタル値Ｄ（オフセット電圧）が許容値内（−Ｋ＜Ｄ＜Ｋ）になった後にも、ゲインコントロールアンプ４３の増幅率を２倍にし、そのオフセット電圧を２倍に拡大し、その拡大されたオフセット電圧に対してオフセットキャンセルを行うようにした。つまり、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧を検出するようにした。従って、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧をキャンセルできることなり、より精度の高いデジタル変換ができる。
【００７２】
（４）サーボ制御中に第２の処理部４２ｂのオフセットキャンセル回路５０は、Ａ／Ｄコンバータ４５のオフセットキャンセル処理動作を行うため、該処理部４２ｂによるデータ情報区間３２に記録されたデータの信号処理に支障をきたすことなくオフセットキャンセルすることができる。
【００７３】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
（１）ゲインコントロールアンプ４３の増幅率を２倍に変更したが、これを１．５倍、３倍等適宜変更してもよい。
【００７４】
（２）ゲインコントロールアンプ４３の増幅率を１回変更したが、変更する数は適宜変更してもよい。又、増幅率は、２倍、４倍とするほかに、１．５倍、２倍２．５倍といったように変更してもよい。
【００７５】
（３）上記実施の形態では、初期値Ｈ０を０として便宜上説明したが、例えば、製造ばらつきによって求められたオフセット電圧をキャンセルすることのできるオフセットキャンセル電圧を初期値Ｈ０にするようにしてもよい。
【００７６】
（４）上記実施の形態では、オフセットキャンセル電圧Ｖｃをゲインコントロールアンプ４３の信号線６３に印加したが、ゲインコントロールアンプ４３とＡ／Ｄコンバータ４５の間の信号線に印加するようにしてもよい。
【００７７】
（５）磁気ディスク装置に具体化したが、光ディスク装置等のその他ディスク装置のＡ／Ｄコンバータに具体化してもよい。
（６）ディスク装置以外のＡ／Ｄコンバータに具体化してもよい。
【００７８】
（７）出荷前のオフセット電圧の検査のためにこのオフセットキャンセル回路５０を利用してもよい。即ち、出荷前にその時のオフセット累算値Ｈを求めることにより、製造ばらつきよるオフセット電圧を求めることができる。
【００７９】
（第２の実施の形態）
次に、本発明の第２の実施形態について図４、図５に従って説明する。
本実施の形態は、磁気ディスク２１の各セクタ３０についてデータ情報区間３２に設けられたプリアンブル部３２ａに記録されるプリアンブルパターンに着目したものである。つまり、前記実施の形態で説明したように、プリアンブルパターンは、全て「１」が記録されている。そして、プリアンブルパターンがドライブヘッド２２にて読み出されると、そのリード信号ＲＤは正弦波となる。図５は、プリアンブルパターンに対するドライブヘッド２２から読み出されたリード信号ＲＤの波形を示す。即ち、１ビットの記録領域の中央部分は最も強くＮ極（「１」）に磁化され、１ビットの記録領域間の境界部分は最も弱くＮ極に磁化されている。従って、リード信号ＲＤは、最も強くＮ極に磁化されている部分の振幅値が最大となり、最も弱くＮ極に磁化されている部分の振幅値が最小となる正弦波となる。
【００８０】
そして、正弦波であるリード信号ＲＤをＡ／Ｄコンバータ４５でデジタル変換する時、Ａ／Ｄコンバータ４５にオフセット電圧がない場合には、最も強くＮ極に磁化されている部分の最大の振幅値と最も弱くＮ極に磁化されている部分の最小の振幅値とは、その絶対値は等しくなる。そして、その絶対値が等しくない時には、Ａ／Ｄコンバータ４５にオフセット電圧を有していることになり、その差の１／２がオフセット電圧となることがわかる。
【００８１】
本実施の形態は上記前提に基づいてなされたものであって、第１の実施の形態のオフセットキャンセル回路５０が相違する。従って、説明の便宜上、同一構成のものは符号を同じにしてその詳細は省略する。
【００８２】
図４は、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する信号処理回路４２内に設けられた第２の処理部４２ｂの要部ブロック回路を示す。
【００８３】
オフセットキャンセル回路７０は、制御回路７１，第１〜第３レジスタ７２ａ〜７２ｃ、平均値演算器７３、加算器７４、セレクタ７５、シリアルインタフェース７６、Ｄ／Ａコンバータ７７及び抵抗７８ａ〜７８ｃとから構成されている。
【００８４】
サンプリング制御回路としての制御回路７１は、ディスクコントローラ４６からのサーボ制御信号ＳＢが消失すると一定の期間（プリアンブルパターンのリード信号ＲＤが出力されている間）だけキャンセルモードとなる。制御回路７１はアナログスイッチ４４と接続されていて、サーボ制御信号ＳＢが出力されている時アナログスイッチ４４をオフさせ、サーボ制御信号ＳＢが消失するとアナログスイッチ４４をオンさせる。制御回路７１はゲインコントロールアンプ４３と接続されていて、キャンセルモードになると同アンプ４３の増幅率をリード動作時の２倍の増幅率に上げるための制御信号をアンプ４３に出力する。又、制御回路７１はキャンセルモード以外の時、アンプ４３に対して元の、即ちリード動作時の増幅率に戻すための制御信号をアンプ４３に出力する。
【００８５】
又、制御回路７１は、サーボ制御信号ＳＢが消失するとディスクコントローラ４６からサンプリング信号ＣＫを入力し、サンプリング信号ＣＫをＡ／Ｄコンバータ４５に出力するとともに、オフセットキャンセル回路７０の各回路に出力する。Ａ／Ｄコンバータ４５はサンプリング信号ＣＫの立ち上がりに応答してその時のリード信号ＲＤのアナログ値をデジタル値Ｄに変換する。
【００８６】
サンプリング信号ＣＫの出力タイミングは、予め決められている。即ち、図５に示すように、１ビットの記憶領域におけるリード信号ＲＤついて９０度の間隔で４カ所の該リード信号ＲＤを検出するようになっている。従って、Ａ／Ｄコンバータ４５が１ビットの記憶領域におけるリード信号ＲＤついてデジタル変換すると、Ａ／Ｄコンバータ４５にオフセット電圧がない場合には互いに一つおきに、即ち１８０度の間隔でサンプリングされるデジタル値Ｄの和は０となる。又、オフセット電圧がある場合には、互いに一つおきにサンプリングされるデジタル値Ｄの和の１／２はオフセット電圧となる。
【００８７】
演算器を構成する第１レジスタ７２ａは、サンプリング信号ＣＫに応答してＡ／Ｄコンバータ４５からの６ビットのデジタル値Ｄに変換されたリード信号ＲＤを入力し、先に記憶保持していたデジタル値Ｄを次段の第２レジスタ７２ｂに出力する。演算器を構成する第２レジスタ７２ｂは、サンプリング信号ＣＫに応答して第１レジスタ７２ａからのデジタル値Ｄを入力し、先に記憶保持していたデジタル値Ｄを次段の平均値演算器７３に出力する。
【００８８】
演算器を構成する平均値演算器７３は、サンプリング信号ＣＫに応答して第２レジスタ７２ｂからのデジタル値ＤとＡ／Ｄコンバータ４５からのデジタル値Ｄを入力する。即ち、平均値演算器７３は、互いに一つおきに、即ち１８０度の間隔でサンプリングされた前後２つのデジタル値Ｄが入力される。平均値演算器７３は、この２つのデジタル値Ｄについて加算した後に２で割って平均値Ｔｂ、即ちオフセット電圧を求める。
【００８９】
つまり、前記したように、Ａ／Ｄコンバータ４５にオフセット電圧がない場合には一方が正、他方が負であってその絶対値が同じとなるため、デジタル値Ｄの和は０となる。又、オフセット電圧がある場合には、一方が正、他方が負であってその絶対値が相違するため、その平均値はその時のＡ／Ｄコンバータ４５のオフセット電圧となる。その平均値の正負によってオフセット電圧の向きがわかる。この時の正の平均値Ｔｂは、オフセット電圧がプラス側（図７において特性Ｌ２に相当）に存在し、負の平均値Ｔｂの場合にはオフセット電圧がマイナス側（図７において特性Ｌ３に相当）に存在することになる。尚、演算器７３は、前記アンプ４３の増幅率が２倍になったとき、制御回路７１からの制御信号に基づいて平均値Ｔｂを１／２にして出力するようになつている。
【００９０】
平均値演算器７３は、求めた平均値Ｔｂ、即ちオフセット電圧を正負逆にして加算器７４に出力する。
演算器を構成する加算器７４は、サンプリング信号ＣＫに応答して平均値演算器７３からの平均値Ｔｂ（オフセット電圧）と第３レジスタ７２ｃが保持するキャンセル累算値Ｈとで加算を行う。加算器７４は、キャンセル累算値Ｈと平均値Ｔｂを加算し、その加算値（＝Ｈ±Ｔａ）を新たなキャンセル累算値Ｈとしてセレクタ７５を介して第３レジスタ７２ｃに出力する。
【００９１】
セレクタ７５は、シリアルインタフェース７６からの初期値Ｈ０と加算器７４の加算値、即ち新たなキャンセル累算値Ｈを入力し、制御回路７１からの選択信号ＳＥＬに基づいていずれか一方の値を第３レジスタ７２ｃに出力する。即ち、制御回路７１は、キャンセルモードになると同時に初期値Ｈ０を選択する選択信号ＳＥＬをセレクタ７５に出力し、その後に新たなキャンセル累算値Ｈを選択する選択信号ＳＥＬをセレクタ７５に出力する。従って、第３レジスタ７２ｃは、キャンセルモードになると同時に初期値Ｈ０が保持され、その後加算器７４からの累算値Ｈが保持される。尚、初期値Ｈ０は、キャンセルモードになると同時にシリアルインタフェース７６を介してディスクコントローラ４６から入力されるようになっている。
【００９２】
演算器を構成する第３レジスタ７２ｃは、サンプリング信号ＣＫに応答して新たなキャンセル累算値Ｈを入力し、該累算値ＨをＤ／Ａコンバータ７７に出力される。オフセットキャンセル電圧供給回路を構成するＤ／Ａコンバータ７７は、キャンセル累算値Ｈをアナログ電圧に変換する。Ｄ／Ａコンバータ７７が変換したアナログ電圧は、オフセットキャンセル電圧供給回路を構成する抵抗７８ａ，７８ｂからなる分圧回路に印加される。抵抗７８ａ，７８ｂの接続点の電圧（分圧電圧）は、オフセットキャンセル電圧Ｖｃとして抵抗７８ｃを介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。従って、信号線６３の電位は、このオフセットキャンセル電圧Ｖｃによって変更されることになる。
【００９３】
次に、上記のように構成された第２の処理部４２ｂの作用を説明する。
今、ハードディスク装置がサーボ制御が終了してサーボ制御信号ＳＢが消失すると、制御回路７１はアナログスイッチ４４をオンさせる。従って、第２の処理部４２ｂは、目的のセクタ３０におけるデータ情報区間３２のリード信号ＲＤを入力する。そして、最初にプリアンブル部３２ａに記録されるプリアンブルパターンに基づくリード信号ＲＤが入力される。このリード信号ＲＤはデジタル値Ｄに変換され、２値化されてディスクコントローラ４６に出力される。この時、ディスクコントローラ４６は、プリアンブルパターンに基づく２値化されたリード信号ＲＤに基づいて生成したサンプリング信号ＣＫを制御回路７１に出力する。
【００９４】
又、制御回路７１は、サーボ制御信号ＳＢの消失で一定期間だけキャンセルモードとなる。キャンセルモードになると、ディスクコントローラ４６からセレクタ７５を介して第３レジスタ７２ｃに初期値Ｈ０（説明の便宜上Ｈ０＝０とする。）が入力される。
【００９５】
さらに、第１レジスタ７２ａには、Ａ／Ｄコンバータ４５からのプリアンブルパターンに基づくリード信号ＲＤの最初のデジタル値Ｄ1 をサンプリング信号ＣＫに応答して入力する。この時、制御回路７１は、第１レジスタ７２ａに３個目のデジタル値Ｄ3 が入力されるまで、平均値演算器７３及び加算器７４が演算動作をしないように制御している。
【００９６】
３個目のデジタル値Ｄ3 がＡ／Ｄコンバータ４５から出力されると、平均値演算器７３は、そのデジタル値Ｄ3 と第２レジスタ７２ｂからデジタル値Ｄ1 とを入力し、平均値Ｔｂ（＝（Ｄ1 ＋Ｄ3 ）／２）を演算する。この平均値Ｔｂはその時のＡ／Ｄコンバータ４５のオフセット電圧となる。この時、Ａ／Ｄコンバータ４５にマイナス側のオフセット電圧があるとすると、この平均値Ｔｂは負の値となる。
【００９７】
負の平均値Ｔｂは、加算器７４に出力される。加算器７４は、平均値演算器７３からの平均値Ｔｂと第３レジスタ７２ｃが保持するキャンセル累算値Ｈ（この場合、初期値Ｈ０＝０）とで加算（＝０＋Ｔｂ）を行う。加算器７４は、この加算値（＝Ｔｂ）を新たなキャンセル累算値Ｈ（＝Ｔｂ）としてセレクタ７５を介して第３レジスタ７２ｃに出力する。
【００９８】
第３レジスタ７２ｃに保持されたキャンセル累算値Ｈ（＝Ｔｂ）は、Ｄ／Ａコンバータ７７に出力される。Ｄ／Ａコンバータ７７は、キャンセル累算値Ｈをアナログ電圧に変換する。Ｄ／Ａコンバータ７７が変換したアナログ電圧は、抵抗７８ａ，７８ｂからなる分圧回路にて分圧され、この分圧電圧がオフセットキャンセル電圧Ｖｃとして抵抗７８ｃを介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。信号線６３の電位は、このオフセットキャンセル電圧Ｖｃ分だけ上昇する。
【００９９】
従って、前記平均値演算器７３で求めた平均値Ｔｂ（オフセット電圧）に対するオフセットキャンセル電圧Ｖｃが印加されるため、Ａ／Ｄコンバータ４５のオフセット電圧はキャンセルされる。
【０１００】
そして、オフセットキャンセル電圧Ｖｃが印加された後、制御回路７１は、一旦平均値Ｔａの演算を停止し、ゲインコントロールアンプ４３の増幅率を２倍にする。増幅率が２倍になった状態で再び制御回路７１は、平均値Ｔａの演算を行う。Ａ／Ｄコンバータ４５はこの増幅されたプリアンブルパターンにおけるリード信号ＲＤをデジタル変換する。そして、先に行った演算処理を同様に行って２倍の増幅率になったアンプ４３のもとでの平均値Ｔａ（オフセット電圧）を求める。そして、アンプ４３の増幅率が２倍になっているため、この求めた平均値Ｔｂを１／２してその１／２となった平均値Ｔｂに基づいて前記と同様に新たなオフセットキャンセル電圧Ｖｃが求められ、信号線６３に印加される。従って、前記平均値演算器７３で求めた２倍の増幅率になったアンプ４３のもとで求めた平均値Ｔｂ（オフセット電圧）に対するオフセットキャンセル電圧Ｖｃが印加されるため、Ａ／Ｄコンバータ４５のオフセット電圧は更により精度の高い状態でキャンセルされる。
【０１０１】
本実施の形態では、この状態に到達すると、制御回路７１は、オフセットキャンセルのための処理を停止する。この状態で、一定期間のオフセットキャンセルモードが終了、即ちプリアンブル部の読み出しが終了すると、制御回路７１は、第３レジスタ７２ｃに記憶したキャンセル累算値Ｈ（＝Ｔｂ）に基づくオフセットキャンセル電圧Ｖｃを信号線６３に印加した状態にする。従って、この時点で、Ａ／Ｄコンバータ４５が有していたオフセット電圧は、オフセットキャンセル電圧Ｖｃにてキャンセルされる。又、制御回路７１は、オフセットキャンセルモードの終了に基づいてゲインコントロールアンプ４３の増幅率を元の増幅率に戻すための制御信号を出力する。
【０１０２】
従って、後続のデータ情報区間３２のトレーニング部３２ｂ及びデータ部３２ｃのリード信号ＲＤが、Ａ／Ｄコンバータ４５にてデジタル値Ｄに変換されたリード信号ＲＤに変換される。この時、Ａ／Ｄコンバータ４５は、自身が有していたその時のオフセット電圧がオフセットキャンセル電圧Ｖｃにてキャンセルされているため、図７に実線で示すように原点を通過し一対一の特性Ｌ１となる。その結果、Ａ／Ｄコンバータ４５は、アナログ出力のリード信号ＲＤをデジタル変換する際非常に精度の高いデジタル変換することができる。
【０１０３】
以後、データ情報区間３２のプリアンブル部３２ａのプリアンブルパターンが読み出される毎に制御回路７１は、オフセットキャンセルモードとなり、上記と同様なＡ／Ｄコンバータ４５のオフセット電圧を検出しそのオフセットキャンセルための処理動作を行う。なお、上記実施の形態では、オフセット電圧がマイナスの場合について説明したが、オフセット電圧がプラスの場合は、オフセットキャンセル電圧Ｖｃをマイナスすることによってキャンセルされる。
【０１０４】
次に、上記実施の形態から見い出せる効果を以下に述べる。
（１）Ａ／Ｄコンバータ４５のオフセット電圧をキャンセルするオフセットキャンセル処理動作は、データ情報区間３２のプリアンブル部３２ａのプリアンブルパターンが読み出される毎に行われる。従って、Ａ／Ｄコンバータ４５におけるアナログ値（入力）に対するデジタル値（出力）の特性が周辺温度によって変動しても常にオフセット電圧がキャンセルされている。その結果、どんな状態でもＡ／Ｄコンバータ４５は、精度の高いデジタル変換を行うことができる。
【０１０５】
（２）プリアンブル部３２ａのプリアンブルパターンが読み出される毎に、Ａ／Ｄコンバータ４５は、オフセットキャンセルが行われるため、出荷前にオフセットキャンセルのための検査を行う必要がなくなる。
【０１０６】
（３）オフセットキャンセル処理動作において、ゲインコントロールアンプ４３の増幅率を２倍にし、そのオフセット電圧を２倍に拡大し、その拡大されたオフセット電圧に対してオフセットキャンセルを行うようにした。つまり、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧を検出するようにした。従って、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧をキャンセルできることなり、より精度の高いデジタル変換ができる。
【０１０７】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
（１）ゲインコントロールアンプ４３の増幅率を変更したが、変更しないで１回だけで実施してもよい。この場合にも同様な精度の高い信号処理ができるとともに、出荷前の検査を不要にすることができる。
【０１０８】
（２）前記実施の形態では、１回の平均値演算に基づいて平均値Ｔｂ（オフセット電圧）を求めたが、複数個の平均値Ｔｂを求め、その複数個の平均値Ｔｂの平均値をＡ／Ｄコンバータ４５のオフセット電圧としてもよい。
【０１０９】
（３）ゲインコントロールアンプ４３の増幅率を２倍に変更したが、これを１．５倍、３倍等適宜変更してもよい。
（４）ゲインコントロールアンプ４３の増幅率を１回変更したが、変更する数は適宜変更してもよい。又、増幅率は、２倍、４倍とするほかに、１．５倍、２倍２．５倍といったように変更してもよい。
【０１１０】
（５）上記実施の形態では、オフセットキャンセル電圧Ｖｃをゲインコントロールアンプ４３の信号線６３に印加したが、ゲインコントロールアンプ４３とＡ／Ｄコンバータ４５の間の信号線に印加するようにしてもよい。
【０１１１】
（６）上記実施の形態では、初期値Ｈ０を０として便宜上説明したが、例えば、製造ばらつきによって求められたオフセット電圧をキャンセルすることのできるオフセットキャンセル電圧を初期値Ｈ０にするようにしてもよい。
【０１１２】
（７）上記実施の形態では、プリアンブル部３２ａのプリアンブルパターンのリード信号ＲＤに基づいてオフセット電圧を検出したが、プリアンブルパターン以外で正弦波の信号を出力するものがある場合にはその信号を利用して実施してもよい。
【０１１３】
（８）上記実施の形態では、サーボ情報区間３１から読み出されたリード信号ＲＤを信号処理する処理部４２ａと、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する処理部４２ｂとからなる信号処理部４２を備えたディスク装置に具体化したが、１つの処理部で両情報区間３１，３２と読み出されたリード信号ＲＤを一括して信号処理するディスク装置に具体化してもよい。
【０１１４】
（９）上記第２の実施の形態に第１の実施の形態のオフセットキャンセル回路５０を加えて実施してもよい。この場合、より精度の高いオフセットキャンセルを行うことができる。
【０１１５】
（１０）磁気ディスク装置に具体化したが、光ディスク装置等のその他ディスク装置のＡ／Ｄコンバータに具体化してもよい。
（１１）ディスク装置以外のＡ／Ｄコンバータに具体化してもよい。この場合、プリアンブルパターンのリード信号ＲＤのような信号を作る必要がある。
【０１１６】
（１２）出荷前のオフセット電圧の検査のためにこのオフセットキャンセル回路７０を利用してもよい。即ち、出荷前にプリアンブルパターンのリード信号ＲＤのような信号を入力してその時の平均値Ｔａ又はオフセット累算値Ｈを求めることによって製造ばらつきによるオフセット電圧を求めることができる。
【０１１７】
（１３）上記実施の形態では、セクタフォーマットはサーボ情報区間３１とデータ情報区間３２が設けられたものであったが、セクタフォーマットにサーボ情報区間３１が無い、いわゆるサーボ面サーボ方式のディスク装置に具体化してもよい。
【０１１８】
尚、上記各実施の形態において、特許請求の範囲に記載されていない技術的思想を以下に効果とともに記載する。
（１）各セクタに記録されたサーボ情報とデータ情報の読み取り信号のデジタル変換処理が、それぞれサーボ情報とデータ情報とで異なる処理部で行われる信号処理回路において、サーボ情報のための処理部がサーボ情報の読み取り信号をデジタル変換処理を行っている時、データ情報のための処理部に設けられたデジタル変換処理のためのＡ／Ｄコンバータのオフセット電圧を検出しＡ／Ｄコンバータのオフセット電圧をキャンセルするとともに、データ情報のための処理部がデータ情報の読み取り信号をデジタル変換処理を行う時、各データ情報の一部分に記録された同一パターンの読み取り信号をその信号波形の１８０度間隔で前記Ａ／Ｄコンバータでデジタル値に変換し、その１８０度間隔で読み出された２つの信号のデジタル値の平均値から該Ａ／Ｄコンバータのオフセット電圧を検出し該Ａ／Ｄコンバータのオフセット電圧をキャンセルするようした信号処理回路におけるＡ／Ｄコンバータのオフセット電圧キャンセル方法。従って、より精度の高いオフセットキャンセルを行うことができる。
【０１１９】
【発明の効果】
以上詳述したように、本発明によれば事前にオフセットキャンセルのための検査を行う必要なく、しかも、製造上のばらつき又は周辺温度の変動に関係なくその時々のＡ／Ｄコンバータのオフセット電圧を検出してそのオフセット電圧をキャンセルして精度の高い信号処理を行うことができる優れた効果がある。
【図面の簡単な説明】
【図１】第１の実施の形態における磁気ディスク装置の基本構成を示すブロック回路図。
【図２】第１の実施の形態における処理部の電気ブロック回路図。
【図３】セクタの記録フォーマットの概要を示す図。
【図４】第２の実施の形態における処理部の電気ブロック回路図。
【図５】プリアンブルパターンのリード信号とサンプリング信号との関係を示す説明図。
【図６】従来のオフセットキャンセル回路を説明するブロック回路図。
【図７】Ａ／Ｄコンバータのオフセット電圧を説明するための特性図。
【符号の説明】
２１ 磁気ディスク
２２ ドライブヘッド
３０ セクタ
３１ サーボ情報区間
３２ データ情報区間
３２ａ プリアンブル部
４０ 信号処理回路
４２ 信号処理部
４２ａ 第１の処理部
４２ｂ 第２の処理部
４３ アナログスイッチ
４４ ゲインコントロールアンプ
４５ Ａ／Ｄコンバータ
５１ 判別器
５３，７１ 制御回路
５４ 乗算器
５５，７４ 加算器
５９，７７ Ｄ／Ａコンバータ
７３ 平均値演算器
Ｋ、−Ｋ オフセット許容値
Ｔ オフセット単位変化量
【発明の属する技術分野】
本発明は、信号処理方法及び信号処理回路に関するものである。
【０００２】
近年、磁気ディスク装置等のハードディスク装置は、ハードディスクの高密度化、読み出し及び書き込み速度の高速化に向かっている。この高密度、高速化に伴い、記録媒体からドライブヘッドが読み出した信号の信号処理は、より精度の高い処理が要求されている。
【０００３】
【従来の技術】
従来、ハードディスク装置において、記録媒体としての磁気ディスクに記録されたデータは、ドライブヘッドにて読み出される。ドライブヘッドは、その読み出したデータをリード信号として信号処理回路に出力する。信号処理回路は、ドライブヘッドが出力するリード信号をアナログ出力として取り扱いそのリード信号をまず複数ビットにデジタル変換し、そのデジタル値と基準値とを比較して２値化する。そして、信号処理回路にて２値化に信号処理されたリード信号は、ディスクコントローラに出力され、そのディスクコントローラにてリード信号の内容が判別されユーザデータが抽出され処理される。
【０００４】
ところで、信号処理回路において、アナログ出力として取り扱われるリード信号を複数ビットにデジタル変換するのに、Ａ／Ｄコンバータが用いられている。そして、このＡ／Ｄコンバータにおけるアナログ値（入力）に対するデジタル値（出力）の特性は、図７に実線で示すように原点を通過し一対一の特性Ｌ１が望ましい。しかしながら、Ａ／Ｄコンバータの製造上ばらつき等により、図７に破線で示すように原点を通過しない特性Ｌ２，Ｌ３になる場合が生じる。この場合、特性Ｌ２，Ｌ３を持つＡ／Ｄコンバータは、その変位した電位（オフセット電圧Δα，Δβ）だけ補正する、いわゆるオフセットキャンセルを行う必要がある。オフセットキャンセルは、信号処理回路を含む集積回路装置の出荷時に行ったり、信号処理回路の動作開始時に行っている。
【０００５】
図６は、Ａ／Ｄコンバータ８０に対してオフセットキャンセルを行うための回路を示す。図６において、レジスタ８１は、外部インターフェース８２を介してディスクコントローラからオフセットキャンセル値を入力する。このキャンセル値は、出荷前の検査によって得られたオフセット電圧に基づいて設定されていてディスクコントローラから該ディスク装置が立ち上がるたびに出力される。レジスタ８１は、キャンセル値をＤ／Ａコンバータ８３に出力する。Ｄ／Ａコンバータ８３は、デジタル値よりなるキャンセル値をアナログ値（アナログ電圧）に変換する。アナログ電圧は、抵抗８４，８５よりなる分圧回路に印加される。そして、抵抗８４，８５間にはこのアナログ電圧と他端に印加されている基準電圧との電位差分の電圧がかかる。この電圧が抵抗８４，８５の抵抗比で決まる分圧比で分圧され、抵抗８６を介してＡ／Ｄコンバータ８０の信号線８７に印加される。この信号線８７に印加される電圧は、オフセットキャンセルするためのキャンセル電圧となる。つまり、図７に破線で示す特性Ｌ２のＡ／Ｄコンバータ８０では、キャンセル電圧は−Δαとなる。又、特性Ｌ３のＡ／Ｄコンバータ８０では、キャンセル電圧はΔβとなる。
【０００６】
このように、ディスク装置は、電源立ち上げ直後において信号処理回路のＡ／Ｄコンバータ８０についてオフセットキャンセル処理を完了させる。その結果、信号処理回路は、ドライブヘッドから出力されるリード信号に対して精度の高い信号処理を行うことができる。
【０００７】
【発明が解決しようとする課題】
ところで、ディスク装置を長時間使用している場合には、Ａ／Ｄコンバータ８０の周辺温度は高温になる。Ａ／Ｄコンバータ８０におけるアナログ値（入力）に対するデジタル値（出力）の特性は、周辺温度によって変動する。この変動は周辺温度が高くなるほど大きくなる。
【０００８】
しかしながら、オフセットキャンセル処理は、ディスク装置の電源立ち上げ直後に一度行った後は行われない。即ち、Ａ／Ｄコンバータ８０のためのオフセットキャンセル電圧は固定である。従って、周辺温度の上昇によるオフセット電圧は前記オフセットキャンセル処理ではキャンセルできない。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的は事前にオフセットキャンセルのための検査を行う必要なく、しかも、製造上のばらつき又は周辺温度の変動に関係なくその時々のＡ／Ｄコンバータのオフセットキャンセル電圧を生成してそのオフセット電圧をキャンセルして精度の高い信号処理を行うことができる信号処理方法及び信号処理回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するため、請求項１の発明は、記録媒体のセクタに記録されているサーボ情報の読み取り信号をデジタル変換処理する機能を有する第１の処理部と、前記セクタに記録されているデータ情報の読み取り信号をデジタル変換処理する機能を有する第２の処理部とを備え、前記第２の処理部は、前記データ情報の読み取り信号をデジタル変換処理するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータから出力されるデジタル値と予め定めた許容値とを比較する判別器と、前記比較結果に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成するオフセットキャンセル回路と、を備え、前記オフセットキャンセル電圧を前記第１の処理部が前記サーボ情報をデジタル変換処理している間に生成する。
【００１１】
請求項２の発明は、請求項１の発明において、前記第２の処理部は、前記デジタル値が前記許容値内にない場合に予め定めたオフセット単位変化量を前記デジタル値に累加算する演算器と、前記累加算されたデジタル値をアナログ値に変換するＤ／Ａコンバータと、前記アナログ値を、前記Ａ／Ｄコンバータのオフセット電圧をキャンセルさせるためのオフセットキャンセル電圧として前記Ａ／Ｄコンバータに出力するオフセットキャンセル電圧供給回路とを更に備えた。
請求項３の発明は、請求項１又は請求項２の発明において、前記データ情報の読み取り信号を増幅するアンプと、前記デジタル値が前記許容値内にある場合には、前記アンプの増幅率を上げるように制御する制御回路とを更に備えた。
【００１３】
請求項４の発明は、請求項１、請求項２又は請求項３において、前記第１の処理部にて前記サーボ情報の読み取り信号がデジタル変換処理されている間に、前記第２の処理部へ前記データ情報の読み取り信号が供給されることを遮断するスイッチ回路を更に備えた。
【００１５】
請求項５の発明は、記録媒体のセクタに記録されているサーボ情報の読み取り信号を第１の処理部にてデジタル変換処理し、前記セクタに記録されているデータ情報の読み取り信号を第２の処理部にてデジタル変換処理する信号処理方法において、前記第２の処理部は、前記デジタル変換処理するＡ／Ｄコンバータを有し、前記データ情報におけるプリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換処理するようにサンプリング制御し、前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル信号の平均値をとり、前記平均値に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成する。
【００１６】
請求項６の発明は、記録媒体のセクタに記録されているサーボ情報の読み取り信号をデジタル変換処理する機能を有する第１の処理部と、前記セクタに記録されているデータ情報の読み取り信号をデジタル変換処理する機能を有する第２の処理部とを備え、前記第２の処理部は、記録媒体のセクタに記録されているデータ情報におけるプリアンブル部の読み取り信号をデジタル値に変換するＡ／Ｄコンバータと、前記プリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換させるように制御するサンプリング制御回路と、前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル値の平均値を求める演算器と、前記平均値に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成するオフセットキャンセル回路とを備えた。
【００１８】
（作用）
請求項１の発明によれば、第１の処理部にてサーボ情報の読み取り信号をデジタル変換処理している間に、第２の処理部にてデータ情報の読み取り信号をデジタル変換処理するためのその第２の処理部に設けられたＡ／Ｄコンバータのオフセットキャンセル電圧が生成され該Ａ／Ｄコンバータのオフセット電圧がキャンセルされる。その結果、周辺温度が変動しても常に精度の高い変換ができる。
【００２０】
請求項２の発明によれば、演算器はデジタル値が許容値内にない場合には、予め定めたオフセット単位変化量をデジタル値に累加算する。Ｄ／Ａコンバータは累加算されたデジタル値をアナログ値に変換する。オフセットキャンセル電圧供給回路はＡ／Ｄコンバータのオフセット電圧をキャンセルさせるためのオフセットキャンセル電圧としてアナログ値をＡ／Ｄコンバータに出力する。その結果、Ａ／Ｄコンバータのオフセットキャンセルのための処理が簡単にかつ自動的に行われる。
【００２１】
請求項３の発明によれば、アンプはデータ情報の読み取り信号を増幅し、制御回路はデジタル値が許容値内にある場合にはアンプの増幅率を上げるように制御する。
【００２３】
請求項４の発明によれば、スイッチ回路は第１の処理部にてサーボ情報の読み取り信号がデジタル変換処理されている間に第２の処理部へのデータ情報の読み取り信号が供給されることを遮断する。
【００２５】
請求項５の発明によれば、第２の処理部はデジタル変換処理するＡ／Ｄコンバータを有し、データ情報におけるプリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換処理するようにサンプリング制御し、前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル信号の平均値が求められ、平均値に基づいてＡ／Ｄコンバータのオフセットキャンセル電圧が生成される。
【００２６】
請求項６の発明によれば、第２処理部が有するＡ／Ｄコンバータは記録媒体のセクタに記録されているデータ情報におけるプリアンブル部の読み取り信号をデジタル値に変換し、サンプリング制御回路はプリアンブル部の読み取り信号を所定の間隔でＡ／Ｄコンバータにてデジタル変換させるように制御する。演算器は、Ａ／Ｄコンバータにてデジタル変換された複数のデジタル値の平均値を求め、オフセットキャンセル回路は平均値に基づいてＡ／Ｄコンバータのオフセットキャンセル電圧を生成する。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図１〜図３に従って説明する。
【００３０】
図１は、磁気ディスク装置の構成を示す。記録媒体としての磁気ディスク２１は、図示しないモータによって回転される。ドライブヘッド２２は、アーム２３の先端に取着されている。アーム２３は、その基端がモータ２４に連結されている。モータ２４が正逆回転することにより、アーム２３は正逆方向に回動する。ドライブヘッド２２は、アーム２３の回動により磁気ディスク２１の半径方向に移動する。ドライブヘッド２２は、磁気ディスク２１に記録されたデータを読み取ったり、データを磁気ディスク２１に書き込むための磁気ヘッドにて構成されている。
【００３１】
図３は、磁気ディスク２１の各セクタの記録フォーマットの概要を示す。各セクタ３０は、サーボ情報区間３１とデータ情報区間３２とに大別される。サーボ情報区間３１は、セクタ３０のサーボ情報が記録される領域である。ドライブヘッド２２は、このサーボ情報区間３１に記録されたサーボ情報に基づいてサーボ制御が行われ、目的のセクタ３０の位置にシークされるようになっている。
【００３２】
データ情報区間３２は、プリアンブル部３２ａ、トレーニング部３２ｂ及びデータ部３２ｃ等から構成されている。プリアンブル部３２ａは、後続のデータ部３２ｃに記録されたデータ情報を構成するユーザデータを読み出すタイミングを決定するためのデータ情報の一部としてのプリアンブルパターンが記録されていて、プリアンブルパターンは全て「１」が記録される。因みに、全て内容が「１」であるプリアンブルパターンがドライブヘッド２２にて読み出されると、そのリード信号ＲＤは、正弦波となる。そして、プリアンブルパターンは、データ部３２ｃに記録されたユーザデータを読み出すタイミングを決定するためのものであるので、各セクタ３０のプリアンブル部３２ａに記録されるプリアンブルパターンは、全て同じパターンである。
【００３３】
ドライブヘッド２２にて読み取られたリード信号ＲＤは、信号処理回路４０に出力される。信号処理回路４０に設けられたアンプ４１は、リード信号ＲＤを増幅して信号処理部４２に出力する。信号処理部４２は、サーボ情報区間３１から読み出されたリード信号ＲＤを信号処理する第１の処理部４２ａと、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する第２の処理部４２ｂとを含む。
【００３４】
図２は、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する第２の処理部４２ｂの要部ブロック回路を示す。図２において、ゲインコントロールアンプ４３は、アナログスイッチ４４を介してリード信号ＲＤを入力し増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５は、リード信号ＲＤをアナログ出力として取り扱いそのアナログ値をデジタル値にデジタル変換を行う。本実施の形態ではＡ／Ｄコンバータ４５は、アナログ信号であるリード信号ＲＤを６ビットのデジタル値Ｄに変換するようになっている。
【００３５】
６ビットのデジタル値Ｄに変換されたリード信号ＲＤは、図示しない比較器にて基準値と比較されて２値化される。そして、２値化されたリード信号ＲＤは、次段のディスクコントローラ４６に出力される。ディスクコントローラ４６は、２値化されたリード信号ＲＤを入力しデータ情報区間３２のデータ部３２ｃに記録されたユーザデータを抽出し、入出力インターフェース４７を介して外部装置に出力される。又、ディスクコントローラ４６は、プリアンブル部３２ａに記録されたプリアンブルパターンを抽出し、前記Ａ／Ｄコンバータ４５のサンプリング周期を決定するサンプリング信号を生成し信号処理回路４０に出力するようになっている。
【００３６】
次に、前記処理部４２ｂに設けられたオフセットキャンセル回路５０について説明する。図２において、判別器５１は、Ａ／Ｄコンバータ４５からの６ビットのデジタル値Ｄに変換されたリード信号ＲＤを入力する。又、判別器５１は、シリアルインタフェース５２を介してディスクコントローラ４６から６ビットのオフセット許容値Ｋ、−Ｋを入力する。尚、本実施の形態では、この許容値Ｋ、−Ｋを１０進数で１，−１としている。
【００３７】
−Ｋ＜Ｄ＜Ｋの時（１０進数で−１＜Ｄ＜１）、判別器５１は「０」の判定信号Ｊを制御回路５３に出力する。Ｄ≦−Ｋの時（１０進数でＤ≦−１）、判別器５１は「１」の判定信号Ｊを制御回路５３に出力する。Ｋ≦Ｄの時（１０進数で１≦Ｄ）、判別器５１は「−１」の判定信号Ｊを制御回路５３に出力する。
【００３８】
第１及び第２の制御回路としての制御回路５３は、ディスクコントローラ４６からのサーボ制御信号ＳＢを入力し、オフセットキャンセルモード（以下、単にキャンセルモードという）となる。制御回路５３はアナログスイッチ４４と接続されていて、キャンセルモードになるとアナログスイッチ４４をオフさせてリード信号ＲＤの通過を遮断する。制御回路５３はゲインコントロールアンプ４３と接続されていて、同アンプ４３の増幅率を制御する。制御回路５３はキャンセルモードの時、予め定めた順序でアンプ４３の増幅率をリード動作時の増幅率から２倍に上げるための制御信号をアンプ４３に出力する。又、制御回路５３はキャンセルモード以外の時、アンプ４３に対して元の、即ちリード動作時の増幅率に戻すための制御信号をアンプ４３に出力する。
【００３９】
制御回路５３はキャンセルモードにおいて、判別器５１からの判定信号Ｊに基づいて乗算器５４及び加算器５５に第１及び第２演算制御データＪａ，Ｊｂをそれぞれ出力する。判定信号Ｊが「１」又は「−１」の時、制御回路５３は乗算器５４に「１」の第１演算制御データＪａを出力する。尚、制御回路５３は、前記アンプ４３の増幅率を２倍に上げた時、乗算器５４に対して「１」から「１／２」の第１演算制御データＪａを出力する。
【００４０】
又、判定信号Ｊが「０」の時、制御回路５３は乗算器５４に「０」の第１演算制御データＪａを出力する。さらに、判定信号Ｊが「−１」又は「０」の時、制御回路５３は加算器５５に「−１」の第２演算制御データＪｂを出力する。又、判定信号Ｊが「１」の時、制御回路５３は加算器５５に「１」の第２演算制御データＪｂを出力する。
【００４１】
演算器を構成する乗算器５４は、第１レジスタ５６に保持されたオフセット単位変化量Ｔと第１演算制御データＪａとで掛け算を行う。即ち、第１演算制御データＪａが「１」のとき、乗算器５４は乗算値Ｔａ（＝１×Ｔ）を加算器５５に出力する。又、第１演算制御データＪａが「１／２」のとき、乗算器５４は乗算値Ｔａ（＝（１／２）×Ｔ＝Ｔ／２）を加算器５５に出力する。更に、第１演算制御データＪａが「０」のとき、乗算器５４は、乗算値Ｔａ（＝０×Ｔ＝０）を加算器５５に出力する。尚、第１レジスタ５６に保持されるオフセット単位変化量Ｔは、シリアルインタフェース５２を介してディスクコントローラ４６から入力されるようになっている。
【００４２】
演算器を構成する加算器５５は、第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（Ｔ、Ｔ／２、又は、０）と第２レジスタ５７が保持するキャンセル累算値Ｈとで加算を行う。第２演算制御データＪｂが「１」のとき、加算器５５は、キャンセル累算値Ｈと乗算値Ｔａを加算し、その加算値（＝Ｈ＋Ｔａ）を新たなキャンセル累算値Ｈとしてセレクタ５８を介して第２レジスタ５７に出力する。又、第２演算制御データＪｂが「−１」のとき、加算器５５は、乗算値Ｔａを負にしその負にした乗算値Ｔａとキャンセル累算値Ｈとを加算し、その加算値（＝Ｈ−Ｔａ）を新たなキャンセル累算値Ｈとしてセレクタ５８を介して第２レジスタ５７に出力する。
【００４３】
セレクタ５８は、シリアルインタフェース５４からの初期値Ｈ０と加算器５５の加算値、即ち新たなキャンセル累算値Ｈを入力し、制御回路５３からの選択信号ＳＥＬに基づいていずれか一方の値を第２レジスタ５７に出力する。即ち、制御回路５３は、キャンセルモードになると同時に初期値Ｈ０を選択する選択信号ＳＥＬをセレクタ５８に出力し、その後に新たなキャンセル累算値Ｈを選択する選択信号ＳＥＬをセレクタ５８に出力する。従って、キャンセルモードになると、第２レジスタ５７は、キャンセルモードになると同時に初期値Ｈ０が保持され、その後加算器５５からの累算値Ｈが保持される。尚、初期値Ｈ０は、キャンセルモードになると同時にシリアルインタフェース５４を介してディスクコントローラ４６から入力されるようになっている。又、乗算器５４、加算器５５及びレジスタ５６の演算のための動作タイミングは、制御回路５３からの制御信号に基づいて行われている。
【００４４】
演算器を構成する第２レジスタ５７のキャンセル累算値Ｈは、Ｄ／Ａコンバータ５９に出力される。オフセットキャンセル電圧供給回路を構成するＤ／Ａコンバータ５９は、キャンセル累算値Ｈをアナログ電圧に変換する。即ち、キャンセル累算値Ｈが大きくなればなるほどアナログ電圧は相対して大きな値となる。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、オフセットキャンセル電圧供給回路を構成する抵抗６０，６１からなる分圧回路に印加される。抵抗６０，６１の接続点の電圧（分圧電圧）は、抵抗６０，６１の抵抗比で決まり、この分圧電圧がオフセットキャンセル電圧Ｖｃとして抵抗６２を介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。従って、信号線６３の電位は、このオフセットキャンセル電圧Ｖｃによって変更されることになる。
【００４５】
次に、上記のように構成された信号処理回路４０の作用を説明する。
ハードディスク装置がデータを読み出すために、ドライブヘッド２２を目的のセクタ３０にシークするためサーボ制御モードになっている時、ディスクコントローラ４６はサーボ制御信号ＳＢを第２の処理部４２ｂに出力する。第２の処理部４２ｂの制御回路５３は、サーボ制御信号ＳＢに基づいてアナログスイッチ４４をオフさせる。従って、サーボ制御モード中は、ドライブヘッド２２から読み出されているリード信号ＲＤは、ゲインコントロールアンプ４３には出力されない。つまり、サーボ制御モード中は、ドライブヘッド２２から読み出されているリード信号ＲＤは、セクタ３０のサーボ情報区間３１から読み出されたリード信号ＲＤを信号処理する第１の処理部４２ａに出力され該処理部４２ａにて信号処理が行われる。
【００４６】
又、制御回路５３は、サーボ制御信号ＳＢに基づいてキャンセルモードとなる。キャンセルモードになると、ディスクコントローラ４６からセレクタ５８を介して第２レジスタ５７に初期値Ｈ０（説明の便宜上Ｈ０＝０とする。）が入力されるとともに、ディスクコントローラ４６からセレクタ５８を介して第１レジスタ５６にオフセット単位変化量Ｔが入力される。
【００４７】
さらに、判別器５１には、ディスクコントローラ４６からオフセット許容値Ｋ，−Ｋを入力するとともに、Ａ／Ｄコンバータ４５からのデジタル値Ｄを入力する。この時、ゲインコントロールアンプ４３の信号線６３の電位は、リード信号ＲＤが消失していることから０電位となる。従って、Ａ／Ｄコンバータ４５は、オフセット電圧を有しない場合にはデジタル値Ｄが０となる。
【００４８】
今、Ａ／Ｄコンバータ４５がオフセット許容値−Ｋ以下のデジタル値Ｄ、即ちオフセット電圧を有していると、判別器５１は「１」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「１」の判定信号Ｊに基づいて乗算器５４に「１」の第１演算制御データＪａを出力するとともに、「１」の第２演算制御データＪｂを加算器５５に出力する。
【００４９】
乗算器５４は、第１レジスタ５６に保持されたオフセット単位変化量Ｔと演算制御データＪａとで掛け算を行い、乗算値Ｔａ（＝１×Ｔ）を加算器５５に出力する。加算器５５は、「１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝Ｔ）と第２レジスタ５７が保持するキャンセル累算値Ｈ（この場合、初期値Ｈ０＝０）とで加算（＝０＋Ｔａ）を行う。加算器５５は、この加算値（＝Ｔａ＝Ｔ）を新たなキャンセル累算値Ｈ（＝Ｔ）としてセレクタ５８を介して第２レジスタ５７に出力する。
【００５０】
第２レジスタ５７に保持されたキャンセル累算値Ｈ（＝Ｔ）は、Ｄ／Ａコンバータ５９に出力される。Ｄ／Ａコンバータ５９は、キャンセル累算値Ｈをアナログ電圧に変換する。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、抵抗６０，６１からなる分圧回路にて分圧され、この分圧電圧がオフセットキャンセル電圧Ｖｃとして抵抗６２を介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。従って、信号線６３の電位は、このオフセットキャンセル電圧Ｖｃ分だけ上昇する。
【００５１】
信号線６３の電位が０ボルトからオフセットキャンセル電圧Ｖｃ分だけ上昇すると、ゲインコントロールアンプ４３はその上昇分の電圧Ｖｃを増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５はこの増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄは、オフセットキャンセル電圧Ｖｃが印加した分だけプラス側に増加する（即ち、デジタル値Ｄが０の値側に近づく）。そして、０の値側に近づいたデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００５２】
そして、その増加したデジタル値Ｄが未だオフセット許容値−Ｋ以下の場合、判別器５１は前記と同様に「１」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「１」の判定信号Ｊに基づいて乗算器５４に「１」の第１演算制御データＪａを出力するとともに、「１」の第２演算制御データＪｂを加算器５５に出力する。
【００５３】
従って、乗算器５４は、乗算値Ｔａ（＝Ｔ）を加算器５５に出力する。加算器５５は、「１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝Ｔ）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝Ｔ）とで加算（＝Ｔ＋Ｔ）を行う。加算器５５は、この加算値（＝２Ｔ）を新たなキャンセル累算値Ｈ（＝２Ｔ）として第２レジスタ５７に出力する。
Ｄ／Ａコンバータ５９は、キャンセル累算値Ｈ（＝２Ｔ）をアナログ電圧に変換する。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、分圧回路にて分圧され、この分圧電圧が、即ちさらに先のオフセットキャンセル電圧Ｖｃと同じ電位分だけ増加して信号線６３に印加する。従って、信号線６３の電位は、さらに電位が上昇する。
【００５４】
信号線６３の電位が先のオフセットキャンセル電圧Ｖｃからさらに上昇すると、ゲインコントロールアンプ４３はその上昇分の電圧Ｖｃを増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５はこの増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄは、先のオフセットキャンセル電圧Ｖｃからさらに加わった電圧分だけプラス側に増加する（即ち、デジタル値Ｄが０の値側に近づく）。そして、０の値側に近づいたデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００５５】
そして、その増加したデジタル値Ｄが−Ｋ＜Ｄ＜Ｋの場合、判別器５１は「０」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「０」の判定信号Ｊに基づいて乗算器５４に「０」の第１演算制御データＪａを出力するとともに、「−１」の第２演算制御データＪｂを加算器５５に出力する。
【００５７】
乗算器５４は、第１レジスタ５６に保持されたオフセット単位変化量Ｔと演算制御データＪａとで掛け算を行い、乗算値Ｔａ（＝０×Ｔ）を加算器５５に出力する。加算器５５は、「−１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝０）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝２Ｔ）とで加算（＝０＋２Ｔ）を行う。加算器５５は、この加算値（＝２Ｔ）を新たなキャンセル累算値Ｈ（＝２Ｔ）としてセレクタ５８を介して第２レジスタ５７に出力する。従って、この場合には信号線６３に印加されている電位は、先のキャンセル累算値Ｈ（＝２Ｔ）に基づくオフセットキャンセル電圧Ｖｃのままである。
【００５８】
一方、制御回路５３は、「０」の判定信号Ｊに基づいてゲインコントロールアンプ４３の増幅率を２倍に上昇させるための制御信号を出力する。従って、アンプ４３は、２倍の増幅率で信号線６３に印加されている電圧を増幅してＡ／Ｄコンバータ４５に出力する。その結果、Ａ／Ｄコンバータ４５はこの２倍の増幅率で増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄ（オフセット電圧）は、２倍に増幅された電圧分だけマイナス側に増加する。そして、その増加したデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００５９】
増加したことによってデジタル値Ｄがオフセット許容値−Ｋ以下になった場合、判別器５１は前記と同様に「１」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「１」の判定信号Ｊに基づいて乗算器５４に「１／２」の第１演算制御データＪａを出力するとともに、「１」の第２演算制御データＪｂを加算器５５に出力する。
【００６０】
従って、乗算器５４は、乗算値Ｔａ（＝Ｔ／２）を加算器５５に出力する。加算器５５は、「１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝Ｔ／２）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝２Ｔ）とで加算（＝５Ｔ／２）を行う。加算器５５はこの加算値（＝５Ｔ／２）を新たなキャンセル累算値Ｈ（＝５Ｔ／２）として第２レジスタ５７に出力する。
【００６１】
Ｄ／Ａコンバータ５９は、キャンセル累算値Ｈ（＝５Ｔ／２）をアナログ電圧に変換する。Ｄ／Ａコンバータ５９が変換したアナログ電圧は、分圧回路にて分圧され、この分圧電圧が、即ちさらにオフセットキャンセル電圧Ｖｃと同じ電位分だけ更に増加して信号線６３に印加する。従って、信号線６３の電位は、さらに電位が上昇する。
【００６２】
信号線６３の電位が先のオフセットキャンセル電圧Ｖｃからさらに上昇すると、ゲインコントロールアンプ４３はその上昇分の電圧Ｖｃを増幅してＡ／Ｄコンバータ４５に出力する。Ａ／Ｄコンバータ４５はこの増幅された入力電圧をデジタル変換する。その時のデジタル値Ｄは、先のオフセットキャンセル電圧Ｖｃからさらに加わった電圧分だけプラス側に増加する（即ち、デジタル値Ｄが０の値側に近づく）。０の値側に近づいたデジタル値Ｄは、前記と同様に判別器５１に入力される。
【００６３】
そのデジタル値Ｄが−Ｋ＜Ｄ＜Ｋとなった場合、判別器５１は「０」の判定信号Ｊを制御回路５３に出力する。制御回路５３は「０」の判定信号Ｊに基づいて乗算器５４に「０」の第１演算制御データＪａを出力するとともに、「−１」の第２演算制御データＪｂを加算器５５に出力する。
【００６５】
乗算器５４は、乗算値Ｔａ（＝０×Ｔ）を加算器５５に出力する。加算器５５は、「−１」の第２演算制御データＪｂに基づいて乗算器５４からの乗算値Ｔａ（＝０）と第２レジスタ５７が保持するキャンセル累算値Ｈ（＝５Ｔ／２）とで加算（＝０＋５Ｔ／２）を行う。加算器５５は、この加算値（＝５Ｔ／２）を新たなキャンセル累算値Ｈ（＝５Ｔ／２）としてセレクタ５８を介して第２レジスタ５７に出力する。従って、この場合には信号線６３に印加されている電位は、先のキャンセル累算値Ｈ（＝５Ｔ／２）に基づくオフセットキャンセル電圧Ｖｃのままである。
【００６６】
本実施の形態では、この状態に到達すると、制御回路５３は、オフセットキャンセルのための処理を停止する。
この状態で、サーボ制御が終了し目的のセクタ３０に到達すると、ディスクコントローラ４６は、サーボ制御信号ＳＢを消失する。サーボ制御信号ＳＢが消失すると、制御回路５３は、オフセットキャンセルモードを終了し、第２レジスタ５７に記憶したキャンセル累算値Ｈ（＝５Ｔ／２）に基づくオフセットキャンセル電圧Ｖｃを信号線６３に印加した状態にする。従って、この時点で、Ａ／Ｄコンバータ４５が有していたオフセット電圧は、オフセットキャンセル電圧Ｖｃにてキャンセルされる。又、制御回路５３は、オフセットキャンセルモードの終了に基づいてゲインコントロールアンプ４３の増幅率を元の増幅率に戻すための制御信号を出力する。
【００６７】
さらに、制御回路５３は、アナログスイッチ４４をオンさせてドライブヘッド２２からのリード信号ＲＤをゲインコントロールアンプ４３を介してＡ／Ｄコンバータ４５に入力可能なリード動作の状態にする。従って、ドライブヘッド２２から出力されるリード信号ＲＤ（セクタ３０のデータ情報区間３２に記録されたデータ）は、Ａ／Ｄコンバータ４５にてデジタル値Ｄに変換されたリード信号ＲＤに変換される。この時、Ａ／Ｄコンバータ４５は、自身が有していたその時のオフセット電圧がオフセットキャンセル電圧Ｖｃにてキャンセルされているため、図７に実線で示すように原点を通過し一対一の特性Ｌ１となる。その結果、Ａ／Ｄコンバータ４５は、アナログ出力のリード信号ＲＤをデジタル変換する際非常に精度の高いデジタル変換することができる。
【００６８】
そして、以後、サーボ制御モードになる毎に、即ち常にリード動作直前に制御回路５３は、オフセットキャンセルモードとなり、上記と同様なＡ／Ｄコンバータ４５のオフセット電圧を検出しそのオフセットキャンセルための処理動作を行う。なお、上記実施の形態では、オフセット電圧がマイナスの場合について説明したが、オフセット電圧がプラスの場合は、オフセットキャンセル電圧Ｖｃをマイナスすることによってキャンセルされる。
【００６９】
次に、上記実施の形態から見い出せる効果を以下に述べる。
（１）Ａ／Ｄコンバータ４５のオフセット電圧をキャンセルするオフセットキャンセル処理動作は、サーボ制御が行われる毎に、即ち、常にリード動作直前に行われる。従って、Ａ／Ｄコンバータ４５におけるアナログ値（入力）に対するデジタル値（出力）の特性が周辺温度によって変動しても常にオフセット電圧がキャンセルされている。その結果、どんな状態でもＡ／Ｄコンバータ４５は、精度の高いデジタル変換を行うことができる。
【００７０】
（２）サーボ制御が行われる毎に、Ａ／Ｄコンバータ４５は、オフセットキャンセルが行われるため、出荷前にオフセットキャンセルのための検査を行う必要がなくなる。
【００７１】
（３）オフセットキャンセル処理動作において、Ａ／Ｄコンバータ４５のデジタル値Ｄ（オフセット電圧）が許容値内（−Ｋ＜Ｄ＜Ｋ）になった後にも、ゲインコントロールアンプ４３の増幅率を２倍にし、そのオフセット電圧を２倍に拡大し、その拡大されたオフセット電圧に対してオフセットキャンセルを行うようにした。つまり、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧を検出するようにした。従って、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧をキャンセルできることなり、より精度の高いデジタル変換ができる。
【００７２】
（４）サーボ制御中に第２の処理部４２ｂのオフセットキャンセル回路５０は、Ａ／Ｄコンバータ４５のオフセットキャンセル処理動作を行うため、該処理部４２ｂによるデータ情報区間３２に記録されたデータの信号処理に支障をきたすことなくオフセットキャンセルすることができる。
【００７３】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
（１）ゲインコントロールアンプ４３の増幅率を２倍に変更したが、これを１．５倍、３倍等適宜変更してもよい。
【００７４】
（２）ゲインコントロールアンプ４３の増幅率を１回変更したが、変更する数は適宜変更してもよい。又、増幅率は、２倍、４倍とするほかに、１．５倍、２倍２．５倍といったように変更してもよい。
【００７５】
（３）上記実施の形態では、初期値Ｈ０を０として便宜上説明したが、例えば、製造ばらつきによって求められたオフセット電圧をキャンセルすることのできるオフセットキャンセル電圧を初期値Ｈ０にするようにしてもよい。
【００７６】
（４）上記実施の形態では、オフセットキャンセル電圧Ｖｃをゲインコントロールアンプ４３の信号線６３に印加したが、ゲインコントロールアンプ４３とＡ／Ｄコンバータ４５の間の信号線に印加するようにしてもよい。
【００７７】
（５）磁気ディスク装置に具体化したが、光ディスク装置等のその他ディスク装置のＡ／Ｄコンバータに具体化してもよい。
（６）ディスク装置以外のＡ／Ｄコンバータに具体化してもよい。
【００７８】
（７）出荷前のオフセット電圧の検査のためにこのオフセットキャンセル回路５０を利用してもよい。即ち、出荷前にその時のオフセット累算値Ｈを求めることにより、製造ばらつきよるオフセット電圧を求めることができる。
【００７９】
（第２の実施の形態）
次に、本発明の第２の実施形態について図４、図５に従って説明する。
本実施の形態は、磁気ディスク２１の各セクタ３０についてデータ情報区間３２に設けられたプリアンブル部３２ａに記録されるプリアンブルパターンに着目したものである。つまり、前記実施の形態で説明したように、プリアンブルパターンは、全て「１」が記録されている。そして、プリアンブルパターンがドライブヘッド２２にて読み出されると、そのリード信号ＲＤは正弦波となる。図５は、プリアンブルパターンに対するドライブヘッド２２から読み出されたリード信号ＲＤの波形を示す。即ち、１ビットの記録領域の中央部分は最も強くＮ極（「１」）に磁化され、１ビットの記録領域間の境界部分は最も弱くＮ極に磁化されている。従って、リード信号ＲＤは、最も強くＮ極に磁化されている部分の振幅値が最大となり、最も弱くＮ極に磁化されている部分の振幅値が最小となる正弦波となる。
【００８０】
そして、正弦波であるリード信号ＲＤをＡ／Ｄコンバータ４５でデジタル変換する時、Ａ／Ｄコンバータ４５にオフセット電圧がない場合には、最も強くＮ極に磁化されている部分の最大の振幅値と最も弱くＮ極に磁化されている部分の最小の振幅値とは、その絶対値は等しくなる。そして、その絶対値が等しくない時には、Ａ／Ｄコンバータ４５にオフセット電圧を有していることになり、その差の１／２がオフセット電圧となることがわかる。
【００８１】
本実施の形態は上記前提に基づいてなされたものであって、第１の実施の形態のオフセットキャンセル回路５０が相違する。従って、説明の便宜上、同一構成のものは符号を同じにしてその詳細は省略する。
【００８２】
図４は、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する信号処理回路４２内に設けられた第２の処理部４２ｂの要部ブロック回路を示す。
【００８３】
オフセットキャンセル回路７０は、制御回路７１，第１〜第３レジスタ７２ａ〜７２ｃ、平均値演算器７３、加算器７４、セレクタ７５、シリアルインタフェース７６、Ｄ／Ａコンバータ７７及び抵抗７８ａ〜７８ｃとから構成されている。
【００８４】
サンプリング制御回路としての制御回路７１は、ディスクコントローラ４６からのサーボ制御信号ＳＢが消失すると一定の期間（プリアンブルパターンのリード信号ＲＤが出力されている間）だけキャンセルモードとなる。制御回路７１はアナログスイッチ４４と接続されていて、サーボ制御信号ＳＢが出力されている時アナログスイッチ４４をオフさせ、サーボ制御信号ＳＢが消失するとアナログスイッチ４４をオンさせる。制御回路７１はゲインコントロールアンプ４３と接続されていて、キャンセルモードになると同アンプ４３の増幅率をリード動作時の２倍の増幅率に上げるための制御信号をアンプ４３に出力する。又、制御回路７１はキャンセルモード以外の時、アンプ４３に対して元の、即ちリード動作時の増幅率に戻すための制御信号をアンプ４３に出力する。
【００８５】
又、制御回路７１は、サーボ制御信号ＳＢが消失するとディスクコントローラ４６からサンプリング信号ＣＫを入力し、サンプリング信号ＣＫをＡ／Ｄコンバータ４５に出力するとともに、オフセットキャンセル回路７０の各回路に出力する。Ａ／Ｄコンバータ４５はサンプリング信号ＣＫの立ち上がりに応答してその時のリード信号ＲＤのアナログ値をデジタル値Ｄに変換する。
【００８６】
サンプリング信号ＣＫの出力タイミングは、予め決められている。即ち、図５に示すように、１ビットの記憶領域におけるリード信号ＲＤついて９０度の間隔で４カ所の該リード信号ＲＤを検出するようになっている。従って、Ａ／Ｄコンバータ４５が１ビットの記憶領域におけるリード信号ＲＤついてデジタル変換すると、Ａ／Ｄコンバータ４５にオフセット電圧がない場合には互いに一つおきに、即ち１８０度の間隔でサンプリングされるデジタル値Ｄの和は０となる。又、オフセット電圧がある場合には、互いに一つおきにサンプリングされるデジタル値Ｄの和の１／２はオフセット電圧となる。
【００８７】
演算器を構成する第１レジスタ７２ａは、サンプリング信号ＣＫに応答してＡ／Ｄコンバータ４５からの６ビットのデジタル値Ｄに変換されたリード信号ＲＤを入力し、先に記憶保持していたデジタル値Ｄを次段の第２レジスタ７２ｂに出力する。演算器を構成する第２レジスタ７２ｂは、サンプリング信号ＣＫに応答して第１レジスタ７２ａからのデジタル値Ｄを入力し、先に記憶保持していたデジタル値Ｄを次段の平均値演算器７３に出力する。
【００８８】
演算器を構成する平均値演算器７３は、サンプリング信号ＣＫに応答して第２レジスタ７２ｂからのデジタル値ＤとＡ／Ｄコンバータ４５からのデジタル値Ｄを入力する。即ち、平均値演算器７３は、互いに一つおきに、即ち１８０度の間隔でサンプリングされた前後２つのデジタル値Ｄが入力される。平均値演算器７３は、この２つのデジタル値Ｄについて加算した後に２で割って平均値Ｔｂ、即ちオフセット電圧を求める。
【００８９】
つまり、前記したように、Ａ／Ｄコンバータ４５にオフセット電圧がない場合には一方が正、他方が負であってその絶対値が同じとなるため、デジタル値Ｄの和は０となる。又、オフセット電圧がある場合には、一方が正、他方が負であってその絶対値が相違するため、その平均値はその時のＡ／Ｄコンバータ４５のオフセット電圧となる。その平均値の正負によってオフセット電圧の向きがわかる。この時の正の平均値Ｔｂは、オフセット電圧がプラス側（図７において特性Ｌ２に相当）に存在し、負の平均値Ｔｂの場合にはオフセット電圧がマイナス側（図７において特性Ｌ３に相当）に存在することになる。尚、演算器７３は、前記アンプ４３の増幅率が２倍になったとき、制御回路７１からの制御信号に基づいて平均値Ｔｂを１／２にして出力するようになつている。
【００９０】
平均値演算器７３は、求めた平均値Ｔｂ、即ちオフセット電圧を正負逆にして加算器７４に出力する。
演算器を構成する加算器７４は、サンプリング信号ＣＫに応答して平均値演算器７３からの平均値Ｔｂ（オフセット電圧）と第３レジスタ７２ｃが保持するキャンセル累算値Ｈとで加算を行う。加算器７４は、キャンセル累算値Ｈと平均値Ｔｂを加算し、その加算値（＝Ｈ±Ｔａ）を新たなキャンセル累算値Ｈとしてセレクタ７５を介して第３レジスタ７２ｃに出力する。
【００９１】
セレクタ７５は、シリアルインタフェース７６からの初期値Ｈ０と加算器７４の加算値、即ち新たなキャンセル累算値Ｈを入力し、制御回路７１からの選択信号ＳＥＬに基づいていずれか一方の値を第３レジスタ７２ｃに出力する。即ち、制御回路７１は、キャンセルモードになると同時に初期値Ｈ０を選択する選択信号ＳＥＬをセレクタ７５に出力し、その後に新たなキャンセル累算値Ｈを選択する選択信号ＳＥＬをセレクタ７５に出力する。従って、第３レジスタ７２ｃは、キャンセルモードになると同時に初期値Ｈ０が保持され、その後加算器７４からの累算値Ｈが保持される。尚、初期値Ｈ０は、キャンセルモードになると同時にシリアルインタフェース７６を介してディスクコントローラ４６から入力されるようになっている。
【００９２】
演算器を構成する第３レジスタ７２ｃは、サンプリング信号ＣＫに応答して新たなキャンセル累算値Ｈを入力し、該累算値ＨをＤ／Ａコンバータ７７に出力される。オフセットキャンセル電圧供給回路を構成するＤ／Ａコンバータ７７は、キャンセル累算値Ｈをアナログ電圧に変換する。Ｄ／Ａコンバータ７７が変換したアナログ電圧は、オフセットキャンセル電圧供給回路を構成する抵抗７８ａ，７８ｂからなる分圧回路に印加される。抵抗７８ａ，７８ｂの接続点の電圧（分圧電圧）は、オフセットキャンセル電圧Ｖｃとして抵抗７８ｃを介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。従って、信号線６３の電位は、このオフセットキャンセル電圧Ｖｃによって変更されることになる。
【００９３】
次に、上記のように構成された第２の処理部４２ｂの作用を説明する。
今、ハードディスク装置がサーボ制御が終了してサーボ制御信号ＳＢが消失すると、制御回路７１はアナログスイッチ４４をオンさせる。従って、第２の処理部４２ｂは、目的のセクタ３０におけるデータ情報区間３２のリード信号ＲＤを入力する。そして、最初にプリアンブル部３２ａに記録されるプリアンブルパターンに基づくリード信号ＲＤが入力される。このリード信号ＲＤはデジタル値Ｄに変換され、２値化されてディスクコントローラ４６に出力される。この時、ディスクコントローラ４６は、プリアンブルパターンに基づく２値化されたリード信号ＲＤに基づいて生成したサンプリング信号ＣＫを制御回路７１に出力する。
【００９４】
又、制御回路７１は、サーボ制御信号ＳＢの消失で一定期間だけキャンセルモードとなる。キャンセルモードになると、ディスクコントローラ４６からセレクタ７５を介して第３レジスタ７２ｃに初期値Ｈ０（説明の便宜上Ｈ０＝０とする。）が入力される。
【００９５】
さらに、第１レジスタ７２ａには、Ａ／Ｄコンバータ４５からのプリアンブルパターンに基づくリード信号ＲＤの最初のデジタル値Ｄ1 をサンプリング信号ＣＫに応答して入力する。この時、制御回路７１は、第１レジスタ７２ａに３個目のデジタル値Ｄ3 が入力されるまで、平均値演算器７３及び加算器７４が演算動作をしないように制御している。
【００９６】
３個目のデジタル値Ｄ3 がＡ／Ｄコンバータ４５から出力されると、平均値演算器７３は、そのデジタル値Ｄ3 と第２レジスタ７２ｂからデジタル値Ｄ1 とを入力し、平均値Ｔｂ（＝（Ｄ1 ＋Ｄ3 ）／２）を演算する。この平均値Ｔｂはその時のＡ／Ｄコンバータ４５のオフセット電圧となる。この時、Ａ／Ｄコンバータ４５にマイナス側のオフセット電圧があるとすると、この平均値Ｔｂは負の値となる。
【００９７】
負の平均値Ｔｂは、加算器７４に出力される。加算器７４は、平均値演算器７３からの平均値Ｔｂと第３レジスタ７２ｃが保持するキャンセル累算値Ｈ（この場合、初期値Ｈ０＝０）とで加算（＝０＋Ｔｂ）を行う。加算器７４は、この加算値（＝Ｔｂ）を新たなキャンセル累算値Ｈ（＝Ｔｂ）としてセレクタ７５を介して第３レジスタ７２ｃに出力する。
【００９８】
第３レジスタ７２ｃに保持されたキャンセル累算値Ｈ（＝Ｔｂ）は、Ｄ／Ａコンバータ７７に出力される。Ｄ／Ａコンバータ７７は、キャンセル累算値Ｈをアナログ電圧に変換する。Ｄ／Ａコンバータ７７が変換したアナログ電圧は、抵抗７８ａ，７８ｂからなる分圧回路にて分圧され、この分圧電圧がオフセットキャンセル電圧Ｖｃとして抵抗７８ｃを介してアナログスイッチ４４とゲインコントロールアンプ４３を結ぶ信号線６３に印加される。信号線６３の電位は、このオフセットキャンセル電圧Ｖｃ分だけ上昇する。
【００９９】
従って、前記平均値演算器７３で求めた平均値Ｔｂ（オフセット電圧）に対するオフセットキャンセル電圧Ｖｃが印加されるため、Ａ／Ｄコンバータ４５のオフセット電圧はキャンセルされる。
【０１００】
そして、オフセットキャンセル電圧Ｖｃが印加された後、制御回路７１は、一旦平均値Ｔａの演算を停止し、ゲインコントロールアンプ４３の増幅率を２倍にする。増幅率が２倍になった状態で再び制御回路７１は、平均値Ｔａの演算を行う。Ａ／Ｄコンバータ４５はこの増幅されたプリアンブルパターンにおけるリード信号ＲＤをデジタル変換する。そして、先に行った演算処理を同様に行って２倍の増幅率になったアンプ４３のもとでの平均値Ｔａ（オフセット電圧）を求める。そして、アンプ４３の増幅率が２倍になっているため、この求めた平均値Ｔｂを１／２してその１／２となった平均値Ｔｂに基づいて前記と同様に新たなオフセットキャンセル電圧Ｖｃが求められ、信号線６３に印加される。従って、前記平均値演算器７３で求めた２倍の増幅率になったアンプ４３のもとで求めた平均値Ｔｂ（オフセット電圧）に対するオフセットキャンセル電圧Ｖｃが印加されるため、Ａ／Ｄコンバータ４５のオフセット電圧は更により精度の高い状態でキャンセルされる。
【０１０１】
本実施の形態では、この状態に到達すると、制御回路７１は、オフセットキャンセルのための処理を停止する。この状態で、一定期間のオフセットキャンセルモードが終了、即ちプリアンブル部の読み出しが終了すると、制御回路７１は、第３レジスタ７２ｃに記憶したキャンセル累算値Ｈ（＝Ｔｂ）に基づくオフセットキャンセル電圧Ｖｃを信号線６３に印加した状態にする。従って、この時点で、Ａ／Ｄコンバータ４５が有していたオフセット電圧は、オフセットキャンセル電圧Ｖｃにてキャンセルされる。又、制御回路７１は、オフセットキャンセルモードの終了に基づいてゲインコントロールアンプ４３の増幅率を元の増幅率に戻すための制御信号を出力する。
【０１０２】
従って、後続のデータ情報区間３２のトレーニング部３２ｂ及びデータ部３２ｃのリード信号ＲＤが、Ａ／Ｄコンバータ４５にてデジタル値Ｄに変換されたリード信号ＲＤに変換される。この時、Ａ／Ｄコンバータ４５は、自身が有していたその時のオフセット電圧がオフセットキャンセル電圧Ｖｃにてキャンセルされているため、図７に実線で示すように原点を通過し一対一の特性Ｌ１となる。その結果、Ａ／Ｄコンバータ４５は、アナログ出力のリード信号ＲＤをデジタル変換する際非常に精度の高いデジタル変換することができる。
【０１０３】
以後、データ情報区間３２のプリアンブル部３２ａのプリアンブルパターンが読み出される毎に制御回路７１は、オフセットキャンセルモードとなり、上記と同様なＡ／Ｄコンバータ４５のオフセット電圧を検出しそのオフセットキャンセルための処理動作を行う。なお、上記実施の形態では、オフセット電圧がマイナスの場合について説明したが、オフセット電圧がプラスの場合は、オフセットキャンセル電圧Ｖｃをマイナスすることによってキャンセルされる。
【０１０４】
次に、上記実施の形態から見い出せる効果を以下に述べる。
（１）Ａ／Ｄコンバータ４５のオフセット電圧をキャンセルするオフセットキャンセル処理動作は、データ情報区間３２のプリアンブル部３２ａのプリアンブルパターンが読み出される毎に行われる。従って、Ａ／Ｄコンバータ４５におけるアナログ値（入力）に対するデジタル値（出力）の特性が周辺温度によって変動しても常にオフセット電圧がキャンセルされている。その結果、どんな状態でもＡ／Ｄコンバータ４５は、精度の高いデジタル変換を行うことができる。
【０１０５】
（２）プリアンブル部３２ａのプリアンブルパターンが読み出される毎に、Ａ／Ｄコンバータ４５は、オフセットキャンセルが行われるため、出荷前にオフセットキャンセルのための検査を行う必要がなくなる。
【０１０６】
（３）オフセットキャンセル処理動作において、ゲインコントロールアンプ４３の増幅率を２倍にし、そのオフセット電圧を２倍に拡大し、その拡大されたオフセット電圧に対してオフセットキャンセルを行うようにした。つまり、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧を検出するようにした。従って、Ａ／Ｄコンバータ４５の１ＬＳＢ以下のオフセット電圧をキャンセルできることなり、より精度の高いデジタル変換ができる。
【０１０７】
尚、本発明は、上記実施の形態に限定されるものではなく、以下の態様で実施してもよい。
（１）ゲインコントロールアンプ４３の増幅率を変更したが、変更しないで１回だけで実施してもよい。この場合にも同様な精度の高い信号処理ができるとともに、出荷前の検査を不要にすることができる。
【０１０８】
（２）前記実施の形態では、１回の平均値演算に基づいて平均値Ｔｂ（オフセット電圧）を求めたが、複数個の平均値Ｔｂを求め、その複数個の平均値Ｔｂの平均値をＡ／Ｄコンバータ４５のオフセット電圧としてもよい。
【０１０９】
（３）ゲインコントロールアンプ４３の増幅率を２倍に変更したが、これを１．５倍、３倍等適宜変更してもよい。
（４）ゲインコントロールアンプ４３の増幅率を１回変更したが、変更する数は適宜変更してもよい。又、増幅率は、２倍、４倍とするほかに、１．５倍、２倍２．５倍といったように変更してもよい。
【０１１０】
（５）上記実施の形態では、オフセットキャンセル電圧Ｖｃをゲインコントロールアンプ４３の信号線６３に印加したが、ゲインコントロールアンプ４３とＡ／Ｄコンバータ４５の間の信号線に印加するようにしてもよい。
【０１１１】
（６）上記実施の形態では、初期値Ｈ０を０として便宜上説明したが、例えば、製造ばらつきによって求められたオフセット電圧をキャンセルすることのできるオフセットキャンセル電圧を初期値Ｈ０にするようにしてもよい。
【０１１２】
（７）上記実施の形態では、プリアンブル部３２ａのプリアンブルパターンのリード信号ＲＤに基づいてオフセット電圧を検出したが、プリアンブルパターン以外で正弦波の信号を出力するものがある場合にはその信号を利用して実施してもよい。
【０１１３】
（８）上記実施の形態では、サーボ情報区間３１から読み出されたリード信号ＲＤを信号処理する処理部４２ａと、データ情報区間３２から読み出されたリード信号ＲＤを信号処理する処理部４２ｂとからなる信号処理部４２を備えたディスク装置に具体化したが、１つの処理部で両情報区間３１，３２と読み出されたリード信号ＲＤを一括して信号処理するディスク装置に具体化してもよい。
【０１１４】
（９）上記第２の実施の形態に第１の実施の形態のオフセットキャンセル回路５０を加えて実施してもよい。この場合、より精度の高いオフセットキャンセルを行うことができる。
【０１１５】
（１０）磁気ディスク装置に具体化したが、光ディスク装置等のその他ディスク装置のＡ／Ｄコンバータに具体化してもよい。
（１１）ディスク装置以外のＡ／Ｄコンバータに具体化してもよい。この場合、プリアンブルパターンのリード信号ＲＤのような信号を作る必要がある。
【０１１６】
（１２）出荷前のオフセット電圧の検査のためにこのオフセットキャンセル回路７０を利用してもよい。即ち、出荷前にプリアンブルパターンのリード信号ＲＤのような信号を入力してその時の平均値Ｔａ又はオフセット累算値Ｈを求めることによって製造ばらつきによるオフセット電圧を求めることができる。
【０１１７】
（１３）上記実施の形態では、セクタフォーマットはサーボ情報区間３１とデータ情報区間３２が設けられたものであったが、セクタフォーマットにサーボ情報区間３１が無い、いわゆるサーボ面サーボ方式のディスク装置に具体化してもよい。
【０１１８】
尚、上記各実施の形態において、特許請求の範囲に記載されていない技術的思想を以下に効果とともに記載する。
（１）各セクタに記録されたサーボ情報とデータ情報の読み取り信号のデジタル変換処理が、それぞれサーボ情報とデータ情報とで異なる処理部で行われる信号処理回路において、サーボ情報のための処理部がサーボ情報の読み取り信号をデジタル変換処理を行っている時、データ情報のための処理部に設けられたデジタル変換処理のためのＡ／Ｄコンバータのオフセット電圧を検出しＡ／Ｄコンバータのオフセット電圧をキャンセルするとともに、データ情報のための処理部がデータ情報の読み取り信号をデジタル変換処理を行う時、各データ情報の一部分に記録された同一パターンの読み取り信号をその信号波形の１８０度間隔で前記Ａ／Ｄコンバータでデジタル値に変換し、その１８０度間隔で読み出された２つの信号のデジタル値の平均値から該Ａ／Ｄコンバータのオフセット電圧を検出し該Ａ／Ｄコンバータのオフセット電圧をキャンセルするようした信号処理回路におけるＡ／Ｄコンバータのオフセット電圧キャンセル方法。従って、より精度の高いオフセットキャンセルを行うことができる。
【０１１９】
【発明の効果】
以上詳述したように、本発明によれば事前にオフセットキャンセルのための検査を行う必要なく、しかも、製造上のばらつき又は周辺温度の変動に関係なくその時々のＡ／Ｄコンバータのオフセット電圧を検出してそのオフセット電圧をキャンセルして精度の高い信号処理を行うことができる優れた効果がある。
【図面の簡単な説明】
【図１】第１の実施の形態における磁気ディスク装置の基本構成を示すブロック回路図。
【図２】第１の実施の形態における処理部の電気ブロック回路図。
【図３】セクタの記録フォーマットの概要を示す図。
【図４】第２の実施の形態における処理部の電気ブロック回路図。
【図５】プリアンブルパターンのリード信号とサンプリング信号との関係を示す説明図。
【図６】従来のオフセットキャンセル回路を説明するブロック回路図。
【図７】Ａ／Ｄコンバータのオフセット電圧を説明するための特性図。
【符号の説明】
２１ 磁気ディスク
２２ ドライブヘッド
３０ セクタ
３１ サーボ情報区間
３２ データ情報区間
３２ａ プリアンブル部
４０ 信号処理回路
４２ 信号処理部
４２ａ 第１の処理部
４２ｂ 第２の処理部
４３ アナログスイッチ
４４ ゲインコントロールアンプ
４５ Ａ／Ｄコンバータ
５１ 判別器
５３，７１ 制御回路
５４ 乗算器
５５，７４ 加算器
５９，７７ Ｄ／Ａコンバータ
７３ 平均値演算器
Ｋ、−Ｋ オフセット許容値
Ｔ オフセット単位変化量
Claims (6)
- 記録媒体のセクタに記録されているサーボ情報の読み取り信号をデジタル変換処理する機能を有する第１の処理部と、
前記セクタに記録されているデータ情報の読み取り信号をデジタル変換処理する機能を有する第２の処理部と
を備え、
前記第２の処理部は、
前記データ情報の読み取り信号をデジタル変換処理するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータから出力されるデジタル値と予め定めた許容値とを比較する判別器と、
前記比較結果に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成するオフセットキャンセル回路と、
を備え、
前記オフセットキャンセル電圧を前記第１の処理部が前記サーボ情報をデジタル変換処理している間に生成すること
を特徴とする信号処理回路。 - 前記第２の処理部は、
前記デジタル値が前記許容値内にない場合に予め定めたオフセット単位変化量を前記デジタル値に累加算する演算器と、
前記累加算されたデジタル値をアナログ値に変換するＤ／Ａコンバータと、
前記アナログ値を、前記Ａ／Ｄコンバータのオフセット電圧をキャンセルさせるためのオフセットキャンセル電圧として前記Ａ／Ｄコンバータに出力するオフセットキャンセル電圧供給回路と
を更に備えたことを特徴とする請求項１に記載の信号処理回路。 - 前記データ情報の読み取り信号を増幅するアンプと、
前記デジタル値が前記許容値内にある場合には、前記アンプの増幅率を上げるように制御する制御回路と
を更に備えたことを特徴とする請求項１又は請求項２に記載の信号処理回路。 - 前記第１の処理部にて前記サーボ情報の読み取り信号がデジタル変換処理されている間に、前記第２の処理部へ前記データ情報の読み取り信号が供給されることを遮断するスイッチ回路を更に備えたことを特徴とする請求項１、請求項２又は請求項３に記載の信号処理回路。
- 記録媒体のセクタに記録されているサーボ情報の読み取り信号を第１の処理部にてデジタル変換処理し、
前記セクタに記録されているデータ情報の読み取り信号を第２の処理部にてデジタル変換処理する信号処理方法において、
前記第２の処理部は、
前記デジタル変換処理するＡ／Ｄコンバータを有し、
前記データ情報におけるプリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換処理するようにサンプリング制御し、
前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル信号の平均値をとり、
前記平均値に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成すること
を特徴とする信号処理方法。 - 記録媒体のセクタに記録されているサーボ情報の読み取り信号をデジタル変換処理する機能を有する第１の処理部と、
前記セクタに記録されているデータ情報の読み取り信号をデジタル変換処理する機能を有する第２の処理部と
を備え、
前記第２の処理部は、
記録媒体のセクタに記録されているデータ情報におけるプリアンブル部の読み取り信号をデジタル値に変換するＡ／Ｄコンバータと、
前記プリアンブル部の読み取り信号を所定の間隔で前記Ａ／Ｄコンバータにてデジタル変換させるように制御するサンプリング制御回路と、
前記Ａ／Ｄコンバータにてデジタル変換された複数のデジタル値の平均値を求める演算器と、
前記平均値に基づいて前記Ａ／Ｄコンバータのオフセットキャンセル電圧を生成するオフセットキャンセル回路と
を備えたことを特徴とする信号処理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25416995A JP4210346B2 (ja) | 1995-09-29 | 1995-09-29 | 信号処理方法及び信号処理回路 |
| US08/691,411 US5870591A (en) | 1995-08-11 | 1996-08-02 | A/D with digital PLL |
| US09/192,497 US6377416B1 (en) | 1995-08-11 | 1998-11-17 | A/D with digital PLL |
| US10/023,769 US6671112B2 (en) | 1995-08-11 | 2001-12-21 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25416995A JP4210346B2 (ja) | 1995-09-29 | 1995-09-29 | 信号処理方法及び信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998087A JPH0998087A (ja) | 1997-04-08 |
| JP4210346B2 true JP4210346B2 (ja) | 2009-01-14 |
Family
ID=17261199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25416995A Expired - Lifetime JP4210346B2 (ja) | 1995-08-11 | 1995-09-29 | 信号処理方法及び信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4210346B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004071040A1 (ja) * | 2003-02-06 | 2004-08-19 | Mitsubishi Denki Kabushiki Kaisha | Ａ／ｄコンバータのオフセット補正回路 |
-
1995
- 1995-09-29 JP JP25416995A patent/JP4210346B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998087A (ja) | 1997-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825318A (en) | Data and servo sampling in synchronous data detection channel | |
| JP2519346B2 (ja) | 相関によるディスク上の変換器位置決定方法及び装置 | |
| JPH0150031B2 (ja) | ||
| JP2642518B2 (ja) | 磁気ヘッド位置信号のオフセット補正方式 | |
| JPH0241801B2 (ja) | ||
| JP3611752B2 (ja) | データ記憶媒体から読出される信号の相対及び絶対振幅を測定するシステム及び方法 | |
| US6556367B2 (en) | Storage apparatus and position sensitivity setting method | |
| JP4210346B2 (ja) | 信号処理方法及び信号処理回路 | |
| JP3823195B2 (ja) | クロック生成装置およびディスク駆動装置 | |
| JP3043609B2 (ja) | ディスク駆動記録装置のヘッド位置検出方法 | |
| JPH09180387A (ja) | ヘッド位置復調方法 | |
| US6233598B1 (en) | Interleaved finite impulse response (FIR) filter functions for servo and data detection in a direct access storage device (DASD) | |
| JPH05335953A (ja) | Ａｄ変換器 | |
| JP2728098B2 (ja) | 磁気ディスクのサーボ信号復調回路 | |
| JPH07201146A (ja) | 磁気ディスク装置のヘッド位置決め制御装置とヘッド位置決め制御方法 | |
| JP2666747B2 (ja) | 磁気ディスク装置の磁気ヘッド位置決め回路 | |
| JPS61172282A (ja) | 磁気デイスク用サ−ボ方式 | |
| JP2611054B2 (ja) | 磁気ディスク装置のデータ面サーボ信号検出感度の補正方式 | |
| JP3767037B2 (ja) | 振幅検出器およびそれを使用したディスク装置 | |
| JPH07176140A (ja) | ディスク状記録媒体 | |
| JP2502391B2 (ja) | ディスク記憶装置の読取信号用増幅装置 | |
| JP2666713B2 (ja) | 光ディスク装置 | |
| JPS61182680A (ja) | 磁気デイスク用サ−ボ方式 | |
| JPS6044739B2 (ja) | ヘツド位置決め制御方法 | |
| JPS58137169A (ja) | 位置信号検出方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050411 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060523 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060929 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081027 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121031 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131031 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |