JP4206137B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体技術さらには不揮発性半導体記憶装置に関し、例えば低電圧で動作可能なＥＥＰＲＯＭ（Electrically Erasable Programmable ＲＯＭ）及びその製造方法に関する。
【０００２】
【従来の技術】
近時、携帯電話等の移動体通信用の端末機器の普及に伴って、端末機器のさらなる小型軽量化が望まれている。それを実現するために、駆動用電池の小型化及び動作時間の長時間化の重要性が高まっており、端末機器の低電圧化及び低消費電力化が強く望まれている。
【０００３】
それらの端末機器においては、その機器の使用者が入力した電話番号等のデータを記憶する記憶装置として、一般に、ＥＥＰＲＯＭ等の電気的に消去・再書込み可能な不揮発性メモリが用いられている。ＥＥＰＲＯＭは、トンネル酸化膜を介して、フローティングゲートに電荷を蓄積したり、フローティングゲートに蓄積されていた電荷を該ゲートから引き抜くことによって、データを保持したり、消去したりするようになっている。
【０００４】
従来、フローティングゲートの厚さは１００オングストロ−ム程度であり、このフローティングゲートから電荷を引き抜く際には、トンネル酸化膜に１２MV／cm以上の高電界を印加する必要がある。ＥＥＰＲＯＭの低電圧化を図るにあたっては、トンネル酸化膜を薄くすることが有効であるが、従来の製造プロセスのまま従来と同等の膜質のトンネル酸化膜を１００オングストロ−ムよりも薄くなるように成膜しても、歩留まりが低いという欠点がある。
【０００５】
そこで、トンネル酸化膜の厚さを従来よりも薄くすることなく、トンネル酸化膜の印加電圧を下げる方法として、表面粗度の高い半導体基板の表面上にトンネル酸化膜を形成し、基板表面の凸部に生じる電界集中により、従来よりも低い印加電圧でトンネル現象が起こるようにした方法が提案されている（ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，３７，５８３（１９９０））。
【０００６】
また、トンネル酸化膜の厚さを従来よりも薄くすることなく、トンネル酸化膜の印加電圧を下げる別の方法として、ＳｉＯ2 よりなるトンネル酸化膜をＣＶＤ（化学気相成長法）で成膜する際に、Ｏ2 に比べてＳｉが化学量論比よりも多くなるようにすることにより、トンネル酸化膜中に島状にＳｉ領域（以下、Ｓｉアイランドと称する）を形成し、このＳｉアイランドを経由して電荷のトンネル現象が起こるようにした方法が提案されている（Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．，３５，２４（１９９３））。
【０００７】
【発明が解決しようとする課題】
しかしながら、表面粗度の高い基板を用いる方法では、電界集中によるブレークダウンが起こり易く、素子の信頼性が低いという欠点があった。加えて、製造プロセスの制御が難しく、基板表面に一定の粗さを形成することが困難であり、歩留まりが低いという欠点もあった。
【０００８】
また、Ｓｉアイランドを形成する方法では、高い歩留まりを得るための成膜プロセスの制御が難しいだけでなく、ＣＶＤ法により得られた膜の品質が低くて素子の信頼性が乏しいという欠点があった。
【０００９】
本発明の目的は、上記問題点を解決するためになされたもので、素子の信頼性が高く、歩留まりよく製造可能な、低電圧で電荷の注入及び引抜きを行なうことができる半導体記憶装置例えばＥＥＰＲＯＭを提供することにある。
【００１０】
また、本発明の他の目的は、素子の信頼性が高く、低電圧で電荷の注入及び引抜きを行なうことができる半導体記憶装置例えばＥＥＰＲＯＭを歩留まりよく製造できる方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、トンネル酸化膜を介して、フローティングゲートに電荷を蓄積するとともに、その蓄積された電荷を電気的に引き抜くことができる不揮発性の半導体記憶装置において、
０＜ｘ＜１のとき、前記トンネル酸化膜はＳｉ(1-x) Ｇｅx Ｏ2 からなり、該Ｓｉ(1-x) Ｇｅx Ｏ2 膜中に島状のＧｅ領域が存在することを特徴とする。
【００１２】
本発明の半導体記憶装置の製造方法はトンネル酸化膜を介して、フローティングゲートに電荷を蓄積するとともに、その蓄積された電荷を電気的に引き抜くことができる不揮発性の半導体記憶装置を製造する方法において、
０＜ｘ＜１のとき、半導体基板上に所定厚さのＳｉ(1-x) Ｇｅx 層をエピタキシャル成長させる工程と、
該Ｓｉ(1-x) Ｇｅx 層を酸化してＳｉ(1-x) Ｇｅx Ｏ2 からなるトンネル酸化膜を形成する工程と、
該トンネル酸化膜上にフローティングゲートを形成する工程と、
を含むことを特徴とする。
【００１３】
【発明の実施の形態】
以下に、本発明に係る半導体記憶装置をフローティングゲートを有するＥＥＰＲＯＭに適用した例ついて、図面を参照しながら、詳細に説明する。
ＥＥＰＲＯＭは例えば図１に示すように、メモリトランジスタ１００及び選択トランジスタ２００からなり、ｐ型のＳｉ半導体基板１上に形成したｎ型半導体よりなるドレイン領域１１の上にトンネル酸化膜２及びポリシリコンよりなるフロ−ティングゲ−ト３を積層した構造を有している。この実施の形態はトンネル酸化膜の構造に特徴があるが、全体の構造について簡単に述べておく。
【００１４】
Ｓｉ半導体基板１上には、ｎ型半導体よりなるソ−ス領域１２及びｎ領域１３が形成され、前記ドレイン領域１１とソ−ス領域１２との間、及び前記ドレイン領域１１とｎウエル領域との間におけるチャネルとなる領域の上には、夫々ゲ−ト酸化膜３１、４１が形成されている。１５、１６、３２及び４は電極であり、３３はシリコン酸化膜よりなる絶縁膜である。
【００１５】
次に、上記構成のＥＥＰＲＯＭのトンネル酸化膜の製造プロセスについて述べる。まずＳｉ半導体基板１にアイソレーション領域となるフィールド酸化膜を形成して、素子領域を確保した後、図２（Ａ）に示すように後、エピタキシャル成長法により、素子領域の基板表面に厚さ６０〜７０オングストロ−ムのＳｉ(1-x) Ｇｅx 層２０を形成する。その際、エピタキシャル成長法として、常圧エピタキシャル法、高圧エピタキシャル法、減圧エピタキシャル法、ラピッドサーマルＣＶＤ法及び分子線エピタキシー（ＭＢＥ）を適用することができる。一例として、常圧エピタキシャル成長法を採用する場合には、原料ガスとしてＳｉＨ2 Ｃｌ2 とＧｅＨ4 を用い、Ｈ2 をキャリアガスとして用いて、成長温度６２５℃でＳｉ(1-x) Ｇｅx を成長させる。
【００１６】
次いで図２（Ｂ）に示すように、エピタキシャル成長させたＳｉ(1-x) Ｇｅx 層２０を酸化し、トンネル酸化膜２を形成する。この酸化工程では、Ｓｉ(1-x) Ｇｅx 層２０が酸化されると共にＳｉ半導体基板１の表面部分に入り込み、膜厚がおおきくなって、結果としてトンネル酸化膜２の厚さは、約１００オングストロ−ムになる。このときの酸化方法は、５５０〜８００℃の低温でのドライ酸化が好ましい。例えば酸化温度が７８０℃の場合には、約１０分間で、厚さ１００オングストロ−ムのＳｉ0.8 Ｇｅ0.2 Ｏ2 膜が得られる。ここで、ＳｉＯ2 はＧｅＯ2 よりも熱力学的に安定しているため、得られたトンネル酸化膜２中には、図３に示すように、Ｇｅ（ゲルマニウム）のグレインが島状に点在してアイランド２１が形成される。
【００１７】
その他の工程は、公知の方法を用いればよく、ゲート酸化膜３１及びトンネル酸化膜２上に、ポリシリコン層を積層した後、フォトリソグラフィ技術及びエッチングにより、所望形状をなすフローティングゲート３を形成する。次いで半導体基板１に不純物をドーピングして、ドレイン領域１１、ソ−ス領域１２及びｎウエル領域１３を形成する。また、基板表面上に絶縁膜３３を形成してフローティングゲート３を周囲から絶縁し、その上にポリシリコンよりなる制御ゲート３２を形成し、そして電極１５、１６、４を形成する。
【００１８】
本発明に係るＥＥＰＲＯＭでは、図３に示すように、トンネル酸化膜２はＳｉ(1-x) Ｇｅx Ｏ2 でできており、その中にはＧｅアイランド２１が点在して形成されている。従って電子はこのＧｅアイランド２１を通って流れるため、低電界で電子を注入することができる。
【００１９】
また、トンネル酸化膜２の組成について、ｘは０．１５〜０．４０であることが好ましい。その理由は、ｘが、０．１５より小さいと、Ｇｅアイランド２１の密度が低下し、充分なトンネル電流が得られず、また０．４０より大きいと、Ｓｉ(1-x) Ｇｅx とＳｉの格子不整合により基板に欠陥が発生し絶縁膜の信頼性を低下させることになるからである。
【００２０】
図４には、このメモリトランジスタのエネルギーバンド図が模式的に示されており、同図（Ａ），（Ｂ）は、電界がかかっていない時及び電界がかかっている時の状態をそれぞれ表している。電荷の蓄積時または引抜き時には、同図（Ｂ）に示すように、電荷（図には、ｅ- で示す）は、ＳｉからＳｉ(1-x) Ｇｅx Ｏ2 の禁制帯をトンネル現象により通過してＧｅへ至り、Ｇｅの電導帯を介して、再びＳｉ(1-x) Ｇｅx Ｏ2 の禁制帯をトンネル現象により通過してＳｉへ至る。
【００２１】
図５は、一例として、Ｇｅアイランドを有するＳｉ0.8 Ｇｅ0.2 Ｏ2 膜と通常のＳｉＯ2 膜のそれぞれについて、印加電圧対する電流密度の関係を示すグラフである。厚さは、ともに１００オングストロ−ムである。同図より、Ｓｉ0.8 Ｇｅ0.2 Ｏ2 膜の方がＳｉＯ2 膜よりも、同一の印加電圧に対して流れる電流が多いことがわかる。つまり、ＳｉＯ2 膜よりもＳｉ0.8 Ｇｅ0.2 Ｏ2 膜の方が、低い印加電圧でもって、トンネル酸化膜を介してフローティングゲートに電荷を注入したり、フローティングゲートから電荷を引き抜くことができる。例えば、本発明者が実験したところ、それぞれ厚さが１００オングストロ−ムのＳｉＯ2 膜とＳｉ0.8 Ｇｅ0.2 Ｏ2 膜で約１０-4Ａ／ｃｍ2 のトンネル電流が得られる電界はそれぞれ約１２MV／cm及び８MV／cmであった。
【００２２】
上記実施形態によれば、トンネル酸化膜２中にＧｅアイランド２１が存在するため、このアイランド２１を介して、フローティングゲート３との間で電荷のやり取りが行なわれるので、従来よりも低い電界、例えば、８ＭＶ／ｃｍでフローティングゲート３に対する電荷の注入及び引抜きを行なうことができる。従って、ＥＥＰＲＯＭの低電圧化及び低消費電力化を図ることができる。
【００２３】
また、上記実施形態によれば、Ｓｉ(1-x) Ｇｅx 層をエピタキシャル成長させた後、これを酸化してトンネル酸化膜を形成するので、高品質のＳｉ(1-x) Ｇｅx エピタキシャル成長層が得られ、従ってこれを酸化して得られたＳｉ(1-x) Ｇｅx Ｏ2 層も高品質であり、信頼性が高い。また、製造の歩留まりもよい。
【００２４】
また、上記実施形態では、メモリトランジスタがｎチャネルトランジスタでできている場合について説明したが、ｐチャネルトランジスタでできていてもよい。この場合には、フローティングゲート３に注入される電荷はホールとなる。
【００２５】
さらに、上記実施形態では、フローティングゲート３を形成した後、ドレイン領域１１、ソ−ス領域１２及びｎウエル領域１３を形成するとしたが、初めに半導体基板１に各領域１１、１２、１３を形成してから、Ｓｉ(1-x) Ｇｅx 層をエピタキシャル成長させ、それを酸化してトンネル酸化膜２を形成するようにしてもよい。
【００２６】
また、上記実施形態では、本発明をメモリトランジスタ１００及び選択トランジスタ２００を有するＥＥＰＲＯＭに適用した場合について説明したが、本発明は、１トランジスタで構成される電気的一括消去・再書込み可能なＲＯＭ（いわゆるフラッシュメモリ）にも適用することができる。
【００２７】
【発明の効果】
本発明によれば、信頼性が高く、低電圧で電荷の注入及び引抜きを行なうことができる半導体記憶装置が得られる。
また、本発明によれば、低電圧で電荷の注入及び引抜きを行なうことができる半導体記憶装置を歩留まりよく製造することができる。
【図面の簡単な説明】
【図１】 本発明をＥＥＰＲＯＭに適用した実施の形態の全体構成を示す構成図である。
【図２】本発明に係る半導体記憶装置のトンネル酸化膜の製造工程を示す説明図である。
【図３】本発明に係る半導体記憶装置のトンネル酸化膜の一部を拡大して示す概略図である。
【図４】本発明に係る半導体記憶装置のエネルギーバンド図を示す概略図である。
【図５】Ｓｉ0.8 Ｇｅ0.2 Ｏ2 とＳｉＯ2 について電圧ー電流密度特性を示すグラフである
【符号の説明】
１ 半導体基板
２ トンネル酸化膜
３ フローティングゲート
２０ Ｓｉ(1-x) Ｇｅx 層
２１ Ｇｅアイランド
Claims (2)
- トンネル酸化膜を介して、フローティングゲートに電荷を蓄積するとともに、その蓄積された電荷を電気的に引き抜くことができる不揮発性の半導体記憶装置において、
０＜ｘ＜１のとき、前記トンネル酸化膜はＳｉ(1-x) Ｇｅx Ｏ2 からなり、
該Ｓｉ(1-x) Ｇｅx Ｏ2 膜からなる前記トンネル酸化膜中に島状のＧｅ領域が存在することを特徴とする半導体記憶装置。 - トンネル酸化膜を介して、フローティングゲートに電荷を蓄積するとともに、その蓄積された電荷を電気的に引き抜くことができる不揮発性の半導体記憶装置を製造する方法において、
０＜ｘ＜１のとき、半導体基板上にＳｉ(1-x) Ｇｅx 層をエピタキシャル成長させる工程と、
該Ｓｉ(1-x) Ｇｅx 層を酸化して、少なくとも該トンネル酸化膜を有するＳｉ(1-x) Ｇｅx Ｏ2 層を形成する工程と、
該Ｓｉ (1-x) Ｇｅ x Ｏ 2 層の該トンネル酸化膜上にフローティングゲートを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948197A JP4206137B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24948197A JP4206137B2 (ja) | 1997-08-28 | 1997-08-28 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174386A JPH1174386A (ja) | 1999-03-16 |
| JP4206137B2 true JP4206137B2 (ja) | 2009-01-07 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4976796B2 (ja) * | 2006-09-25 | 2012-07-18 | 株式会社東芝 | 半導体装置 |
-
1997
- 1997-08-28 JP JP24948197A patent/JP4206137B2/ja not_active Expired - Fee Related
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