JP4178981B2 - スイッチ制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はスイッチ制御回路、特に過電流の検出に関する。
【0002】
【従来の技術】
従来より、MOSFETやIGBT等のスイッチングトランジスタからなるスイッング回路を2つの端子間に接続し、一方の端子から他方の端子に電力変換して供給する回路が知られている。
【0003】
例えば、下記の文献には、4個のスイッチ及びチョークコイルをHブリッジ接続し、各スイッチを開閉制御することで昇圧モードと降圧モードをスムーズに切り替えるDC−DCコンバータが記載されている。
【0004】
【特許文献1】
特開2002−262548号公報
【0005】
【発明が解決しようとする課題】
このような電力変換回路では、過剰電流から回路素子を保護するために、回路に電流センサを設けて過剰電流を検出することが好適であるが、入出力のいずれかにシャント抵抗等を設けて電流を検出する構成では、精度よく過剰電流を検出して回路素子を保護することができない問題があった。
【0006】
すなわち、例えば入力側に電流センサを設けた場合、昇圧モードでは連続的に電流値を検出できるが降圧モードでは入力側のスイッチを開閉制御するため不連続電流となってしまい過剰電流状態を高精度かつ迅速に検出することができない。一方、出力側に電流センサを設けた場合、降圧モードでは連続的に電流を検出できるが昇圧モードでは出力側のスイッチを開閉制御するため不連続電流となってしまい過剰電流状態を高精度かつ迅速に検出することができない。
【0007】
本発明の目的は、DC−DCコンバータ等の電力変換装置を用いて一方の端子から他方の端子に電力を供給する際に、過剰電流状態を確実に検出し、これにより回路素子を保護することができる装置を提供することにある。
【0008】
【課題を解決するための手段】
本発明は、第1の端子から第2の端子に昇圧又は降圧して電力を供給するスイッチ制御回路であって、前記第1の端子と第2の端子間に接続され、直列接続された第1スイッチと第2スイッチ及び直列接続された第3スイッチと第4スイッチを有するHブリッジスイッチング回路と、前記Hブリッジスイッチング回路の入力側あるいは出力側の少なくともいずれかの電圧を検出する電圧センサと、前記Hブリッジスイッチング回路の入力側電流を検出する入力側電流センサと、前記Hブリッジスイッチング回路の出力側電流を検出する出力側電流センサと、検出電圧が目標電圧に一致するように前記Hブリッジスイッチング回路を制御するフィードバック制御回路であって、前記検出電圧と前記目標電圧との差分を演算する演算器と、前記演算器からの出力を積分する積分器と、前記積分器の出力と所定の三角波とを比較することにより前記Hブリッジスイッチング回路の各スイッチを制御するためのPWM信号、及び昇圧時と降圧時でレベルが変化するMODE信号を生成するフィードバック制御回路と、前記PWM信号に基づき前記Hブリッジスイッチング回路の各スイッチを制御するドライバと、前記MODE信号に応じ、前記入力側電流センサからの入力側電流あるいは前記出力側電流センサからの出力側電流を切り替えて前記積分器に出力する切替器とを有し、前記切替器は、昇圧時には前記入力側電流を出力し、降圧時には前記出力側電流を出力し、前記切替器と前記積分器との間に接続され、前記切替器からの前記入力側電流あるいは前記出力側電流をサンプルホールドして前記積分器に出力するサンプルホールド回路と、前記入力側電流あるいは前記出力側電流がしきい値を超えたことを検出して前記サンプルホールド回路にサンプルホールドタイミングを指示する過電流検出部とを有することを特徴とする。
【0011】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態について説明する。
【0012】
図1には、本実施形態の概念構成図が示されている。端子A及び端子B間をHブリッジ1で接続する回路構成である。端子A、Bには、バッテリや発電機、負荷等が接続される。
【0013】
Hブリッジ1は、4つのスイッチM1,M2,M3,M4及びチョークコイルLを含んで構成される。スイッチM1とM2、及びスイッチM3とM4はそれぞれ直列接続されている。スイッチM2及びM4は共に接地されており、スイッチM1及びM3はそれぞれ端子Aと端子Bに接続される。スイッチM1〜M4は図示しないドライバにより開閉制御され、これにより端子Aと端子B間で電力変換が行われる。このようなHブリッジ1により、例えばDC−DCコンバータが構成される。Hブリッジ1の動作は公知であるが、簡単に説明すると、スイッチM1及びM2を開閉制御し、スイッチM3を閉制御、スイッチM4を開制御することで端子Aから端子Bに降圧しつつ電力供給できる。(端子Aの電圧)>(端子Bの電圧)のときの動作モードである。また、スイッチM1を閉制御、スイッチM2を開制御し、スイッチM3及びスイッチM2を開閉制御することで端子Aから端子Bに昇圧しつつ電力供給できる。(端子Aの電圧)<(端子Bの電圧)のときの動作モードである。
【0014】
電流センサ2aは、端子A側に設けられ、端子A側の電流を検出してスイッチ4に出力する。端子Aから端子Bに電力を供給する場合、電流センサ2aはHブリッジ1の入力側に設けられた電流センサである。
【0015】
電流センサ2bは、端子B側に設けられ、端子B側の電流を検出してスイッチ4に出力する。端子Aから端子Bに電力を供給する場合、電流センサ2bはHブリッジ1の出力側に設けられた電流センサである。
【0016】
スイッチ4は、接点を電流センサ2aあるいは電流センサ2bのいずれかに切り替えてフィードバック制御部3に出力する。切替は、フィードバック制御部3からの指令により制御される。
【0017】
フィードバック制御部3は、目標値と検出電流値とを比較し、その相違に基づいてフィードバック制御するとともに、検出電流が過剰となっている場合には過剰電流を抑えるようにフィードバック制御する。フィードバック制御部3は、端子A側の電流あるいは端子B側の電流のいずれを監視するかを決定し、スイッチ4に切替信号を出力する。フィードバック制御部3は、具体的には、端子A側あるいは端子B側のうち、連続電流となる側の電流値を判別して切替信号を出力する。すなわち、上述したように、端子Aから端子Bに電力を供給する場合、(端子Aの電圧)>(端子Bの電圧)であれば、スイッチM1,M2を開閉制御し、かつスイッチM3を閉制御、スイッチM4を開制御して降圧するため端子B側が連続電流となる。一方、(端子Aの電圧)<(端子Bの電圧)であれば、スイッチM1を閉制御、スイッチM2を開制御してスイッチM3,M4を開閉制御して昇圧制御するため端子A側が連続電流となる。フィードバック制御部3は、端子電圧に基づいていずれが連続電流となるかを判定してスイッチ4を切替え、連続電流側の電流センサからの検出電流値を用いて過剰電流状態を抑制し回路を保護する。
【0018】
以下、本実施形態を具体的に説明する。
【0019】
図2には、本実施形態の回路構成の一例が示されている。端子Aと端子B間はHブリッジ1により接続される。Hブリッジ1は、4つのスイッチM1〜M4及びチョークコイルLを含み、これらのスイッチM1〜M4を開閉制御することで端子Aと端子B間の電力変換を行う。スイッチM1〜M4はMOSFETやIGBT等のスイッチングトランジスタで構成され、各スイッチM1〜M4はドライバ14(反転アンプ)により駆動される。
【0020】
電圧センサ10aは、Hブリッジ1から見て端子A側に設けられ、端子A側の電圧を検出してフィードバック制御部24に出力する。
【0021】
電圧センサ10bは、Hブリッジ1から見て端子B側に設けられ、端子B側の電圧を検出してフィードバック制御部24に出力する。
【0022】
電流センサ12aは、Hブリッジ1から見て端子A側に設けられ、端子A側の電流を検出して電流制御部20及び過電流検出部22に出力する。
【0023】
電流センサ12bは、Hブリッジ1から見て端子B側に設けられ、端子B側の電流を検出して電流制御部20及び過電流検出部22に出力する。
【0024】
フィードバック制御部24は、目標電圧値Vrefと検出電圧値とを比較する比較器24−1、24−2、監視する対象を指令DIRに基づき選択するスイッチ24−3、オペアンプの出力をコンデンサを介して帰還させた積分器24−4、定電流源、積分器24−4からの出力をレベルアップした出力と所定の三角波TRIを比較する比較器24−5、積分器24−4からの出力と所定の三角波TRIを比較する比較器24−6、2つの比較器24−5と24−6の出力の論理積を演算するANDゲート24−7及び2つの比較器24−5と24−6の出力が入力されるRSフリップフロップ(RS−FF)24−8を含んで構成される。
【0025】
比較器24−1は電圧センサ10aからの検出電圧値と目標電圧値Vrefとの差分の反転信号をスイッチ24−3に出力し、比較器24−2は電圧センサ10bからの検出電圧値と目標電圧値Vrefとの差分信号をスイッチ24−2に出力する。スイッチ24−3は、監視対象が端子Bである場合には比較器24−2側に接点を切替え、監視対象が端子A側である場合には比較器24−1側に接点を切り替える。フィードバック制御部24の積分器24−4には、目標電圧値と検出電圧値との差分信号の他、電流制御部20からの信号も供給される。フィードバック制御部24は、検出電圧値及び電流制御部20からの電圧信号に基づいて、Hブリッジ1のスイッチM1〜M4を開閉制御するためのPWM信号を生成するとともに、端子Aと端子B間の制御モードを決定するためのMODE信号を生成する。生成されたPWM信号はスイッチング制御部18に供給される。また、MODE信号はドライバ制御部16及びスイッチング制御部18に供給される。
【0026】
スイッチング制御部18は、PWM信号を休止させてHブリッジ1内の上下に接続されたスイッチ(M1とM2、及びM3とM4)の短絡を防ぐデッドタイム回路18−1、D端子に電源電圧が入力され、クロック端子に所定のクロックCLKが入力され、リセット端子に過電流検出部22からの信号が入力されるD(遅延)フリップフロップ(D−FF)18−2及び18−3,デッドタイム回路18−1の出力とD−FF18−2の出力との論理積を演算するANDゲートであるHGATE、デッドタイム回路18−2の他方の出力とD−FF18−3の出力の論理積を演算するANDゲートであるLGATE、D−FF18−2の出力とD−FF18−3の出力の論理和を演算するORゲートを含んで構成される。
【0027】
デッドタイム回路18−1は、例えばシュミットトリガ回路、ANDゲート及びNORゲートで構成することができる。フィードバック制御部24からのPWM信号はANDゲートに供給されるとともに、シュミットトリガ回路を介してANDゲートに供給される。また、PWM信号はNORゲートに供給されるとともに、シュミットトリガ回路を介してNORゲートに供給される。これにより、PWM信号に対して立上タイミングを遅延させた信号、及びPWM信号に対して反転させた上で立上タイミングを遅延させた信号が生成される。前者はHGATEに供給され、後者はLGATEに供給される。スイッチング制御部18は、PWM信号に基づきドライバ制御部16に制御信号を出力するものであり、HGATEからのPWM信号はドライバ制御部16のうち、Hブリッジ1の上側のスイッチM1及びM3を駆動するドライバ14を制御するための素子に供給され、LGATEからのPWM信号はドライバ制御部16のうち、Hブリッジ1の下側のスイッチM2及びM4を駆動するドライバ14を制御するための素子に供給される。また、ORゲートの出力は、ドライバ制御部16のうち、Hブリッジ1の上側のスイッチM1及びM3を駆動するドライバ14を制御するための素子に供給される。
【0028】
また、スイッチング制御部18は、この他にもクロックCLKをD−FF18−2及び18−3に供給するための回路を有する。この回路は、4個のインバータ18−4〜18−7から構成される。インバータ18−5及び18−6はMODE信号により動作/非動作が制御されるインバータで、MODE信号がHiのときにインバータ18−5が動作してインバータ18−6は非動作となり、MODE信号がLowのときにインバータ18−5が非動作となりインバータ18−6が動作状態となる。したがって、MODE信号がHiの場合、CLKは並列接続されたインバータ18−4及び18−5で反転された信号がD−FF18−2のクロック端子に供給され、インバータ18−3でさらに反転された、すなわち原CLKと同一の信号がD−FF18−3のクロック端子に供給される。D−FF18−2は反転クロックに同期して動作し、D−FF18−3はクロックに同期して動作する。この回路は、特に過剰電流状態から復帰する場合のタイミング調整に用いられる。
【0029】
ドライバ制御部16は、Hブリッジ1の上側のスイッチM1,M3を駆動するドライバ14を制御するための上部制御ユニットと、Hブリッジ1の下側のスイッチM2,M4を駆動するドライバ14を制御するための下部制御ユニットを備える。上部制御ユニットは、4個のインバータ16−1,16−2,16−3,16−4を有し、インバータ16−1と16−2が並列接続されてスイッチM1を駆動し、インバータ16−3とインバータ16−4が並列接続されてスイッチM3を駆動する。下部ユニットは、2個のNANDゲート16−5,16−6を有し、NANDゲート16−5でスイッチM2を駆動し、NANDゲート16−6でスイッチM4を駆動する。
【0030】
まず、上部制御ユニットについて説明する。
【0031】
インバータ16−1の動作/非動作はフィードバック制御部24からのMODE信号により制御され、MODE信号がLowのときに動作し、MODE信号がHiのときに非動作となる。また、インバータ16−2の動作/非動作はMODE信号の反転信号により制御され、MODE信号がLowのときにその反転信号はHiとなって非動作となり、MODE信号がHiのときにその反転信号はLowとなって動作状態となる。したがって、MODE信号に応じてインバータ16−1と16−2は択一的に動作し、MODE信号がHiのときにはインバータ16−2からの信号によりスイッチM1が開閉し、MODE信号がLowのときにはインバータ16−1からの信号によりスイッチM1が開閉する。
【0032】
一方、インバータ16−1の入力端子には、スイッチング制御部18のORゲート出力が供給される。また、インバータ16−2の入力端子には、スイッチング制御部18のHGATE出力が供給される。したがって、MODE信号がHiのときにはHGATE出力によりスイッチM1が駆動され、MODE信号がLowのときにはORゲート出力によりスイッチM1が駆動される。
【0033】
インバータ16−3の動作/非動作はMODE信号の反転信号により制御され、MODE信号がLowのときにその反転信号はHiとなって非動作となり、MODE信号がHiのときにその反転信号はLowとなって動作状態となる。インバータ16−4の動作/非動作はMODE信号により制御され、MODE信号がLowのときに動作し、MODE信号がHiのときに非動作となる。したがって、インバータ16−3と16−4も択一的に動作し、MODE信号がHiのときにインバータ16−3からの信号によりスイッチM3が開閉し、MODE信号がLowのときにインバータ16−4からの信号によりスイッチM3が開閉する。
【0034】
一方、インバータ16−3の入力端子には、スイッチング制御部18のORゲート出力が供給される。また、インバータ16−4の入力端子には、スイッチング制御部18のHGATE出力が供給される。したがって、MODE信号がHiのときにはORゲート出力によりスイッチM3が駆動され、MODE信号がLowのときにはHGATE出力によりスイッチM3が駆動される。
【0035】
次に、下部制御ユニットについて説明する。
【0036】
NANDゲート16−5の入力端子には、MODE信号及びLGATE出力が供給される。したがって、MODE信号がHiのときにはLGATE信号によりスイッチM2が駆動され(ドライバ14は反転アンプであることに留意されたい)、MODE信号がLowであるときにはスイッチM2はOFFのままである。NANDゲート16−6の入力端子には、MODE信号の反転信号及びLGATE信号が供給される。したがって、MODE信号がHiのときにはスイッチM4はOFFのままであり、MODE信号がLowのときにはLGATE信号によりスイッチM4が駆動される。
【0037】
以上、MODE信号と各スイッチM1〜M4の開閉制御をまとめると以下のようになる。
【0038】
<MODE信号=Hi>
スイッチM1:HGATE出力によりPWM制御
スイッチM2:LGATE信号によりPWM制御
スイッチM3:ORゲート出力により制御
スイッチM4:OFF
<MODE=Low>
スイッチM1:ORゲート出力により制御
スイッチM2:OFF
スイッチM3:HGATE出力によりPWM制御
スイッチM4:LGATE出力によりPWM制御
ちなみに、MODE信号=Hiは、端子Aから端子Bに降圧して電力供給する場合に対応し、MODE信号=Lowは、端子Aから端子Bに昇圧して電力供給する場合に対応する。
【0039】
電流制御部20は、電流センサ12aからの検出電流値及び電流センサ12bからの検出電流値が供給されるスイッチ20a及びスイッチ20aからの信号をサンプルホールドするサンプルホールド(S/H)回路20bを含む。スイッチ20aにはフィードバック制御部24からのMODE信号が供給され、MODE信号に応じて接点が切り替えられる。具体的には、MODE信号がHiのときには電流センサ12b側に切り替えられ、MODE信号がLowのときには電流センサ12a側に切り替えられる。S/H回路20bは、サンプリングした入力信号をホールドし、フィードバック制御部24の積分器24−4に出力する。したがって、フィードバック制御部24からのMODE信号がHiのときには電流センサ12bからの検出電流値がフィードバック制御部24に出力され、MODE信号がLowのときには電流センサ12aからの検出電流値がフィードバック制御部24に出力されて監視される。MODE信号がHiのときには端子B側が連続電流となり、MODE信号がLowのときには端子A側が連続電流となるから、このようにMODE信号に応じて監視する電流センサを切り替えることで、常に連続電流を監視することができる。
【0040】
過電流検出部22は、所定の過電流しきい値を有しており、電流センサ12aからの検出電流値と電流センサ12bからの検出電流値をしきい値と大小比較する。そして、いずれかの検出電流値がしきい値を超えた場合に、電流制御部20に指令を出力するとともに、スイッチング制御部18の2個のD−FF18−2及び18−3のリセット端子に出力する。電流制御部20への指令により電流制御部20のS/H回路20bは検出電流値をサンプリングしてホールドする。また、D−FF18−2及び18−3への出力により、D−FF18−2及び18−3をリセットしてその出力をLowに変化させる。D−FF18−2及び18−3の出力がHiからLowに変化すると、HGATE、LGATE、及びORゲート出力が変化する。
【0041】
本実施形態の回路構成は以上のようであり、以下、その動作についてタイミングチャートを参照しつつ説明する。
【0042】
図3には、図2における各部のタイミングチャートが示されている。(A)はスイッチング制御部18に供給されるクロック信号CLK、(B)はCLKの反転信号、(C)はフィードバック制御部24に供給される三角波TRIと積分器24−4からの出力(β)及びこれをレベルシフトした出力(α)、(D)はフィードバック制御部24からのPWM信号、(E)はスイッチング制御部18のHGATE出力、(F)はスイッチング制御部18のLGATE出力、(G)はD−FF18−2の出力、(H)はD−FF18−3の出力、(I)〜(L)はそれぞれスイッチM1〜M4の開閉タイミング、(M)は過電流検出部22での検出信号、(N)はフィードバック制御部24からのMODE信号である。
【0043】
端子Aから端子Bに降圧して電力供給し、制御対象が端子Bである場合を想定する。このとき、指令DIRは端子B側の指令となり、フォードバック制御部24のスイッチ24−3は比較器24−2に接続された接点に切り替わる。これにより、比較器24−2からの差分出力、すなわち目標電圧と電圧センサ10bからの検出電圧の差分出力が積分器24−4に供給される。積分器24−4からの積分出力はα及びβとして比較器24−5及び24−6に供給される。比較器24−5は、αと三角波TRIとを大小比較し、その結果をANDゲート24−7及びRS−FF24−8に出力する。また、比較器24−6は、βと三角波TRIとを大小比較し、その結果をANDゲート24−7及びRS−FF24−8に出力する。図3(C)に示されるように、比較器24−5からはα>TRIである場合にHiが出力され、α<TRIである場合にLowが出力される。また、端子Bの電圧が低く降圧する場合にはβが小さくTRI>βとなるため比較器24−6からはHiが出力される。したがって、図3(D)に示されるように、ANDゲート24−7からはTRI>αであるときにHiとなり、TRI<αであるときにLowとなるPWM信号が出力される。PWM信号のデューティ比は、αのレベルに応じて決定され、すなわち積分器24−4に入力される信号レベルに応じて決定される。また、図3(N)に示されるように、RS−FF24−8からはHiとなるMODE信号が出力される。
【0044】
HiのMODE信号は、電流制御部20のスイッチ20aに供給され、接点を電流センサ12b側に切り替える。これにより、電流センサ12bで検出される連続電流がフィードバック制御部24に供給される。
【0045】
PWM信号は、スイッチング制御部18のデッドタイム回路18−1に供給される。デッドタイム回路18−1は、PWM信号から2つの信号、すなわちPWM信号の立上タイミングを遅らせた信号、及びPWM信号の反転信号の立上タイミングを遅らせた信号を生成してそれぞれHGATE及びLGATEに出力する。また、図3(G)及び(H)に示されるようにD−FF18−2及び18−3のQ端子からはそのリセット端子にリセット信号が入力されない限り常にHi信号が出力されてHGATE及びLGATEに供給される。したがって、図3(E)に示されるようにHGATEからは原PWM信号の立上時間を遅延させたPWM信号が出力され、LGATEからは原PWM信号を反転させて立上時間を遅延させたPWM信号が出力される。HGATE出力はスイッチM1及びM3を駆動するために用いられ、LGATE出力はスイッチM2及びM4を駆動するために用いられる。両信号の間にはデッドタイム回路18−1で生成された休止時間が存在しているため、スイッチM1とM2が共にONとなる、あるいはスイッチM3とM4が共にONとなる事態を防止できる。
【0046】
HGATE出力はドライバ制御部16のインバータ16−2及び16−4に供給される。また、ORゲート出力はインバータ16−1及び16−3に供給される。MODE信号は、インバータ16−1,16−2,16−3及び16−4の動作/非動作を制御するために用いられ、MODE信号がHiのときにはインバータ16−2及び16−3が動作状態となる。したがって、図3(I)に示されるようにスイッチM1はHGATE出力と同一信号タイミングでPWM制御される。また、図3(K)に示されるようにスイッチM3はORゲート出力と同一信号タイミング(すなわち、過電流検出部22からリセット信号がD−FFに入力されない限り常にHi)でON制御される。
【0047】
LGATE出力はドライバ制御部16のNANDゲート16−5及び16−6に供給される。また、MODE信号もNANDゲート16−5に供給されるとともにそのインバータで反転された後にNANDゲート16−6に供給される。したがって、MODE信号がHiのときには、図3(J)に示されるようにスイッチM2はLGATEと同一信号タイミングでPWM制御され、図3(L)に示されるようにスイッチM4はOFFのままとなる(NANDゲート16−6の出力は常にHiとなり、反転アンプのドライバ14でLowが出力されるためnチャネルのスイッチM4は常にOFF)。
【0048】
以上のようにして端子Aから端子Bに降圧して電力供給している際に、過剰電流が生じた場合を想定する。この場合、過電流検出部22は検出電流値がしきい値を超えたことを検知し、図3(M)に示されるようにその出力がHiからLowに変化する。過電流検出部22からの信号は、D−FF18−2及び18−3のリセット端子に供給され、これらをリセットする。これにより、図3(G)及び(H)に示されるように直ちにD−FF18−2及び18−3の出力がHiからLowに変化する。すると、HGATE出力、LGATE出力、及びORゲート出力のいずれもLowとなるから、図3(I)〜(L)に示されるようにスイッチM1〜M4は全てOFFとなる。
【0049】
また、過電流検出部22からの信号は、電流制御部20のS/H回路20bにも供給される。S/H回路20bは、このタイミングで電流センサ12bからの検出電流値をサンプルホールドし、積分器24−4に供給する。仮に、S/H回路20bが存在しない場合、過剰電流が瞬間的に流れても積分器24−4の積分出力は迅速に増大せず、したがってPWM信号も迅速に変化しないが、S/H回路20bを設けて過剰電流の最大値をサンプルホールドすることにより、積分出力は迅速に増大し、これによりPWM信号のデューティ比を迅速に変えることができる。
【0050】
一方、検出電流値がしきい値以下となった場合、過電流検出部22の出力はLowから再びHiに復帰する。これにより、D−FF18−2及びD−FF18−3は再びHiを出力するようになる。但し、D−FF18−2はCLKの立上りタイミングで動作し、D−FF18−3は反転CLKの立上りタイミングで動作する。したがって、図3(H)に示されるようにD−FF18−3の出力はCLKの立上タイミングでLowからHiとなり、一方、図3(G)に示されるようにD−FF18−2の出力は反転CLKの立上タイミングLowからHiとなる。LGATEはD−FF18−3の出力がHiとなった後にPWM信号を出力し、HGATEはD−FF18−2の出力がHiとなった後にPWM信号を出力するから、図3(E)及び(F)に示されるようにタイミングが異なって出力される。これにより、復帰時にスイッチM1とM2が同時にONとなる事態が防止される。
【0051】
一方、端子Aから端子Bに昇圧して電力供給し、制御対象が端子Bである場合を想定する。このとき、βのレベルが大きくなるためTRI<βとなり、比較器24−6からLowが出力されてRS−FF24−8に供給されるため、RS−FF24−8の出力であるMODE信号はLowとなる。MODE信号がLowになると、電流制御部20内のスイッチ20aは電流センサ12a側に切り替えられ、端子A側の電流がフィードバック制御部24に供給される。MODE信号がLowの場合、既述したように端子A側が連続電流となるから、この場合にも連続電流を監視することになる。
【0052】
このように、本実施形態では、急峻な負荷変動や起動時など、単に検出電流値をフィードバック制御部24の積分器24−4に供給する構成では対応できないような場合でも、過剰電流が検出された場合に電流制御部20bのS/H回路20bを動作させて検出電流値の最大値をホールドし、これによりフィードバック制御部24の積分器24−4の積分出力を迅速に増大させているため、瞬間的な過剰電流が生じた場合にもPWM制御のデューティ比を迅速に変化させて電流を抑制することができる。
【0053】
また、本実施形態では、Hブリッジ1の入力側に電流センサ12a、出力側12bに電流センサ12bを設け、フィードバック制御部24によりMODE信号を生成してスイッチ20aを切り替えることで、端子A側(入力側)が連続電流となる場合には電流センサ12aからの検出電流値を監視し、端子B側(出力側)が連続電流となる場合には電流センサ12bからの検出電流値を監視するようにしたので、どのような制御モードでも過剰電流を検出して回路素子を保護することができる。
【0054】
【発明の効果】
以上説明したように、本発明によれば過剰電流状態を検出する際に、常に連続電流側を自動監視することができる。
【図面の簡単な説明】
【図1】 実施形態の概念構成図である。
【図2】 実施形態の回路構成図である。
【図3】 実施形態のタイミングチャートである。
【符号の説明】
1 Hブリッジ、10a 電圧センサ、10b 電圧センサ、12a 電流センサ、12b 電流センサ、14 ドライバ、16 ドライバ制御部、18 スイッチング制御部、20 電流制御部、22 過電流検出部、24 フィードバック制御部。
Claims (1)
- 第1の端子から第2の端子に昇圧又は降圧して電力を供給するスイッチ制御回路であって、
前記第1の端子と第2の端子間に接続され、直列接続された第1スイッチと第2スイッチ及び直列接続された第3スイッチと第4スイッチを有するHブリッジスイッチング回路と、
前記Hブリッジスイッチング回路の入力側あるいは出力側の少なくともいずれかの電圧を検出する電圧センサと、
前記Hブリッジスイッチング回路の入力側電流を検出する入力側電流センサと、
前記Hブリッジスイッチング回路の出力側電流を検出する出力側電流センサと、
検出電圧が目標電圧に一致するように前記Hブリッジスイッチング回路を制御するフィードバック制御回路であって、前記検出電圧と前記目標電圧との差分を演算する演算器と、前記演算器からの出力を積分する積分器と、前記積分器の出力と所定の三角波とを比較することにより前記Hブリッジスイッチング回路の各スイッチを制御するためのPWM信号、及び昇圧時と降圧時でレベルが変化するMODE信号を生成するフィードバック制御回路と、
前記PWM信号に基づき前記Hブリッジスイッチング回路の各スイッチを制御するドライバと、
前記MODE信号に応じ、前記入力側電流センサからの入力側電流あるいは前記出力側電流センサからの出力側電流を切り替えて前記積分器に出力する切替器と、
を有し、前記切替器は、昇圧時には前記入力側電流を出力し、降圧時には前記出力側電流を出力し、
前記切替器と前記積分器との間に接続され、前記切替器からの前記入力側電流あるいは前記出力側電流をサンプルホールドして前記積分器に出力するサンプルホールド回路と、
前記入力側電流あるいは前記出力側電流がしきい値を超えたことを検出して前記サンプルホールド回路にサンプルホールドタイミングを指示する過電流検出部と、
を有することを特徴とするスイッチ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003034234A JP4178981B2 (ja) | 2003-02-12 | 2003-02-12 | スイッチ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003034234A JP4178981B2 (ja) | 2003-02-12 | 2003-02-12 | スイッチ制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004248380A JP2004248380A (ja) | 2004-09-02 |
JP4178981B2 true JP4178981B2 (ja) | 2008-11-12 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP4178981B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109792209A (zh) * | 2016-09-06 | 2019-05-21 | M2电力株式会社 | Dc-dc变换器及包括其的两级功率变换器 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007295769A (ja) * | 2006-04-27 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 双方向dc−dcコンバータ |
JP4890182B2 (ja) * | 2006-09-28 | 2012-03-07 | 株式会社リコー | 同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法 |
JP6111625B2 (ja) * | 2012-12-04 | 2017-04-12 | Tdk株式会社 | ワイヤレス電力伝送装置 |
JP6919628B2 (ja) * | 2018-06-25 | 2021-08-18 | 株式会社オートネットワーク技術研究所 | 電流検出回路および電源装置 |
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2003
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Publication number | Priority date | Publication date | Assignee | Title |
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CN109792209A (zh) * | 2016-09-06 | 2019-05-21 | M2电力株式会社 | Dc-dc变换器及包括其的两级功率变换器 |
Also Published As
Publication number | Publication date |
---|---|
JP2004248380A (ja) | 2004-09-02 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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