JP4177389B2 - フィルタおよび分波器 - Google Patents

Description

本発明は、フィルタおよび分波器に関し、特に実装部に実装されたフィルタおよび分波器に関する。

近年、移動体通信システムの発展に伴って携帯電話、携帯情報端末等が急速に普及しており、これら端末の小型・高性能化の開発が行なわれている。また、携帯電話のシステムとして、アナログとディジタルの両方が用いられ、使用周波数は８００ＭＨｚ〜１ＧＨｚ帯と１．５ＧＨｚ〜２．０ＧＨｚ帯とが主に用いられている。これら移動通信用に用いられる機器に提供する弾性表面波フィルタまたは圧電薄膜共振器フィルタを用いたアンテナ分波器が提案されている。

近年の携帯電話器の開発では、システムの多様化によりデュアルモード（アナログとディジタルの併用、ディジタルのＴＤＭＡ：時間分割変調方式、とＣＤＭＡ：コード分割変調方式の併用）あるいはデュアルバンド（８００ＭＨｚ帯と１．９ＧＨｚ帯、９００ＭＨｚ帯と１．８ＧＨｚ帯又は１．５ＧＨｚ帯の併用）化を行なうことで端末を高機能化することが行なわれている。これらに用いられる部品（フィルタ）も高機能化が求められている。

一方、機能以外に小型且つ低コスト化も求められている。高機能端末におけるアンテナ分波器は、誘電体あるいは少なくとも一方に誘電体を用いた弾性表面波との複合分波器あるいは弾性表面波デバイスのみで構成されたものが多い。

誘電体分波器は、サイズが大きいために、携帯端末機器の小型化や薄型化が非常に難しい。また、片方に弾性表面波デバイスを用いる場合でも誘電体デバイスのサイズが小型・薄型化を難しくしている。従来の弾性表面波フィルタを用いた分波器デバイスは、プリント板上に送信用フィルタ、受信用フィルタ、整合回路を個別に搭載したモジュール型のものや多層セラミックパッケージに送信及び受信用フィルタチップを搭載し整合回路をパッケージ内に設けた一体型のものがある。これらは、誘電体分波器に比べ体積は、１／３から１／１５程度で、高さ方向だけでみると１／２から１／３程度の小型薄型化が可能となる。特許文献１には、フィルタチップを、セラミック基板等が積層された積層パッケージや積層基板等である実装部に実装したフィルタおよび分波器が開示されている。

一方、ラダー型フィルタおよびこれを用いた分波器の直列共振器に並列にインダクタを接続する技術が特許文献２および３に開示されている。インダクタを直列共振器に並列に接続することにより、減衰極をフィルタの通過帯域に隣接して設け、抑圧特性を向上させることができる。
特開平８−１８３９３号公報 特開２００４−１３５３２２号公報 特開２００３−３３２８８５号公報

直列共振器に並列にインダクタを接続したフィルタチップを実装部に実装し小型化した場合、高抑圧な特性を得るためには、信号線同士の相互インダクタンスを低減することが求められる。

本発明は、このような課題に鑑みてなされたもので、信号線同士の相互インダクタンスを低減し、小型化した場合も阻止帯域における高抑圧化が可能なフィルタおよび分波器を提供することを目的とする。

本発明は、共通端子と第１端子とに接続され、第１直列共振器を有する第１フィルタと、前記共通端子と第２端子とに接続された第２フィルタと、前記第１直列共振器に並列に接続された第１インダクタと、前記第１フィルタおよび前記第２フィルタを実装する実装部と、前記実装部に設けられ前記第１インダクタと前記第１直列共振器とを接続する第１インダクタ線路と、前記実装部に設けられ前記第１フィルタと前記第１端子とを接続する第１端子線路と、を具備し、前記第１インダクタ線路を流れる電流と前記第１端子線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とする分波器である。本発明によれば、第１インダクタ線路と第１端子線路との相互インダクタンスを低減し、小型化した場合も第１フィルタの阻止帯域における高抑圧化が可能な分波器を提供することができる。

上記構成において、前記実装部に設けられ前記共通端子と前記第１フィルタとを接続する第１共通線路を具備し、前記第１共通線路を流れる電流と前記第１端子線路を流れる電流とは、互いに交差する方向のみに流れている構成とすることができる。この構成によれば、第１共通線路と第１端子線路との相互インダクタンスを低減し、小型化した場合も第１フィルタの阻止帯域における高抑圧化が可能な分波器を提供することができる。

上記構成において、前記第２フィルタは、第２直列共振器と、該第２直列共振器に並列に接続された第２インダクタと、を有し、前記実装部に設けられ前記第２インダクタと前記第２直列共振器とを接続する第２インダクタ線路と、前記実装部に設けられ前記第２フィルタと前記第２端子とを接続する第２端子線路と、を具備し、前記第２インダクタ線路を流れる電流と前記第２端子線路を流れる電流とは、互いに交差する方向のみに流れている構成とすることができる。この構成によれば、第２インダクタ線路と第２端子線路との相互インダクタンスを低減し、小型化した場合も第２フィルタの阻止帯域における高抑圧化が可能な分波器を提供することができる。

上記構成において、前記実装部に設けられ前記共通端子と前記第２フィルタとを接続する第２共通線路を具備し、前記第２共通線路を流れる電流と前記第２端子線路を流れる電流とは、互いに交差する方向のみに流れている構成とすることができる。この構成によれば、第２共通線路と第２端子線路との相互インダクタンスを低減し、小型化した場合も第２フィルタの阻止帯域における高抑圧化が可能な分波器を提供することができる。

上記構成において、前記第１フィルタは、前記第１直列共振器を含む複数の直列共振器を有し、前記第１直列共振器は前記第１直列共振器を含む前記複数の直列共振器のうち最も前記共通端子側に設けられている構成とすることができる。この構成によれば、整合回路を不要とすることができる。

上記構成において、前記第２フィルタは、前記第２直列共振器を含む複数の直列共振器を有し、前記第２直列共振器は前記第２直列共振器を含む前記複数の直列共振器のうち最も前記共通端子側に設けられている構成とすることもできる。この構成によれば、整合回路を不要とすることができる。

上記構成において、前記第１インダクタ線路と前記第１端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下である構成とすることができる。この構成によれば、第１フィルタの阻止帯域における一層の高抑圧化が可能な分波器を提供することができる。

上記構成において、前記第１共通線路と前記第１端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下である構成とすることができる。この構成によれば、第１フィルタの阻止帯域における一層の高抑圧化が可能な分波器を提供することができる。

上記構成において、前記第２インダクタ線路と前記第２端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下である構成とすることができる。この構成によれば、第２フィルタの阻止帯域における一層の高抑圧化が可能な分波器を提供することができる。

上記構成において、前記第２共通線路と前記第２端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下である構成とすることができる。この構成によれば、第２フィルタの阻止帯域における一層の高抑圧化が可能な分波器を提供することができる。

上記構成において、前記第１端子は２つ設けられ、前記第１端子線路に接続され、前記２つの第１端子に互いに位相の異なる信号を入力または出力させるバランを具備する構成とすることができる。この構成によれば、不平衡−平衡変換を行うバランを内蔵した分波器を実現することができる。

上記構成において、前記バランは、チップインダクタおよびチップキャパシタまたは集中定数受動素子からなる構成とすることができる。上記構成において、前記第１インダクタはチップインダクタまたは集中定数受動素子からなる構成とすることができる。上記構成において、前記第２インダクタはチップインダクタまたは集中定数受動素子からなる構成とすることができる。

上記構成において、前記第１直列共振器は弾性表面波共振器または圧電薄膜共振器である構成とすることができる。上記構成において、前記第２直列共振器は弾性表面波共振器または圧電薄膜共振器である構成とすることができる

本発明は、第１入出力端子と第２入出力端子との間に接続された直列共振器と、前記直列共振器に並列に接続されたインダクタと、前記直列共振器を実装する実装部と、前記実装部に設けられ前記インダクタと前記直列共振器とを接続するインダクタ線路と、前記実装部に設けられ前記直列共振器と前記第２入出力端子とを接続する第２線路と、を具備し、前記インダクタ線路を流れる電流と前記第２線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とするフィルタである。本発明によれば、インダクタ線路と第２線路との相互インダクタンスを低減し、小型化した場合もフィルタの阻止帯域における高抑圧化が可能となる。

上記構成において、前記実装部に設けられ前記直列共振器と前記第１入出力端子とを接続する第１線路と、を具備し、前記第１線路を流れる電流と前記第２線路を流れる電流とは、互いに交差する方向のみに流れている構成とすることができる。この構成によれば、第１線路と第２線路との相互インダクタンスを低減し、小型化した場合もフィルタの阻止帯域における高抑圧化が可能となる。

上記構成において、前記インダクタ線路と前記第２線路との電流の向きのなす角度は７７．５°以上１０２．５°以下である構成とすることができる。この構成によれば、フィルタの阻止帯域における一層の高抑圧化が可能となる。

上記構成において、前記第１線路と前記第２線路との電流の向きのなす角度は７７．５°以上１０２．５°以下である構成とすることができる。この構成によれば、フィルタの阻止帯域における一層の高抑圧化が可能となる。

上記構成において、前記第２入出力端子は２つ設けられ、前記第２線路に接続され、前記２つの第２入出力端子に互いに位相の異なる信号を入力または出力させるバランを具備する構成とすることができる。この構成によれば、不平衡−平衡変換を行うバランを内蔵したフィルタを実現することができる。

本発明によれば、信号線同士の相互インダクタンスを低減し、小型化した場合も阻止帯域における高抑圧化が可能なフィルタおよび分波器を提供することができる。

以下、図面を参照に本発明に係る実施例について説明する。

実施例１は、ラダー型フィルタを有する２ＧＨｚ帯Ｗ−ＣＤＭＡシステム向けの分波器を積層パッケージに実装して形成した例であり、直列共振器に並列に第１インダクタ３０を接続した第１フィルタ１０を受信用フィルタ、第２フィルタ２０を送信用フィルタとした例である。図１は、実施例１に係る分波器の回路図である。図１を参照に、共通端子Ａｎｔ（アンテナ端子）と第１端子Ｔ１（受信端子）との間に第１フィルタ１０（受信用フィルタ）が接続されている。共通端子Ａｎｔと第２端子Ｔ２（送信端子）との間に第２フィルタ２０（送信用フィルタ）が接続されている。第１フィルタ１０はラダー型フィルタであり、第１フィルタ１０は、直列共振器Ｓ１１からＳ１３および並列共振器Ｐ１１およびＰ１２を有する。また、第２フィルタ２０はラダー型フィルタであり、直列共振器Ｓ２１からＳ２３および並列共振器Ｐ２１およびＰ２２を有する。直列共振器Ｓ１１からＳ２３および並列共振器Ｐ１１からＰ２２は、表面弾性波共振器であり、例えば４２°ＹカットでＸ方向に弾性波が伝搬するＬｉＴａＯ３等の圧電性基板表面に、インターディジタルトランスデューサＩＤＴが設けられ、ＩＤＴの両側に反射器Ｒ０が設けられている。

第１フィルタ１０の最も共通端子側の直列共振器Ｓ１１（第１直列共振器）に並列に第１インダクタ３０が接続されている。第１インダクタ３０は減衰極を送信帯域に形成し、第１フィルタ１０の送信帯域における抑圧特性を向上させる。また、第１インダクタ３０は整合回路としての機能を有する。すなわち、第１フィルタ１０の送信帯域での共通端子Ａｎｔからみたインピーダンスを大きくする。これにより、送信信号の電力が第１フィルタ１０に侵入することを抑制することができる。

実施例１においては、後述するように、共通端子Ａｎｔと第１フィルタ１０との接続は共通線路Ｌ１１を用い、第１インダクタ３０と直列共振器Ｓ１１との接続は第１インダクタ線路Ｌ１２を用い、第１フィルタ１０と第１端子Ｔ１との接続は第１端子線路Ｔ１３を用いている。

図２は実施例１に係る分波器の積層パッケージ４０のキャップ５６を外した上視図であり、図３は図２のＡ−Ａ断面模式図である。図２を参照に、積層パッケージ４０のダイアタッチ層４４には、第１フィルタチップ１１、第２フィルタチップ２１およびインダクタチップ３１がフェースダウン実装されている。第１フィルタチップ１１には、第１フィルタ１０の直列共振器Ｓ１１からＳ１３および並列共振器Ｐ１１およびＰ１２が形成されている。第２フィルタチップ２１には、第２フィルタ２０の直列共振器Ｓ２１からＳ２３および並列共振器Ｐ２１およびＰ２２が形成されている。インダクタチップ３１には、第１インダクタ３０が形成されている。積層パッケージ４０の外形寸法は、約３×２．５×０．９ｍｍであり、従来主流の約３．８×３．８×１．５ｍｍに比べ大幅に小型化している。

インダクタチップ３１は図４のように、集積型受動素子（ＩＰＤ）として、絶縁基板または半導体基板３８上に形成された導電性のスパイタルパターン３３とスパイラルパターン３３に接続されたパッド３４から形成される。パッド３４にはバンプ３６が形成される。また、インダクタチップ３１はチップインダクタでもよい。

図３を参照に、積層パッケージ４０は積層が積み重なって構成されている。積層としては、キャップ搭載層４８、キャビティ層４６、ダイアタッチ層４４、および線路パターン／フットパッド層４２がある。キャップ搭載層４８およびキャビティ層４６は、チップ１１、２１、３１を格納するキャビティ５７を形成する。キャップ搭載層４８上にはキャップ５６が設けられ、チップ１１、２１および３１をキャビティ５７に封止する。チップ１１、２１および３１はバンプ５４（例えば半田等）を用いタイアタッチ層４４の表面に実装されている。線路パターン層／フットパッド層４２の下面にはフットパッド５２が形成されている。各積層はセラミック等の絶縁体で形成され、後述する線路パターンやビア等の導電性パターンが形成されている。導電性パターンは、例えばＡｌを主成分とする合金（例えばＡｌ−Ｃｕ、Ａｌ−Ｍｇ等）およびこれらの多層膜（例えばＡｌ−Ｃｕ／Ｃｕ／Ａｌ−Ｃｕ、Ａｌ／Ｃｕ／Ａｌ、Ａｌ／Ｍｇ／Ａｌ、Ａｌ−Ｍｇ／Ｍｇ／Ａｌ−Ｍｇ）を用いることができる。各積層の絶縁体としては、例えばアルミナセラミックまたはガラスセラミック、有機基板等を用いることができる。

図５（ａ）から図５（ｅ）を用い積層パッケージ４０の各積層の構成について説明する。図中、黒で図示したパターンは導電性のパターンである。図５（a）を参照に、キャップ搭載層４８にはキャビティ５７を形成する空洞が設けられ、空洞上に導電性のキャップ５６(図示せず）が搭載される。図５（ｂ）を参照に、キャビティ層４６にはキャビティ５７を形成する空洞が設けられる。図５（ａ）から図５（ｄ）に図示されたビアＶＧは、図５（ｅ）に図示された線路パターン／フットパッド層４２の下面のグランド端子であるグランドフットパッドＦＧとキャップ５６とを接続する。

図５（ｃ）を参照に、ダイアタッチ層４４の表面には金属等の導電性材料で形成された線路パターン、導体を埋めこんだビア等の導電性パターンが設けられている。そして、各チップのパッドとダイアタッチ層４４の表面の線路パターンとがバンプ５４で電気的に結合される。ビアは各積層を貫通しビア内は金属等の導体で埋め込まれている。線路パターンはバンプまたはビア同士を接続するための導電性パターンである。ダイアタッチ層４４の表面に実装される第１フィルタチップ１１、第２フィルタチップ２１およびインダクタチップ３１は点線で示した。図５（ｄ）を参照に、線路パターン／フットパッド層４２の上面には、ダイアタッチ層４４の表面と同様に、線路パターンおよびビアが形成されている。図５（ｅ）を参照に、線路パターン／フットパッド層４２の下面には導電材料からなるフットパッドが形成されている。

図６は図１の回路図と図５（ｃ）から図５（ｅ）の対応を説明するための図である。図５（ｃ）から図５（ｅ）および図６を参照に、共通端子Ａｎｔである共通端子フットパッドＦＡは線路パターン／フットパッド層４２に形成されたビアＶＡ２および線路パターンＬＡ、ダイアタッチ層４４に形成されたビアＶＡ１を介しインダクタチップ３１に形成された第１インダクタ３０の一端に接続される。また、ビアＶＡ１は共通線路Ｌ１１を介し第１フィルタチップ１１に形成された第１フィルタ１０の直列共振器Ｓ１１に接続される。第１インダクタ３０の他端は第１インダクタ線路Ｌ１２を介し第１フィルタチップ１１に形成された第１フィルタ１０の直列共振器Ｓ１１とＳ１２との間に接続される。これにより、第１インダクタ３０が直列共振器Ｓ１１に並列に接続される。

第１端子Ｔ１である受信フットパッドＦＲは、線路パターン／フットパッド層４２およびダイアタッチ層４４に形成されたビアＶＲ、第１端子線路Ｌ１３を介し第１フィルタ１０の直列共振器Ｓ１３に接続される。第１フィルタ１０の並列共振器Ｐ１１およびＰ１２のグランド側は第１フィルタチップ１１内で短絡され、ダイアタッチ層４４に形成されたビアＶＲＧ１、線路パターン／フットパッド層４２に形成された線路パターンＬＲＧおよびビアＶＲＧ２を介し、グランドフットパッドＦＧに接続される。

第１フィルタ１０と第２フィルタ２０との共通端子Ａｎｔ側はダイアタッチ層４４の表面に形成された線路パターンＬＲＴを介し接続される。第２端子Ｔ２である送信フットパッドＦＴは、線路パターン／フットパッド層４２に形成されたビアＶＴ２および線路パターンＬＴ、ダイアタッチ層４４に形成されたビアＶＴ１を介し第２フィルタ２０の直列共振器Ｓ２３に接続される。第２フィルタ２０の並列共振器Ｐ２１およびＰ２２のグランド側は第２フィルタチップ２１内で短絡され、ダイアタッチ層４４に形成されたビアＶＴＧ１、線路パターン／フットパッド層４２に形成された線路パターンＬＴＧおよびビアＶＴＧ２を介し、グランドフットパッドＦＧに接続される。

このようにして、第１フィルタチップ１１に形成された第１フィルタ１０、第２フィルタチップ２１に形成された第２フィルタ２０およびインダクタチップ３１に形成された第１インダクタ３０が接続される。

比較例に係る分波器を作製し、実施例１に係る分波器との特性を比較した。図７（ａ）および図７（ｂ）はそれぞれ比較例および実施例１のダイアタッチ層４４を比較した図である。図７（ｂ）は図５（ｃ）からチップ１１、２１、３１を示す点線を除き、電流の向きを示した図である。図７（ａ）を参照に、比較例のダイアタッチ層４４においては、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とが平行に配置され、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流は同じ向きに流れている。一方、図７（ｂ）を参照に、実施例１のダイアタッチ層４４においては、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とはほぼ９０°に配置され、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向きがなす角はほぼ９０°である。

図８は比較例および実施例１における第１フィルタ１０（受信用フィルタ）の通過特性を示した図である。受信帯域においては、比較例と実施例１とはほとんど同じであり、両者に通過帯域における挿入損失に差はない。一方、送信帯域においては、実施例１は比較例に比べ減衰量が大きくなっている。このように、実施例１は阻止帯域（送信帯域）において高抑圧化することができる。実施例１においては、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向きをほぼ直角とすることで、阻止帯域における減衰量を改善できた。これは、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３との相互インダクタンスを低減できたためである。実施例１では、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向きをほぼ９０°であったが、これらの電流の向きは、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３との相互インダクタンスを低減するように配置すればよく、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向き互いに交差する（つまり、電流の方向の延長線上で交わる）ように配置すればその効果を得ることができる。

図９は２つの線路パターンを流れる電流の向きのなす角度と、２つの線路パターン間の相互インダクタンスを計算した結果である。２つの線路パターンの電流の向きの角度を９０°とすると最も相互インダクタンスを小さくできる。相互インダクタンスを１％以下とするためには、線路パターンの電流の向きを７７．５°以上１０２．５°以下とすることが好ましい。さらに、相互インダクタンスを０．５％以下とするためには、線路パターンの電流の向きを８５°以上９５°以下とすることが一層好ましい。すなわち、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向きのなす角度は７７．５°以上１０２．５°以下が好ましく、８５°以上９５°以下がより好ましい。

実施例２は第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とに加え、共通線路Ｌ１１と第１端子線路Ｌ１３とを流れる電流の向きのなす角度をほぼ９０°とした例である。図１０（ａ）は比較例１のダイアタッチ層４４表面の平面図であり、図７（ａ）と同じ図である。図１０（ｂ）は実施例２に係る分波器のダイアタッチ層４４表面の平面図である。その他の積層は実施例１と同じであり、説明を省略する。図７（ｂ）の実施例１のダイアタッチ層４４に比べ、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とに加え、共通線路Ｌ１１と第１端子線路Ｌ１３とを流れる電流の向きのなす角度をほぼ９０°となっている。その他の構成は実施例１と同じであり説明を省略する。

図１１は、比較例１、実施例１および実施例２に係る分波器の第１フィルタ１０の通過特性を示した図である。受信帯域においては、比較例１と実施例２とはほとんど同じであり、両者に通過帯域における挿入損失に差はない。一方、送信帯域においては、実施例２は実施例１よりさらに減衰量が大きくなっている。このように、実施例２は送信帯域における一層の高抑圧化が可能となる。

共通線路Ｌ１１（第１共通線路）と第１端子線路Ｌ１３とを流れる電流の向きが交差するように配置することにより、相互インダクタンスを低減できる。さらに、共通線路Ｌ１１と第１端子線路Ｌ１３とを流れる電流の向きがなす角度は、７７．５°以上１０２．５°以下が好ましく、８５°以上９５°以下がより好ましい。

図１２を参照に、実施例３は、直列共振器に並列に第１インダクタ３０aを接続した第１フィルタ１０aを送信用フィルタ、第２フィルタ２０aを受信用フィルタとした例である。第１端子Ｔ１が送信端子、第２端子Ｔ２が受信端子となる。第１フィルタチップ１１ａには第１フィルタ１０ａ(送信用フィルタ)の直列共振器Ｓ１１からＳ１３および並列共振器Ｐ１１およびＰ１２が形成されている。第２フィルタチップ２１ａには第２フィルタ２０ａ（受信用フィルタ）の直列共振器Ｓ２１からＳ２３および並列共振器Ｐ２１およびＰ２２が形成されている。インダクタチップ３１ａには第１インダクタ３０ａが形成されている。共通端子Ａｎｔと第１フィルタ１０ａとを接続する線路が共通線路Ｌ１１、第１インダクタ３０ａと直列共振器Ｓ１１とを接続する線路が第１インダクタ線路Ｌ１２、第１フィルタ１０ａと送信端子Ｔ１とを接続する線路が第１端子線路Ｔ１３である。

図１３（ａ）から図１３（ｃ）はそれぞれ実施例３のダイアタッチ層４４、線路パターン／フットパッド層４２の上面、線路パターン／フットパッド層４２の下面を透視した図である。その他の積層は実施例１と同じであり説明を省略する。第１フィルタ１０ａが送信用フィルタ、第２フィルタ２０ａが受信用フィルタのため、図１３（ａ）のダイアタッチ層４４においては、図５（ｃ）に対し、ビアＶＲ、ＶＲＧ１、ＶＴ１、ＶＴＧ１がそれぞれビアＶＴ、ＶＴＧ１、ＶＲ１、ＶＲＧ１に置き換わっている。図１３（ｂ）の線路パターン／フットパッド層４２上面においては、図５（ｄ）に対しビアＶＲ、ＶＲＧ２、ＶＴ２、ＶＴＧ２、線路パターンＬＲＧ、ＬＴ、ＬＴＧがそれぞれビアＶＴ、ＶＴＧ２、ＶＲ２、ＶＲＧ２、線路パターンＬＴＧ、ＬＲ、ＬＲＧに置き換わっている。図１３（ｃ）の線路パターン／フットパッド層４２下面においては、図５（ｅ）に対し、フットパッドＦＴとＦＲとが置き換わっている。その他の構成は実施例２と同じである。

図１４（ａ）および図１４（ｂ）は比較例２と実施例３のダイアタッチ層４４の表面を比較した平面図である。図１４（ａ）を参照に、比較例２は第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３の電流の向きがほぼ平行である。一方、図１４（ｂ）を参照に、実施例３は、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３の電流の向きがほぼ９０°であり、共通線路Ｌ１１と第１端子線路Ｌ１３との電流の向きがほぼ９０°である。実施例３のように、第１フィルタ１０ａを送信用フィルタ、第２フィルタ２０ａを受信用フィルタとすることもできる。これにより、送信用フィルタの受信帯域での減衰量を大きくすることができる。

実施例４は第１フィルタ１０が受信用フィルタ、第２フィルタ２０が送信用フィルタであり、第１フィルタ１０および第２フィルタ２０にそれぞれ直列共振器に並列に第１インダクタ３０および第２インダクタ３２が接続された例である。図１５は実施例４に係る分波器の回路図である。第１フィルタ１０（受信用フィルタ）の直列共振器Ｓ１１（第１直列共振器）に並列に第１インダクタ３０が接続され、第２フィルタ２０(送信用フィルタ）の直列共振器Ｓ２１（第２直列共振器）に並列に第２インダクタ３２が接続されている。第１フィルタチップ１１には第１フィルタ１０の直列共振器Ｓ１１からＳ１３および並列共振器Ｐ２１およびＰ２２が形成されている。第２フィルタチップ２１には第２フィルタ２０の直列共振器Ｓ２１からＳ２３および並列共振器Ｐ２１およびＰ２２が形成されている。インダクタチップ３１ｂには第１インダクタ３０および第２インダクタ３２が形成されている。図６に加え、第２インダクタ３２と直列共振器Ｓ２１とを接続する線路が第２インダクタ線路Ｌ２２であり、第２フィルタ２０と第２端子Ｔ２とを接続する線路が第２端子線路Ｌ２３である。また、共通線路Ｌ１１は第１フィルタチップ１１を介し共通端子Ａｎｔと第２フィルタ２０とを接続する共通線路（第２共通線路）でもある。

図１６（ａ）および図１６（ｂ）は実施例４のダイアタッチ層４４および線路パターン／フットパッド層４２の上面の平面図である。その他の積層は実施例１と同じであり説明を省略する。図１６（ａ）を参照に、共通端子Ａｎｔに接続するビアＶＡ１がインダクタチップ３１ｂの第２インダクタ３２の一端に接続されている。第２インダクタ３２の他端は第２インダクタ線路Ｌ２２を介し、第２フィルタチップ２１の直列共振器Ｓ２１とＳ２２との間に接続する。これにより、第２インダクタ３２が直列共振器Ｓ２１に並列に接続される。第２フィルタチップ２１の直列共振器Ｓ２３と第２端子Ｔ２に接続されるビアＶＴとが第２端子線路Ｌ２３により接続される。その他の構成は実施例１と同じであり説明を省略する。

図１７（ａ）および図１７（ｂ）は比較例３および実施例４のダイアタッチ層４４の表面を示す図である。図１７（ｂ）は図１６（ａ）と同じ図である。図１７（ａ）を参照に、比較例３では、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向きがほぼ平行である。また、第２インダクタ線路Ｌ２２と第２端子線路Ｌ２３とを流れる電流の向きがほぼ平行である。一方、図１７（ｂ）を参照に、実施例４では、第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３とを流れる電流の向きがなす角度はほぼ９０°である。また、第２インダクタ線路Ｌ２２と第２端子線路Ｌ２３とを流れる電流の向きのなす角度はほぼ９０°である。さらに、共通線路Ｌ１１と第２端子線路Ｌ２３とを流れる電流の向きのなす角度もほぼ９０°である。

実施例４のように、第１フィルタ１０および第２フィルタ２０ともにそれぞれ第１インダクタ線路Ｌ１２と第１端子線路Ｌ１３との電流の向きおよび第２インダクタ線路Ｌ２２と第２端子線路Ｌ２３との電流の向きを交差させることにより、第１フィルタ１０および第２フィルタ２０両方の相手帯域の減衰量を大きくすることができる。これらの電流の向きがなす角度は、７７．５°以上１０２．５°以下が好ましく、８５°以上９５°以下がより好ましい。

さらに、第１フィルタ１０および第２フィルタ２０ともに共通線路Ｌ１１（第１共通線路）と第１端子線路Ｌ１３との電流の向きを交差させ、共通線路Ｌ１１（第２共通線路）と第２端子線路Ｌ２３との電流の向きを交差させることにより、第１フィルタ１０および第２フィルタ２０両方の相手帯域の減衰量を一層大きくすることができる。これらの電流の向きがなす角度は、７７．５°以上１０２．５°以下が好ましく、８５°以上９５°以下がより好ましい。なお、実施例４においては、共通端子Ａｎｔと第１フィルタ１０とを接続する共通線路Ｌ１１と、共通端子Ａｎｔと第２フィルタ２０とを接続する共通線路Ｌ１１と、が共通であったが別に設けてもよい。

実施例１から実施例４において、第１インダクタ３０および第２インダクタ３２が並列に接続される直列共振器Ｓ１１からＳ１３およびＳ２１からＳ２３は任意に設定しても、相手帯域に減衰極を形成することができる。しかしながら、例えば第１フィルタ１０においては複数の直列共振器Ｓ１１からＳ１３のうち最も共通端子Ａｎｔ側の直列共振器Ｓ１１に第１インダクタ３０を接続することが好ましい。第１インダクタ３０を付加することにより、第２フィルタ２０の通過帯域における共通端子Ａｎｔから見たときの第１フィルタ１０のインピーダンスを大きくすることができる。よって、整合回路が不要となるためである。同様に第２フィルタ２０においても。複数の直列共振器Ｓ２１からＳ２３のうち最も共通端子Ａｎｔ側の直列共振器Ｓ２１に第２インダクタ３２を接続することが好ましい。

実施例５はフィルタの例である。図１８は実施例５に係るフィルタの積層パッケージ４０のキャップ５６を外した上視図であり、図１９は図１８のＡ−Ａ断面模式図である。図１８を参照に、積層パッケージ４０のダイアタッチ層４４には、フィルタチップ１５、インダクタチップ３１がフェースダウン実装されている。フィルタチップ１５には、フィルタ１４の直列共振器Ｓ１からＳ３および並列共振器Ｐ１およびＰ２が形成されている。インダクタチップ３１には、第１インダクタ３０が形成されている。その他の構成は、実施例１の図２および図３と同じであり説明を省略する。

図２０は実施例５に係るフィルタ１４の回路図である。第１入出力端子ＴＲ１と第２入出力端子ＴＲ２との間に直列共振器Ｓ１からＳ３が接続され、並列に並列共振器Ｐ１およびＰ２が接続されている。これらの共振器はフィルタチップ１５に形成されている。直列共振器Ｓ１に並列にインダクタ３０が接続されている、インダクタ３０はＩＰＤチップ３１に形成されている。第１入出力端子ＴＲ１とフィルタ１４の直列共振器Ｓ１とを接続する線路が第１線路Ｌ０１である。インダクタ３０と直列共振器Ｓ１の他端とを接続する線路がインダクタ線路Ｌ０２、第２入出力端子ＴＲ２と直列共振器Ｓ３とを接続する線路が第２線路Ｌ０３である。

図２１（ａ）から図２１（ｅ）を用い積層パッケージ４０の各積層の構成について説明する。図２１（ａ）および図２１（ｂ）はそれぞれキャップ搭載層４８およびキャビティ層４６であり、実施例１と同様であり説明を省略する。図２１（ｃ）から図２１（ｅ）はそれぞれダイアタッチ層４４、線路パターン／フットパッド層４２の上面、線路パターン／フットパッド層４２の下面を上から透視した図である。第１入出力端子ＴＲ１であるフッドパットＦ１は、線路パターン／フットパッド層４２に設けられたビアＶＳ２および線路パターンＬＳ、ダイアタッチ層４４に設けられたビアＶＳ１を介しインダクタチップ３１に形成されたインダクタ３０の一端に接続する。第１入出力端子ＴＲ１は第１線路Ｌ０１を介しフィルタチップ１５の直列共振器Ｓ１の一端に接続される。インダクタ３０の他端は、インダクタ線路Ｌ０２を介しフィルタチップ１５の直列共振器Ｓ１の他端に接続される。これにより、インダクタ３０が直列共振器Ｓ１に並列に接続される。フィルタチップ１５の直列共振器Ｓ３は第２線路Ｌ０３、ビアＶＳ３を介し第２入出力端子ＴＲ２であるフットパッドＦ２に接続される。フィルタチップ１５の並列共振器Ｐ１およびＰ２のグランド側はフィルタチップ１５上で短絡し、ビアＶＧ１、線路パターンＬＧおよびビアＶＧ２を介し、グランド端子であるフッドパッドＦＧに接続される。

実施例５のように、フィルタにおいても、インダクタ線路Ｌ０２と第２線路Ｌ０３とを流れる電流の向きは互いに交差している。これにより、阻止帯域の減衰量を大きくすることができる。相互インダクタンスをより小さくするためには、これらの電流の向きがなす角度は、７７．５°以上１０２．５°以下が好ましく、８５°以上９５°以下がより好ましい。また、第１線路Ｌ０１と第２線路Ｌ０３とを流れる電流の向きは互いに交差している。これにより、阻止帯域の減衰量を一層大きくすることができる。相互インダクタンスをより小さくするためには、これらの電流の向きがなす角度は、７７．５°以上１０２．５°以下が好ましく、８５°以上９５°以下がより好ましい。

実施例６は実装部として積層基板６０を用いた例である。図２２は実施例６の上視図である。インダクタチップ３１、第１フィルタ１０を気密封止した第１フィルタパッケージ１２、第２フィルタ２０を気密封止した第２フィルタパッケージ２２が積層基板６０に実装されている。図２３は図２２のＡ−Ａ断面図である。積層基板６０は、有機基板であり、ダイアッタチ層６４および線路パターン／フットパッド層６２からなる。第１フィルタパッケージ１２および第２フィルタパッケージ２２がバンプ５４を用いダイアタッチ層６４に実装されている。ダイアタッチ層６４、線路パターン／フットパッド層６２の構成は実施例１と同じであり説明を省略する。

実装部はフィルタチップを実装する機能を有していれば良い。実施例１から実施例６のように、実装部は積層パッケージ４０でも積層基板６０でもよい。実装されるフィルタは実施例１から実施例５のように直接実装部に実装されても良いし、実施例６のようにパッケージに実装された状態で実装部に実装されてもよい。積層パッケージ４０や積層基板６０として、実施例１から実施例５のように、例えばアルミナセラミックまたはガラスセラミックを用いることもできるし、実施例６のように有機基板を用いることもできる。

実施例７は第１フィルタ１０と第２フィルタ２０とを１つのフィルタチップ１３に形成した例である。図２４は実施例７の上視図である。図２に比べ、第１フィルタチップ１１と第２フィルタチップ２１とが1つのフィルタチップ１３に置き換わっている。図２５は図２４のＡ−Ａ断面図である。図３に比べ、第１フィルタチップ１１と第２フィルタチップ２１とが1つのフィルタチップ１３に置き換わっている。図２６はダイアタッチ層４４を示す図である。実施例２の図１０（ｂ）に比べ第１フィルタチップ１１および第２フィルタチップ２１がフィルタチップ１３に置き換わり、第１フィルタチップ１１と第２フィルタチップ２１とを接続する線路パターンＬＲＴはフィルタチップ１３内に形成されるため、ダイアタッチ層４４には形成されていいない。その他の構成は実施例２と同じであり説明を省略する。実施例７のように、第１フィルタ１０と第２フィルタ２とを１つのフィルタチップ１３に形成することもできる。

実施例８は、実施例１の分波器の第１端子線路Ｌ１３に集中定数型バランを接続したバランス出力型の分波器の例である。図２７を参照に、第１フィルタ１０（受信用フィルタ）の直列共振器Ｓ１３が第１端子線路Ｌ１３を介し集中定数型バラン７０に接続している。集中定数型バラン７０は、第１端子線路Ｌ１３と第１端子１Ｔ１１との間に直列にキャパシタ７２および並列にインダクタ７１が接続される。また、第１端子線路Ｌ１３と第１端子２Ｔ１２との間に直列にインダクタ７４および並列にキャパシタ７３が接続される。その他の構成は、実施例１と同じであり説明を省略する。このように、バラン７０は２つの第１端子１Ｔ１１および第１端子２Ｔ１２を有している。第１端子線路Ｌ１３から入出力した信号を、第１端子１Ｔ１１および第１端子２Ｔ１２に互いに位相の異なる（一般的には１８０°位相の異なる）信号として入出力させる。このように、バラン７０により不平衡−平衡変換を行うことができる。バラン７０をフィルタまたは分波器に内蔵することにより、個別のバランが不要となる。

実施例８は受信用フィルタにバラン７０を設けた例であったが、送信用フィルタに設けても良い。この場合は、バラン７０は位相の異なる信号を入力する。また、受信用フィルタおよび送信用フィルタの両方にそれぞれバラン７０を設けても良い。携帯電話端末では、高周波回路におけるコモンモードノイズを抑制するため受信側の信号は差動型とする場合がある。この場合、受信用フィルタにバラン７０を設けることが特に有効である。

実施例９は、実施例５のフィルタに集中定数型バラン７０を接続した例である。図２８を参照に、第２線路Ｌ０３にバラン７０が接続され、バラン７０は第２入出力端子１ＴＲ２１と第２入出力端子２ＴＲ２２とに位相の異なる信号を入力または出力させる。このように、フィルタ１０にバラン７０を設けても良い。

図２９はバラン７０にＩＰＤを用いた例である。図２９を参照に、例えば石英基板８０上にキャパシタ７２、７３、インダクタ７１、７４が形成されている。パッド７５が第１線路Ｌ０１、パッド７６、７８がそれぞれ第２入出力端子ＴＲ２１、ＴＲ２２、パッド７７、７９がグランドに接続される。バラン７０にＩＰＤを用いることにより高性能で小型化が可能となる。

バラン７０を構成するキャパシタおよびインダクタはチップキャパシタおよびチップインダクタを用いることもできる。バラン７０にチップ素子を用いることにより、高性能で低コスト化が可能となる。

実施例１から実施例９において、第１直列共振器Ｓ１１、第２直列共振器Ｓ２１を含む直列共振器および並列共振器として表面弾性波共振器または圧電薄膜共振器を用いることができる。また、第１インダクタ３０、第２インダクタ３２をＩＰＤを用い形成することにより、高性能で小型化が可能となる。第１インダクタ３０、第２インダクタ３２にチップインダクタを用いることにより高性能で低コスト化が可能となる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は実施例１に係る分波器の回路図である。 図２は実施例１に係る分波器の上視図（キャップは図示せず）である。 図３は図２のＡ−Ａ断面図である。 図４はインダクタにＩＰＤを用い形成した例である。 図５（ａ）から図５（ｅ）は積層パッケージの各層を示す図である。 図６は実施例１に係る分波器の回路図に積層パッケージの線路パターンを示した図である。 図７（ａ）および図７（ｂ）はそれぞれ比較例１および実施例１のダイアタッチ層を示す図である。 図８は比較例１および実施例１に係る分波器の通過特性である。 図９は線路パターンの電流の向きのなす角度と線路パターン間の相互インダクタンスの結合係数を示す図である。 図１０（ａ）および図１０（ｂ）はそれぞれ比較例１および実施例２のダイアタッチ層を示す図である。 図１１は比較例１、実施例１および実施例２に係る分波器の通過特性である。 図１２は実施例３に係る分波器の回路図である。 図１３（ａ）から図１３（ｃ）は実施例３に係る積層パッケージの各層を示す図である。 図１４（ａ）および図１４（ｂ）はそれぞれ比較例２および実施例３のダイアタッチ層を示す図である。 図１５は実施例４に係る分波器の回路図である。 図１５（ａ）およびから図１５（ｂ）は実施例４に係る積層パッケージの各層を示す図である。 図１７（ａ）および図１７（ｂ）はそれぞれ比較例３および実施例４のダイアタッチ層を示す図である。 図１８は実施例５に係るフィルタの上視図（キャップは図示せず）である。 図１９は図１８のＡ−Ａ断面図である。 図２０は実施例５に係るフィルタの回路図である。 図２１（ａ）から図２１（ｅ）は積層パッケージの各層を示す図である。 図２２は実施例６に係る分波器の上視図である。 図２３は図２２のＡ−Ａ断面図である。 図２４は実施例７に係る分波器の上視図（キャップは図示せず）である。 図２５は図２４のＡ−Ａ断面図である。 図２６は実施例７のダイアッタチ層を示す図である。 図２７は実施例８に係る分波器の回路図である。 図２８は実施例９に係る分波器の回路図である。 図２９はバランにＩＰＤを用い形成した例である

符号の説明

１０ 第１フィルタ
１１ 第１フィルタチップ
１２ 第１フィルタパッケージ
１３、１５ フィルタチップ
１４ フィルタ
２０ 第２フィルタ
２１ 第２フィルタチップ
２２ 第２フィルタパッケージ
３０ 第１インダクタ
３１ インダクタチップ
３２ 第２インダクタ
４０ 積層パッケージ
６０ 積層基板
７０ バラン
Ａｎｔ 共通端子
Ｔ１ 第１端子
Ｔ２ 第２端子
Ｌ１１ 共通線路
Ｌ１２ 第１インダクタ線路
Ｌ１３ 第１端子線路
Ｌ２２ 第２インダクタ線路
Ｌ２３ 第２端子線路
ＴＲ１ 第１入出力端子
ＴＲ２ 第２入出力端子
Ｌ０１ 第１線路
Ｌ０２ インダクタ線路
Ｌ０３ 第２線路
Ｓ１１、Ｓ１２、Ｓ１３ 直列共振器
Ｓ２１、Ｓ２２、Ｓ２３ 直列共振器
Ｓ１、Ｓ２、Ｓ３ 直列共振器
Ｐ１１、Ｐ１２ 並列共振器
Ｐ２１、Ｐ２２ 並列共振器
Ｐ１、Ｐ２ 並列共振器

Claims (21)

1. 共通端子と第１端子とに接続され、第１直列共振器を有する第１フィルタと、
   前記共通端子と第２端子とに接続された第２フィルタと、
   前記第１直列共振器に並列に接続された第１インダクタと、
   前記第１フィルタおよび前記第２フィルタを実装する実装部と、
   前記実装部に設けられ前記第１インダクタと前記第１直列共振器とを接続する第１インダクタ線路と、
   前記実装部に設けられ前記第１フィルタと前記第１端子とを接続する第１端子線路と、を具備し、
   前記第１インダクタ線路を流れる電流と前記第１端子線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とする分波器。
2. 前記実装部に設けられ前記共通端子と前記第１フィルタとを接続する第１共通線路を具備し、
   前記第１共通線路を流れる電流と前記第１端子線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とする請求項１記載の分波器。
3. 前記第２フィルタは、第２直列共振器と、該第２直列共振器に並列に接続された第２インダクタと、を有し、
   前記実装部に設けられ前記第２インダクタと前記第２直列共振器とを接続する第２インダクタ線路と、
   前記実装部に設けられ前記第２フィルタと前記第２端子とを接続する第２端子線路と、を具備し、
   前記第２インダクタ線路を流れる電流と前記第２端子線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とする請求項１または２記載の分波器。
4. 前記実装部に設けられ前記共通端子と前記第２フィルタとを接続する第２共通線路を具備し、
   前記第２共通線路を流れる電流と前記第２端子線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とする請求項３記載の分波器。
5. 前記第１フィルタは、前記第１直列共振器を含む複数の直列共振器を有し、
   前記第１直列共振器は前記第１直列共振器を含む前記複数の直列共振器のうち最も前記共通端子側に設けられていることを特徴とする請求項１から４のいずれか一項記載の分波器。
6. 前記第２フィルタは、前記第２直列共振器を含む複数の直列共振器を有し、
   前記第２直列共振器は前記第２直列共振器を含む前記複数の直列共振器のうち最も前記共通端子側に設けられていることを特徴とする請求項３または４記載の分波器。
7. 前記第１インダクタ線路と前記第１端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下であることを特徴とする請求項１記載の分波器。
8. 前記第１共通線路と前記第１端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下であることを特徴とする請求項２記載の分波器。
9. 前記第２インダクタ線路と前記第２端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下であることを特徴とする請求項３記載の分波器。
10. 前記第２共通線路と前記第２端子線路との電流の向きのなす角度は７７．５°以上１０２．５°以下であることを特徴とする請求項４記載の分波器。
11. 前記第１端子は２つ設けられ、
    前記第１端子線路に接続され、前記２つの第１端子に互いに位相の異なる信号を入力または出力させるバランを具備することを特徴とする請求項１から１０のいずれか一項記載の分波器。
12. 前記バランは、チップインダクタおよびチップキャパシタまたは集中定数受動素子からなることを特徴とする請求項１１記載の分波器。
13. 前記第１インダクタはチップインダクタまたは集中定数受動素子からなることを特徴とする請求項１から１２のいずれか一項記載の分波器。
14. 前記第２インダクタはチップインダクタまたは集中定数受動素子からなることを特徴とする請求項３または４記載の分波器。
15. 前記第１直列共振器は弾性表面波共振器または圧電薄膜共振器であることを特徴とする請求項１から１４記載の分波器。
16. 前記第２直列共振器は弾性表面波共振器または圧電薄膜共振器であることを特徴とする請求項３または４記載の分波器。
17. 第１入出力端子と第２入出力端子との間に接続された直列共振器と、
    前記直列共振器に並列に接続されたインダクタと、
    前記直列共振器を実装する実装部と、
    前記実装部に設けられ前記インダクタと前記直列共振器とを接続するインダクタ線路と、
    前記実装部に設けられ前記直列共振器と前記第２入出力端子とを接続する第２線路と、を具備し、
    前記インダクタ線路を流れる電流と前記第２線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とするフィルタ。
18. 前記実装部に設けられ前記直列共振器と前記第１入出力端子とを接続する第１線路と、を具備し、
    前記第１線路を流れる電流と前記第２線路を流れる電流とは、互いに交差する方向のみに流れていることを特徴とする請求項１７記載のフィルタ。
19. 前記インダクタ線路と前記第２線路との電流の向きのなす角度は７７．５°以上１０２．５°以下であることを特徴とする請求項１７記載のフィルタ。
20. 前記第１線路と前記第２線路との電流の向きのなす角度は７７．５°以上１０２．５°以下であることを特徴とする請求項１８記載のフィルタ。
21. 前記第２入出力端子は２つ設けられ、
    前記第２線路に接続され、前記２つの第２入出力端子に互いに位相の異なる信号を入力または出力させるバランを具備することを特徴とする請求項１７から２０のいずれか一項記載のフィルタ。

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