JP4176542B2 - 可変利得回路及びこれに用いる制御信号生成回路 - Google Patents
可変利得回路及びこれに用いる制御信号生成回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は可変利得回路及びこれに用いる制御信号生成回路に関し、特に、出力段に差動増幅器を用いた可変利得回路及びこれに用いる制御信号生成回路に関する。
【０００２】
【従来の技術】
従来より、高周波アンプ等においては可変利得回路が数多く用いられている。可変利得回路は、アンプの利得を可変とするために用いられる回路であり、アンプとともにこれを用いることによって自動利得制御回路や自動レベル制御回路を構成することができる。
【０００３】
図１４は、従来の可変利得回路の回路図である。
【０００４】
図１４に示す可変利得回路は、並列に設けられた２つの差動増幅器１０−１，１０−２からなり、差動増幅器１０−１に含まれる入力端子１と差動増幅器１０−２に含まれる入力端子２との間に与えられた入力電圧Ｖｉｎを増幅又は減衰して出力電圧Ｖｏｕｔを生成し、差動増幅器１０−１に含まれる出力端子３と差動増幅器１０−２に含まれる出力端子４との間に供給する回路である。本明細書においては、簡単のため「増幅又は減衰」をまとめて「増幅」と呼ぶ。
【０００５】
差動増幅器１０−１は、エミッタが共通接続されたＮＰＮ型のバイポーラトランジスタ（以下、単に「トランジスタ」と言う）Ｑ１，Ｑ２と、トランジスタＱ１，Ｑ２の共通エミッタ接続点と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ５及び定電流源１１と、トランジスタＱ２のコレクタと電源電位Ｖｃｃとの間に設けられた抵抗ＲＣ１とを備えている。トランジスタＱ１のコレクタは電源電位Ｖｃｃに直列接続されている。同様に、差動増幅器１０−２は、エミッタが共通接続されたトランジスタＱ３，Ｑ４と、トランジスタＱ３，Ｑ４の共通エミッタ接続点と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ６及び定電流源１２と、トランジスタＱ３のコレクタと電源電位Ｖｃｃとの間に設けられた抵抗ＲＣ２とを備えている。トランジスタＱ４のコレクタは電源電位Ｖｃｃに直列接続されている。さらに、トランジスタＱ５のエミッタとトランジスタＱ６のエミッタとの間には抵抗ＲＥが設けられている。定電流源１１と定電流源１２は互いに同じ量の定電流Ｉｅを流す回路であり、抵抗ＲＣ１と抵抗ＲＣ２の抵抗値は互いに等しく設定されている。
【０００６】
このような構成において、トランジスタＱ５のベースは一方の入力端子１を構成し、トランジスタＱ６のベースは他方の入力端子２を構成している。また、トランジスタＱ２と抵抗ＲＣ１との接続点（トランジスタＱ２のコレクタ）は出力端子３を構成し、トランジスタＱ３と抵抗ＲＣ２との接続点（トランジスタＱ３のコレクタ）は出力端子４を構成している。さらに、トランジスタＱ２のベースとトランジスタＱ３のベースは短絡されて一方の制御端子５を構成しており、トランジスタＱ１のベースとトランジスタＱ４のベースは短絡されて他方の制御端子６を構成している。これら制御端子５，６間に供給される制御電圧Ｖｃｔｒｌは、図１４に示す可変利得回路の電圧利得（Ｖｏｕｔ／Ｖｉｎ）を調整するために用いられる。
【０００７】
次に、図１４に示す従来の可変利得回路の動作について説明する。
【０００８】
まず、一対の入力端子１，２間に入力電圧Ｖｉｎが与えられると、トランジスタＱ５，Ｑ６によってこれが電流値に変換される。つまり、定電流源１１，１２が流す電流は互いに等しいことから（いずれもＩｅ）、入力電圧ＶｉｎがゼロであればトランジスタＱ５を流れる電流Ｉ５とトランジスタＱ６を流れる電流Ｉ６との関係は、
Ｉ５＝Ｉ６＝Ｉｅ
となり、差動増幅器１０−１，１０−２のエミッタ電流は互いに一致する。このため、入力電圧ＶｉｎがゼロであればトランジスタＱ２のコレクタ電流Ｉ２とトランジスタＱ３のコレクタ電流Ｉ３は一致し、その結果、出力電圧Ｖｏｕｔもゼロとなる。
【０００９】
一方、入力電圧Ｖｉｎが正の値（入力端子１の電位の方が高い場合）であれば、
Ｉ５＞Ｉ６
となり、逆に、入力電圧Ｖｉｎが負の値（入力端子２の電位の方が高い場合）であれば、
Ｉ５＜Ｉ６
となるので、差動増幅器１０−１のエミッタ電流と差動増幅器１０−２のエミッタ電流との間には、入力電圧Ｖｉｎのレベルに応じたアンバランスが生じる。このため、入力電圧Ｖｉｎが正の値であれば、
Ｉ２＞Ｉ３
となるので、出力電圧Ｖｏｕｔは負の値（出力端子４の電位の方が高い状態）となり、逆に、入力電圧Ｖｉｎが負の値であれば、
Ｉ２＜Ｉ３
となるので、出力電圧Ｖｏｕｔは正の値（出力端子３の電位の方が高い状態）となる。
【００１０】
このようにして、図１４に示す可変利得回路は、入力電圧Ｖｉｎを増幅し出力電圧Ｖｏｕｔを生成することができる。
【００１１】
そして、電圧利得（Ｖｏｕｔ／Ｖｉｎ）を調整する場合、一対の制御端子５，６間に与えられる制御電圧Ｖｃｔｒｌを変化させればよい。具体的には、制御電圧Ｖｃｔｒｌを高くすればするほど（制御端子５の電位の方が高いほど）、トランジスタＱ２，Ｑ３に流れる電流が増えることから電圧利得が増大し、制御電圧Ｖｃｔｒｌを低くすればするほど（制御端子６の電位の方が高いほど）、トランジスタＱ２，Ｑ３に流れる電流が減ることから電圧利得が減少する。
【００１２】
制御電圧Ｖｃｔｒｌによる電圧利得の調整について、より具体的に説明する。まず、差動増幅器１０−１に含まれるトランジスタＱ２を流れる電流Ｉ２は、
【００１３】
【数１】
で表され、差動増幅器１０−２に含まれるトランジスタＱ３を流れる電流Ｉ３は、
【００１４】
【数２】
で表される。ここで、Ｖｔは熱電圧でｋＴ／ｑに等しく、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。したがって、出力電圧Ｖｏｕｔは、
【００１５】
【数３】
となり、
Ｒｃ２＝Ｒｃ１
とすれば、
【００１６】
【数４】
となる。ここで、
Ｉ６−Ｉ５＝−２Ｖｉｎ／ＲＥ
であるから、出力電圧Ｖｏｕｔは、
【００１７】
【数５】
で表されることになる。このように、制御電圧Ｖｃｔｒｌにより電圧利得を調整可能であることが分かる。
【００１８】
【特許文献１】
特開２０００−１９６３８６号公報
【発明が解決しようとする課題】
通常、可変利得回路には、利得調整のために与えられる外部制御信号に対して出力電圧Ｖｏｕｔが指数関数的に変化することが求められる。換言すれば、電圧利得をデシベル換算した値（以下、本明細書において「電圧利得」というときには、デシベル換算した値を意味する）が外部制御信号に対してリニア（直線的）であることが要求される。
【００１９】
ここで、式（５）を参照すれば、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされる範囲においては、出力電圧Ｖｏｕｔが制御電圧Ｖｃｔｒｌに対して指数関数的であり、リニアリティが良好であるが、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
の条件から外れるほど、出力電圧Ｖｏｕｔが制御電圧Ｖｃｔｒｌに対して指数関数的ではなくなり、リニアリティが悪化してしまう。このようなリニアリティの悪化は、制御電圧Ｖｃｔｒｌが正の値である場合、特に顕著となる。このように、図１４に示す従来の可変利得回路は、制御電圧Ｖｃｔｒｌに対する電圧利得の変化が直線的である範囲が狭いことから、制御電圧Ｖｃｔｒｌを外部から与えることによって電圧利得を制御しようとすると、正しく制御できる範囲が狭くなるという問題があった。
【００２０】
したがって、本発明の目的は、電圧利得のリニアリティが改善された可変利得回路及びこれに用いる制御信号生成回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明による制御信号生成回路は、利得調整のための外部制御信号を増幅段に供給する内部制御信号に変換する制御信号生成回路であって、前記外部制御信号に対してリニアな制御電流を生成する第１の手段と、一対の入力端子を有する第１の差動回路と、前記第１の差動回路の入力端子間に前記外部制御信号に対してリニアな電位差を与える第２の手段と、少なくとも前記制御電流及び前記第１の差動回路の出力電流又はこれに比例した電流である補正電流に基づいて前記内部制御信号を生成する第３の手段とを備えることを特徴とする。本発明によれば、外部制御信号のレベルに応じて内部制御信号が補正されることから、外部制御信号に対する電圧利得の変化が直線的である範囲を広げることが可能となる。これにより、電圧利得のリニアリティが大幅に改善される。
【００２２】
また、前記第３の手段は、前記制御電流と前記補正電流との差分に基づいて前記内部制御信号を生成することが好ましく、本発明の好ましい実施の形態においては、直列接続された第１の抵抗及び前記制御電流を流す第１の電流源と、直列接続された第２の抵抗及び実質的に一定の電流を流す第２の電流源とをさらに備え、前記第３の手段は、前記第１の電流源と前記第１の抵抗との接続点である第１の接続点の電位と、前記第２の電流源と前記第２の抵抗との接続点である第２の接続点の電位との差又はこれに比例する電位差を前記内部制御信号として用いている。この場合、前記第３の手段は、前記第１の接続点又は前記第２の接続点に前記補正電流を加えるか、前記第１の接続点又は前記第２の接続点から前記補正電流を差し引くことにより、内部制御信号を生成することができる。
【００２３】
さらに、前記第１の手段は、前記制御電流に所定の温度特性を与える機能を有していることが好ましい。これによれば、外部制御信号と電圧利得との間における温度依存性をキャンセルすることが可能となる。
【００２４】
この場合、前記第１の手段は、一対の入力端子を有する第２の差動回路と、前記第２の差動回路の入力端子間に所定の電位差を与える手段と、前記第２の差動回路を構成する一方のトランジスタのコレクタに接続された定電流回路と、前記第２の差動回路の共通エミッタに前記外部制御信号に対してリニアな電流を流す手段とを含み、前記一方のトランジスタのコレクタに流れる第１の電流に基づいて前記制御電流を生成することが好ましく、一対の入力端子を有する第３の差動回路と、前記第３の差動回路の入力端子間に所定の電位差を与える手段と、前記第３の差動回路の共通エミッタに接続された定電流源とをさらに含み、前記定電流回路を流れる第２の電流は、前記第３の差動回路を構成する一方のトランジスタのコレクタを流れる第３の電流に基づき生成されていることがより好ましい。この場合、前記定電流回路を流れる第２の電流と前記第１の電流との差に基づいて前記制御電流を生成することができ、カレントミラー回路の入力電流を第３の電流とし、出力電流を第２の電流とすることができる。
【００２５】
本発明による可変利得回路は、上述した制御信号生成回路と内部制御信号によって利得を調整可能な増幅段によって構成される。
【００２６】
この場合、前記増幅段は、入力信号と前記内部制御信号とを合成する１段目回路と、前記１段目回路の後段に設けられ出力信号を生成する２段目回路とを含むことが好ましい。これによれば、低い電源電圧によって動作することができるので、消費電力を低減することが可能となる。
【００２７】
さらにこの場合、前記２段目回路は、それぞれ一対の入力端子を有する第４及び第５の差動回路を含み、前記１段目回路は、前記第４の差動回路の入力端子間及び前記第５の差動回路の入力端子間にいずれも前記内部制御信号に応じた電位差を与えるとともに、前記第４の差動回路の一方の入力端子とこれに対応する前記第５の差動回路の一方の入力端子との間及び前記第４の差動回路の他方の入力端子と前記第５の差動回路の他方の入力端子との間に、いずれも前記入力信号に応じた電位差を与えることがより好ましい。
【００２８】
前記１段目回路は、前記入力信号が供給される第１及び第２のトランジスタと、前記第１及び第２のトランジスタに前記内部制御信号に基づく電流を流す手段と、前記第１のトランジスタに接続された少なくとも一つの第１の抵抗と、前記第２のトランジスタに接続された少なくとも一つの第２の抵抗とを含み、前記第１の抵抗の一端に現れる電圧を前記第４の差動回路の一方の入力端子に供給し、前記第２の抵抗の一端に現れる電圧を前記第５の差動回路の一方の入力端子に供給することが好ましい。この場合、前記第１の抵抗の一端及び他端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給し、前記第２の抵抗の一端及び他端に現れる電圧をそれぞれ前記第５の差動回路の一方及び他方の入力端子に供給することができる。
【００２９】
一方、前記第１及び第２の抵抗は少なくとも２つの抵抗を含み、前記第１の抵抗の一方及び他方の一端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給し、前記第２の抵抗の一方及び他方の一端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給することもできる。これによれば、増幅可能な入力電圧の範囲をより広くとることが可能となる。この場合、前記第１の抵抗の前記一方に流れる電流と前記第２の抵抗の前記一方に流れる電流とが等しく、前記第１の抵抗の前記他方に流れる電流と前記第２の抵抗の前記他方に流れる電流とが等しいことが好ましい。
【００３０】
【発明の実施の形態】
本発明の好ましい実施の形態について具体的に説明する前に、本発明の原理について簡単に説明する。
【００３１】
まず、図１４に示した可変利得回路において、トランジスタＱ５を流れる電流Ｉ５とトランジスタＱ２を流れる電流Ｉ２との比（Ｉ２／Ｉ５）を「電流利得Ａ」と定義すると、電流利得Ａは次式によって定義することができる。
【００３２】
【数６】
電流利得Ａも電圧利得と同様、電流の比を対数表示した値でのリニアリティが要求され、式（６）において対数関数（ｅｘｐ関数）の性質を示す範囲（近似できる範囲）では、制御電圧Ｖｃｔｒｌと電流利得Ａの関係はこの要求を満たすが、式（６）において対数関数（ｅｘｐ関数）の性質を示さない範囲（近似できない範囲）では、この要求を満たすことができない。
【００３３】
そこで式（６）の性質を検討すると、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされる範囲では、式（６）を対数関数（ｅｘｐ関数）に近似できる。つまりこの範囲では、外部からの制御信号（外部制御信号）を制御電圧Ｖｃｔｒｌとして直接使用しても外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティを得ることができる。
【００３４】
しかしながら、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲では、式（６）を対数関数（ｅｘｐ関数）に近似できない。つまりこの範囲では、外部からの制御信号（外部制御信号）を制御電圧Ｖｃｔｒｌとして直接使用すると、外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティを得ることができなくなる。
【００３５】
したがって、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲において外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティを得るためには、外部制御信号に基づき生成される制御電圧Ｖｃｔｒｌに補正を加える必要がある。つまり、外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティが得られるような制御電圧Ｖｃｔｒｌを生成する回路が必要となる。
【００３６】
本発明は、このような観点からなされたものであって、外部制御信号に対してリニアな制御電流を生成するとともに、外部制御信号に基づいて補正電流を生成し、これら制御電流及び補正電流に基づいて生成した内部制御信号によって、増幅段の利得を制御するものである。以下、好ましい実施の形態について詳細に説明を進める。
【００３７】
図１は、本発明の好ましい実施形態による可変利得回路１００の回路図である。
【００３８】
本実施形態による可変利得回路１００は、外部制御信号Ｖｇｃに基づき制御電流Ｉｃｔｒｌを生成する制御電流生成段１１０と、制御電流Ｉｃｔｒｌに基づき制御電圧Ｖｃｔｒｌを生成する制御電圧生成段１２０と、制御電圧生成段１２０に補正電流Ｉａを供給することにより制御電圧Ｖｃｔｒｌを補正する補正段１３０と、制御電圧Ｖｃｔｒｌに基づき、入力電圧Ｖｉｎを増幅して出力電圧Ｖｏｕｔを生成する増幅段１４０とを備えて構成されている。制御電圧Ｖｃｔｒｌは増幅段１４０の利得を調整するための信号であり、本明細書においては「内部制御信号」と呼ぶことがある。制御電流生成段１１０、制御電圧生成段１２０及び補正段１３０は、外部制御信号Ｖｇｃを制御電圧Ｖｃｔｒｌに変換する制御信号生成回路を構成している。
【００３９】
図１に示すように、増幅段１４０の回路構成は図１４に示した従来の可変利得回路と同様の構成である。つまり、本実施形態による可変利得回路１００は、従来の可変利得回路に対し、制御電流生成段１１０、制御電圧生成段１２０及び補正段１３０を追加したものである。増幅段１４０の回路構成及びその動作については図１４を用いて既に説明したことから、同じ要素には同じ符号を付し、重複する説明は省略する。
【００４０】
制御電流生成段１１０は、非反転入力端子（＋）が制御端子１１１に接続されたオペアンプ１１２と、ベースがオペアンプ１１２の出力端に接続され、エミッタがオペアンプ１１２の反転入力端子（−）に接続されたトランジスタＱ１１と、トランジスタＱ１１のエミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ１１と、電源電位ＶｃｃとトランジスタＱ１１のコレクタとの間に設けられた定電流源１１３とを備えており、定電流源１１３とトランジスタＱ１１との接続点（トランジスタＱ１１のコレクタ）から分岐する配線１１４へ制御電流Ｉｃｔｒｌを流す役割を果たす。制御電流Ｉｃｔｒｌは、定電流源１１３を流れる電流をＩ１１３とし、トランジスタＱ１１を流れる電流をＩ１１とした場合、
Ｉｃｔｒｌ＝Ｉ１１３−Ｉ１１
によって与えられ、その値は、制御端子１１１に供給される外部制御信号Ｖｇｃによって調整することができる。
【００４１】
制御電圧生成段１２０は、トランジスタＱ１１のコレクタ（配線１１４）と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ１２及び抵抗Ｒ１２と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１３、トランジスタＱ１３及び抵抗Ｒ１４とを備えており、トランジスタＱ１２のベース−コレクタ間は短絡され、トランジスタＱ１２のベースとトランジスタＱ１３のベースも短絡されている。また、抵抗Ｒ１２と抵抗Ｒ１４は互いに同じ抵抗値に設定され、これによりトランジスタＱ１２とトランジスタＱ１３はカレントミラー回路を構成し、トランジスタＱ１３に流れる電流値も制御電流Ｉｃｔｒｌに一致することになる。
【００４２】
制御電圧生成段１２０はさらに、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１５及び定電流源１１５を備えており、これらの接続点ｂ１の電位Ｖｂ１は、定電流源１１５を流れる電流Ｉ１１５と抵抗Ｒ１５の抵抗値によって決まる。以下に詳述するが、抵抗Ｒ１３とトランジスタＱ１３の接続点ａ１（トランジスタＱ１３のコレクタ）の電位Ｖａ１と電位Ｖｂ１との差（Ｖａ１−Ｖｂ１）は、最終的に制御電圧Ｖｃｔｒｌとして用いられる。つまり、
Ｖｃｔｒｌ＝Ｖａ１−Ｖｂ１
と定義される。尚、抵抗Ｒ１３と抵抗Ｒ１５については、互いに同じ抵抗値に設定しても、異なる抵抗値に設定しても構わない。
【００４３】
また、補正段１３０は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１６、トランジスタＱ１４及び抵抗Ｒ１７と、同じく電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１８及び定電流源１３１とを備えている。トランジスタＱ１４のベースは、制御電圧生成段１２０に含まれるトランジスタＱ１２のベースに接続されている。また、抵抗Ｒ１７は抵抗Ｒ１２と同じ抵抗値に設定されており、これによりトランジスタＱ１２とトランジスタＱ１４もカレントミラー回路を構成し、トランジスタＱ１４に流れる電流値も制御電流Ｉｃｔｒｌに一致することになる。
【００４４】
したがって、抵抗Ｒ１６とトランジスタＱ１４の接続点ｃ１（トランジスタＱ１４のコレクタ）の電位Ｖｃ１は、
Ｖｃ１＝Ｖｃｃ−Ｒ１６×Ｉｃｔｒｌ
で与えられる。一方、定電流源１３１に流れる電流をＩ１３１とすると、抵抗Ｒ１８と定電流源１３１の接続点ｄ１の電位Ｖｄ１は、
Ｖｄ１＝Ｖｃｃ−Ｒ１８×Ｉ１３１
で与えられる。ここで、Ｖｃｃ，Ｒ１６，Ｒ１８，Ｉ１３１は固定値であるから、電位Ｖｃ１と電位Ｖｄ１の差は、制御電流Ｉｃｔｒｌの値によって決まることになる。
【００４５】
補正段１３０はさらに、エミッタが共通接続されたトランジスタＱ１５，Ｑ１６と、これらトランジスタＱ１５，Ｑ１６の共通エミッタと接地電位ＧＮＤとの間に設けられた定電流源１３２とを備えており、トランジスタＱ１５のベースは接続点ｃ１に接続され、トランジスタＱ１６のベースは接続点ｄ１に接続されている。したがって、トランジスタＱ１５のベースとトランジスタＱ１６のベースとの間には、外部制御信号Ｖｇｃに対してリニアな電位差が与えられることになる。トランジスタＱ１５，Ｑ１６及び定電流源１３２は差動回路を構成し、トランジスタＱ１５のコレクタは、Ｐチャンネル型ＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」という）Ｑ１７，Ｑ１８からなるカレントミラー回路の入力側に接続されている。トランジスタＱ１６のコレクタは電源電位Ｖｃｃに接続されている。
【００４６】
このカレントミラー回路を構成するＭＯＳトランジスタＱ１７は電源電位Ｖｃｃと接続点ａ１との間に接続され、ＭＯＳトランジスタＱ１８は電源電位ＶｃｃとトランジスタＱ１５のコレクタとの間に接続されている。ＭＯＳトランジスタ１８のゲート−ドレイン間は短絡され、さらに、ＭＯＳトランジスタ１８のゲートとＭＯＳトランジスタＱ１７のゲートとの間も短絡されている。これにより、上述の通り、トランジスタＱ１５のコレクタがカレントミラー回路の入力端となり、接続点ａ１がカレントミラー回路の出力端となっている。
【００４７】
かかるカレントミラー回路を構成するＭＯＳトランジスタＱ１７のゲート幅とＭＯＳトランジスタＱ１８のゲート幅は、Ｋ１：１に設定されており、このため、カレントミラー回路の出力電流である補正電流Ｉａの値は、トランジスタＱ１５を流れる電流Ｉ１５のＫ１倍となる。上述の通り、ＭＯＳトランジスタＱ１７のドレインは接続点ａ１に接続されており、このため、抵抗Ｒ１３に流れる電流Ｉ１３は、
Ｉ１３＝Ｉｃｔｒｌ−Ｉａ
で与えられることなる。ここで、接続点ａ１の電位Ｖａ１は、
Ｖａ１＝Ｖｃｃ−Ｒ１３×Ｉ１３
によって与えられることから、接続点ａ１の電位Ｖａ１は、制御電流Ｉｃｔｒｌの値のみならず、補正電流Ｉａの値にも依存することになる。つまり、制御電流Ｉｃｔｒｌと補正電流Ｉａとの差分電流によって接続点ａ１の電位Ｖａ１が決まることになる。
【００４８】
増幅段１４０の回路構成については、図１４に示した可変利得回路と同様である。
【００４９】
以上が本実施形態による可変利得回路１００の回路構成である。次に、その動作について説明する。
【００５０】
まず、制御端子１１１に供給する外部制御信号Ｖｇｃを変化させると、これに連動してトランジスタＱ１１のエミッタ電位も変化することから、抵抗Ｒ１１の両端間には実質的に外部制御信号Ｖｇｃと同じ電圧が印加される。このため、抵抗Ｒ１１を流れる電流Ｉ１１（＝トランジスタＱ１１を流れる電流）は、
Ｉ１１＝Ｖｇｃ／Ｒ１１
で与えられることになる。つまり、外部制御信号Ｖｇｃを高く設定すればするほど、電流Ｉ１１は増大する。したがって、制御電流Ｉｃｔｒｌは外部制御信号Ｖｇｃを高く設定すればするほど減少することになる。
【００５１】
このようにして生成された制御電流Ｉｃｔｒｌは、トランジスタＱ１１のコレクタを入力端とするカレントミラー回路に入力されることから、これと同じ電流がトランジスタＱ１４を流れることになる。したがって、制御電流Ｉｃｔｒｌが少ないほど、つまり外部制御信号Ｖｇｃが高いほど接続点ｃ１の電位Ｖｃ１は高くなり、補正電流Ｉａの量も多くなる。一方、制御電流Ｉｃｔｒｌが多いほど、つまり外部制御信号Ｖｇｃが低いほど接続点ｃ１の電位Ｖｃ１は低くなり、補正電流Ｉａの量は少なくなる。
【００５２】
ここで、補正電流Ｉａの値は、次式によって与えられる。
【００５３】
【数７】
式（７）を参照すれば、制御電流Ｉｃｔｒｌが小さいほど（外部制御信号Ｖｇｃが大きいほど）、補正電流Ｉａは大きくなることが分かる。
【００５４】
以上より、電位Ｖａ１と電位Ｖｂ１との差電圧である制御電圧Ｖｃｔｒｌは、次式によって与えられることになる。
【００５５】
【数８】
このように、外部制御信号Ｖｇｃと制御電圧Ｖｃｔｒｌとの関係はリニアではなく、補正電流Ｉａに応じた補正が加えられた制御電圧Ｖｃｔｒｌが生成され、これが増幅段１４０に供給される。その結果、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲では、外部制御信号Ｖｇｃと制御電圧Ｖｃｔｒｌとの関係がリニアではなくなるが、外部制御信号Ｖｇｃに対する電圧利得（又は電流利得）の直線性は保たれ、良好なリニアリティを得ることができる。
【００５６】
このように、本実施形態による可変利得回路１００では、外部制御信号Ｖｇｃに比例した制御電流Ｉｃｔｒｌを生成するとともに、外部制御信号Ｖｇｃに基づいて補正電流Ｉａを生成し、これら制御電流Ｉｃｔｒｌと補正電流Ｉａとの差分電流に対してリニアな制御電圧Ｖｃｔｒｌを用いて増幅段１４０の利得を制御していることから、従来の回路では
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲でも良好なリニアリティを得ることができる。
【００５７】
図２は、本実施形態の効果を説明するためのグラフであり、曲線２１は純粋なｅｘｐ関数を示し、曲線２２は式（６）に式（８）を代入した関数を示し、曲線２３は式（６）に
Ｖｃｔｒｌ＝Ｒ１５×Ｉ１１５−Ｒ１３×Ｉｃｔｒｌ
を代入した関数を示す。つまり、曲線２２は本実施形態における制御電圧Ｖｃｔｒｌと電流利得Ａとの関係を示し、曲線２３は本実施形態から補正段１３０を削除した場合（補正電流Ｉａが常にゼロである場合）における外部制御信号Ｖｇｃと電流利得Ａとの関係を示している。
【００５８】
曲線２３に示すように、補正電流Ｉａがゼロである場合、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
から外れるにつれて、曲線２１から乖離してしまう。これに対し、本実施形態のように補正電流Ｉａを加えると、増幅段１４０を構成する差動増幅器１０−１，１０−２がリミッタ状態となるまで、精度良く曲線２１と近似させることができる。
【００５９】
図３は、本実施形態による可変利得回路１００の増幅特性を示すグラフであり、曲線２４は本実施形態における外部制御信号Ｖｇｃと電圧利得との関係を示している。図３に示すように、本実施形態においては、電圧利得が約−４０ｄＢから約１０ｄＢまでの領域において、外部制御信号Ｖｇｃと電圧利得との関係が直線的であることが分かる。つまり、外部制御信号Ｖｇｃに対する電圧利得の変化が直線的である範囲が広く、リニアリティが良好であることが分かる。また、図３には、本実施形態による可変利得回路１００から補正段１３０を削除した場合における外部制御信号Ｖｇｃと電圧利得との関係を示す曲線２５も併せて示されており、補正段１３０を削除するとリニアリティが低下することが確認できる。
【００６０】
図４は、変形例による可変利得回路１０１の回路図である。図４に示す可変利得回路１０１は、可変利得回路１００に含まれる補正段１３０の代わりに補正段１３３を用いた構成を有している。補正段１３３は、補正段１３０に含まれるトランジスタＱ１５〜Ｑ１８及び定電流源１３２の代わりに、エミッタが共通接続されたＰＮＰ型のバイポーラトランジスタ（以下、単に「トランジスタ」と言う）Ｑ６１，Ｑ６２と、電源電位ＶｃｃとトランジスタＱ６１，Ｑ６２の共通エミッタ接続点との間に接続された定電流源１３４が備えられている。
【００６１】
トランジスタＱ６１のコレクタは接地電位ＧＮＤに接続されるとともに、トランジスタＱ６２のコレクタは接続点ａ１に接続されている。これにより、接続点ａ１にはトランジスタＱ６２のコレクタ電流である補正電流Ｉａが直接流入する。つまり、図１に示した補正段１３０のように、カレントミラー回路（トランジスタＱ１７，Ｑ１８）を用いて差動回路（トランジスタＱ１５，Ｑ１６）の出力電流をＫ１倍した補正電流Ｉａを生成し、これを接続点ａ１へ流入させるのではなく、差動回路（トランジスタＱ６１，Ｑ６２）の出力電流を直接補正電流Ｉａとして用い、これを接続点ａ１へ流入させている。
【００６２】
かかる構成においても、補正電流Ｉａが増大するにつれて接続点ａ１の電位Ｖａ１が上昇することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００６３】
図５は、他の変形例による可変利得回路１０２の回路図である。図５に示す可変利得回路１０２は、可変利得回路１００に含まれる補正段１３０の代わりに補正段１３５を用いた構成を有しており、補正電流Ｉａによって接続点ｂ１の電位Ｖｂ１を制御し、これによってリニアリティを改善するものである。
【００６４】
図５に示すように、補正段１３５にはトランジスタＱ６３，Ｑ６４からなるカレントミラー回路が備えられており、その入力端はトランジスタＱ１７，Ｑ１８からなるカレントミラー回路の出力端に接続され、出力端は接続点ｂ１に接続されている。かかる構成により、補正電流Ｉａが増大するにつれて接続点ｂ１の電位Ｖｂ１が低下することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００６５】
図６は、さらに他の変形例による可変利得回路１０３の回路図である。図６に示す可変利得回路１０３は、可変利得回路１００に含まれる補正段１３０の代わりに補正段１３６を用いた構成を有している。補正段１３６は、補正段１３０に含まれるカレントミラー回路（トランジスタＱ１７，Ｑ１８）が削除されるとともに、トランジスタＱ１５のコレクタが接続点ｂ１に直接接続された構成を有している。
【００６６】
これにより、接続点ｂ１からはトランジスタＱ１５のコレクタ電流である補正電流Ｉａが直接流出する。つまり、図５に示した補正段１３５のように、２つのカレントミラー回路（トランジスタＱ１７，Ｑ１８及びトランジスタＱ６３，Ｑ６４）を用いて差動回路（トランジスタＱ１５，Ｑ１６）の出力電流をＫ１倍した補正電流Ｉａを生成し、これを接続点ｂ１から流出させるのではなく、差動回路（トランジスタＱ１５，Ｑ１６）の出力電流を直接補正電流Ｉａとして用い、これを接続点ｂ１から流出させている。
【００６７】
かかる構成においても、補正電流Ｉａが増大するにつれて接続点ｂ１の電位Ｖｂ１が低下することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００６８】
図７は、さらに他の変形例による可変利得回路１０４の回路図である。図７に示す可変利得回路１０４は、可変利得回路１００に含まれる制御電圧生成段１２０の代わりに電流変換段３２０を用い、補正段１３０の代わりに補正段１３７を用いた構成を有している。
【００６９】
電流変換段３２０は、トランジスタＱ１１のコレクタ（配線１１４）と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ３１及び抵抗Ｒ３１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源３２１、トランジスタＱ３２及び抵抗Ｒ３２とを備えており、トランジスタＱ３１のベース−コレクタ間は短絡され、トランジスタＱ３１のベースとトランジスタＱ３２のベースも短絡されている。また、抵抗Ｒ３１と抵抗Ｒ３２は互いに同じ抵抗値（＝Ｒ１７）に設定され、これにより、トランジスタＱ３１とトランジスタＱ３２はカレントミラー回路を構成し、トランジスタＱ３２に流れる電流値も制御電流Ｉｃｔｒｌに一致する。したがって、定電流源３２１に流れる電流をＩ３２１とすると、定電流源３２１とトランジスタＱ３２との接続点（トランジスタＱ３２のコレクタ）から分岐する配線３２２へ流れる電流は
Ｉ３２１−Ｉｃｔｒｌ
で与えられることになる。
【００７０】
また、補正段１３７には、接続点ａ１’と接地電位ＧＮＤとの間に設けられた抵抗Ｒ１９と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源１３５及び抵抗Ｒ２０とを備えており、接続点ａ１’の電位Ｖａ１’と、定電流源１３５と抵抗Ｒ２０の接続点ｂ１’の電位Ｖｂ１’との差が制御電圧Ｖｃｔｒｌとして用いられる。
【００７１】
電流変換段３２０により引き出される配線３２２には、補正段１３７に含まれるＭＯＳトランジスタＱ１７のドレインが接続されており、このため、補正段１３７を通過した配線３２３には、
Ｉｃｔｒｌ２＝Ｉ３２１−Ｉｃｔｒｌ＋Ｉａ
に一致する電流が流れることになる。かかる電流Ｉｃｔｒｌ２は抵抗Ｒ１９によって電圧Ｖａ１’に変換され、上述の通り、接続点ｂ１’の電位Ｖｂ１’との差が制御電圧Ｖｃｔｒｌとして用いられる。
【００７２】
かかる構成においても、補正電流Ｉａが増大するにつれて接続点ａ１’の電位Ｖａ１’が上昇することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００７３】
次に、本発明の好ましい他の実施形態による可変利得回路について説明する。本実施形態による可変利得回路は、上述した可変利得回路１００の機能に加え、増幅段１４０の温度依存性を補正する機能を付加した例である。以下、詳細に説明する。
【００７４】
図８は、本発明の好ましい他の実施形態による可変利得回路２００の回路図である。
【００７５】
本実施形態による可変利得回路２００は、上述した可変利得回路１００に含まれる制御電流生成段１１０の代わりに、温度特性補償機能付き制御電流生成段（以下、単に「制御電流生成段」という）２１０を設けた構成を有している。その他の構成は上述した可変利得回路１００と同様であるので、同じ要素には同じ符号を付し、重複する説明は省略する。
【００７６】
制御電流生成段２１０は、図１に示した制御電流生成段１１０と同様、外部制御信号Ｖｇｃを受けて制御電流Ｉｃｔｒｌを生成する回路であるが、式（５）に含まれる係数Ｖｔの温度依存性がキャンセルされるよう、制御電流Ｉｃｔｒｌの値を補正する点において制御電流生成段１１０とは相違する。以下、制御電流生成段２１０の具体的な回路構成について説明する。
【００７７】
制御電流生成段２１０は、非反転入力端子（＋）が制御端子２１１に接続されたオペアンプ２１２と、ベースがオペアンプ２１２の出力端に接続され、エミッタがオペアンプ２１２の反転入力端子（−）に接続され、コレクタが電源電位Ｖｃｃに接続されたトランジスタＱ２１と、トランジスタＱ２１のエミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ２１とを備えている。制御端子２１１には外部制御信号Ｖｇｃが与えられ、これにより、トランジスタＱ２１のベース電圧は実質的にＶｇｃ＋Ｖｂｅ（Ｖｂｅは、トランジスタのベース−エミッタ間電圧）となる。
【００７８】
制御電流生成段２１０はさらに、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源２１３、抵抗Ｒ２２、並びに、ダイオード接続されたトランジスタＱ２２及びトランジスタＱ２３を備えている。また、制御電流生成段２１０は、エミッタが共通接続されたトランジスタＱ２４，Ｑ２５と、これらトランジスタＱ２４，Ｑ２５の共通エミッタと接地電位ＧＮＤとの間に設けられた定電流源２１４とを備えており、トランジスタＱ２４のベースは接続点ａ２に接続され、トランジスタＱ２５のベースは接続点ｂ２に接続されている。図８に示すように、接続点ａ２とは抵抗Ｒ２２の一端（高位側）であり、接続点ｂ２とは抵抗Ｒ２２の他端（低位側）である。これにより、トランジスタＱ２４，Ｑ２５及び定電流源２１４は差動回路を構成し、トランジスタＱ２５のコレクタは、ＭＯＳトランジスタＱ２６，Ｑ２７からなるカレントミラー回路の入力側に接続されている。トランジスタＱ２４のコレクタは電源電位Ｖｃｃに接続されている。
【００７９】
このカレントミラー回路を構成する一方のＭＯＳトランジスタＱ２６は、電源電位ＶｃｃとトランジスタＱ２５との間に設けられるとともにそのゲート−ドレイン間が短絡されており、これにより、トランジスタＱ２５のコレクタはカレントミラー回路の入力端となる。一方、カレントミラー回路を構成する他方のＭＯＳトランジスタＱ２７は、電源電位Ｖｃｃと後述するトランジスタＱ２９との間に設けられるとともにそのゲートがＭＯＳトランジスタＱ２６のゲートに接続されていることから、トランジスタＱ２９のコレクタはカレントミラー回路の出力端となる。
【００８０】
かかるカレントミラー回路を構成するＭＯＳトランジスタＱ２６のゲート幅とＭＯＳトランジスタＱ２７のゲート幅は、１：Ｋ２に設定されており、このため、カレントミラー回路の出力電流であるＩ２７の値は、トランジスタＱ２５を流れる電流Ｉ２５のＫ２倍となる。
【００８１】
制御電流生成段２１０はさらに、電源電位Ｖｃｃとオペアンプ２１２の出力端（トランジスタＱ２１のベース）との間に直列接続された定電流源２１５及び抵抗Ｒ２３を備えている。また、制御電流生成段２１０は、エミッタが共通接続されたトランジスタＱ２８，Ｑ２９と、これらトランジスタＱ２８，Ｑ２９の共通エミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ２４とを備えており、トランジスタＱ２８のベースは接続点ｃ２に接続され、トランジスタＱ２９のベースは接続点ｄ２に接続されている。図８に示すように、接続点ｃ２とは抵抗Ｒ２３の一端（高位側）であり、接続点ｄ２とは抵抗Ｒ２３の他端（低位側）である。これにより、トランジスタＱ２８，Ｑ２９及び抵抗Ｒ２４は差動回路を構成し、トランジスタＱ２９のコレクタは、上述の通り、ＭＯＳトランジスタＱ２６，Ｑ２７からなるカレントミラー回路の出力側に接続されている。トランジスタＱ２８のコレクタは電源電位Ｖｃｃに接続されている。
【００８２】
このような構成において、ＭＯＳトランジスタＱ２７とトランジスタＱ２９との接続点（トランジスタＱ２９のコレクタ）から分岐する配線２１６へ流れる電流が制御電流Ｉｃｔｒｌとなる。制御電流Ｉｃｔｒｌは制御電圧生成段１２０に供給されて制御電圧Ｖｃｔｒｌに変換され、さらに、制御電圧Ｖｃｔｒｌは補正段１３０による補正を受けた後、増幅段１４０に供給される。制御電圧生成段１２０、補正段１３０及び増幅段１４０の回路構成及びその動作については既に説明したとおりである。
【００８３】
次に、制御電流生成段２１０の動作について説明する。
【００８４】
まず、差動回路を構成するトランジスタＱ２４のベースとトランジスタＱ２５のベースとの間には抵抗Ｒ２２が設けられていることから、これらトランジスタのベース間には、定電流源２１３を流れる電流をＩ２１３とした場合、
Ｉ２１３×Ｒ２２
で定義される一定の電圧差が与えられる。このため、定電流源２１４を流れる電流をＩ２１４とした場合、トランジスタＱ２５に流れる電流Ｉ２５は、
【００８５】
【数９】
となり、これを受けるカレントミラー回路（ＭＯＳトランジスタＱ２６，Ｑ２７）の出力電流である電流Ｉ２７の値は、
Ｉ２５×Ｋ２
で与えられることになる。
【００８６】
一方、上述の通り、トランジスタＱ２１のベース電圧は実質的にＶｇｃ＋Ｖｂｅであることから、トランジスタＱ２８及びトランジスタＱ２９の共通エミッタ接続点の電圧は実質的に外部制御信号Ｖｇｃと一致する。したがって、抵抗Ｒ２４に流れる電流Ｉ２４は、
Ｖｇｃ／Ｒ２４
で与えられ、外部制御信号Ｖｇｃに対して直線的に変化することになる。さらに、これらトランジスタＱ２８とトランジスタＱ２９のベース間には、定電流源２１５を流れる電流をＩ２１５とした場合、
Ｉ２１５×Ｒ２３
で定義される一定の電圧差が与えられることから、トランジスタＱ２９に流れる補正電流Ｉｃは、
【００８７】
【数１０】
となる。
【００８８】
したがって、制御電流Ｉｃｔｒｌは
【００８９】
【数１１】
となり、式（１１）のうち、Ｉ２１３，Ｉ２１４，Ｉ２１５，Ｒ２２，Ｒ２３，Ｋ２は定数であり、Ｉ２４は上述の通り外部制御信号Ｖｇｃに対して直線的に変化する値であることから、式（１１）に含まれるこれら定数を適切に設定すれば、制御電流Ｉｃｔｒｌに所望の温度特性を与えることが可能となる。つまり、式（１１）に含まれる上記定数を調整することにより、制御電圧Ｖｃｔｒｌの係数Ｖｔにかかる温度依存性を実質的にキャンセルできることになる。このようにして式（５）に含まれる係数Ｖｔの温度依存性をキャンセルするような温度特性を与えれば、式（５）によって表される出力電圧Ｖｏｕｔの温度依存性をキャンセルすることが可能となる。
【００９０】
このように、本実施形態による可変利得回路２００では、外部制御信号Ｖｇｃに対してリニアな制御電流Ｉｃｔｒｌに増幅段１４０の温度依存性（係数Ｖｔの温度依存性）をキャンセルするような温度特性を与えることができる制御電流生成段２１０を用いることにより、上述した可変利得回路１００による効果に加え、温度特性に優れるという効果を得ることが可能となる。
【００９１】
図９は、本実施形態の効果を説明するためのグラフであり、外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示している。図９に示すように、本実施形態による可変利得回路２００では、リニアリティに優れるのみならず、温度依存性がほとんどないことが確認できる。一方、図１０は、可変利得回路１００における外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示すグラフであり、リニアリティには優れているものの、本実施形態による可変利得回路２００よりも温度依存性が大きいことが分かる。
【００９２】
次に、本発明の好ましいさらに他の実施形態による可変利得回路について説明する。本実施形態による可変利得回路は、上述した可変利得回路１００の機能に加え、電源電位Ｖｃｃの低電圧化を可能とした例である。以下、詳細に説明する。
【００９３】
図１１は、本発明の好ましいさらに他の実施形態による可変利得回路３００の回路図である。
【００９４】
本実施形態による可変利得回路３００は、上述した可変利得回路１００に含まれる制御電圧生成段１２０の代わりに図７に示した電流変換段３２０を用い、増幅段１４０の代わりに低電圧動作タイプの増幅段３４０を用いている。その他の構成は上述した可変利得回路１００と同様であるので、同じ要素には同じ符号を付し、重複する説明は省略する。
【００９５】
電流変換段３２０の構成は既に説明したとおりであり、補正段１３０を通過した配線３２３には、
Ｉｃｔｒｌ２＝Ｉ３２１−Ｉｃｔｒｌ＋Ｉａ
に一致する電流が流れることになる。
【００９６】
一方、増幅段３４０は、配線３２３と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ４１及び抵抗Ｒ４１と、電源電位ＶｃｃとトランジスタＱ４１のベースとの間に接続され、ベースがトランジスタＱ４１のコレクタに接続されたトランジスタＱ４２と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源３４１、トランジスタＱ４３及び抵抗Ｒ４２とを備えている。図１１に示すように、トランジスタＱ４１のベースとトランジスタＱ４３のベースは短絡され、また抵抗Ｒ４１と抵抗Ｒ４２は互いに同じ抵抗値に設定されており、これによってトランジスタＱ４１とトランジスタＱ４３はカレントミラー回路を構成する。このため、トランジスタＱ４３に流れる電流値も制御電流Ｉｃｔｒｌ２に一致することになる。したがって、定電流源３４１に流れる定電流をＩ３４１とすると、定電流源３４１とトランジスタＱ４３との接続点（トランジスタＱ４３のコレクタ）から分岐する配線３４２へ流れる電流Ｉｃｔｒｌ３は
Ｉ３４１−Ｉｃｔｒｌ２
で与えられることになる。
【００９７】
制御電流Ｉｃｔｒｌ２，Ｉｃｔｒｌ３は増幅段３４０の利得を調整するための信号であり、本明細書においては上述した制御電圧Ｖｃｔｒｌと同様、「内部制御信号」と呼ぶことがある。
【００９８】
増幅段３４０はさらに、配線３４２と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ４４及び抵抗Ｒ４３と、電源電位ＶｃｃとトランジスタＱ４４のベースとの間に接続され、ベースがトランジスタＱ４４のコレクタに接続されたトランジスタＱ４５とを備えている。
【００９９】
増幅段３４０はさらに、コレクタがいずれも電源電位Ｖｃｃに接続されたトランジスタＱ４６，Ｑ４７と、トランジスタＱ４６のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ４４、トランジスタＱ４８及び抵抗Ｒ４５と、同じくトランジスタＱ４６のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ４６、トランジスタＱ４９及び抵抗Ｒ４７と、トランジスタＱ４７のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ４８、トランジスタＱ５０及び抵抗Ｒ４９と、同じくトランジスタＱ４７のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ５０、トランジスタＱ５１及び抵抗Ｒ５１とを備えている。トランジスタＱ４６のベースは一方の入力端子１を構成しており、トランジスタＱ４７のベースは他方の入力端子２を構成している。また、トランジスタＱ４９，Ｑ５１のベースはトランジスタＱ４１のベースに接続され、トランジスタＱ４８，Ｑ５０のベースはトランジスタＱ４４のベースに接続されている。
【０１００】
抵抗Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４５，Ｒ４７，Ｒ４９，Ｒ５１については全て同じ抵抗値に設定され、抵抗Ｒ４４，Ｒ４６，Ｒ４８，Ｒ５０についても全て同じ抵抗値に設定される。これにより、トランジスタＱ４１とトランジスタＱ４９，Ｑ５１はカレントミラー回路を構成し、トランジスタＱ４４とトランジスタＱ４８，Ｑ５０もカレントミラー回路を構成する。このため、トランジスタＱ４９，Ｑ５１に流れる電流値は制御電流Ｉｃｔｒｌ２に一致し、トランジスタＱ４８，Ｑ５０に流れる電流値は制御電流Ｉｃｔｒｌ３に一致することになる。
【０１０１】
増幅段３４０はさらに、増幅段１４０からトランジスタＱ５，Ｑ６を削除した構成の回路を備えており、トランジスタＱ１のベースは抵抗Ｒ５０とトランジスタＱ５１の接続点ａ３（トランジスタＱ５１のコレクタ）に接続され、トランジスタＱ２のベースは抵抗Ｒ４８とトランジスタＱ５０の接続点ｂ３（トランジスタＱ５０のコレクタ）に接続され、トランジスタＱ３のベースは抵抗Ｒ４４とトランジスタＱ４８の接続点ｃ３（トランジスタＱ４８のコレクタ）に接続され、トランジスタＱ４のベースは抵抗Ｒ４６とトランジスタＱ４９の接続点ｄ３（トランジスタＱ４９のコレクタ）に接続されている。
【０１０２】
以上が増幅段３４０の回路構成であり、次に増幅段３４０の動作について説明する。
【０１０３】
上記構成を有する増幅段３４０においては、トランジスタＱ４６のベース（入力端子１）に与えられる電位をＶｐとし、トランジスタＱ４７のベース（入力端子２）に与えられる電位Ｖｎとすると、その差電圧（Ｖｐ−Ｖｎ）が入力電圧Ｖｉｎとなる。
【０１０４】
したがって、トランジスタＱ４６のエミッタ電位は
Ｖｐ−Ｖｂｅ
となり、トランジスタＱ４７のエミッタ電位は
Ｖｎ−Ｖｂｅ
となるので、抵抗Ｒ４４，Ｒ４６，Ｒ４８，Ｒ５０の抵抗値をＲｘとすれば、接続点ａ３，ｂ３，ｃ３，ｄ３の電位Ｖａ３，Ｖｂ３，Ｖｃ３，Ｖｄ３はそれぞれ、
Ｖａ３＝Ｖｎ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
Ｖｂ３＝Ｖｎ−Ｖｂｅ−Ｉｃｔｒｌ３×Ｒｘ
Ｖｃ３＝Ｖｐ−Ｖｂｅ−Ｉｃｔｒｌ３×Ｒｘ
Ｖｄ３＝Ｖｐ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
で与えられることになる。つまり、入力信号Ｖｉｎと、「内部制御信号」である制御電流Ｉｃｔｒｌ２，Ｉｃｔｒｌ３が合成される。
【０１０５】
したがって、トランジスタＱ１，Ｑ２の共通エミッタ接続点の電位をＶｅ２とし、トランジスタＱ３，Ｑ４の共通エミッタ接続点の電位をＶｅ１とすると、その差電圧（Ｖｅ１−Ｖｅ２）は、接続点ａ３の電位Ｖａ３と接続点ｄ３の電位Ｖｄ３との差（Ｖｄ３−Ｖａ３）に等しく、且つ、接続点ｂ３の電位Ｖｂ３と接続点ｃ３の電位Ｖｃ３との差（Ｖｃ３−Ｖｂ３）に等しくなる。ここで、
Ｖｄ３−Ｖａ３＝Ｖｃ３−Ｖｂ３＝Ｖｉｎ
であるから、
Ｖｅ１−Ｖｅ２＝Ｖｉｎ
である。
【０１０６】
これにより、トランジスタＱ１，Ｑ２の共通エミッタを流れる電流Ｉｅ２、並びに、トランジスタＱ３，Ｑ４の共通エミッタを流れる電流Ｉｅ１は、
Ｉｅ１＝Ｉｅ＋（Ｖｅ１−Ｖｅ２）／ＲＥ＝Ｉｅ＋Ｖｉｎ／ＲＥ
Ｉｅ２＝Ｉｅ＋（Ｖｅ２−Ｖｅ１）／ＲＥ＝Ｉｅ−Ｖｉｎ／ＲＥ
で与えられるので、トランジスタＱ２を流れる電流Ｉ２は、
【０１０７】
【数１２】
となり、トランジスタＱ３を流れる電流Ｉ３は、
【０１０８】
【数１３】
となる。
【０１０９】
一方、接続点ｂ３の電位Ｖｂ３と接続点ａ３の電位Ｖａ３との差は、
Ｖｂ３−Ｖａ３＝Ｒｘ（Ｉｃｔｒｌ２−Ｉｃｔｒｌ３）
であり、接続点ｃ３の電位Ｖｃ３と接続点ｄ３の電位Ｖｄ３との差も、
Ｖｃ３−Ｖｄ３＝Ｒｘ（Ｉｃｔｒｌ２−Ｉｃｔｒｌ３）
であることから、
Ｒｘ（Ｉｃｔｒｌ２−Ｉｃｔｒｌ３）＝Ｖｃｔｒｌ
とすれば、出力電圧Ｖｏｕｔは、
【０１１０】
【数１４】
となり、
Ｒｃ２＝Ｒｃ１
とすると、
【０１１１】
【数１５】
となり、増幅段１４０と全く同じ式（式（５））で表されることになる。つまり、増幅段１４０と異なる構成によって同じ機能を実現することが可能となる。
【０１１２】
そして、この制御電圧Ｖｃｔｒｌを決める制御電流Ｉｃｔｒｌ２は、基本的に外部制御信号Ｖｇｃに連動するとともに、既に説明したように、外部制御信号Ｖｇｃに応じた補正電流Ｉａが流れることから、従来の回路では
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
を満たさない範囲においても良好なリニアリティを得ることができる。これにより、従来の可変利得回路に比べて、制御電圧Ｖｃｔｒｌに対する電圧利得の変化が直線的である範囲を広げることが可能となる。この点は、図１に示した可変利得回路１００と同様である。
【０１１３】
このような効果に加え、本実施形態による可変利得回路３００においては、増幅段３４０内のトランジスタＱ１，Ｑ２のエミッタと定電流源１１との間にトランジスタＱ５が存在せず、同様に、トランジスタＱ３，Ｑ４のエミッタと定電流源１２との間にトランジスタＱ６が存在しないことから、低い電源電位Ｖｃｃによっても動作可能となる。これにより、消費電力を低減することが可能となる。一方、電源電位Ｖｃｃを従来と同じレベルに設定した場合には、より広いダイナミックレンジを得ることが可能となる。
【０１１４】
図１２は、可変利得回路３００に含まれる増幅段３４０の代わりに用いることが可能な増幅段３５０の回路図である。
【０１１５】
図１２に示す増幅段３５０は、増幅段３４０を構成するトランジスタＱ４３，Ｑ４４，Ｑ４５，Ｑ４８，Ｑ５０、抵抗Ｒ４２，Ｒ４３，Ｒ４４，Ｒ４５，Ｒ４８，Ｒ４９及び定電流源３４１を削除するとともに、トランジスタＱ１のベースを抵抗Ｒ５０の一端（高位側）である接続点ａ４に接続し、トランジスタＱ２のベースを抵抗Ｒ５０の他端（低位側）である接続点ｂ４に接続し、トランジスタＱ４のベースを抵抗Ｒ４６の一端（高位側）である接続点ｄ４に接続し、トランジスタＱ３のベースを抵抗Ｒ４６の他端（低位側）である接続点ｃ４に接続している点において増幅段３４０と異なる。その他の点については増幅段３４０と同じ構成を有している。
【０１１６】
このような回路構成を有する増幅段３５０においては、接続点ａ４，ｂ４，ｃ４，ｄ４の電位Ｖａ４，Ｖｂ４，Ｖｃ４，Ｖｄ４はそれぞれ、
Ｖａ４＝Ｖｎ−Ｖｂｅ
Ｖｂ４＝Ｖｎ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
Ｖｃ４＝Ｖｐ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
Ｖｄ４＝Ｖｐ−Ｖｂｅ
で与えられるので、トランジスタＱ１，Ｑ２の共通エミッタ接続点の電位とトランジスタＱ３，Ｑ４の共通エミッタ接続点の電位との差電圧（Ｖｅ１−Ｖｅ２）は、接続点ａ４の電位Ｖａ４と接続点ｄ４の電位Ｖｄ４との差（Ｖｄ４−Ｖａ４）に等しく、且つ、接続点ｂ４の電位Ｖｂ４と接続点ｃ４の電位Ｖｃ４との差（Ｖｃ４−Ｖｂ４）に等しくなる。本例においても、
Ｖｄ４−Ｖａ４＝Ｖｃ４−Ｖｂ４＝Ｖｉｎ
であるから、
Ｖｅ１−Ｖｅ２＝Ｖｉｎ
である。したがって、出力電圧Ｖｏｕｔは上記式（１４）で表されることになる。
【０１１７】
このように、図１２に示す増幅段３５０を用いれば、より少ない素子数にて増幅段３４０と同様の機能を実現することが可能となる。但し、増幅段３５０では、増幅段３４０とは異なり、
Ｖａ４＞Ｖｂ４
Ｖｄ４＞Ｖｃ４
に固定されることから、増幅可能な入力電圧Ｖｉｎの範囲が増幅段３４０よりも狭くなる。
【０１１８】
次に、本発明の好ましいさらに他の実施形態による可変利得回路について説明する。本実施形態による可変利得回路は、上述した可変利得回路１００の機能に加え、増幅段の温度依存性を補正する機能を付加し、さらに、電源電位Ｖｃｃの低電圧化を可能とした例である。図１３は、本発明の好ましいさらに他の実施形態による可変利得回路４００の回路図であり、上述した可変利得回路３００に含まれる制御電流生成段１１０の代わりに、温度特性補償機能付き制御電流生成段２１０を用いた構成を有している。その他の構成は上述した可変利得回路３００と同様である。本実施形態による可変利得回路４００によれば、既に説明した可変利得回路１００による効果のみならず、可変利得回路２００による効果並びに可変利得回路３００による効果を全て得ることが可能となる。つまり、良好なリニアリティを実現しつつ、温度依存性が小さくさらに低電圧動作を行うことが可能となる。
【０１１９】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２０】
【発明の効果】
以上説明したように、本発明においては補正段を用いることによって、外部制御信号Ｖｇｃに基づき生成される制御電圧Ｖｃｔｒｌ又は制御電流Ｉｃｔｒｌを補正していることから、従来の可変利得回路に比べ、制御電圧Ｖｃｔｒｌ又は制御電流Ｉｃｔｒｌに対する電圧利得の変化が直線的である範囲を広げることが可能となる。これにより、良好なリニアリティを有する可変利得回路及びこれに用いる制御信号生成回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態による可変利得回路１００の回路図である。
【図２】可変利得回路１００の効果を説明するためのグラフである。
【図３】可変利得回路１００における外部制御信号Ｖｇｃと電圧利得との関係を示すグラフである。
【図４】可変利得回路１００の変形例である可変利得回路１０１の回路図である。
【図５】可変利得回路１００の他の変形例である可変利得回路１０２の回路図である。
【図６】可変利得回路１００のさらに他の変形例である可変利得回路１０３の回路図である。
【図７】可変利得回路１００のさらに他の変形例である可変利得回路１０４の回路図である。
【図８】本発明の好ましい他の実施形態による可変利得回路２００の回路図である。
【図９】可変利得回路２００における外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示すグラフである。
【図１０】可変利得回路１００における外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示すグラフである。
【図１１】本発明の好ましいさらに他の実施形態による可変利得回路３００の回路図である。
【図１２】可変利得回路３００に含まれる増幅段３４０の代わりに用いることが可能な増幅段３５０の回路図である。
【図１３】本発明の好ましいさらに他の実施形態による可変利得回路４００の回路図である。
【図１４】従来の可変利得回路の回路図である。
【符号の説明】
１，２ 入力端子
３，４ 出力端子
５，６ 制御端子
１０−１，１０−２ 差動増幅器
１１，１２ 定電流源
１００，１０１〜１０４，２００，３００，４００ 可変利得回路
１１０，２１０ 制御電流生成段
１１１，２１１ 制御端子
１１２，２１２ オペアンプ
１１３，１１５，１３１，１３２，１３４，２１３〜２１５，３２１，３４１定電流源
１１４，３２２，３２３，３４２ 配線
１２０ 制御電圧生成段
１３０，１３３，１３５〜１３７ 補正段
１４０，３４０ 増幅段
３２０ 電流変換段
Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１８，Ｑ２１〜Ｑ２９、Ｑ３１，Ｑ３２，Ｑ４１〜Ｑ５１，Ｑ６１〜Ｑ６４ トランジスタ
Ｒ１１〜〜Ｒ２４，Ｒ３１，Ｒ３２，Ｒ４１〜Ｒ５１，ＲＣ１，ＲＣ２，ＲＥ抵抗
【発明の属する技術分野】
本発明は可変利得回路及びこれに用いる制御信号生成回路に関し、特に、出力段に差動増幅器を用いた可変利得回路及びこれに用いる制御信号生成回路に関する。
【０００２】
【従来の技術】
従来より、高周波アンプ等においては可変利得回路が数多く用いられている。可変利得回路は、アンプの利得を可変とするために用いられる回路であり、アンプとともにこれを用いることによって自動利得制御回路や自動レベル制御回路を構成することができる。
【０００３】
図１４は、従来の可変利得回路の回路図である。
【０００４】
図１４に示す可変利得回路は、並列に設けられた２つの差動増幅器１０−１，１０−２からなり、差動増幅器１０−１に含まれる入力端子１と差動増幅器１０−２に含まれる入力端子２との間に与えられた入力電圧Ｖｉｎを増幅又は減衰して出力電圧Ｖｏｕｔを生成し、差動増幅器１０−１に含まれる出力端子３と差動増幅器１０−２に含まれる出力端子４との間に供給する回路である。本明細書においては、簡単のため「増幅又は減衰」をまとめて「増幅」と呼ぶ。
【０００５】
差動増幅器１０−１は、エミッタが共通接続されたＮＰＮ型のバイポーラトランジスタ（以下、単に「トランジスタ」と言う）Ｑ１，Ｑ２と、トランジスタＱ１，Ｑ２の共通エミッタ接続点と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ５及び定電流源１１と、トランジスタＱ２のコレクタと電源電位Ｖｃｃとの間に設けられた抵抗ＲＣ１とを備えている。トランジスタＱ１のコレクタは電源電位Ｖｃｃに直列接続されている。同様に、差動増幅器１０−２は、エミッタが共通接続されたトランジスタＱ３，Ｑ４と、トランジスタＱ３，Ｑ４の共通エミッタ接続点と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ６及び定電流源１２と、トランジスタＱ３のコレクタと電源電位Ｖｃｃとの間に設けられた抵抗ＲＣ２とを備えている。トランジスタＱ４のコレクタは電源電位Ｖｃｃに直列接続されている。さらに、トランジスタＱ５のエミッタとトランジスタＱ６のエミッタとの間には抵抗ＲＥが設けられている。定電流源１１と定電流源１２は互いに同じ量の定電流Ｉｅを流す回路であり、抵抗ＲＣ１と抵抗ＲＣ２の抵抗値は互いに等しく設定されている。
【０００６】
このような構成において、トランジスタＱ５のベースは一方の入力端子１を構成し、トランジスタＱ６のベースは他方の入力端子２を構成している。また、トランジスタＱ２と抵抗ＲＣ１との接続点（トランジスタＱ２のコレクタ）は出力端子３を構成し、トランジスタＱ３と抵抗ＲＣ２との接続点（トランジスタＱ３のコレクタ）は出力端子４を構成している。さらに、トランジスタＱ２のベースとトランジスタＱ３のベースは短絡されて一方の制御端子５を構成しており、トランジスタＱ１のベースとトランジスタＱ４のベースは短絡されて他方の制御端子６を構成している。これら制御端子５，６間に供給される制御電圧Ｖｃｔｒｌは、図１４に示す可変利得回路の電圧利得（Ｖｏｕｔ／Ｖｉｎ）を調整するために用いられる。
【０００７】
次に、図１４に示す従来の可変利得回路の動作について説明する。
【０００８】
まず、一対の入力端子１，２間に入力電圧Ｖｉｎが与えられると、トランジスタＱ５，Ｑ６によってこれが電流値に変換される。つまり、定電流源１１，１２が流す電流は互いに等しいことから（いずれもＩｅ）、入力電圧ＶｉｎがゼロであればトランジスタＱ５を流れる電流Ｉ５とトランジスタＱ６を流れる電流Ｉ６との関係は、
Ｉ５＝Ｉ６＝Ｉｅ
となり、差動増幅器１０−１，１０−２のエミッタ電流は互いに一致する。このため、入力電圧ＶｉｎがゼロであればトランジスタＱ２のコレクタ電流Ｉ２とトランジスタＱ３のコレクタ電流Ｉ３は一致し、その結果、出力電圧Ｖｏｕｔもゼロとなる。
【０００９】
一方、入力電圧Ｖｉｎが正の値（入力端子１の電位の方が高い場合）であれば、
Ｉ５＞Ｉ６
となり、逆に、入力電圧Ｖｉｎが負の値（入力端子２の電位の方が高い場合）であれば、
Ｉ５＜Ｉ６
となるので、差動増幅器１０−１のエミッタ電流と差動増幅器１０−２のエミッタ電流との間には、入力電圧Ｖｉｎのレベルに応じたアンバランスが生じる。このため、入力電圧Ｖｉｎが正の値であれば、
Ｉ２＞Ｉ３
となるので、出力電圧Ｖｏｕｔは負の値（出力端子４の電位の方が高い状態）となり、逆に、入力電圧Ｖｉｎが負の値であれば、
Ｉ２＜Ｉ３
となるので、出力電圧Ｖｏｕｔは正の値（出力端子３の電位の方が高い状態）となる。
【００１０】
このようにして、図１４に示す可変利得回路は、入力電圧Ｖｉｎを増幅し出力電圧Ｖｏｕｔを生成することができる。
【００１１】
そして、電圧利得（Ｖｏｕｔ／Ｖｉｎ）を調整する場合、一対の制御端子５，６間に与えられる制御電圧Ｖｃｔｒｌを変化させればよい。具体的には、制御電圧Ｖｃｔｒｌを高くすればするほど（制御端子５の電位の方が高いほど）、トランジスタＱ２，Ｑ３に流れる電流が増えることから電圧利得が増大し、制御電圧Ｖｃｔｒｌを低くすればするほど（制御端子６の電位の方が高いほど）、トランジスタＱ２，Ｑ３に流れる電流が減ることから電圧利得が減少する。
【００１２】
制御電圧Ｖｃｔｒｌによる電圧利得の調整について、より具体的に説明する。まず、差動増幅器１０−１に含まれるトランジスタＱ２を流れる電流Ｉ２は、
【００１３】
【数１】
【００１４】
【数２】
【００１５】
【数３】
Ｒｃ２＝Ｒｃ１
とすれば、
【００１６】
【数４】
Ｉ６−Ｉ５＝−２Ｖｉｎ／ＲＥ
であるから、出力電圧Ｖｏｕｔは、
【００１７】
【数５】
【００１８】
【特許文献１】
特開２０００−１９６３８６号公報
【発明が解決しようとする課題】
通常、可変利得回路には、利得調整のために与えられる外部制御信号に対して出力電圧Ｖｏｕｔが指数関数的に変化することが求められる。換言すれば、電圧利得をデシベル換算した値（以下、本明細書において「電圧利得」というときには、デシベル換算した値を意味する）が外部制御信号に対してリニア（直線的）であることが要求される。
【００１９】
ここで、式（５）を参照すれば、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされる範囲においては、出力電圧Ｖｏｕｔが制御電圧Ｖｃｔｒｌに対して指数関数的であり、リニアリティが良好であるが、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
の条件から外れるほど、出力電圧Ｖｏｕｔが制御電圧Ｖｃｔｒｌに対して指数関数的ではなくなり、リニアリティが悪化してしまう。このようなリニアリティの悪化は、制御電圧Ｖｃｔｒｌが正の値である場合、特に顕著となる。このように、図１４に示す従来の可変利得回路は、制御電圧Ｖｃｔｒｌに対する電圧利得の変化が直線的である範囲が狭いことから、制御電圧Ｖｃｔｒｌを外部から与えることによって電圧利得を制御しようとすると、正しく制御できる範囲が狭くなるという問題があった。
【００２０】
したがって、本発明の目的は、電圧利得のリニアリティが改善された可変利得回路及びこれに用いる制御信号生成回路を提供することである。
【００２１】
【課題を解決するための手段】
本発明による制御信号生成回路は、利得調整のための外部制御信号を増幅段に供給する内部制御信号に変換する制御信号生成回路であって、前記外部制御信号に対してリニアな制御電流を生成する第１の手段と、一対の入力端子を有する第１の差動回路と、前記第１の差動回路の入力端子間に前記外部制御信号に対してリニアな電位差を与える第２の手段と、少なくとも前記制御電流及び前記第１の差動回路の出力電流又はこれに比例した電流である補正電流に基づいて前記内部制御信号を生成する第３の手段とを備えることを特徴とする。本発明によれば、外部制御信号のレベルに応じて内部制御信号が補正されることから、外部制御信号に対する電圧利得の変化が直線的である範囲を広げることが可能となる。これにより、電圧利得のリニアリティが大幅に改善される。
【００２２】
また、前記第３の手段は、前記制御電流と前記補正電流との差分に基づいて前記内部制御信号を生成することが好ましく、本発明の好ましい実施の形態においては、直列接続された第１の抵抗及び前記制御電流を流す第１の電流源と、直列接続された第２の抵抗及び実質的に一定の電流を流す第２の電流源とをさらに備え、前記第３の手段は、前記第１の電流源と前記第１の抵抗との接続点である第１の接続点の電位と、前記第２の電流源と前記第２の抵抗との接続点である第２の接続点の電位との差又はこれに比例する電位差を前記内部制御信号として用いている。この場合、前記第３の手段は、前記第１の接続点又は前記第２の接続点に前記補正電流を加えるか、前記第１の接続点又は前記第２の接続点から前記補正電流を差し引くことにより、内部制御信号を生成することができる。
【００２３】
さらに、前記第１の手段は、前記制御電流に所定の温度特性を与える機能を有していることが好ましい。これによれば、外部制御信号と電圧利得との間における温度依存性をキャンセルすることが可能となる。
【００２４】
この場合、前記第１の手段は、一対の入力端子を有する第２の差動回路と、前記第２の差動回路の入力端子間に所定の電位差を与える手段と、前記第２の差動回路を構成する一方のトランジスタのコレクタに接続された定電流回路と、前記第２の差動回路の共通エミッタに前記外部制御信号に対してリニアな電流を流す手段とを含み、前記一方のトランジスタのコレクタに流れる第１の電流に基づいて前記制御電流を生成することが好ましく、一対の入力端子を有する第３の差動回路と、前記第３の差動回路の入力端子間に所定の電位差を与える手段と、前記第３の差動回路の共通エミッタに接続された定電流源とをさらに含み、前記定電流回路を流れる第２の電流は、前記第３の差動回路を構成する一方のトランジスタのコレクタを流れる第３の電流に基づき生成されていることがより好ましい。この場合、前記定電流回路を流れる第２の電流と前記第１の電流との差に基づいて前記制御電流を生成することができ、カレントミラー回路の入力電流を第３の電流とし、出力電流を第２の電流とすることができる。
【００２５】
本発明による可変利得回路は、上述した制御信号生成回路と内部制御信号によって利得を調整可能な増幅段によって構成される。
【００２６】
この場合、前記増幅段は、入力信号と前記内部制御信号とを合成する１段目回路と、前記１段目回路の後段に設けられ出力信号を生成する２段目回路とを含むことが好ましい。これによれば、低い電源電圧によって動作することができるので、消費電力を低減することが可能となる。
【００２７】
さらにこの場合、前記２段目回路は、それぞれ一対の入力端子を有する第４及び第５の差動回路を含み、前記１段目回路は、前記第４の差動回路の入力端子間及び前記第５の差動回路の入力端子間にいずれも前記内部制御信号に応じた電位差を与えるとともに、前記第４の差動回路の一方の入力端子とこれに対応する前記第５の差動回路の一方の入力端子との間及び前記第４の差動回路の他方の入力端子と前記第５の差動回路の他方の入力端子との間に、いずれも前記入力信号に応じた電位差を与えることがより好ましい。
【００２８】
前記１段目回路は、前記入力信号が供給される第１及び第２のトランジスタと、前記第１及び第２のトランジスタに前記内部制御信号に基づく電流を流す手段と、前記第１のトランジスタに接続された少なくとも一つの第１の抵抗と、前記第２のトランジスタに接続された少なくとも一つの第２の抵抗とを含み、前記第１の抵抗の一端に現れる電圧を前記第４の差動回路の一方の入力端子に供給し、前記第２の抵抗の一端に現れる電圧を前記第５の差動回路の一方の入力端子に供給することが好ましい。この場合、前記第１の抵抗の一端及び他端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給し、前記第２の抵抗の一端及び他端に現れる電圧をそれぞれ前記第５の差動回路の一方及び他方の入力端子に供給することができる。
【００２９】
一方、前記第１及び第２の抵抗は少なくとも２つの抵抗を含み、前記第１の抵抗の一方及び他方の一端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給し、前記第２の抵抗の一方及び他方の一端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給することもできる。これによれば、増幅可能な入力電圧の範囲をより広くとることが可能となる。この場合、前記第１の抵抗の前記一方に流れる電流と前記第２の抵抗の前記一方に流れる電流とが等しく、前記第１の抵抗の前記他方に流れる電流と前記第２の抵抗の前記他方に流れる電流とが等しいことが好ましい。
【００３０】
【発明の実施の形態】
本発明の好ましい実施の形態について具体的に説明する前に、本発明の原理について簡単に説明する。
【００３１】
まず、図１４に示した可変利得回路において、トランジスタＱ５を流れる電流Ｉ５とトランジスタＱ２を流れる電流Ｉ２との比（Ｉ２／Ｉ５）を「電流利得Ａ」と定義すると、電流利得Ａは次式によって定義することができる。
【００３２】
【数６】
【００３３】
そこで式（６）の性質を検討すると、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされる範囲では、式（６）を対数関数（ｅｘｐ関数）に近似できる。つまりこの範囲では、外部からの制御信号（外部制御信号）を制御電圧Ｖｃｔｒｌとして直接使用しても外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティを得ることができる。
【００３４】
しかしながら、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲では、式（６）を対数関数（ｅｘｐ関数）に近似できない。つまりこの範囲では、外部からの制御信号（外部制御信号）を制御電圧Ｖｃｔｒｌとして直接使用すると、外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティを得ることができなくなる。
【００３５】
したがって、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲において外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティを得るためには、外部制御信号に基づき生成される制御電圧Ｖｃｔｒｌに補正を加える必要がある。つまり、外部制御信号と電流利得Ａ（又は電圧利得）とのリニアリティが得られるような制御電圧Ｖｃｔｒｌを生成する回路が必要となる。
【００３６】
本発明は、このような観点からなされたものであって、外部制御信号に対してリニアな制御電流を生成するとともに、外部制御信号に基づいて補正電流を生成し、これら制御電流及び補正電流に基づいて生成した内部制御信号によって、増幅段の利得を制御するものである。以下、好ましい実施の形態について詳細に説明を進める。
【００３７】
図１は、本発明の好ましい実施形態による可変利得回路１００の回路図である。
【００３８】
本実施形態による可変利得回路１００は、外部制御信号Ｖｇｃに基づき制御電流Ｉｃｔｒｌを生成する制御電流生成段１１０と、制御電流Ｉｃｔｒｌに基づき制御電圧Ｖｃｔｒｌを生成する制御電圧生成段１２０と、制御電圧生成段１２０に補正電流Ｉａを供給することにより制御電圧Ｖｃｔｒｌを補正する補正段１３０と、制御電圧Ｖｃｔｒｌに基づき、入力電圧Ｖｉｎを増幅して出力電圧Ｖｏｕｔを生成する増幅段１４０とを備えて構成されている。制御電圧Ｖｃｔｒｌは増幅段１４０の利得を調整するための信号であり、本明細書においては「内部制御信号」と呼ぶことがある。制御電流生成段１１０、制御電圧生成段１２０及び補正段１３０は、外部制御信号Ｖｇｃを制御電圧Ｖｃｔｒｌに変換する制御信号生成回路を構成している。
【００３９】
図１に示すように、増幅段１４０の回路構成は図１４に示した従来の可変利得回路と同様の構成である。つまり、本実施形態による可変利得回路１００は、従来の可変利得回路に対し、制御電流生成段１１０、制御電圧生成段１２０及び補正段１３０を追加したものである。増幅段１４０の回路構成及びその動作については図１４を用いて既に説明したことから、同じ要素には同じ符号を付し、重複する説明は省略する。
【００４０】
制御電流生成段１１０は、非反転入力端子（＋）が制御端子１１１に接続されたオペアンプ１１２と、ベースがオペアンプ１１２の出力端に接続され、エミッタがオペアンプ１１２の反転入力端子（−）に接続されたトランジスタＱ１１と、トランジスタＱ１１のエミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ１１と、電源電位ＶｃｃとトランジスタＱ１１のコレクタとの間に設けられた定電流源１１３とを備えており、定電流源１１３とトランジスタＱ１１との接続点（トランジスタＱ１１のコレクタ）から分岐する配線１１４へ制御電流Ｉｃｔｒｌを流す役割を果たす。制御電流Ｉｃｔｒｌは、定電流源１１３を流れる電流をＩ１１３とし、トランジスタＱ１１を流れる電流をＩ１１とした場合、
Ｉｃｔｒｌ＝Ｉ１１３−Ｉ１１
によって与えられ、その値は、制御端子１１１に供給される外部制御信号Ｖｇｃによって調整することができる。
【００４１】
制御電圧生成段１２０は、トランジスタＱ１１のコレクタ（配線１１４）と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ１２及び抵抗Ｒ１２と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１３、トランジスタＱ１３及び抵抗Ｒ１４とを備えており、トランジスタＱ１２のベース−コレクタ間は短絡され、トランジスタＱ１２のベースとトランジスタＱ１３のベースも短絡されている。また、抵抗Ｒ１２と抵抗Ｒ１４は互いに同じ抵抗値に設定され、これによりトランジスタＱ１２とトランジスタＱ１３はカレントミラー回路を構成し、トランジスタＱ１３に流れる電流値も制御電流Ｉｃｔｒｌに一致することになる。
【００４２】
制御電圧生成段１２０はさらに、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１５及び定電流源１１５を備えており、これらの接続点ｂ１の電位Ｖｂ１は、定電流源１１５を流れる電流Ｉ１１５と抵抗Ｒ１５の抵抗値によって決まる。以下に詳述するが、抵抗Ｒ１３とトランジスタＱ１３の接続点ａ１（トランジスタＱ１３のコレクタ）の電位Ｖａ１と電位Ｖｂ１との差（Ｖａ１−Ｖｂ１）は、最終的に制御電圧Ｖｃｔｒｌとして用いられる。つまり、
Ｖｃｔｒｌ＝Ｖａ１−Ｖｂ１
と定義される。尚、抵抗Ｒ１３と抵抗Ｒ１５については、互いに同じ抵抗値に設定しても、異なる抵抗値に設定しても構わない。
【００４３】
また、補正段１３０は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１６、トランジスタＱ１４及び抵抗Ｒ１７と、同じく電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１８及び定電流源１３１とを備えている。トランジスタＱ１４のベースは、制御電圧生成段１２０に含まれるトランジスタＱ１２のベースに接続されている。また、抵抗Ｒ１７は抵抗Ｒ１２と同じ抵抗値に設定されており、これによりトランジスタＱ１２とトランジスタＱ１４もカレントミラー回路を構成し、トランジスタＱ１４に流れる電流値も制御電流Ｉｃｔｒｌに一致することになる。
【００４４】
したがって、抵抗Ｒ１６とトランジスタＱ１４の接続点ｃ１（トランジスタＱ１４のコレクタ）の電位Ｖｃ１は、
Ｖｃ１＝Ｖｃｃ−Ｒ１６×Ｉｃｔｒｌ
で与えられる。一方、定電流源１３１に流れる電流をＩ１３１とすると、抵抗Ｒ１８と定電流源１３１の接続点ｄ１の電位Ｖｄ１は、
Ｖｄ１＝Ｖｃｃ−Ｒ１８×Ｉ１３１
で与えられる。ここで、Ｖｃｃ，Ｒ１６，Ｒ１８，Ｉ１３１は固定値であるから、電位Ｖｃ１と電位Ｖｄ１の差は、制御電流Ｉｃｔｒｌの値によって決まることになる。
【００４５】
補正段１３０はさらに、エミッタが共通接続されたトランジスタＱ１５，Ｑ１６と、これらトランジスタＱ１５，Ｑ１６の共通エミッタと接地電位ＧＮＤとの間に設けられた定電流源１３２とを備えており、トランジスタＱ１５のベースは接続点ｃ１に接続され、トランジスタＱ１６のベースは接続点ｄ１に接続されている。したがって、トランジスタＱ１５のベースとトランジスタＱ１６のベースとの間には、外部制御信号Ｖｇｃに対してリニアな電位差が与えられることになる。トランジスタＱ１５，Ｑ１６及び定電流源１３２は差動回路を構成し、トランジスタＱ１５のコレクタは、Ｐチャンネル型ＭＯＳトランジスタ（以下、単に「ＭＯＳトランジスタ」という）Ｑ１７，Ｑ１８からなるカレントミラー回路の入力側に接続されている。トランジスタＱ１６のコレクタは電源電位Ｖｃｃに接続されている。
【００４６】
このカレントミラー回路を構成するＭＯＳトランジスタＱ１７は電源電位Ｖｃｃと接続点ａ１との間に接続され、ＭＯＳトランジスタＱ１８は電源電位ＶｃｃとトランジスタＱ１５のコレクタとの間に接続されている。ＭＯＳトランジスタ１８のゲート−ドレイン間は短絡され、さらに、ＭＯＳトランジスタ１８のゲートとＭＯＳトランジスタＱ１７のゲートとの間も短絡されている。これにより、上述の通り、トランジスタＱ１５のコレクタがカレントミラー回路の入力端となり、接続点ａ１がカレントミラー回路の出力端となっている。
【００４７】
かかるカレントミラー回路を構成するＭＯＳトランジスタＱ１７のゲート幅とＭＯＳトランジスタＱ１８のゲート幅は、Ｋ１：１に設定されており、このため、カレントミラー回路の出力電流である補正電流Ｉａの値は、トランジスタＱ１５を流れる電流Ｉ１５のＫ１倍となる。上述の通り、ＭＯＳトランジスタＱ１７のドレインは接続点ａ１に接続されており、このため、抵抗Ｒ１３に流れる電流Ｉ１３は、
Ｉ１３＝Ｉｃｔｒｌ−Ｉａ
で与えられることなる。ここで、接続点ａ１の電位Ｖａ１は、
Ｖａ１＝Ｖｃｃ−Ｒ１３×Ｉ１３
によって与えられることから、接続点ａ１の電位Ｖａ１は、制御電流Ｉｃｔｒｌの値のみならず、補正電流Ｉａの値にも依存することになる。つまり、制御電流Ｉｃｔｒｌと補正電流Ｉａとの差分電流によって接続点ａ１の電位Ｖａ１が決まることになる。
【００４８】
増幅段１４０の回路構成については、図１４に示した可変利得回路と同様である。
【００４９】
以上が本実施形態による可変利得回路１００の回路構成である。次に、その動作について説明する。
【００５０】
まず、制御端子１１１に供給する外部制御信号Ｖｇｃを変化させると、これに連動してトランジスタＱ１１のエミッタ電位も変化することから、抵抗Ｒ１１の両端間には実質的に外部制御信号Ｖｇｃと同じ電圧が印加される。このため、抵抗Ｒ１１を流れる電流Ｉ１１（＝トランジスタＱ１１を流れる電流）は、
Ｉ１１＝Ｖｇｃ／Ｒ１１
で与えられることになる。つまり、外部制御信号Ｖｇｃを高く設定すればするほど、電流Ｉ１１は増大する。したがって、制御電流Ｉｃｔｒｌは外部制御信号Ｖｇｃを高く設定すればするほど減少することになる。
【００５１】
このようにして生成された制御電流Ｉｃｔｒｌは、トランジスタＱ１１のコレクタを入力端とするカレントミラー回路に入力されることから、これと同じ電流がトランジスタＱ１４を流れることになる。したがって、制御電流Ｉｃｔｒｌが少ないほど、つまり外部制御信号Ｖｇｃが高いほど接続点ｃ１の電位Ｖｃ１は高くなり、補正電流Ｉａの量も多くなる。一方、制御電流Ｉｃｔｒｌが多いほど、つまり外部制御信号Ｖｇｃが低いほど接続点ｃ１の電位Ｖｃ１は低くなり、補正電流Ｉａの量は少なくなる。
【００５２】
ここで、補正電流Ｉａの値は、次式によって与えられる。
【００５３】
【数７】
【００５４】
以上より、電位Ｖａ１と電位Ｖｂ１との差電圧である制御電圧Ｖｃｔｒｌは、次式によって与えられることになる。
【００５５】
【数８】
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲では、外部制御信号Ｖｇｃと制御電圧Ｖｃｔｒｌとの関係がリニアではなくなるが、外部制御信号Ｖｇｃに対する電圧利得（又は電流利得）の直線性は保たれ、良好なリニアリティを得ることができる。
【００５６】
このように、本実施形態による可変利得回路１００では、外部制御信号Ｖｇｃに比例した制御電流Ｉｃｔｒｌを生成するとともに、外部制御信号Ｖｇｃに基づいて補正電流Ｉａを生成し、これら制御電流Ｉｃｔｒｌと補正電流Ｉａとの差分電流に対してリニアな制御電圧Ｖｃｔｒｌを用いて増幅段１４０の利得を制御していることから、従来の回路では
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
が満たされない範囲でも良好なリニアリティを得ることができる。
【００５７】
図２は、本実施形態の効果を説明するためのグラフであり、曲線２１は純粋なｅｘｐ関数を示し、曲線２２は式（６）に式（８）を代入した関数を示し、曲線２３は式（６）に
Ｖｃｔｒｌ＝Ｒ１５×Ｉ１１５−Ｒ１３×Ｉｃｔｒｌ
を代入した関数を示す。つまり、曲線２２は本実施形態における制御電圧Ｖｃｔｒｌと電流利得Ａとの関係を示し、曲線２３は本実施形態から補正段１３０を削除した場合（補正電流Ｉａが常にゼロである場合）における外部制御信号Ｖｇｃと電流利得Ａとの関係を示している。
【００５８】
曲線２３に示すように、補正電流Ｉａがゼロである場合、
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
から外れるにつれて、曲線２１から乖離してしまう。これに対し、本実施形態のように補正電流Ｉａを加えると、増幅段１４０を構成する差動増幅器１０−１，１０−２がリミッタ状態となるまで、精度良く曲線２１と近似させることができる。
【００５９】
図３は、本実施形態による可変利得回路１００の増幅特性を示すグラフであり、曲線２４は本実施形態における外部制御信号Ｖｇｃと電圧利得との関係を示している。図３に示すように、本実施形態においては、電圧利得が約−４０ｄＢから約１０ｄＢまでの領域において、外部制御信号Ｖｇｃと電圧利得との関係が直線的であることが分かる。つまり、外部制御信号Ｖｇｃに対する電圧利得の変化が直線的である範囲が広く、リニアリティが良好であることが分かる。また、図３には、本実施形態による可変利得回路１００から補正段１３０を削除した場合における外部制御信号Ｖｇｃと電圧利得との関係を示す曲線２５も併せて示されており、補正段１３０を削除するとリニアリティが低下することが確認できる。
【００６０】
図４は、変形例による可変利得回路１０１の回路図である。図４に示す可変利得回路１０１は、可変利得回路１００に含まれる補正段１３０の代わりに補正段１３３を用いた構成を有している。補正段１３３は、補正段１３０に含まれるトランジスタＱ１５〜Ｑ１８及び定電流源１３２の代わりに、エミッタが共通接続されたＰＮＰ型のバイポーラトランジスタ（以下、単に「トランジスタ」と言う）Ｑ６１，Ｑ６２と、電源電位ＶｃｃとトランジスタＱ６１，Ｑ６２の共通エミッタ接続点との間に接続された定電流源１３４が備えられている。
【００６１】
トランジスタＱ６１のコレクタは接地電位ＧＮＤに接続されるとともに、トランジスタＱ６２のコレクタは接続点ａ１に接続されている。これにより、接続点ａ１にはトランジスタＱ６２のコレクタ電流である補正電流Ｉａが直接流入する。つまり、図１に示した補正段１３０のように、カレントミラー回路（トランジスタＱ１７，Ｑ１８）を用いて差動回路（トランジスタＱ１５，Ｑ１６）の出力電流をＫ１倍した補正電流Ｉａを生成し、これを接続点ａ１へ流入させるのではなく、差動回路（トランジスタＱ６１，Ｑ６２）の出力電流を直接補正電流Ｉａとして用い、これを接続点ａ１へ流入させている。
【００６２】
かかる構成においても、補正電流Ｉａが増大するにつれて接続点ａ１の電位Ｖａ１が上昇することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００６３】
図５は、他の変形例による可変利得回路１０２の回路図である。図５に示す可変利得回路１０２は、可変利得回路１００に含まれる補正段１３０の代わりに補正段１３５を用いた構成を有しており、補正電流Ｉａによって接続点ｂ１の電位Ｖｂ１を制御し、これによってリニアリティを改善するものである。
【００６４】
図５に示すように、補正段１３５にはトランジスタＱ６３，Ｑ６４からなるカレントミラー回路が備えられており、その入力端はトランジスタＱ１７，Ｑ１８からなるカレントミラー回路の出力端に接続され、出力端は接続点ｂ１に接続されている。かかる構成により、補正電流Ｉａが増大するにつれて接続点ｂ１の電位Ｖｂ１が低下することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００６５】
図６は、さらに他の変形例による可変利得回路１０３の回路図である。図６に示す可変利得回路１０３は、可変利得回路１００に含まれる補正段１３０の代わりに補正段１３６を用いた構成を有している。補正段１３６は、補正段１３０に含まれるカレントミラー回路（トランジスタＱ１７，Ｑ１８）が削除されるとともに、トランジスタＱ１５のコレクタが接続点ｂ１に直接接続された構成を有している。
【００６６】
これにより、接続点ｂ１からはトランジスタＱ１５のコレクタ電流である補正電流Ｉａが直接流出する。つまり、図５に示した補正段１３５のように、２つのカレントミラー回路（トランジスタＱ１７，Ｑ１８及びトランジスタＱ６３，Ｑ６４）を用いて差動回路（トランジスタＱ１５，Ｑ１６）の出力電流をＫ１倍した補正電流Ｉａを生成し、これを接続点ｂ１から流出させるのではなく、差動回路（トランジスタＱ１５，Ｑ１６）の出力電流を直接補正電流Ｉａとして用い、これを接続点ｂ１から流出させている。
【００６７】
かかる構成においても、補正電流Ｉａが増大するにつれて接続点ｂ１の電位Ｖｂ１が低下することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００６８】
図７は、さらに他の変形例による可変利得回路１０４の回路図である。図７に示す可変利得回路１０４は、可変利得回路１００に含まれる制御電圧生成段１２０の代わりに電流変換段３２０を用い、補正段１３０の代わりに補正段１３７を用いた構成を有している。
【００６９】
電流変換段３２０は、トランジスタＱ１１のコレクタ（配線１１４）と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ３１及び抵抗Ｒ３１と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源３２１、トランジスタＱ３２及び抵抗Ｒ３２とを備えており、トランジスタＱ３１のベース−コレクタ間は短絡され、トランジスタＱ３１のベースとトランジスタＱ３２のベースも短絡されている。また、抵抗Ｒ３１と抵抗Ｒ３２は互いに同じ抵抗値（＝Ｒ１７）に設定され、これにより、トランジスタＱ３１とトランジスタＱ３２はカレントミラー回路を構成し、トランジスタＱ３２に流れる電流値も制御電流Ｉｃｔｒｌに一致する。したがって、定電流源３２１に流れる電流をＩ３２１とすると、定電流源３２１とトランジスタＱ３２との接続点（トランジスタＱ３２のコレクタ）から分岐する配線３２２へ流れる電流は
Ｉ３２１−Ｉｃｔｒｌ
で与えられることになる。
【００７０】
また、補正段１３７には、接続点ａ１’と接地電位ＧＮＤとの間に設けられた抵抗Ｒ１９と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源１３５及び抵抗Ｒ２０とを備えており、接続点ａ１’の電位Ｖａ１’と、定電流源１３５と抵抗Ｒ２０の接続点ｂ１’の電位Ｖｂ１’との差が制御電圧Ｖｃｔｒｌとして用いられる。
【００７１】
電流変換段３２０により引き出される配線３２２には、補正段１３７に含まれるＭＯＳトランジスタＱ１７のドレインが接続されており、このため、補正段１３７を通過した配線３２３には、
Ｉｃｔｒｌ２＝Ｉ３２１−Ｉｃｔｒｌ＋Ｉａ
に一致する電流が流れることになる。かかる電流Ｉｃｔｒｌ２は抵抗Ｒ１９によって電圧Ｖａ１’に変換され、上述の通り、接続点ｂ１’の電位Ｖｂ１’との差が制御電圧Ｖｃｔｒｌとして用いられる。
【００７２】
かかる構成においても、補正電流Ｉａが増大するにつれて接続点ａ１’の電位Ｖａ１’が上昇することから、図１に示す可変利得回路と同様の補正を行うことが可能となる。
【００７３】
次に、本発明の好ましい他の実施形態による可変利得回路について説明する。本実施形態による可変利得回路は、上述した可変利得回路１００の機能に加え、増幅段１４０の温度依存性を補正する機能を付加した例である。以下、詳細に説明する。
【００７４】
図８は、本発明の好ましい他の実施形態による可変利得回路２００の回路図である。
【００７５】
本実施形態による可変利得回路２００は、上述した可変利得回路１００に含まれる制御電流生成段１１０の代わりに、温度特性補償機能付き制御電流生成段（以下、単に「制御電流生成段」という）２１０を設けた構成を有している。その他の構成は上述した可変利得回路１００と同様であるので、同じ要素には同じ符号を付し、重複する説明は省略する。
【００７６】
制御電流生成段２１０は、図１に示した制御電流生成段１１０と同様、外部制御信号Ｖｇｃを受けて制御電流Ｉｃｔｒｌを生成する回路であるが、式（５）に含まれる係数Ｖｔの温度依存性がキャンセルされるよう、制御電流Ｉｃｔｒｌの値を補正する点において制御電流生成段１１０とは相違する。以下、制御電流生成段２１０の具体的な回路構成について説明する。
【００７７】
制御電流生成段２１０は、非反転入力端子（＋）が制御端子２１１に接続されたオペアンプ２１２と、ベースがオペアンプ２１２の出力端に接続され、エミッタがオペアンプ２１２の反転入力端子（−）に接続され、コレクタが電源電位Ｖｃｃに接続されたトランジスタＱ２１と、トランジスタＱ２１のエミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ２１とを備えている。制御端子２１１には外部制御信号Ｖｇｃが与えられ、これにより、トランジスタＱ２１のベース電圧は実質的にＶｇｃ＋Ｖｂｅ（Ｖｂｅは、トランジスタのベース−エミッタ間電圧）となる。
【００７８】
制御電流生成段２１０はさらに、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源２１３、抵抗Ｒ２２、並びに、ダイオード接続されたトランジスタＱ２２及びトランジスタＱ２３を備えている。また、制御電流生成段２１０は、エミッタが共通接続されたトランジスタＱ２４，Ｑ２５と、これらトランジスタＱ２４，Ｑ２５の共通エミッタと接地電位ＧＮＤとの間に設けられた定電流源２１４とを備えており、トランジスタＱ２４のベースは接続点ａ２に接続され、トランジスタＱ２５のベースは接続点ｂ２に接続されている。図８に示すように、接続点ａ２とは抵抗Ｒ２２の一端（高位側）であり、接続点ｂ２とは抵抗Ｒ２２の他端（低位側）である。これにより、トランジスタＱ２４，Ｑ２５及び定電流源２１４は差動回路を構成し、トランジスタＱ２５のコレクタは、ＭＯＳトランジスタＱ２６，Ｑ２７からなるカレントミラー回路の入力側に接続されている。トランジスタＱ２４のコレクタは電源電位Ｖｃｃに接続されている。
【００７９】
このカレントミラー回路を構成する一方のＭＯＳトランジスタＱ２６は、電源電位ＶｃｃとトランジスタＱ２５との間に設けられるとともにそのゲート−ドレイン間が短絡されており、これにより、トランジスタＱ２５のコレクタはカレントミラー回路の入力端となる。一方、カレントミラー回路を構成する他方のＭＯＳトランジスタＱ２７は、電源電位Ｖｃｃと後述するトランジスタＱ２９との間に設けられるとともにそのゲートがＭＯＳトランジスタＱ２６のゲートに接続されていることから、トランジスタＱ２９のコレクタはカレントミラー回路の出力端となる。
【００８０】
かかるカレントミラー回路を構成するＭＯＳトランジスタＱ２６のゲート幅とＭＯＳトランジスタＱ２７のゲート幅は、１：Ｋ２に設定されており、このため、カレントミラー回路の出力電流であるＩ２７の値は、トランジスタＱ２５を流れる電流Ｉ２５のＫ２倍となる。
【００８１】
制御電流生成段２１０はさらに、電源電位Ｖｃｃとオペアンプ２１２の出力端（トランジスタＱ２１のベース）との間に直列接続された定電流源２１５及び抵抗Ｒ２３を備えている。また、制御電流生成段２１０は、エミッタが共通接続されたトランジスタＱ２８，Ｑ２９と、これらトランジスタＱ２８，Ｑ２９の共通エミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ２４とを備えており、トランジスタＱ２８のベースは接続点ｃ２に接続され、トランジスタＱ２９のベースは接続点ｄ２に接続されている。図８に示すように、接続点ｃ２とは抵抗Ｒ２３の一端（高位側）であり、接続点ｄ２とは抵抗Ｒ２３の他端（低位側）である。これにより、トランジスタＱ２８，Ｑ２９及び抵抗Ｒ２４は差動回路を構成し、トランジスタＱ２９のコレクタは、上述の通り、ＭＯＳトランジスタＱ２６，Ｑ２７からなるカレントミラー回路の出力側に接続されている。トランジスタＱ２８のコレクタは電源電位Ｖｃｃに接続されている。
【００８２】
このような構成において、ＭＯＳトランジスタＱ２７とトランジスタＱ２９との接続点（トランジスタＱ２９のコレクタ）から分岐する配線２１６へ流れる電流が制御電流Ｉｃｔｒｌとなる。制御電流Ｉｃｔｒｌは制御電圧生成段１２０に供給されて制御電圧Ｖｃｔｒｌに変換され、さらに、制御電圧Ｖｃｔｒｌは補正段１３０による補正を受けた後、増幅段１４０に供給される。制御電圧生成段１２０、補正段１３０及び増幅段１４０の回路構成及びその動作については既に説明したとおりである。
【００８３】
次に、制御電流生成段２１０の動作について説明する。
【００８４】
まず、差動回路を構成するトランジスタＱ２４のベースとトランジスタＱ２５のベースとの間には抵抗Ｒ２２が設けられていることから、これらトランジスタのベース間には、定電流源２１３を流れる電流をＩ２１３とした場合、
Ｉ２１３×Ｒ２２
で定義される一定の電圧差が与えられる。このため、定電流源２１４を流れる電流をＩ２１４とした場合、トランジスタＱ２５に流れる電流Ｉ２５は、
【００８５】
【数９】
Ｉ２５×Ｋ２
で与えられることになる。
【００８６】
一方、上述の通り、トランジスタＱ２１のベース電圧は実質的にＶｇｃ＋Ｖｂｅであることから、トランジスタＱ２８及びトランジスタＱ２９の共通エミッタ接続点の電圧は実質的に外部制御信号Ｖｇｃと一致する。したがって、抵抗Ｒ２４に流れる電流Ｉ２４は、
Ｖｇｃ／Ｒ２４
で与えられ、外部制御信号Ｖｇｃに対して直線的に変化することになる。さらに、これらトランジスタＱ２８とトランジスタＱ２９のベース間には、定電流源２１５を流れる電流をＩ２１５とした場合、
Ｉ２１５×Ｒ２３
で定義される一定の電圧差が与えられることから、トランジスタＱ２９に流れる補正電流Ｉｃは、
【００８７】
【数１０】
【００８８】
したがって、制御電流Ｉｃｔｒｌは
【００８９】
【数１１】
【００９０】
このように、本実施形態による可変利得回路２００では、外部制御信号Ｖｇｃに対してリニアな制御電流Ｉｃｔｒｌに増幅段１４０の温度依存性（係数Ｖｔの温度依存性）をキャンセルするような温度特性を与えることができる制御電流生成段２１０を用いることにより、上述した可変利得回路１００による効果に加え、温度特性に優れるという効果を得ることが可能となる。
【００９１】
図９は、本実施形態の効果を説明するためのグラフであり、外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示している。図９に示すように、本実施形態による可変利得回路２００では、リニアリティに優れるのみならず、温度依存性がほとんどないことが確認できる。一方、図１０は、可変利得回路１００における外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示すグラフであり、リニアリティには優れているものの、本実施形態による可変利得回路２００よりも温度依存性が大きいことが分かる。
【００９２】
次に、本発明の好ましいさらに他の実施形態による可変利得回路について説明する。本実施形態による可変利得回路は、上述した可変利得回路１００の機能に加え、電源電位Ｖｃｃの低電圧化を可能とした例である。以下、詳細に説明する。
【００９３】
図１１は、本発明の好ましいさらに他の実施形態による可変利得回路３００の回路図である。
【００９４】
本実施形態による可変利得回路３００は、上述した可変利得回路１００に含まれる制御電圧生成段１２０の代わりに図７に示した電流変換段３２０を用い、増幅段１４０の代わりに低電圧動作タイプの増幅段３４０を用いている。その他の構成は上述した可変利得回路１００と同様であるので、同じ要素には同じ符号を付し、重複する説明は省略する。
【００９５】
電流変換段３２０の構成は既に説明したとおりであり、補正段１３０を通過した配線３２３には、
Ｉｃｔｒｌ２＝Ｉ３２１−Ｉｃｔｒｌ＋Ｉａ
に一致する電流が流れることになる。
【００９６】
一方、増幅段３４０は、配線３２３と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ４１及び抵抗Ｒ４１と、電源電位ＶｃｃとトランジスタＱ４１のベースとの間に接続され、ベースがトランジスタＱ４１のコレクタに接続されたトランジスタＱ４２と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列接続された定電流源３４１、トランジスタＱ４３及び抵抗Ｒ４２とを備えている。図１１に示すように、トランジスタＱ４１のベースとトランジスタＱ４３のベースは短絡され、また抵抗Ｒ４１と抵抗Ｒ４２は互いに同じ抵抗値に設定されており、これによってトランジスタＱ４１とトランジスタＱ４３はカレントミラー回路を構成する。このため、トランジスタＱ４３に流れる電流値も制御電流Ｉｃｔｒｌ２に一致することになる。したがって、定電流源３４１に流れる定電流をＩ３４１とすると、定電流源３４１とトランジスタＱ４３との接続点（トランジスタＱ４３のコレクタ）から分岐する配線３４２へ流れる電流Ｉｃｔｒｌ３は
Ｉ３４１−Ｉｃｔｒｌ２
で与えられることになる。
【００９７】
制御電流Ｉｃｔｒｌ２，Ｉｃｔｒｌ３は増幅段３４０の利得を調整するための信号であり、本明細書においては上述した制御電圧Ｖｃｔｒｌと同様、「内部制御信号」と呼ぶことがある。
【００９８】
増幅段３４０はさらに、配線３４２と接地電位ＧＮＤとの間に直列接続されたトランジスタＱ４４及び抵抗Ｒ４３と、電源電位ＶｃｃとトランジスタＱ４４のベースとの間に接続され、ベースがトランジスタＱ４４のコレクタに接続されたトランジスタＱ４５とを備えている。
【００９９】
増幅段３４０はさらに、コレクタがいずれも電源電位Ｖｃｃに接続されたトランジスタＱ４６，Ｑ４７と、トランジスタＱ４６のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ４４、トランジスタＱ４８及び抵抗Ｒ４５と、同じくトランジスタＱ４６のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ４６、トランジスタＱ４９及び抵抗Ｒ４７と、トランジスタＱ４７のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ４８、トランジスタＱ５０及び抵抗Ｒ４９と、同じくトランジスタＱ４７のエミッタと接地電位ＧＮＤとの間に直列接続された抵抗Ｒ５０、トランジスタＱ５１及び抵抗Ｒ５１とを備えている。トランジスタＱ４６のベースは一方の入力端子１を構成しており、トランジスタＱ４７のベースは他方の入力端子２を構成している。また、トランジスタＱ４９，Ｑ５１のベースはトランジスタＱ４１のベースに接続され、トランジスタＱ４８，Ｑ５０のベースはトランジスタＱ４４のベースに接続されている。
【０１００】
抵抗Ｒ４１，Ｒ４２，Ｒ４３，Ｒ４５，Ｒ４７，Ｒ４９，Ｒ５１については全て同じ抵抗値に設定され、抵抗Ｒ４４，Ｒ４６，Ｒ４８，Ｒ５０についても全て同じ抵抗値に設定される。これにより、トランジスタＱ４１とトランジスタＱ４９，Ｑ５１はカレントミラー回路を構成し、トランジスタＱ４４とトランジスタＱ４８，Ｑ５０もカレントミラー回路を構成する。このため、トランジスタＱ４９，Ｑ５１に流れる電流値は制御電流Ｉｃｔｒｌ２に一致し、トランジスタＱ４８，Ｑ５０に流れる電流値は制御電流Ｉｃｔｒｌ３に一致することになる。
【０１０１】
増幅段３４０はさらに、増幅段１４０からトランジスタＱ５，Ｑ６を削除した構成の回路を備えており、トランジスタＱ１のベースは抵抗Ｒ５０とトランジスタＱ５１の接続点ａ３（トランジスタＱ５１のコレクタ）に接続され、トランジスタＱ２のベースは抵抗Ｒ４８とトランジスタＱ５０の接続点ｂ３（トランジスタＱ５０のコレクタ）に接続され、トランジスタＱ３のベースは抵抗Ｒ４４とトランジスタＱ４８の接続点ｃ３（トランジスタＱ４８のコレクタ）に接続され、トランジスタＱ４のベースは抵抗Ｒ４６とトランジスタＱ４９の接続点ｄ３（トランジスタＱ４９のコレクタ）に接続されている。
【０１０２】
以上が増幅段３４０の回路構成であり、次に増幅段３４０の動作について説明する。
【０１０３】
上記構成を有する増幅段３４０においては、トランジスタＱ４６のベース（入力端子１）に与えられる電位をＶｐとし、トランジスタＱ４７のベース（入力端子２）に与えられる電位Ｖｎとすると、その差電圧（Ｖｐ−Ｖｎ）が入力電圧Ｖｉｎとなる。
【０１０４】
したがって、トランジスタＱ４６のエミッタ電位は
Ｖｐ−Ｖｂｅ
となり、トランジスタＱ４７のエミッタ電位は
Ｖｎ−Ｖｂｅ
となるので、抵抗Ｒ４４，Ｒ４６，Ｒ４８，Ｒ５０の抵抗値をＲｘとすれば、接続点ａ３，ｂ３，ｃ３，ｄ３の電位Ｖａ３，Ｖｂ３，Ｖｃ３，Ｖｄ３はそれぞれ、
Ｖａ３＝Ｖｎ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
Ｖｂ３＝Ｖｎ−Ｖｂｅ−Ｉｃｔｒｌ３×Ｒｘ
Ｖｃ３＝Ｖｐ−Ｖｂｅ−Ｉｃｔｒｌ３×Ｒｘ
Ｖｄ３＝Ｖｐ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
で与えられることになる。つまり、入力信号Ｖｉｎと、「内部制御信号」である制御電流Ｉｃｔｒｌ２，Ｉｃｔｒｌ３が合成される。
【０１０５】
したがって、トランジスタＱ１，Ｑ２の共通エミッタ接続点の電位をＶｅ２とし、トランジスタＱ３，Ｑ４の共通エミッタ接続点の電位をＶｅ１とすると、その差電圧（Ｖｅ１−Ｖｅ２）は、接続点ａ３の電位Ｖａ３と接続点ｄ３の電位Ｖｄ３との差（Ｖｄ３−Ｖａ３）に等しく、且つ、接続点ｂ３の電位Ｖｂ３と接続点ｃ３の電位Ｖｃ３との差（Ｖｃ３−Ｖｂ３）に等しくなる。ここで、
Ｖｄ３−Ｖａ３＝Ｖｃ３−Ｖｂ３＝Ｖｉｎ
であるから、
Ｖｅ１−Ｖｅ２＝Ｖｉｎ
である。
【０１０６】
これにより、トランジスタＱ１，Ｑ２の共通エミッタを流れる電流Ｉｅ２、並びに、トランジスタＱ３，Ｑ４の共通エミッタを流れる電流Ｉｅ１は、
Ｉｅ１＝Ｉｅ＋（Ｖｅ１−Ｖｅ２）／ＲＥ＝Ｉｅ＋Ｖｉｎ／ＲＥ
Ｉｅ２＝Ｉｅ＋（Ｖｅ２−Ｖｅ１）／ＲＥ＝Ｉｅ−Ｖｉｎ／ＲＥ
で与えられるので、トランジスタＱ２を流れる電流Ｉ２は、
【０１０７】
【数１２】
【０１０８】
【数１３】
【０１０９】
一方、接続点ｂ３の電位Ｖｂ３と接続点ａ３の電位Ｖａ３との差は、
Ｖｂ３−Ｖａ３＝Ｒｘ（Ｉｃｔｒｌ２−Ｉｃｔｒｌ３）
であり、接続点ｃ３の電位Ｖｃ３と接続点ｄ３の電位Ｖｄ３との差も、
Ｖｃ３−Ｖｄ３＝Ｒｘ（Ｉｃｔｒｌ２−Ｉｃｔｒｌ３）
であることから、
Ｒｘ（Ｉｃｔｒｌ２−Ｉｃｔｒｌ３）＝Ｖｃｔｒｌ
とすれば、出力電圧Ｖｏｕｔは、
【０１１０】
【数１４】
Ｒｃ２＝Ｒｃ１
とすると、
【０１１１】
【数１５】
【０１１２】
そして、この制御電圧Ｖｃｔｒｌを決める制御電流Ｉｃｔｒｌ２は、基本的に外部制御信号Ｖｇｃに連動するとともに、既に説明したように、外部制御信号Ｖｇｃに応じた補正電流Ｉａが流れることから、従来の回路では
ｅｘｐ（−Ｖｃｔｒｌ／Ｖｔ）≫１
を満たさない範囲においても良好なリニアリティを得ることができる。これにより、従来の可変利得回路に比べて、制御電圧Ｖｃｔｒｌに対する電圧利得の変化が直線的である範囲を広げることが可能となる。この点は、図１に示した可変利得回路１００と同様である。
【０１１３】
このような効果に加え、本実施形態による可変利得回路３００においては、増幅段３４０内のトランジスタＱ１，Ｑ２のエミッタと定電流源１１との間にトランジスタＱ５が存在せず、同様に、トランジスタＱ３，Ｑ４のエミッタと定電流源１２との間にトランジスタＱ６が存在しないことから、低い電源電位Ｖｃｃによっても動作可能となる。これにより、消費電力を低減することが可能となる。一方、電源電位Ｖｃｃを従来と同じレベルに設定した場合には、より広いダイナミックレンジを得ることが可能となる。
【０１１４】
図１２は、可変利得回路３００に含まれる増幅段３４０の代わりに用いることが可能な増幅段３５０の回路図である。
【０１１５】
図１２に示す増幅段３５０は、増幅段３４０を構成するトランジスタＱ４３，Ｑ４４，Ｑ４５，Ｑ４８，Ｑ５０、抵抗Ｒ４２，Ｒ４３，Ｒ４４，Ｒ４５，Ｒ４８，Ｒ４９及び定電流源３４１を削除するとともに、トランジスタＱ１のベースを抵抗Ｒ５０の一端（高位側）である接続点ａ４に接続し、トランジスタＱ２のベースを抵抗Ｒ５０の他端（低位側）である接続点ｂ４に接続し、トランジスタＱ４のベースを抵抗Ｒ４６の一端（高位側）である接続点ｄ４に接続し、トランジスタＱ３のベースを抵抗Ｒ４６の他端（低位側）である接続点ｃ４に接続している点において増幅段３４０と異なる。その他の点については増幅段３４０と同じ構成を有している。
【０１１６】
このような回路構成を有する増幅段３５０においては、接続点ａ４，ｂ４，ｃ４，ｄ４の電位Ｖａ４，Ｖｂ４，Ｖｃ４，Ｖｄ４はそれぞれ、
Ｖａ４＝Ｖｎ−Ｖｂｅ
Ｖｂ４＝Ｖｎ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
Ｖｃ４＝Ｖｐ−Ｖｂｅ−Ｉｃｔｒｌ２×Ｒｘ
Ｖｄ４＝Ｖｐ−Ｖｂｅ
で与えられるので、トランジスタＱ１，Ｑ２の共通エミッタ接続点の電位とトランジスタＱ３，Ｑ４の共通エミッタ接続点の電位との差電圧（Ｖｅ１−Ｖｅ２）は、接続点ａ４の電位Ｖａ４と接続点ｄ４の電位Ｖｄ４との差（Ｖｄ４−Ｖａ４）に等しく、且つ、接続点ｂ４の電位Ｖｂ４と接続点ｃ４の電位Ｖｃ４との差（Ｖｃ４−Ｖｂ４）に等しくなる。本例においても、
Ｖｄ４−Ｖａ４＝Ｖｃ４−Ｖｂ４＝Ｖｉｎ
であるから、
Ｖｅ１−Ｖｅ２＝Ｖｉｎ
である。したがって、出力電圧Ｖｏｕｔは上記式（１４）で表されることになる。
【０１１７】
このように、図１２に示す増幅段３５０を用いれば、より少ない素子数にて増幅段３４０と同様の機能を実現することが可能となる。但し、増幅段３５０では、増幅段３４０とは異なり、
Ｖａ４＞Ｖｂ４
Ｖｄ４＞Ｖｃ４
に固定されることから、増幅可能な入力電圧Ｖｉｎの範囲が増幅段３４０よりも狭くなる。
【０１１８】
次に、本発明の好ましいさらに他の実施形態による可変利得回路について説明する。本実施形態による可変利得回路は、上述した可変利得回路１００の機能に加え、増幅段の温度依存性を補正する機能を付加し、さらに、電源電位Ｖｃｃの低電圧化を可能とした例である。図１３は、本発明の好ましいさらに他の実施形態による可変利得回路４００の回路図であり、上述した可変利得回路３００に含まれる制御電流生成段１１０の代わりに、温度特性補償機能付き制御電流生成段２１０を用いた構成を有している。その他の構成は上述した可変利得回路３００と同様である。本実施形態による可変利得回路４００によれば、既に説明した可変利得回路１００による効果のみならず、可変利得回路２００による効果並びに可変利得回路３００による効果を全て得ることが可能となる。つまり、良好なリニアリティを実現しつつ、温度依存性が小さくさらに低電圧動作を行うことが可能となる。
【０１１９】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２０】
【発明の効果】
以上説明したように、本発明においては補正段を用いることによって、外部制御信号Ｖｇｃに基づき生成される制御電圧Ｖｃｔｒｌ又は制御電流Ｉｃｔｒｌを補正していることから、従来の可変利得回路に比べ、制御電圧Ｖｃｔｒｌ又は制御電流Ｉｃｔｒｌに対する電圧利得の変化が直線的である範囲を広げることが可能となる。これにより、良好なリニアリティを有する可変利得回路及びこれに用いる制御信号生成回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態による可変利得回路１００の回路図である。
【図２】可変利得回路１００の効果を説明するためのグラフである。
【図３】可変利得回路１００における外部制御信号Ｖｇｃと電圧利得との関係を示すグラフである。
【図４】可変利得回路１００の変形例である可変利得回路１０１の回路図である。
【図５】可変利得回路１００の他の変形例である可変利得回路１０２の回路図である。
【図６】可変利得回路１００のさらに他の変形例である可変利得回路１０３の回路図である。
【図７】可変利得回路１００のさらに他の変形例である可変利得回路１０４の回路図である。
【図８】本発明の好ましい他の実施形態による可変利得回路２００の回路図である。
【図９】可変利得回路２００における外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示すグラフである。
【図１０】可変利得回路１００における外部制御信号Ｖｇｃと電圧利得との関係を温度ごとに示すグラフである。
【図１１】本発明の好ましいさらに他の実施形態による可変利得回路３００の回路図である。
【図１２】可変利得回路３００に含まれる増幅段３４０の代わりに用いることが可能な増幅段３５０の回路図である。
【図１３】本発明の好ましいさらに他の実施形態による可変利得回路４００の回路図である。
【図１４】従来の可変利得回路の回路図である。
【符号の説明】
１，２ 入力端子
３，４ 出力端子
５，６ 制御端子
１０−１，１０−２ 差動増幅器
１１，１２ 定電流源
１００，１０１〜１０４，２００，３００，４００ 可変利得回路
１１０，２１０ 制御電流生成段
１１１，２１１ 制御端子
１１２，２１２ オペアンプ
１１３，１１５，１３１，１３２，１３４，２１３〜２１５，３２１，３４１定電流源
１１４，３２２，３２３，３４２ 配線
１２０ 制御電圧生成段
１３０，１３３，１３５〜１３７ 補正段
１４０，３４０ 増幅段
３２０ 電流変換段
Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１８，Ｑ２１〜Ｑ２９、Ｑ３１，Ｑ３２，Ｑ４１〜Ｑ５１，Ｑ６１〜Ｑ６４ トランジスタ
Ｒ１１〜〜Ｒ２４，Ｒ３１，Ｒ３２，Ｒ４１〜Ｒ５１，ＲＣ１，ＲＣ２，ＲＥ抵抗
Claims (15)
- 利得調整のための外部制御信号（Ｖｇｃ）を増幅段に供給する内部制御信号（Ｖｃｔｒｌ）に変換する制御信号生成回路であって、前記外部制御信号Ｖｇｃが入力され、入力された前記外部制御信号Ｖｇｃに対してリニアな制御電流Ｉｃｔｒｌを生成する制御電流生成手段１１０と、前記制御電流Ｉｃｔｒｌに基づいて、制御電圧Ｖｃｔｒｌを生成する制御電圧生成手段１２０と、前記制御電圧生成手段に補正電流（Ｉａ）を出力して、前記内部制御信号（Ｖｃｔｒｌ）を補正する補正手段１３０とを備え、
前記制御電流生成手段１１０が、非反転入力端子（＋）が制御端子に接続されたオペアンプ１１２と、ベースが前記オペアンプ１１２の出力端に接続され、エミッタが前記オペアンプ１１２の反転入力端子（−）に接続されたトランジスタＱ１１と、前記トランジスタＱ１１のエミッタと接地電位ＧＮＤとの間に設けられた抵抗Ｒ１１と、電源電位Ｖｃｃと前記トランジスタＱ１１のコレクタとの間に設けられた定電流源１１３を備え、前記定電流源１１３と前記トランジスタＱ１１との接続点から分岐する配線１１４へ制御電流Ｉｃｔｒｌを供給するように構成され、
前記制御電圧生成手段１２０が、前記配線１１４と前記接地電位ＧＮＤとの間に直列接続されたトランジスタＱ１２および抵抗Ｒ１２と、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１３、トランジスタＱ１３及び抵抗Ｒ１４と、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１５および定電流源１１５を備え、前記トランジスタＱ１２のベースとコレクタの間および前記トランジスタＱ１２のベースと前記トランジスタＱ１３のベースの間が短絡されており、
前記補正手段１３０が、一対の入力端子を有する第１の差動回路を備え、前記第１の差動回路の入力端子間に前記外部制御信号（Ｖｇｃ）に対してリニアな電位差（Ｖｃ１−Ｖｄ１）を与え、前記第１の差動回路の出力電流また前記第１の差動回路の出力電流に比例した電流を前記補正電流（Ｉａ）として、前記制御電圧生成手段に出力するように構成されたことを特徴とする制御信号生成回路。 - 前記補正手段１３０が、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１６と、ベースが前記制御電圧生成手段の前記トランジスタＱ１２のベースに接続されたトランジスタＱ１４と、抵抗Ｒ１７と、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１８及び定電流源１３１と、エミッタが共通接続されたトランジスタＱ１５，Ｑ１６と、前記トランジスタＱ１５，Ｑ１６の前記共通エミッタと前記接地電位ＧＮＤとの間に設けられた定電流源１３２と、前記電源電位Ｖｃｃと、前記制御電圧生成手段の前記抵抗Ｒ１３と前記トランジスタＱ１３の接続点ａ１との間に接続されたＭＯＳトランジスタＱ１７及び前記電源電位Ｖｃｃと、前記トランジスタＱ１５のコレクタとの間に接続されたＭＯＳトランジスタＱ１８からなる第１のカレントミラー回路とを備え、前記トランジスタＱ１５のコレクタが前記第１のカレントミラー回路の入力側に接続されるとともに、前記トランジスタＱ１５のベースが前記抵抗Ｒ１６と前記トランジスタＱ１４の接続点ｃ１に接続され、前記トランジスタＱ１６のコレクタが前記電源電位Ｖｃｃに接続されるとともに、前記トランジスタＱ１６のベースが前記抵抗Ｒ１８と前記定電流源１３１の接続点ｄ１に接続され、前記ＭＯＳトランジスタ１８のゲートとドレインの間および前記ＭＯＳトランジスタ１８のゲートと前記ＭＯＳトランジスタＱ１７のゲートとの間が短絡されていることを特徴とする請求項１に記載の制御信号生成回路。
- 前記補正手段１３０が、さらに、入力端が前記第１のカレントミラー回路の出力端に接続され、出力端が前記抵抗Ｒ１５と前記定電流源１１５との接続点ｂ１接続されたトランジスタＱ６３およびＱ６４からなる第２のカレントミラー回路を備えていることを特徴とする請求項２に記載の制御信号生成回路。
- 前記補正手段１３０が、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１６と、ベースが前記制御電圧生成手段の前記トランジスタＱ１２のベースに接続されたトランジスタＱ１４と、抵抗Ｒ１７と、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１８及び定電流源１３１と、エミッタが共通接続されたバイポーラトランジスタＱ６１、Ｑ６２と、前記電源電位Ｖｃｃと前記トランジスタＱ６１、Ｑ６２の共通エミッタ接続点との間に接続された定電流源１３４とを備え、前記トランジスタＱ６１のコレクタが接地電位ＧＮＤに接続されるとともに、前記トランジスタＱ６２のコレクタが前記制御電圧生成手段の前記抵抗Ｒ１３と前記トランジスタＱ１３の接続点ａ１に接続されていることを特徴とする請求項１に記載の制御信号生成回路。
- 前記補正手段１３０が、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１６と、ベースが前記制御電圧生成手段の前記トランジスタＱ１２のベースに接続されたトランジスタＱ１４と、抵抗Ｒ１７と、前記電源電位Ｖｃｃと前記接地電位ＧＮＤとの間に直列接続された抵抗Ｒ１８及び定電流源１３１と、エミッタが共通接続されたトランジスタＱ１５，Ｑ１６と、前記トランジスタＱ１５，Ｑ１６の前記共通エミッタと前記接地電位ＧＮＤとの間に設けられた定電流源１３２とを備え、前記トランジスタＱ１５のコレクタが前記抵抗Ｒ１５と前記定電流源１１５との接続点ｂ１接続されるとともに、前記トランジスタＱ１５のベースが前記抵抗Ｒ１６と前記トランジスタＱ１４の接続点ｃ１に接続され、前記トランジスタＱ１６のコレクタが前記電源電位Ｖｃｃに接続されるとともに、前記トランジスタＱ１６のベースが前記抵抗Ｒ１８と前記定電流源１３１の接続点ｄ１に接続されることを特徴とする請求項１に記載の制御信号生成回路。
- 前記制御電圧生成段１２０が、前記制御電流（Ｉｃｔｒｌ）と前記補正電流（Ｉａ）との差分電流に基づいて、前記内部制御信号（Ｖｃｔｒｌ）を生成するように構成されたことを特徴とする請求項１ないし５のいずれか１項に記載の制御信号生成回路。
- 前記制御電圧生成段１２０が、前記接続点ａ１又は前記接続点ｂ１に前記補正電流（Ｉａ）を加えるように構成されたことを特徴とする請求項１ないし６のいずれか１項に記載の制御信号生成回路。
- 前記制御電圧生成段１２０が、前記接続点ａ１又は前記接続点ｂ１から前記補正電流（Ｉａ）を差し引くように構成されたことを特徴とする請求項１ないし６のいずれか１項に記載の制御信号生成回路。
- 請求項１乃至８のいずれか１項に記載の制御信号生成回路と、前記内部制御信号によって利得を調整可能な増幅段とを備える可変利得回路。
- 前記増幅段は、入力信号と前記内部制御信号とを合成する１段目回路と、前記１段目回路の後段に設けられ出力信号を生成する２段目回路とを含むことを特徴とする請求項９に記載の可変利得回路。
- 前記２段目回路は、それぞれ一対の入力端子を有する第４及び第５の差動回路を含み、前記１段目回路は、前記第４の差動回路の入力端子間及び前記第５の差動回路の入力端子間にいずれも前記内部制御信号に応じた電位差を与えるとともに、前記第４の差動回路の一方の入力端子とこれに対応する前記第５の差動回路の一方の入力端子との間及び前記第４の差動回路の他方の入力端子と前記第５の差動回路の他方の入力端子との間に、いずれも前記入力信号に応じた電位差を与えることを特徴とする請求項１０に記載の可変利得回路。
- 前記１段目回路は、前記入力信号が供給される第１及び第２のトランジスタと、前記第１及び第２のトランジスタに前記内部制御信号に基づく電流を流す手段と、前記第１のトランジスタに接続された少なくとも一つの第１の抵抗と、前記第２のトランジスタに接続された少なくとも一つの第２の抵抗とを含み、前記第１の抵抗の一端に現れる電圧を前記第４の差動回路の一方の入力端子に供給し、前記第２の抵抗の一端に現れる電圧を前記第５の差動回路の一方の入力端子に供給することを特徴とする請求項１１に記載の可変利得回路。
- 前記第１の抵抗の一端及び他端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給し、前記第２の抵抗の一端及び他端に現れる電圧をそれぞれ前記第５の差動回路の一方及び他方の入力端子に供給することを特徴とする請求項１２に記載の可変利得回路。
- 前記第１及び第２の抵抗は少なくとも２つの抵抗を含み、前記第１の抵抗の一方及び他方の一端に現れる電圧をそれぞれ前記第４の差動回路の一方及び他方の入力端子に供給し、前記第２の抵抗の一方及び他方の一端に現れる電圧をそれぞれ前記第５の差動回路の一方及び他方の入力端子に供給することを特徴とする請求項１２に記載の可変利得回路。
- 前記第１の抵抗の前記一方に流れる電流と前記第２の抵抗の前記一方に流れる電流とが等しく、前記第１の抵抗の前記他方に流れる電流と前記第２の抵抗の前記他方に流れる電流とが等しいことを特徴とする請求項１４に記載の可変利得回路。
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