JP4149507B2 - 電子回路構成部材のマウント方法およびマウント装置 - Google Patents

電子回路構成部材のマウント方法およびマウント装置 Download PDF

Info

Publication number
JP4149507B2
JP4149507B2 JP2007537708A JP2007537708A JP4149507B2 JP 4149507 B2 JP4149507 B2 JP 4149507B2 JP 2007537708 A JP2007537708 A JP 2007537708A JP 2007537708 A JP2007537708 A JP 2007537708A JP 4149507 B2 JP4149507 B2 JP 4149507B2
Authority
JP
Japan
Prior art keywords
liquid
substrate
region
element chip
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007537708A
Other languages
English (en)
Other versions
JPWO2007037381A1 (ja
Inventor
徹 中川
秀雄 鳥井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP4149507B2 publication Critical patent/JP4149507B2/ja
Publication of JPWO2007037381A1 publication Critical patent/JPWO2007037381A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95053—Bonding environment
    • H01L2224/95085—Bonding environment being a liquid, e.g. for fluidic self-assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/951—Supplying the plurality of semiconductor or solid-state bodies
    • H01L2224/95101—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium
    • H01L2224/95102—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium being a colloidal droplet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95146—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Die Bonding (AREA)

Description

本発明は、電子回路構成部材のマウント方法およびマウント装置に関する。
アクティブ型液晶表示素子や有機エレクトロルミネッセンス表示素子はガラス基板上に形成されており、基板上にマトリックス状に配置された画素はその近傍に配置されたトランジスタによって制御される。現在の技術では、結晶半導体のトランジスタをガラス基板上に形成することができないので、アモルファスシリコンやポリシリコン薄膜からなる薄膜トランジスタが画素の制御に用いられている。薄膜トランジスタは大面積の基板上に安価に作製できるという長所があるが、結晶シリコンに比べて移動度が小さく、高速動作ができないという課題があった。この課題を解決するために、あらかじめシリコンウェハ上に多数のトランジスタを作製した後、これをウェハから切り出して基板上に配置する方法が従来から提案されていた。
たとえば、トランジスタが入るような穴をあらかじめ基板に開けておき、この基板を、単結晶シリコントランジスタが分散した液体に曝すことによって、穴にトランジスタを配置する方法が提案されている（米国特許第６４１７０２５号明細書およびインフォメーションディスプレイ（Information Display）、ｐ１２〜１６、１９９９年参照。）。穴の形状とトランジスタの形状とを同一にすることによって、基板の所定の位置に所定の方向を向いたトランジスタが配置される。この方法によって、１０〜数百μｍの大きさのトランジスタ１００００個を３インチ角の基板上に配置できることが記載されている。
また、多数の単結晶シリコントランジスタがガラス基板上に配置された液晶表示素子の作製方法も開示されている（特開２００３−５２１２号公報参照。）。この方法では、単結晶シリコントランジスタが収まるような穴を開けたゴム系高分子薄膜をガラス基板上に形成し、単結晶シリコントランジスタが分散した液体にこのガラス基板を曝すことによって、このトランジスタをガラス基板上に配置する。ガラス基板に穴を開けるためにはレーザ加工装置などの高価な装置を用いる必要があったが、この方法を用いれば、基板に直接穴を開ける必要がないため、簡単な装置でトランジスタを配置できるという利点がある。
また、第１の接合面(first mating surface)を有する基板と、この接合面とほぼ等しい形状の第２の接合面(second mating surface)を有する部材とを液体中に分散させ、これら二つの接合面同士が接合した状態において分散液の自由エネルギーが最小となるように工夫することによって、部材を基板に配置する方法が提案されている（米国特許第６５０７９８９号明細書参照。）。例えば、基板表面の一部の領域を撥水性にして第１の接合面とし、それ以外の領域を親水性にする。同様に、基板に配置する部材の１つの面を撥水性にして第２の接合面とし、部材において第２の接合面以外の面を親水性にする。次に、第１の接合面と第２の接合面とにそれぞれ適量の撥水性の紫外線（ＵＶ）硬化性樹脂を配置した後、基板と部材とを水の中に分散させて攪拌することによって、基板の第１の接合面と部材の第２の接合面とがＵＶ硬化性樹脂を介して接合する。その後、水中で基板に紫外線を照射して樹脂を硬化させることによって、基板の第１の接合面と部材の第２の接合面とを強固に固定する。また、ＵＶ硬化性樹脂の代わりにヘキサデカンを第１の接合面と第２の接合面とに配置して、部材が配置された基板を水から取り出した後で基板を加熱してヘキサデカンを除去することによって、基板の第１の接合面と部材の第２の接合面とを互いに固定する方法も開示されている（Journal of Microelectromechanical Systems, Vol. 10, No 1, 2001）。
一方、近年のナノテクノロジー技術の進歩で、柱形状で、直径が数百ｎｍより小さい部材（以下、ナノ部材ということがある。）を用いた電子デバイスの構想や研究開発が盛んになってきている。柱形状のナノ部材には、例えばカーボンナノチューブや半導体ナノワイヤ等の針形状ナノ微粒子が含まれる。電子回路を構成する部材（以下、単に部材ということがある。）にナノ部材が利用された例として、半導体ナノワイヤを用いた電界効果トランジスタ（ＦＥＴ）の常温での動作について開示されている（D. Wang, et al., “Germanium nanowire field-effect transistors with SiO2 and high-k HfO2 gate dielectric”, Appl. Phys. Lett. Vol. 83, pp.2432, 2003.）。このようなナノ部材を用いた電界効果トランジスタは、塗布工法により作られるため、従来の薄膜工法と比較して、大型真空設備を多数使用する工法から開放される。従って、低コスト化も含めた多くのメリットがあると考えられる。
一方、ナノ部材を用いてトランジスタ特性を実現するためには、ナノ部材を所定の微細な領域に配置し、さらにその領域の中で一軸方向に配向させる必要がある。一軸方向に配向させて配置した柱形状のナノ部材の両端部分にソース電極とドレイン電極とを形成することにより、電界効果トランジスタを実現できるからである。従って、ナノ部材を利用した塗布型の電界効果トランジスタを製造するためには、ナノ部材を基板にマウントする際に配向方向および配置位置を正確に制御することが、重要課題の一つとなる。例えば、ナノ部材の配向方向や配置位置を制御する方法として、基板の表面に多数の溝を持つポリジメチルシロキサン（ＰＤＭＳ）製の型を基板に接触させ、基板表面に液体流の水路を形成し、その水路にナノ部材を分散させた液体を流すことで、基板上に柱形状のナノ部材を配向させて塗布する方法（以下、フロー法と称する。）が報告されている（米国特許第６８７２６４５号明細書およびY. Huang, et al., “Directed Assembly of One-Dimensional Nanostructures into Functional Networks,”, Science vol. 291, pp.630, 2001参照）。また、例えば、表面を親水性に化学修飾したナノ部材の懸濁液を作製し、表面の一部を親水性とした基板にこの懸濁液を接触させた後引き離し、このときに基板、懸濁液、および大気との間に生じる液体／固体／気体界面を利用して、ナノ部材を基板の親水性の部分にある程度配向させて配置できることが報告されている（米国特許第６９６９６９０号明細書参照）。懸濁液を基板から引き離すために、基板の一部を懸濁液に浸漬して懸濁液の溶媒を徐々に蒸発させる方法が報告されている。
複数のトランジスタが分散した液体に基板を曝して基板の穴にトランジスタを入れる従来の方法は、穴に近づいたトランジスタがそこに入りやすい形状の場合に重力の作用によって穴に落ち込む原理を利用している。従って、穴に近づいたトランジスタが穴に１００％の確率で入ることはない。さらに、トランジスタが小さくなるに従ってこの素子に働く重力よりも素子表面に働く表面張力や液体の流れによる力が大きくなるので、穴に入り込む確率はさらに減少する。このため、分散液中のトランジスタの数を、基板に配置すべき数よりも多くしなくてはならない。従って、１つの表示素子を作るためには、本来必要な数よりも多くのトランジスタをあらかじめ作製する必要があり、製造コストが高くなるという課題があった。また、トランジスタが穴に入るかどうかは確率に支配されるので、長時間、基板を分散溶液に曝しても、トランジスタの入っていない穴が存在する確率は０にはならない。このため、穴のすべてにトランジスタが配置されたかどうかを検査する必要があり、製造工数が増大するという課題があった。
また、接合面となる所定の面に液体を配置した基板および部材を分散用の液体（分散媒）の中に分散させて、部材と基板とを所定の接合面で互いに接合する従来の方法は、部材を基板に配置する方法として優れているが、接合面に配置する液体の量を制御することが困難であるという問題があった（Sensor Update, Vol. 13, P3, 2004）。具体的には、液量が少なすぎると、基板と部材との接触面が完全に液体で覆われなくなるため、接着力が低下するという問題があった。一方、液量が多すぎると、部材が液体上に浮遊して動き回るので、少しの攪拌で部材が液体から脱離するという問題があった。また、この方法では、部材が性質の異なる二種類の面（撥水性である接合面と、それ以外の親水性の面）を有するため、部材の分散媒に対する分散性が低かった。このため、部材が分散媒の気／液界面に吸着したり、部材同士が凝集したりするという課題もあった。また、この傾向は、部材が小さくなるほど大きかった。さらに、ナノメートルサイズの部材では、その一部の表面の濡れ性を他の面と異なるようにすることは技術的に困難あった。このため、ナノメートルサイズの部材を基板に配置することは困難であった。さらに、従来例では、接合面に配置する液体は全て疎水性の液体であった。基板と部材の接着力は配置した液体の表面張力によって決まる。従って、疎水性の液体は水などの親水性の液体に比べるとその表面張力が小さく、基板と部材を結びつける力は弱い。このため、部材を配置した基板を分散液体から取り出すとき、部材が基板からはずれてしまう場合があった（Journal of Microelectromechanical Systems, Vol 10, No 1, 2001）。
一方、柱形状のナノ部材を基板にマウントする際、配向方向や配置位置を制御するために従来のフロー法を用いると、安定した配向および配置が困難となるという問題があった。また、液体の流れ方向を制御する型を使用するため製造工程も煩雑で、それに必要な設備も複雑になるために、製造コストが高くなり、かつ再現性も乏しいという問題があった。また、液体／固体／気体界面を利用した従来の方法では、ナノ部材を正確に配向させることが困難であった。また、懸濁液を基板から引き離す工程を厳密に制御することが必要であり、それに必要な設備も複雑になるために製造コストが高くなり、かつ再現性も乏しいという問題があった。
以上のような状況において、本発明の目的の１つは、素子チップやナノ部材等の電子回路を構成する部材を基板上にマウントする際に、正確に再現性高く所定の位置にマウントするための新規なマウント方法およびマウント装置を提供することである。
本発明の電子回路構成部材のマウント方法は、電子回路を構成する部材を基板上にマウントする方法であって、
（Ａ）前記基板の一主面上に設けられた第１の領域に第１の液体を配置する工程と、
（Ｂ）第２の液体と少なくとも一つの前記部材とを含む部材含有液を、前記第１の領域に配置された前記第１の液体に接触させる工程と、
（Ｃ）前記一主面から前記第１の液体および前記第２の液体を除去することによって、前記部材を前記第１の領域に配置する工程と、
を含み、前記第１の液体は前記第２の液体に実質的に溶解せず、且つ、前記部材の表面に対する前記第１の液体のぬれ性は、前記部材の表面に対する前記第２の液体のぬれ性よりも高い。
本発明の電子回路構成部材のマウント装置は、電子回路を構成する部材を基板上にマウントするためのマウント装置であって、
（Ｉ）第１の液体の蒸気を前記基板の一主面に供給する手段と、
（II）第２の液体と前記部材とを含む部材含有液を前記基板の前記一主面に供給する手段と、
（III）前記基板の前記一主面から前記第１の液体と前記第２の液体とを除去する手段と、を含む。
なお、本明細書において、『マウント』とは『実装』を含む用語として用いており、電子部品だけでなく部材を基板上に配置することも含んでいる。
本発明の電子回路構成部材のマウント方法およびマウント装置によれば、所定の領域に、高い確率で、電子回路を構成する部材をマウントすることができる。例えば、マウントする部材が電子素子を含む素子チップである場合、本発明のマウント方法を用いることにより、従来の方法とは異なり、過剰な数の素子チップを用意することが不要となり、さらに、素子チップがマウントされたか否かを検査する工程を簡略化または省略することが可能となる。また、本発明のマウント方法を用いて素子チップをマウントする場合は、従来の方法とは異なり、素子チップが配置される穴を基板に形成する工程を不要とすることが可能である。一方、部材が微小な柱形状の場合、従来の方法とは異なり液体の流れを利用したり、部材を配置する基板と液体との間にできる液体／固体／気体の界面を厳密に制御したりする必要がないので、工程数および設備を簡略化でき、製造コストを低減できる。さらに、本発明のマウント方法およびマウント装置によれば所定の領域に再現性良くマウントできるため、マウント時に用意する部材の量を低減できる。
また、本発明のマウント方法では、部材が、例えば撥水性と親水性のような、互いに顕著に性質が異なる複数種の面を有していない。このため、部材が小さい場合であっても、第２の液体の気／液界面への部材の吸着や、部材同士の凝集も起こりにくく、分散媒である第２の液体への良好な分散性を実現することも可能である。さらに、本発明のマウント方法では、部材の表面に対する第１の液体のぬれ性を、部材の表面に対する第２の液体のぬれ性よりも高くしている。これにより、部材は第２の液体よりも第１の液体の領域で安定に存在できるため、第１の液体の量を厳密に制御しなくても、部材と基板との接着力の低下や基板からの部材の脱落等の問題が生じにくく、部材を基板の第１の領域に固定できる。さらに、本発明のマウント方法では、部材について面単位で性質を制御する必要がないため、部材のサイズが小さい場合（例えば部材の最大辺の長さが１００μｍ以下の場合）であっても適用できる。
また、素子チップや柱形状の部材に限らず、本発明のマウント方法およびマウント装置を用いることによって、１ｍｍ以下の微小な物体を、基板の所定の位置に配置できる。例えば、本発明のマウント方法およびマウント装置を、ＩＣ（Integrated Circuit）タグを所定の位置へマウントする際に適用することも可能である。
以下、本発明の実施の形態について説明する。以下の説明で用いる図では、見やすいようにハッチングを省略する場合がある。また、以下の説明では、同様の部分に同一の符号を付して重複する説明を省略する場合がある。
＜マウント方法＞
本発明のマウント方法は、電子回路を構成する部材を基板上にマウントする方法である。この方法は、
（Ａ）基板の一主面上に設けられた第１の領域に第１の液体を配置する工程と、
（Ｂ）第２の液体と少なくとも一つの前記部材とを含む部材含有液を、前記第１の領域に配置された前記第１の液体に接触させる工程と、
（Ｃ）前記一主面から前記第１の液体および前記第２の液体を除去することによって、前記部材を前記第１の領域に配置する工程と、
を含んでいる。ここで、第１の液体は第２の液体に実質的に溶解せず、且つ、部材の表面に対する第１の液体のぬれ性は、部材の表面に対する第２の液体のぬれ性よりも高い。
また、別の観点から、本発明の電子回路構成部材のマウント方法は、電子回路を構成する部材を基板上にマウントする方法であって、
（ａ）基板の一主面上に設けられた第１の領域に第１の液体を配置する工程と、
（ｂ）前記第１の液体が実質的に溶解しない第２の液体と少なくとも一つの前記部材とを含む部材含有液を、前記第１の領域に配置された前記第１の液体に接触させて、前記部材を前記第１の液体の領域に移動させる工程と、
（ｃ）前記一主面から前記第１の液体および前記第２の液体を除去することによって、前記部材を前記第１の領域に配置する工程と、
を含むものであってもよい。
この方法によれば、部材をマウントする所定の領域に第１の領域を設けておき、その第１の領域に配置された第１の液体に部材含有液を接触させることによって、部材を部材含有液から第１の液体の領域に移動させて、第１の領域内に配置することができる。その後、第１の液体と、部材含有液に含まれる第２の液体とを基板の一主面から除去することで、部材を所定の領域に確実にマウントすることができる。なお、本明細書において、第１の液体の領域とは、第１の液体の内部および第１の液体の表面（第１の液体と部材含有液との界面）を含む。複数の領域にそれぞれ部材をマウントする場合は、基板に第１の領域を複数設けておき、各領域に第１の液体を配置した後で、この第１の液体に部材含有液を接触させるとよい。これにより、複数の領域に同時に部材をマウントすることも可能となる。この場合は、第２の液体中に複数の部材を分散させた部材含有液を用いるとよい。なお、ここでいう分散とは、部材が第２の液体中で凝集していない状態をいい、部材を分散させるために部材含有液を攪拌してもよい。
次に、本発明のマウント方法の各工程について、より詳しく説明する。
[工程（Ａ）]
所定の領域に正確に部材をマウントするためには、第１の領域に配置された第１の液体がその第１の領域から広がらないことが好ましい。そこで、第１の液体が第１の領域の外側に広がることを防ぐために、第１の領域を囲むように、第１の液体のぬれ性が第１の領域よりも低い第２の領域を設けることが好ましい。すなわち、基板の一主面上に、第１の領域と、第１の領域を囲む第２の領域とを設けて、第２の領域における第１の液体のぬれ性を第１の領域よりも低くすればよい。この方法によれば、第１の領域に配置された第１の液体が第１の領域の外側に広がりにくくなり、第１の液体を第１の領域内に安定して配置できる。このようなぬれ性を示す第１の領域および第２の領域を実現するため、第１の領域の表面エネルギーが第２の領域の表面エネルギーよりも高くなるように、両領域を形成するとよい。また、より安定に第１の液体を第１の領域に配置するためには、第１の領域と第２の領域との間で第１の液体のぬれ性の差が大きいことが好ましい。ぬれ性の大きさは第１の液体の表面張力とも関係するため、第１の領域および第２の領域の表面エネルギーの値は限定されないが、第１の液体を第１の領域に安定に配置するための一例は、第２の領域の表面エネルギーを５ｍＪ／ｍ2以上４０ｍＪ／ｍ2未満（好ましくは５〜２５ｍＪ／ｍ2の範囲）とし、第１の領域の表面エネルギーを４０ｍＪ／ｍ2以上（好ましくは６０〜１０００ｍＪ／ｍ2の範囲）とすることである。なお、以下、第１の液体のぬれ性が高い性質を「親液性」といい、第１の液体のぬれ性が低い性質を「撥液性」ということがある。固体表面に対する第１の液体のぬれ性は、固体の表面エネルギーだけでなく第１の液体の表面張力も関係するため、「親液性」および「撥液性」を示す固体の表面エネルギーの値は特に限定されないが、「親液性」の場合はその表面エネルギーが４０ｍＪ／ｍ2以上（好ましくは６０〜１０００ｍＪ／ｍ2）であることが好ましく、「撥液性」の場合はその表面エネルギーが５ｍＪ／ｍ2以上４０ｍＪ／ｍ2未満（好ましくは５〜２５ｍＪ／ｍ2の範囲）であることが好ましい。
なお、第２の領域を形成する方法の一例としては、第２の領域の少なくとも一部に、第１の液体のぬれ性が第１の領域よりも低い有機膜を配置する方法が挙げられる。この方法によれば、第１の領域および第２の領域が容易に形成できる。
［工程（Ｂ）］
基板上に配置された第１の液体に部材含有液を接触させる方法には、例えば、基板全体を部材含有液中に浸漬する方法、基板の第１の液体が配置されている面のみを部材含有液に接触させる方法、または、基板の第１の液体が配置されている面に対して部材含有液を吹き付ける方法、部材含有液を基板の第１の液体が配置されている面に塗布する方法等がある。第１の液体は第２の液体に実質的に溶解しないので、このように第１の液体に部材含有液を接触させた状態でも、第１の液体は第１の領域に安定にとどまることが可能である。なお、本明細書において、第１の液体が第２の液体に実質的に溶解しないとは、第２の液体に対する第１の液体の溶解度（第２の液体１００ｍｌ中に溶解する第１の液体の重量）が１０ｇ以下、より好ましくは１ｇ以下であることをいう。
部材含有液から第１の液体の領域への部材の移動について説明する。部材表面に対する第１の液体のぬれ性が、部材表面に対する第２の液体のぬれ性よりも高いので、部材は第１の液体の領域に移動すると考えられる。また、本発明では、第１の領域に配置する第１の液体の量を多くすることも可能であるため、第１の液体の量を調整して、部材が第１の液体の内部に入り込みやすくすることもできる。また、部材が第１の液体の内部へ移動する場合は、部材含有液から第１の液体の内部への部材の移動に第１の液体と部材含有液（第２の液体）との境界面で働く界面張力がさらに関係していると考えられる。従って、第１の液体の表面張力と、第２の液体の表面張力と、部材の表面に対する第１の液体および第２の液体のぬれ性とを適宜制御することにより、部材を第１の液体の領域に効率良く移動させることができる。また、第１の領域に配置する第１の液体の体積を調整することにより第１の液体の領域に移動する部材の数を制御して、１つの第１の領域に配置される部材の数を制御することも可能である。例えば、部材が電子素子を含む素子チップである場合は、第１の領域に配置される第１の液体の体積を調整することで、この第１の液体中に素子チップを１個のみ挿入することが可能である。例えば、第１の液体の体積を素子チップの体積の１００倍未満にすることで、１個の素子チップのみを第１の液体中に挿入することが可能となる。
部材が第１の液体の内部へ移動する場合について、さらに詳しく説明する。部材を第１の液体の内部に効率良く移動させるために、第１の液体が部材含有液に接している状態において、第１の液体が部材を内部に取り込もうとする性質を有することが望ましい。第１の液体がこのような性質を有する場合、部材含有液中の部材が第１の液体に近づいて接触すると、その部材が第１の液体中に容易に移動できる。たとえば、界面張力が部材を第１の液体の内部にとりこもうとする方向に働くためには、部材含有液中において、部材の表面に対する第１の液体の静的接触角が９０°未満であることが望ましい。また、部材の表面に対する第１の液体のぬれ性が、部材の表面に対する第２の液体のぬれ性よりも高いことが望ましい。ここでいう部材は微小であるため、部材の表面に対する液体のぬれ性とは、言い換えれば、液体中における部材の分散性ということができる。従って、別の表現をすると、部材の第１の液体に対する分散性は第２の液体に対する分散性よりも高い方が望ましい。ぬれ性がこのような関係にある場合、部材は第１の液体に入り込む方が第２の液体中に存在しているよりもエネルギー的に安定になるからである。従って、本発明のマウント方法は、あらかじめ（工程（Ｂ）よりも前に）、部材が第１の液体の内部に取り込まれる性質を有するように、部材に対して表面処理を施す工程を含むことが好ましい。ここで、静的接触角とは、液滴を固体表面に静かに配置したときの固体表面上での液滴の接触角を意味する。
本発明のマウント方法では、第１の液体が部材含有液から部材を取り込もうとする性質を有するように、例えば、第２の液体の極性が第１の液体の極性よりも小さくなるように、第１の液体および第２の液体を選択してもよい。例えば、第１の液体に水を含む液体を用い、第２の液体に水を含まない液体を用いることもできる。また、第１の液体として水を用いることが望ましい。水は表面張力が大きいので、部材を第１の領域に強固に保持することができるからである。また、第２の液体には、塩素系溶媒を用いることが望ましい。なお、塩素系溶媒としては、例えば、クロロメタン、ジクロロメタン、クロロホルム、四塩化炭素、モノクロロブタン、ジクロロブタン、モノクロロペンタンまたはジクロロペンタン等が用いられる。この中でも、第１の液体が水である場合、第２の液体としては、クロロホルムまたはジクロロブタンが好適に用いられる。この場合、部材の表面は親水性であることが好ましく、部材の表面が撥水性の場合はあらかじめ表面処理を施して親水性としておくとよい。また、第１の液体に炭化水素鎖を含む有機溶媒を用い、第２の液体にフッ化炭素鎖を含む有機溶媒を用いることもできる。第１の液体には、例えば、炭素数が５〜１６のアルカンなどを用いることができる。この場合は、部材の表面を炭化水素鎖を有する有機膜で覆っておき、第１の液体に対するぬれ性を高めておくことが好ましい。なお、本明細書において、炭化水素鎖を含む有機溶媒とは、有機溶媒を構成する分子が炭化水素鎖を含んでいるということである。また、フッ化炭素鎖を含む有機溶媒とは、有機溶媒を構成する分子がフッ化炭素鎖を含んでいるということである。
このように、第２の液体に分散している部材が第１の液体の領域に効率よく移動できるかどうかは、第１の液体、第２の液体、および、部材の性質の組み合わせによって決まる。上述した第１の液体と第２の液体の選択方法、および、部材の処理方法は、本発明のマウント方法を実現するための一例であるため、これに限定されない。従って、部材が分散された第２の液体（部材含有液）に第１の液体を接触させた際に、部材を第１の液体の領域に移動させることが可能であれば、あらゆる液体の組み合わせや部材の処理方法を使用できる。例えば、次のような方法を用いて、第１の液体および第２の液体を決定することもできる。まず、部材が分散した第２の液体が入った試験管に、第２の液体とほぼ同じ体積の第１の液体を入れる。このとき、第１の液体は第２の液体に実質的に溶解しないので二液は分離している。その後、試験管を攪拌し、部材の一部、または、大部分が第１の液体の内部または界面に移動すれば、この組み合わせは適当であると判断できる。
また、使用可能な第１の液体と第２の液体との組み合わせを決定するために、例えば、次のような方法を用いることも可能である。試験管の内面を部材表面と同じ表面エネルギーになるように化学修飾し、試験管内に第１の液体と第２の液体を入れ、２液の境界面の形状を観察する。第１の液体が上層、第２の液体が下層に存在し、境界が上に凸形状の場合、部材には第１の液体に移動する力が働くと判断できる。そのため、部材は第１の液体に移動可能であると推測できる。第１の液体が下層、第２の液体が上層にあり２液の境界が下に凸の形状をしている場合、同様に、部材は第１の液体に移動するものと推測できる。
本発明のマウント方法において、第１の領域に第１の液体を配置する方法は、特には限定されない。例えば、第１の液体を霧状して基板に吹きかけたり、第１の液体の気体を基板に吹きかけて基板の第１の領域に第１の液体を結露させたりすることによって、第１の液体を第１の領域に配置できる。また、例えば、第１の液体の飽和蒸気圧に対する第１の液体の蒸気圧の割合が高い雰囲気に基板の一主面を曝すことによって、第１の液体を第１の領域に配置することもできる。このような雰囲気中に基板を配置すれば第１の液体を第１の領域に配置できるため、その雰囲気中で部材含有液を第１の液体に接触させれば、工程（Ａ）と工程（Ｂ）とをほぼ同時に行うことができ、作業数を減らすことができる。ここで、第１の液体の飽和蒸気圧に対する第１の液体の蒸気圧の割合が高い雰囲気とは、例えば、第１の液体の飽和蒸気圧に対する第１の液体の蒸気圧の百分率（第１の液体が水の場合は相対湿度）が６０〜１００％、望ましくは８０〜１００％の雰囲気のことである。また、第１の液体を配置する基板表面の温度が第１の液体の蒸気の露点以下の場合も、第１の液体の飽和蒸気圧に対する第１の液体の蒸気圧は高いといえる。したがって、第１の液体の蒸気が存在する雰囲気に基板の一主面を曝し、当該一主面の温度をその蒸気の露点以下とすることによっても、第１の領域に第１の液体を配置できる。
［工程（Ｃ）］
工程（Ｃ）では、第１の液体および第２の液体を基板の一主面から除去する。具体的には、例えば、第１の領域に配置された第１の液体を残して先に第２の液体を除去し、次に第１の液体を除去して、部材を所定の位置に配置する。また、例えば、第１の液体を除去し、その後第２の液体を基板の一主面から除去することで、部材を所定の位置に配置する。第１の液体が第２の液体に実質的に溶解しない場合でも、長時間第１の液体を第２の液体に曝すことによって、第１の液体を徐々に第２の液体中に溶解させて除去することが可能である。従って、部材が分散した第２の液体に基板の一主面を長時間接触させることで、第１の液体を徐々に第２の液体に溶解させて基板の一主面から除去し、その後、第２の液体を基板の一主面から除去することで、部材を所定の位置に配置することができる。また、例えば、基板の一主面を第２の液体中に曝した状態で第１の液体の一部を除去し、その後基板の一主面から第２の液体を除去し、最後に、第１の液体を除去して部材を所定の位置に配置することも可能である。このように、第１の液体と第２の液体の除去する順序は、両液体間の溶解性、接触時間および接触方法等によって決まる。第１の液体および第２の液体を除去する順序にかかわらず、部材は所定の位置に配置される。
以下に、第１の液体および第２の液体を除去する方法の例について説明する。
まず、第２の液体を除去する方法の例について説明する。基板の一主面上における第１の領域以外の領域に対する第２の液体のぬれ性が低い場合は、第２の液体はその主面上から容易に除去できる。基板全体を部材含有液に浸漬する場合や、基板の一主面のみを部材含有液に接触させる場合は、基板を部材含有液から取り出したり、離したりすることで、第２の液体を除去できる。第２の液体を一主面上に振りかけていた場合は、振りかけるのを止めることで除去可能である。また、他には、第３の液体を用いて洗浄するという方法もある。すなわち、工程（Ｃ）が、第１の液体が実質的に溶解せず且つ第２の液体が実質的に溶解する第３の液体を第２の液体に接触させて、第２の液体を前記一主面から除去する工程と、第１の液体および第３の液体を基板の一主面から除去する工程とを含んでいてもよい。なお、この場合、第３の液体には第２の液体と同じ液体を用いることもできる。洗浄する方法には、基板全体を第３の液体に浸漬する、基板の洗浄面に第３の液体を吹き付ける、等の方法がある。第３の液体を用いて洗浄する段階で第１の液体が第１の領域に残っている場合でも、第１の液体は第３の液体に実質的に溶解しないので、第１の液体は第１の領域に安定にとどまることができる。洗浄後は、第３の液体を基板上から除去する。除去する方法は特に限定されず、例えば自然乾燥により除去してもいいし、加熱および／または減圧によって除去してもよい。また、第１の領域以外の領域に対する第３の液体のぬれ性が低い場合は、第３の液体を容易に除去できる。基板全体を第３の液体に浸漬する場合や、基板の一主面のみを第３の液体に接触させる場合は、基板を第３の液体から取り出したり、離したりした後、乾燥させることで、第３の液体を除去できる。第３の液体を振りかけていた場合は、振りかけるのを止めた後、乾燥させることで除去可能である。
第１の領域に配置された第１の液体を残して先に第２の液体を除去する場合は、上記のように第２の液体を除去した後、第１の液体を除去することにより、部材を基板の所定の位置に配置する。第１の液体を除去する方法は特には限定されておらず、例えば自然乾燥によって除去してもよいし、加熱および／または減圧によって除去してもよい。
第１の領域から第１の液体が除去される工程によって、部材は第１の領域に配置される。効率よく部材が第１の領域に配置されるためには、第１の液体が大気または第２の液体に接している状態において、第１の液体が部材を内部に取り込もうとする性質を有していることが望ましい。第１の液体がこのような性質を有する場合、工程（Ｃ）において第１の液体を除去することにより部材を第１の領域に正確に配置できる。たとえば、大気または第２の液体中において、部材の表面に対する第１の液体の静的接触角が９０°未満であることが望ましい。また、大気中および第２の液体中において、部材の表面に対して第１の液体のぬれ性が高いことが望ましい。第１の液体の除去によって部材が所定の位置に配置される原理については後述する。
以上の各工程により、部材を基板の所定の領域に確実にマウントできる。
また、本発明のマウント方法を用いれば、複数の部材を一度にマウントすることが可能である。すなわち、基板の一主面上に複数個の第１の領域を作製し、各第１の領域に第１の液体を配置すれば、上述した方法を用いて、複数の部材を所定の領域に正確に配置することが可能となる。この方法を用いれば、例えば、表示装置の駆動に用いられる複数の素子チップ（たとえば電界効果トランジスタ）を一度にマウントすることが可能である。また、このマウント方法を用いて、電子機器のリペアを行うことも可能である。たとえば、電子機器にマウントされた複数個の素子チップのうち、不良の素子チップがある場合には、不良の素子チップを除去し、その代わりに正常な素子チップを本発明のマウント方法でマウントすることもできる。また、複数の素子チップを他の方法でマウントしたのち、素子チップをマウントできなかった箇所に、本発明のマウント方法を用いて素子チップを選択的にマウントすることもできる。
なお、部材がマウントされる基板に限定はなく、無機材料、高分子樹脂材料または無機材料と高分子樹脂材料との複合材料にて形成された基板を用いることができる。無機材料としては、アルミナ等のセラミックス、シリコンおよびガラス等が使用できる。高分子樹脂材料としては、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂、ポリカーボネート樹脂等が使用できる。無機材料と高分子樹脂材料との複合材料としては、例えば、ガラス、セラミックスまたは金属からなるファイバーと高分子樹脂材料とが含まれる複合材料を使用できる。また、基板材料が導電性を有するものであっても、基板表面が絶縁性であればよいため、ＳＯＩ基板や化合物半導体基板を用いることも可能である。
次に、マウントする部材が電子素子を含む素子チップである場合と、柱形状の部材、特にナノワイヤ等の微小な柱形状の部材である場合とに分けて、第１の領域の形状や部材についてそれぞれ説明する。なお、ここでいう微小な柱形状の部材とは、例えば、最大の径が１μｍ以下の柱形状の部材のことであり、好ましくは最大の径が５００ｎｍ以下の部材のことである。以下、このような部材をナノ部材ということがある。
部材が電子素子を含む素子チップの場合、工程（Ａ）において基板に設けられている第１の領域の形状を、その第１の領域にマウントされる素子チップの形状に応じて決定するとよい。例えば、この場合の第１の領域の形状は、三角形、四角形、五角形等の多角形、円形または楕円形等、マウントする素子チップの所定の面（基板にマウントされた状態で基板と対向する面）の形状に対応した形状を有していることが好ましい。
マウントする素子チップは、２つの面（Ｐ１）と、面積が面（Ｐ１）以上である２つの面（Ｐ２）と、面積が面（Ｐ２）よりも大きい２つの面（Ｐ３）とを備える直方体状の形状であってもよい。この場合、素子チップの最大面積を有する面である面（Ｐ３）の形状と、素子チップを配置する第１の領域の形状とが、できるだけ似ていることが好ましく、実質的に等しいことがより好ましい。ここで、面（Ｐ３）の縦と横の長さをそれぞれ０．８倍（面積比０．６４倍）としたときの形状を形状Ｐ３ｘとし、縦と横の長さをそれぞれ１．２倍（面積比１．４４倍）としたときの形状をＰ３ｙとすると、「面（Ｐ３）の形状と、素子チップが配置される第１の領域の形状とが実質的に等しい」とは、たとえば、形状Ｐ３ｘが第１の領域内に収まるような形状であり、かつ、第１の領域が形状Ｐ３ｙ内に収まるような形状であることを意味する。
２つの面（Ｐ３）のうちの１つの面が基板の一主面に対向するように配置される。正確に素子チップをマウントするために、面（Ｐ３）の面積は面（Ｐ２）の面積の２倍以上であることが好ましく、たとえば３倍〜５０倍の範囲内であることが好ましい。
上記面（Ｐ３）の形状は長方形であることが好ましい。面（Ｐ３）の形状と第１の領域の形状とが実質的に等しく、かつそれらが長方形である場合、方向を揃えて素子チップをマウントできる。その結果、基板上の配線と素子チップの電極端子との接続が容易になる。長方形の長辺は、短辺の１．５倍〜５０倍程度であることが好ましく、２倍〜１０倍の範囲であることがより好ましい。なお、素子チップの電極端子の配置を工夫することによって、素子チップの平面形状が長方形でなくとも、電極端子と素子チップを配置する基板上の配線との接続を確実に行うことが可能となる。たとえば、素子チップの中心からの距離を変えて複数の電極を配置する場合（たとえば同心円状に複数の電極を配置する場合）、マウント時に基板と対向する素子チップの面は、正方形や円であってもよい。
素子チップの基板は、単結晶シリコンからなるものであってもよい。この場合、本発明のマウント方法は、工程（Ｂ）よりも前に素子チップを形成する工程をさらに含む。電子素子を単結晶シリコン基板に複数個形成した後、単結晶シリコン基板を切断することによって素子チップを形成する工程をさらに含んでもよい。素子チップが１つの電子素子のみを含むチップである場合、シリコン基板は電子素子ごとに切断される。この方法では、電子素子を形成したのち、単結晶シリコン基板の裏面側を研磨することによって基板を薄くしてもよい。単結晶シリコン基板の切断は、一般的な方法で行うことができ、たとえばダイサーを用いて行うことができる。
本発明のマウント方法では、電子素子がトランジスタ（たとえば電界効果トランジスタ）であってもよい。電界効果トランジスタは、表示装置の駆動用素子として重要である。なお、素子チップに含有される電子素子はトランジスタに限定されず、抵抗、コンデンサまたはインダクタ等であってもよい。素子チップに含まれる電子素子は、１つであってもよいし、複数であってもよい。素子チップは、複数の電子素子で構成された回路を含んでもよい。素子チップに含まれる電子素子は、単結晶シリコントランジスタであってもよいし、単結晶シリコントランジスタが集積された回路素子であってもよい。素子チップの最も長い辺は、たとえば１０００μｍ以下である。
素子チップの電子素子が電界効果トランジスタである場合、素子チップをマウントする基板に、トランジスタのソース電極、ドレイン電極およびゲート電極に対応するように電極パターンを予め形成しておき、ここに、本発明のマウント方法で素子チップを配置すればよい。このようなトランジスタは、アクティブマトリックス型の表示装置の画素制御用トランジスタとして使用できる。
次に、マウントする部材が柱形状の部材である場合について説明する。
マウントする部材が柱形状の部材である場合も、素子チップの場合と同様に、第１の領域の形状をマウントする部材の形状に応じて決定するとよい。この場合、第１の領域の形状は、例えば第１の領域において部材が一軸方向に配向することができるような形状であることが望ましい。具体的には、第１の領域に外接する最も面積の小さい長方形を形成した場合に、当該長方形の短辺の長さが部材の長軸の長さよりも短くなるように、第１の領域の形状を決定することが望ましい。例えば、第１の領域が楕円であるとき、当該楕円に外接する最も面積の小さい長方形を想定した場合に、その長方形の短辺の長さが部材の長軸の長さよりも短くなるようにすることが望ましい。第１の領域が長方形の場合、別の観点から説明すると、第１の領域の短手方向（短辺）の長さを、部材の長軸の長さよりも短くすることが好ましい。第１の領域をこのような形状とすることで、柱形状の部材は、その長軸が第１の領域の長手方向に沿うように配向して配置される。従って、部材が微小である場合でも、安定して所定の方向に配向させて第１の領域内に配置することが可能となる。なお、ここでいう短手方向とは、長方形状の第１の領域について長手方向と直交する方向のことである。
柱形状の部材、特に最大の径が１μｍ以下のナノ部材としては、例えば、ナノチューブ、ナノワイヤ、ナノロッド、ナノリボンおよびウィスカー等がある。例えば、これらのナノ部材を一軸方向に配向して配置し、その両端に第１の電極および第２の電極を配置してトランジスタ等の電子素子を製造する場合は、半導体特性を示す部材を用いる。そのような部材としては、例えばシリコンナノワイヤ等が挙げられる。
＜電子機器の製造方法＞
本発明の電子機器の製造方法は、基板と、電子素子を含み基板上にマウントされた素子チップとを含む電子機器の製造方法であって、本発明のマウント方法により素子チップを基板の一主面上にマウントする工程を含む。
この製造方法で製造される電子機器は、特には限定されないが、表示装置であってもよい。表示装置としては、たとえば、液晶ディスプレイ、有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ、電気泳動現象を利用したディスプレイおよび磁性粉末を利用したディスプレイ等が挙げられる。また、この製造方法で製造される他の電子機器としては、たとえば、マウント回路、アンテナ付きＩＣタグ等が挙げられる。
＜電子素子の製造方法＞
本発明の電子素子の製造方法は、基板と、この基板上にマウントされた、半導体特性を示す柱形状の部材と、この部材に接続された第１の電極および第２の電極とを含む電子素子を製造する方法であって、本発明のマウント方法により部材を基板の一主面上にマウントする工程を含む。
この製造方法で製造される電子素子は、特には限定されないが、トランジスタであってもよい。トランジスタとしては、たとえば、バックゲート型電界効果トランジスタおよびトップゲート型電界効果トランジスタ等が挙げられる。
＜表示装置＞
本発明の表示装置は、本発明の電子機器の製造方法で製造された表示装置、または、本発明の電子素子の製造方法で製造されたトランジスタを含む表示装置である。本発明の表示装置の一例としては、例えば、基板と、基板上にマウントされた複数の素子チップ（電子素子としてトランジスタを含む素子チップ）と、この素子チップを制御するための第１の配線および第２の配線とを含む表示装置が挙げられる。トランジスタを含む素子チップは、例えばその一主面のみに形成された電極端子を含んでいる。複数の素子チップのそれぞれは、第１の配線および第２の配線のいずれか一方と、電極端子を介して電気的に接続されている。
本発明の表示装置としては、たとえば、液晶ディスプレイや、有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ、電気泳動現象を利用したディスプレイおよび磁性粉末を利用したディスプレイ等が挙げられる。
＜マウント装置＞
本発明のマウント装置は、電子回路を構成する部材を基板上にマウントするためのマウント装置であって、
（Ｉ）第１の液体の蒸気を前記基板の一主面上に供給する手段と、
（II）第２の液体と前記部材とを含む部材含有液を前記基板の前記一主面に供給する手段と、
（III）前記基板の前記一主面から前記第１の液体と前記第２の液体とを除去する手段と、
を含む。なお、部材の表面に対する第１の液体および第２の液体ぬれ性の関係は、上記に説明したとおりである。
第１の液体の蒸気を基板の一主面上に供給する手段（Ｉ）としては、例えば第１の液体の気体を基板に吹きかけることができる機構や、内部の雰囲気を第１の液体の蒸気が存在する雰囲気に保つことができる装置や、第１の液体の蒸気圧が所定の範囲内となるように内部雰囲気を調製できる装置等が挙げられるが、第１の液体の蒸気を第１の基板に供給できる機構または装置であればどのようなものでも用いることができる。部材含有液を基板の一主面に供給する手段（II）としては、例えば部材含有液中に基板を浸漬するための機構、部材含有液を基板面に振りかけることができる機構または部材含有液を基板に塗布する機構等を用いることができる。第１の液体と前記第２の液体とを除去する手段（III）には、例えば、加熱や減圧によって液体を除去できる公知の機構が含まれる。
また、別の観点から、本発明のマウント装置は、
（ｉ）前記基板の一主面上に設けられた第１の領域に第１の液体を配置する液体配置部と、
（ii）前記第１の領域に配置された前記第１の液体に、第２の液体と前記部材とを含む部材含有液を接触させる部材接触部と、
を含む装置であってもよい。液体配置部は、基板に対して第１の液体を配置できる機構を含んでいればよく、例えばインクジェット法、ディスペンサを用いた方法またはスクリーンプリント法等に用いられている公知の機構を含んでいればよい。また、第１の液体を霧状して基板に吹きかける機構や、第１の液体の気体を基板に吹きかけて基板の第１の領域に第１の液体を結露させて配置する機構を含んでいてもよい。特に、インクジェット法に用いられる吐出装置は、その体積を正確にコントロールしながら微小な液滴を所定の位置に配置できるので、好適に用いられる。また、部材接触部は、例えば、部材含有液中に基板を浸漬するための機構、部材含有液を基板面に振りかけることができる機構または部材含有液を基板に塗布する機構等を含むことができる。
本発明のマウント装置は、前記基板の一主面から前記第１の液体および第２の液体を除去する液体除去部をさらに含んでいてもよい。液体除去部は、例えば、加熱や減圧によって液体を除去できる公知の機構を含むことができる。
（実施の形態１）
実施の形態１では、本発明のマウント方法について、図面を参照しながら詳細に説明する。本実施の形態では、電子回路を構成する部材が電子素子を含む素子チップであり、その素子チップを基板上にマウントする方法について説明する。
図１Ａ〜図１Ｇと、図３Ａおよび図３Ｂには、本実施の形態のマウント方法の各工程が模式的に示されている。まず、図１Ａおよび図３Ａに示すような基板１を用意する。この基板１には、一主面上に、第１の領域１１と、第１の領域１１を囲む第２の領域１２が設けられている。第１の領域１１および第２の領域１２は、後述する第１の液体のぬれ性が第２の領域１２よりも第１の領域１１の方が高くなるように、形成されている。図３Ａに示すように、第１の領域１１は長方形状である。なお、以下、基板１において、第１の領域１１が設けられている面を、第１の主面ということがある。
次に、図１Ｂおよび図３Ｂに示すように、第１の領域１１の部分のみに第１の液体２を配置する。第１の液体２の配置には、インクジェット法、ディスペンサを用いた方法またはスクリーンプリント法等を利用することができる。または、第１の液体を霧状して基板に吹きかけたり、第１の液体の気体を基板に吹きかけて基板の第１の領域に第１の液体を結露させてもよい。また、第１の液体の飽和蒸気圧に対する第１の液体の蒸気圧の割合が高い雰囲気に基板を曝すことによって、第１の液体２を配置してもよい。
また、基板１において、第１の領域１１以外の全ての領域にぬれ性の低い第２の領域１２が設けられている場合、ディップ法を用いることもできる。具体的には、第１の液体２中に基板１を浸漬した後、基板１を第１の液体２から引き上げることで、第１の領域１１のみに第１の液体２を配置することが可能となる。また、スピンコート法で、第１の主面に第１の液体２を塗布することで、第１の領域１１のみに第１の液体２を配置することも可能である。これらの液体の配置方法の中でも、特にインクジェット法は、直径数十μｍの微小な液滴を、その体積を正確にコントロールしながら所定の位置に配置できるので、第１の領域１１が微小な場合や第１の領域１１に配置する素子チップの数を正確にコントロールする場合に有効である。第１の領域１１に１個のみの素子チップを配置する場合は、この領域に配置する第１の液体２の体積を素子チップの１００倍未満にすることが望ましい。
第１の領域１１は第１の液体２に対してぬれ性の低い第２の領域１２で囲まれているので、配置された第１の液体２が第１の領域１１からはみ出しにくい。従って、第１の液体２と基板１との接触面の形状は、第１の領域１１の形状とほぼ同じになる。
図１Ｃには、容器６に入れられた部材含有液５が示されている。部材含有液５は、第２の液体３と、第２の液体３中に分散させた素子チップ４とを含む。第２の液体３は、第１の液体２が実質的に溶解しない液体である。
次に、図１Ｄに示すように、素子チップ４が分散している部材含有液５中に基板１を浸漬する。第１の主面上に配置されている第１の液体２は、第２の液体３に実質的に溶解しないので、第１の領域に安定にとどまる。また、第１の液体２が極性の高い液体で、第２の液体３が第１の液体２よりも極性の低い液体の場合、部材含有液５中の第１の液体２は第１の領域にとどまる方がエネルギー的に安定となる。また、第１の液体２が炭化水素鎖を含む有機溶液で、第２の液体３がフッ化炭素鎖を含む有機溶液の場合も、部材含有液５中において、第１の液体２が第１の領域にとどまる方がエネルギー的に安定となる。
基板１を部材含有液５に浸漬して時間が経過すると、素子チップ４は、第１の液体２に近づいて接触する。部材４の表面に対する第１の液体２のぬれ性は、部材４の表面に対する第２の液体３のぬれ性よりも高いので、素子チップ４は第１の液体２と部材含有液５との接触面で働く界面張力（第１の液体２と第２の液体３との界面張力）により第１の液体２中に引き込まれるか、あるいは、第１の液体２と部材含有液５の界面に存在するものと考えられる。素子チップ４の全体が液体内部に引き込まれる場合は、配置する第１の液体２の体積を素子チップ全てが入り込める体積よりも大きくすることによって、再現性良く素子チップ４を基板１に配置することが可能となる。また、一旦第１の液体２に移動した素子チップ４は、そこで安定にとどまり、そこから脱離しにくい。このため、素子チップ４を確実に基板１にマウントすることが可能となる。このように、本発明の方法は、第１の液体の量を厳密に制御する必要がなく、また、一旦基板に配置された部材は基板から脱離しにくいという特徴を持つ。
なお、図１Ｅでは素子チップ４の全体が第１の液体２の内部に移動する様子が示されているが、素子チップ４の全体が第１の液体２の内部に入り込まずに、素子チップ４の一部が第１の液体２と部材含有液５との界面に存在していてもよい。図４Ａ〜図４Ｄは、素子チップ４が第１の液体２の内部に引き込まれる場合の様子を模式的に示した断面図である。以下、素子チップ４が第１の液体２の内部に引き込まれる場合の原理について説明する。図４Ａおよび図４Ｂに示すように、第１の液体２に近づいた素子チップ４が第１の液体２に接触すると、この素子チップ４に第１の液体２と部材含有液との界面で働く界面張力Ｆ２１が作用する。素子チップ４の表面に作用する界面張力Ｆ２１の合力Ｆ２２は、素子チップ４を第１の液体２中に引き込む力となる。従って、図４Ｃおよび図４Ｄで示すように、素子チップ４は第１の液体２に引き込まれる。図４Ａ〜図４Ｄで示すように素子チップ４が第１の液体２内に引き込まれるためには、素子チップ４が第１の液体２に接触したときに、この素子チップ４を第１の液体２の内部に取り込む力が働かなくてはならない。素子チップ４に作用する界面張力の方向は、部材含有液中における素子チップ４の表面に対する第１の液体２の静的接触角に影響される。
図５Ａは、部材含有液５中での素子チップ４の表面に対する第１の液体２の接触角θが９０°未満の場合を示している。この場合、第１の液体２に接触した素子チップ４には、第１の液体２の内部に引き入れようとする界面張力Ｆ２１が作用する。一方、図５Ｂは、部材含有液５中での素子チップ４の表面に対する第１の液体２の接触角θが９０°より大きい場合を示している。この場合、第１の液体２に接触した素子チップ４には、第１の液体２の外部に押し出そうとする界面張力Ｆ２１が作用する。従って、部材含有液５中における素子チップ４の表面に対する第１の液体２の静的接触角は、９０°未満であることが好ましく、８０°以下であることがより好ましい。
部材含有液５中において素子チップ４の表面に対する第１の液体２の静的接触角が小さいほど、また、界面張力Ｆ２１が大きいほど、素子チップ４を第１の液体２の内部に引き入れる力が大きくなる。また、素子チップ４の表面に対する第１の液体２のぬれ性が、素子チップ４の表面に対する第２の液体３のぬれ性よりも高いので、素子チップ４は第１の液体２に安定に存在し、第１の液体２の内部に入りやすくなる。
従って、部材含有液５中において第１の液体２に素子チップ４を挿入するには、第１の液体２と第２の液体３との界面に働く界面張力、および、素子チップ４の表面の第１の液体２と第２の液体３に対するぬれ性を考慮して、液体の種類や部材表面状態を適切に選択することが重要である。
例えば、第１の液体に極性が大きい液体を用い、かつ、第２の液体に第１の液体よりも極性の小さい液体を用いることができる。第１の液体としては、有機溶媒、水、またはこれらの混合液があげられる。例えば、メタノール、エタノール、エチレングリコールおよびグリセリン等のアルコール、水、または、水とアルコールとの混合液等がある。第２の液体３としては、ヘキサン、オクタン、ノナン、デカン、ウンデカン、ドデカン、トリデカン、テトラデカン、ペンタデカン、ヘキサデカン、トルエンおよびキシレン等のアルカン、クロロメタン、ジクロロメタン、クロロホルム、四塩化炭素、モノクロロブタン、ジクロロブタン、モノクロロペンタンおよびジクロロペンタン等の塩素系溶媒、ジエテルエーテル、石油エーテル、酢酸エチル、ベンゼン、シリコーンオイル、パーフルオロオクタン、パーフルオロノナン、または、これらの混合液を用いることができる。
第１の液体に水のような極性の大きな液体を用いる場合は、第１の液体にヘキサデカンなどの非極性の有機溶媒を用いる場合に比べて、素子チップを第１の液体に引き込みそこにとどめておくための界面張力が大きいため、部材を効率よく確実に基板に配置することができる。
また、第１の液体として炭化水素鎖を含む有機溶媒を用い、かつ、第２の液体としてフッ化炭素鎖を含む有機溶媒を用いることもできる。この場合、第１の液体としてはヘキサン、オクタン、ノナン、デカン、ウンデカン、ドデカン、トリデカン、テトラデカン、ペンタデカン、ヘキサデカン、トルエン、キシレン等のアルカンを用いることができる。第２の液体としては、パーフルオロオクタンやパーフルオロノナン等を用いることができる。
第１の液体が炭化水素鎖を含む有機溶媒の場合は、この有機溶媒よりも小さな表面張力を持つフッ化炭素鎖を含む有機溶媒を第２の液体として用いることができる。このような組み合わせの場合、素子チップを第１の液体に引き込みそこにとどめておくための界面張力が大きいため、素子チップを効率よく確実に基板に配置することができる。
第１の液体に極性の大きい液体を用いる場合、素子チップの表面エネルギーは高いほど良く、４０ｍＪ／ｍ2以上が好ましい。表面エネルギーの大きい材料は表面の極性が高く、極性の大きい液体にぬれやすくなるからである。さらに、素子チップを第１の液体に引き込む界面張力も大きくなるからである。素子チップの表面エネルギーが小さい場合、素子チップの表面を処理してその表面エネルギーを増大することが好ましい。素子チップの表面にシリコンが存在する場合、オゾン雰囲気中で紫外線を照射することによって、その表面エネルギーを増大させることが可能である。この方法は、白金、金、銅、ニッケルなどの電極材料に対しても有効である。また、素子チップの表面に、第１の液体に対して親液性を有する薄膜（たとえば、第１の液体に水を用いる場合は親水膜）を形成することによっても、素子チップの表面エネルギーを増大させることが可能である。例えば、酸化珪素、酸化窒素、酸化チタンなどの薄膜を、真空スパッタリング法や熱ＣＶＤ法によって素子チップの表面に形成してもよい。それらの薄膜を形成した後、オゾン雰囲気で紫外線を照射させることも有効である。また、末端にアミノ基、カルボキシル基または水酸基を持つシランカップリング剤で素子チップの表面を修飾することによっても、その表面エネルギーを増大させることが可能である。金属のみを表面処理する場合は、末端にアミノ基、カルボキシル基または水酸基を有するチオールで表面を修飾してもよい。
第１の液体が炭化水素鎖を含む有機溶液の場合、素子チップ表面に炭化水素鎖を有する薄膜が形成されていることが好ましい。このような有機膜は、例えば炭化水素鎖を有するシランカップリング剤で素子チップを処理することで形成できる。この結果、素子チップ表面が無極性になり、炭化水素鎖を含む有機溶液にぬれやすくなり、第１の液体に引き込まれやすくなる。
本発明者らが実験した結果、素子チップを構成する辺のうち最長の辺の長さが１ｍｍ以下であれば、素子チップが界面張力によって効率よく第１の液体中に挿入されることを見出した。また、素子チップの形成や取り扱いを考慮すると、最長の辺の長さは１００ｎｍ以上であることが好ましい。
本発明のマウント方法では、素子チップが第１の液体の領域に移動するので、従来の方法よりも効率よく基板上に配置することが可能となる。
次に、図１Ｆで示すように、基板１を部材含有液５から取り出す。第２の領域１２に対する第２の液体３のぬれ性がかなり小さい場合（第２の領域１２が第２の液体３に対して撥液性である場合）、基板１を部材含有液５中から取り出すだけで、第１の主面上の第２の液体３が完全に除去できる。除去が難しい場合は、基板１を第３の液体で洗浄しても良い。ここで用いられる第３の液体は、第２の液体３は溶解するが、第１の液体２は実質的に溶解しない液体であることが必要である。この場合、第３の液体中に基板１を浸漬することでも、第２の液体３を除去できる。第３の液体の沸点が第２の液体３よりも低い場合や、表面張力が第２の液体３よりも高い場合、基板１を第３の液体から取り出し空気中で乾燥すれば容易に第１の主面から第３の液体を除去できる。基板１を部材含有液５から取り出した際に第１の領域１１以外に素子チップ４が付着する場合があるが、第３の液体で洗浄することにより、付着した素子チップ除去することが可能である。この場合、第３の液体として第２の液体３と同じ液体を使用することも可能である。
次に、第１の主面上の第１の液体２を除去して、図１Ｇに示すように素子チップ４を第１の領域１１に配置する。図６Ａは、第１の液体２が除去される前の様子を示している。第１の液体２が除去されると、図６Ｂに示すように、素子チップ４は、第１の領域１１に正確に配置される。素子チップ４が、２つの面（Ｐ１）と、面積が面（Ｐ１）以上である２つの面（Ｐ２）と、面積が面（Ｐ２）よりも大きい２つの面（Ｐ３）とを備える直方体状の形状であり、第１の領域の形状が面（Ｐ３）の形状とほぼ等しい場合、素子チップ４の１つの面（Ｐ３）が、基板の第１の領域１１が設けられている面に対向するように配置される。このようにして、素子チップ４が基板上にマウントされる。なお、図６Ａでは、素子チップ４が第１の液体２の内部に移動した場合の状態が示されているが、素子チップ４の一部のみが第１の液体２内に取り込まれている場合や、素子チップ４が第１の液体２の表面（第１の液体と部材含有液との界面）に存在している場合であっても、同様に、第１の液体２を除去することによって、図６Ｂに示すように素子チップ４は第１の領域１１に配置される。
第１の液体の蒸発によって素子チップが基板の第１の領域に正確に配置される原理を、図７および図８を用いて説明する。図７Ａ〜図７Ｄは、図６Ａの線Ｉ−Ｉを通り基板に垂直な断面を模式的に示す図であって、素子チップが配置される様子が示されている。図７Ａに示すように、第１の領域１１上に配置されている第１の液体２は、第２の領域１２には広がらない。第１の液体２の蒸発が進むと、第１の液体２は第１の領域１１内にとどまりながら小さくなる。その結果、図７Ｂに示すように、素子チップ４が第１の液体２からはみ出すことになる。第１の液体２からはみ出した素子チップ４の表面には、図７Ｂに示すように表面張力Ｆ２１（第１の液体の表面張力）が作用する。この表面張力Ｆ２１の総和の力Ｆ２２は、素子チップ４を第１の液体２の内部に引き戻そうとする力となる。このようにして、素子チップ４が第１の液体２の内部に引き戻されながら、第１の液体２が減少していく。その結果、図７Ｃおよび図７Ｄに示すように、素子チップ４は第１の領域１１に正確に配置される。図８Ａ〜図８Ｃは、この様子を基板の第１の主面側から見た平面図である。図８Ａにおいて、第１の液体２が存在する箇所が第１の領域１１である。素子チップ４が第１の液体２からはみ出ても、はみ出た素子チップ４を第１の液体２の内部に引き戻すような表面張力Ｆ２１（第１の液体の表面張力）が素子チップ４に作用するため、素子チップ４は第１の液体２内にとどまり、図８ＢおよびＣに示すように、第１の液体２の減少に伴って素子チップ４が第１の領域１１に正確に配置される。素子チップを構成する辺のうち最長の辺の長さが１ｍｍ以下であれば、図７Ｄや図８Ｃに示す状態で素子チップは基板に強固に固定される。素子チップと基板を固定する力は、ファンデルワールス力、水素結合または静電気的な結合等と推測される。また、第１の液体が素子チップと基板との間に液膜として残存し、この液体の表面張力が素子チップを基板に固定する力の原因になることもあると考えられる。
図７Ｄおよび図８Ｃに示すように素子チップ４を第１の領域１１に正確に配置するためには、素子チップ４が第１の液体２からはみ出した場合に、これを第１の液体２の内部に引き戻す方向に表面張力が働かなくてはならない。第１の液体２からはみ出した素子チップ４に働く表面張力の方向は、素子チップ４の表面に対する第１の液体の静的接触角θに影響される。第１の液体２からはみ出した素子チップ４に働く力について、図９Ａおよび図９Ｂを利用して説明する。図９Ａおよび図９Ｂは、大気中において、第１の液体２からはみ出した素子チップ４に働く表面張力の方向を示す模式図となる。素子チップ４の表面に対する第１の液体２の静的接触角θが９０°未満の場合は、第１の液体２から大気中にはみ出した素子チップ４には、液内部に引き戻そうとする表面張力Ｆ２１が作用する（図９Ａ参照。）。一方、素子の表面に対する第１の液体２の静的接触角θが９０°より大きい場合は、第１の液体２からはみ出した素子チップ４には、第１の液体２の外部に押し出そうとする表面張力Ｆ２１が作用する（図９Ｂ参照。）。従って、素子チップ４の表面に対する第１の液体２の静的接触角は、９０°未満であることが好ましく、８０°以下であることがより好ましい。
素子チップの表面に対する第１の液体の静的接触角が小さいほど、また、第１の液体の表面張力が大きいほど、素子チップを第１の液体の内部に引き戻す力が大きくなる。基板上の所定の位置に素子チップを正確に配置するためには、第１の液体の表面張力と素子チップの表面エネルギーとを考慮しながら、第１の液体を適切に選択することが重要である。
このようにして、第１の領域に素子チップを正確に配置することが可能となる。基板の第１の主面に形成する第１の領域を２個以上にしても、上記と同様の方法で素子チップを基板に配置できるので、複数個の素子チップを同時に基板上に配置することが可能となる。図１０Ａ〜図１０Ｇは、基板に第１の領域が複数形成されている場合に、本実施の形態のマウント方法を用いて複数の素子チップを同時にマウントする様子を示している。なお、図１０Ａ〜図１０Ｇの各工程は図１Ａ〜図１Ｇの各工程に対応しており、その説明も図１Ａ〜図１Ｇを参照しながら説明したとおりであるため、ここでは具体的な説明を省略する。なお、図７Ａ〜図７Ｄおよび図８Ａ〜図８Ｃを用いて上記に説明した内容は、素子チップが第１の液体の内部に存在している場合についてであるが、例えば素子チップが第１の液体の表面に存在している場合であっても、第１の液体の表面張力の作用によって、同様に、素子チップが第１の領域に配置されると考えられる。
また、図１Ａ〜図１Ｇで示した方法とは別に、図２Ａ〜図２Ｇで示す方法で素子チップを基板に配置することもできる。この方法は、素子チップを第１の液体に挿入するところまでは図１Ａ〜図１Ｅで示した方法と同じであるが、その後の第１の液体と第２の液体の除去する順序が異なる。すなわち、図２Ａ〜図２Ｅ示すように第１の液体２に素子チップ４を挿入した後、図２Ｆで示すように部材含有液５中で第１の液体２を除去して素子チップ４を基板１に配置し、その後、図２Ｇで示すように基板１を部材含有液５から取り出して第２の液体３を基板１の第１の主面から除去する。第１の液体が第２の液体に実質的に溶解しない場合でも、両液体の接触時間が長い場合、第１の液体は第２の液体中に徐々に溶解する場合がある。第１の液体が部材含有液中で除去される場合でも、素子チップは、第１の液体が大気中で除去される時と同様の原理で基板の所定の位置に配置される。図６Ａおよび図６Ｂと、図７Ａ〜図７Ｄと、図８Ａ〜図８Ｃと、図９Ａおよび図９Ｂとは、大気中において第１の液体が蒸発するにつれて素子チップが基板に配置される様子を表した図であるが、これらの図で大気を部材含有液とし、第１の液体の表面張力を第１の液体と部材含有液との接触面で働く界面張力とすれば、そのまま、部材含有液中で素子チップが基板に配置される様子を表した図となる。第１の液体が除去された後、素子チップは部材含有液中で基板上に固定される。素子チップを構成する辺のうち最長の辺の長さが１ｍｍ以下であれば、素子チップは基板上に強固に固定される。素子チップと基板を固定する力は、ファンデルワールス力、水素結合または静電気的な結合等と推測される。また、第１の液体が素子チップと基板との間に液膜として残存する場合、この液体の表面張力が素子チップを基板に固定する力の原因になることもある。この場合は、素子チップが第１の液体に移動した後に第１の液体が徐々に無くなり、最終的に素子チップと基板の接触面には素子チップを基板に固定するための適量の第１の液体が残るので、再現性良く素子チップを基板に固定することが可能である。
基板の第１の主面に形成する第１の領域を２個以上にしても、同様の方法で素子チップを基板に配置できるので、複数個の素子チップを同時に基板上に配置することが可能となる。
また、部材含有液中で第１の液体の一部を除去し、次に第２の液体を除去した後、最後に第１の液体の残りを除去しても良い。この場合も、素子チップは基板の所定の位置に配置される。この場合も、基板の第１の主面に形成する第１の領域を２個以上にしても、同様の方法で素子チップを基板に配置できるので、複数個の素子チップを同時に基板上に配置することが可能となる。
素子チップを第１の液体中に挿入した後に第１の液体と第２の液体のどちらを先に除去するかは、第１の液体と第２の液体の組み合わせや、第１の液体を第２の液体に曝す時間や曝し方によって変わる。しかし、いずれの場合でも素子チップは基板に配置される。
次に、素子チップの作製方法について説明する。
素子チップの作製方法は特に限定されず、公知の方法を適用できる。以下に、素子チップの作製方法の一例を、図１１Ａ〜図１１Ｄおよび図１２Ａ〜図１２Ｃを参照しながら説明する。図１１Ａおよび図１１Ｃは上面図であり、図１１Ｂおよび図１１Ｄは断面図である。
まず、図１１Ａと、図１１ＡのII−II線断面図である図１１Ｂとに示すように、表面に層１０２が存在する基板１０１上に、複数の電子素子１０３を形成する。層１０２は、選択的に除去可能な層である。次に、図１１Ｃおよび図１１Ｄに示すように、層１０２を除去することによって電子素子１０３ごとに分離して、１つの電子素子１０３を含む素子チップを複数個形成する。形成された素子チップを第２の液体中に分散して、部材含有液を得る。
電子素子がＭＯＳ型の電界効果トランジスタ（ＦＥＴ）である場合の例を、図１２Ａ〜図１２Ｃの断面図に示す。図１２Ａ〜図１２Ｃは、ウェハの一部のみを示している。まず、表面近傍の一定の深さの領域に酸化膜１１２が形成された単結晶シリコンの基板１１１を用意する。そして、基板１１１の表面に存在するｎ型シリコン１１３の表面に、複数のＦＥＴ１１９を形成する（図１２Ａ参照。）。具体的には、ホウ素がドーピングされたｐ型領域１１４と、熱酸化膜１１５と、ソース電極１１６と、ドレイン電極１１７と、ゲート電極１１８とを形成する。
次に、ＦＥＴ１１９同士を分断する溝１２０を形成する。溝１２０は、酸化膜１１２に到達するように形成される（図１２Ｂ参照。）。溝１２０は、たとえば、フォトリソ・エッチング工程によって形成できる。
最後に、図１２Ｃに示すように、酸化膜１１２をたとえばフッ酸によって選択的にエッチングすることによって、ＦＥＴごとに分離する。このようにして、ＦＥＴを含む素子チップ４が得られる。
単結晶シリコントランジスタ等の電子素子を含む素子チップの形成方法は特に限定されず、他の方法で形成してもよい。たとえば、単結晶シリコンウェハにトランジスタを形成したのち、ウェハ裏面側を削ってウェハを薄くし、その後、ダイサーでウェハを切断してもよい。ウェハの裏面側は、研磨および／またはエッチングによって削ることができる。
次に、第１の領域および第２の領域について、さらに詳しく説明する。
本実施の形態では、図３Ａに示すように、基板１において、第１の液体のぬれ性が高い第１の領域１１が、第１の液体のぬれ性が低い第２の領域１２に囲まれている。第１の領域１１と第２の領域１２とをこのように設けているので、第１の領域１１に配置された第１の液体２が第１の領域１１からはみ出さずに、図３Ｂに示すように、第１の液体２が第１の領域１１の部分のみに配置される。従って、第１の液体２と基板１との接触面は、通常、第１の領域１１の平面形状と一致する。
第２の領域１２は、たとえば、第１の液体のぬれ性が低い有機膜（以下、撥液膜という場合がある。）を基板上に形成することによって形成できる。そのような有機膜としては、たとえば、フルオロアルキル鎖を有する高分子膜、フルオロアルキル鎖を有するシランカップリング剤やチオール分子によって形成される膜、および、ゾル−ゲル法で形成されたフルオロアルキル鎖を含む有機・無機ハイブリッド膜等を用いることができる。これらの膜は、表面エネルギーが２０ｍＪ／ｍ2程度であり、第１の液体として用いられる液体をはじく性質を有する。
フルオロアルキル鎖を有する高分子膜としては、ポリテトラフルオロエチレン、ポリジフルオロエチレンおよびそれらの誘導体が挙げられる。シランカップリング剤で撥液膜（第１の液体として水を用いる場合は、たとえば撥水膜）を形成する場合、フルオロアルキル鎖を有するシランカップリング剤が数ｖｏｌ％の濃度で溶解したクロロホルム、アルカン、アルコールまたはシリコーンオイルに基板を一定時間浸漬すればよい。この場合、浸漬後に基板を溶媒で洗浄することによって、単分子膜を形成することが可能である。これらの撥液膜を形成できる基板としては、表面に活性水素が存在する基板が好ましく、例えば、酸化シリコン、窒化シリコン、ステンレス、銅、ニッケルおよび表面を活性化した樹脂等が挙げられる。シランカップリング剤によって形成された撥液性の単分子膜の一例の構造を、図１３Ａに模式的に示す。図１３Ａの単分子膜１２１は、基板１と、シロキサン結合（Ｓｉ−Ｏ）を介して結合している。
チオール分子を用いて撥液膜を形成する場合、フルオロアルキル鎖を有するチオール分子が数ｖｏｌ％の濃度で溶解したエタノールやプロパノール溶液に基板を一定時間浸漬し、その後、アルコールで基板を洗えばよい。これによって、撥液性の単分子膜が形成される。これらの単分子膜を形成できる基板としては、金、銀、銅といった金属からなる基板が挙げられる。チオール分子を用いて形成された撥液性の単分子膜の一例の構造を、図１３Ｂに模式的に示す。図１３Ｂの単分子膜１２２は、基板１とＳＨ基を介して結合している。
また、ゾル−ゲル法で撥液膜を形成する場合、たとえば、酸化シリコンの前駆体であるテトラエトキシシラン、フルオロアルキル鎖を有するアルコキシド、酸触媒、水が溶解したアルコール溶液をスピンコート法やディッピング法で基板に塗布し、１００℃以上で熱処理すればよい。この撥液膜は、ほとんどの基板に形成することが可能である。
第２の領域に囲まれた第１の領域は、親液性の基板、または、あらかじめ親液性を有するように処理しておいた基板を用意し、第２の領域となる部分に撥液膜を形成することによって作製できる。たとえば、まず、親液性にしたい部分をレジストなどの保護膜で覆う。次に、基板全体を撥液膜で覆った後、保護膜を除去することにより第１の領域に形成された撥液膜を除去すればよい。この方法は、シランカップリング剤やゾル−ゲル法を用いて形成する膜の場合に適用できる。また、撥液膜のみが特異的に付着するような表面を第２の領域となるべき部分に形成して、この第２の領域のみに撥液膜を形成してもよい。例えば、撥液性にしたい箇所だけにチオールと反応する金属パターンを形成しておき、その基板をチオールが溶解した有機溶媒に浸漬することによって、金属領域のみを撥液性とすることができる。
また、インクジェット法、スクリーンプリント法、凸版印刷法、凹版印刷法、マイクロコンタクトプリント法等で撥液膜を所定の領域に直接形成してもよい。
また、親液性の第１の領域は、無機材料を用いて形成してもよい。例えば、シリコン基板は、酸化シリコンに比べて撥液性が高い。従って、シリコン基板の表面に酸化シリコン膜のパターンを形成し、酸化シリコン膜の部分を第１の領域としてもよい。この構成では、酸化シリコン膜のパターンの部分のみに第１の液体を配置することが可能となる。酸化シリコン膜は、たとえばプラズマＣＶＤ法によって酸化シリコン膜を堆積することによって形成してもよいし、シリコン基板の表面を酸素存在の雰囲気でコロナ放電処理やプラズマ処理することで酸化して形成してもよい。酸化シリコンの表面エネルギーは１００ｍＪ／ｍ2以上であり、シリコンの表面エネルギーは３８ｍＪ／ｍ2程度である。
このように、撥液性の第２の領域に囲まれた親液性の第１の領域を形成することによって、第１の液体を第１の領域に正確に配置することができる。その結果、素子チップを第１の領域に正確に配置することができる。この方法によれば、基板に穴を開けることなく素子チップを正確に配置することが可能である。
（実施の形態２）
実施の形態２では、本発明の電子機器の製造方法およびその製造方法で製造された表示装置について、図面を参照しながら説明する。本実施の形態では、電子機器として表示装置である液晶ディスプレイを製造する方法について説明する。なお、本発明は以下の例に限定されない。
図１４に、本実施の形態の電子機器である液晶ディスプレイ１４０の構成の一部を模式的に示す。
液晶ディスプレイ１４０は、ガラス基板１４１と、Ｘドライバ１４２と、Ｙドライバ１４３と、Ｘ走査電極１４４と、Ｙ走査電極１４５と、トランジスタチップ（素子チップ）１４６と、画素部１４７とを含む。トランジスタチップ１４６は、単結晶シリコンに形成されたトランジスタである。
画素部１４７は、その近傍に配置されたトランジスタチップ１４６によって制御される。トランジスタのソース電極またはドレイン電極には、画素部１４７を駆動させる電圧が印加され、Ｙ走査電極１４５を介してＹドライバ１４３から印加される。ゲート電極には、画像信号電圧が、Ｘ走査電極１４４を介してＸドライバ１４２から印加される。画像信号の電圧が印加されたトランジスタから、画素の下部にある画素電極（図示せず）に電圧が印加される。一方、図では示していないが、画素電極上には透明電極が液晶層や配向膜を介して配置されている。従って、画素電極に電圧が加わると液晶層に電圧が加わって光の透過率が変化する。
以下に、液晶ディスプレイ１４０の製造方法の一例について説明する。図１５は液晶ディスプレイ１４０の断面模式図であり、２個の画素の近傍のみを示している。なお、基板上へトランジスタチップを配置する工程以外の工程については、一般的な方法で行うことができる。また、以下の方法で製造される液晶ディスプレイ１４０は一例であり、各部材のサイズ等はこれに限定されない。
まず、５０ｃｍ角で厚さ１ｍｍのガラス基板１４１上に、Ｘ走査電極１４４、Ｙ走査電極１４５および画素電極１５１を、フォトリソグラフィー法を用いて形成する。電極材料には銅を用い、電極の厚さは５０ｎｍである。Ｘ走査電極１４４およびＹ走査電極１４５の線幅は２μｍである。画素電極１５１のサイズは、１００μｍ×１００μｍである。
Ｘ走査電極１４４およびＹ走査電極１４５は、図１４に示すように格子状に配置される。Ｘ走査電極１４４とＹ走査電極１４５とが交差する箇所には絶縁膜（図示せず）が形成される。この絶縁膜によって、両電極が互いに絶縁される。絶縁膜には窒化シリコンや酸化シリコンを用いることができる。次に、トランジスタチップ１４６を配置する。このトランジスタチップ１４６は図１２Ｃに示す構造を有する。なお、本実施の形態ではソース電極とドレイン電極とを区別して説明しているが、両電極のうち、どちらがソース電極になってもよく、一方がソース電極なら他方はドレイン電極として働く。
トランジスタチップ１４６の電極の配置を図１６Ｆに模式的に示す。トランジスタチップ１４６の形状は板状であり、大きさは２０μｍ×５０μｍであり、厚さは５μｍである。このトランジスタのチャンネル長は１０μｍであり、チャンネル幅は４０μｍである。トランジスタの一方の面には、ソース電極１４６ｓ、ドレイン電極１４６ｄおよびゲート電極１４６ｇが形成されている。
図１５に示すように、トランジスタのゲート電極１４６ｇがＸ走査電極１４４に対応し、ソース電極１４６ｓおよびドレイン電極１４６ｄがＹ走査電極１４５および画素電極１５１に対応するように、電極を形成する。
本発明のマウント方法でトランジスタチップ１４６をマウントすると、電極端子が形成されている面がガラス基板１４１側に向く場合と、逆の方向に向く場合とが存在する。たとえば、図１５では、左側のトランジスタチップ１４６は、電極端子が形成されている面がガラス基板１４１側に向いており、右側のトランジスタチップ１４６は逆の方向を向いている。従って、トランジスタチップ１４６をガラス基板１４１上に配置した時点では、右側のトランジスタチップ１４６には配線が接続されていない。このようなトランジスタチップ１４６への配線は、トランジスタチップ１４６を配置したのちに行われる。
トランジスタチップ１４６の配置後、基板の全面を覆うように平滑層１５２を形成する。次に、トランジスタチップ１４６の電極へ配線を行うために、平滑層１５２にスルーホールを形成する。トランジスタチップ１４６の厚さは５μｍであるので、トランジスタチップ１４６に配線を行うためには平滑層１５２が必要となる。また、平滑層１５２は、トランジスタチップ１４６を基板１４１に固定する役割を担う。平滑層１５２の材料としては、熱硬化性の高分子材料や紫外線硬化性の高分子材料、金属アルコキシドを用いて形成されたゾル−ゲル膜などを適用できる。特に、フォトリソグラフィーで加工可能な高分子材料が好ましく、光硬化性ポリイミドなどが好ましい。平滑層１５２を形成する前は、トランジスタチップ１４６とガラス基板１４１との密着性が弱いので、平滑層１５２は例えばスプレーコートによって形成することが望ましい。
次に、平滑層１５２上に、Ｘ走査電極１４４、Ｙ走査電極１４５および画素電極１５１を形成する。平滑層１５２上のこれらの電極のパターンは、ガラス基板１４１上に形成する銅の電極のパターンと同じであり、両者はガラス端部で電気的に接続されている。
平滑層１５２上の電極は、電極端子が上を向いているトランジスタチップのソース電極１４６ｓ、ドレイン電極１４６ｄおよびゲート電極１４６ｇとスルーホールを介して接続される。このように、本実施例の製造方法では、トランジスタチップ１４６の電極端子が形成されている面がガラス基板１４１に対してどちら向きに配置されても、トランジスタチップ１４６は配線に接続される。
次に、配向膜１５３を形成する。一方、ガラス基板１５４上に、偏光板１５５、透明電極１５６、カラーフィルター１５７、および配向膜１５８を形成する。次に、ガラス基板１４１とガラス基板１５４とを、スペーサを挟んで貼り合わせる。その後、ガラス基板１４１とガラス基板１５４との間の隙間に液晶１５９を注入し、シール材１６０でシールする。このようにして、液晶ディスプレイ１４０が得られる。
以下に、ガラス基板１４１上に、図１６Ｆに示すトランジスタチップ１４６をマウントする方法の一例について説明する。図１６Ａ〜図１６Ｅには、トランジスタチップ１４６をマウントする各工程が模式的に示されている。
まず、図１６Ａに示すように、ガラス基板１４１上に、フォトリソグラフィー法を用いて、Ｘ走査電極１４４、Ｙ走査電極１４５および画素電極１５１を形成する。これらの電極は、ガラス基板１４１上に配置されるトランジスタチップ１４６の表面のソース電極１４６ｓ、ドレイン電極１４６ｄおよびゲート電極１４６ｇと接続可能な形状に形成される。
次に、トランジスタチップ１４６が配置される親液性の領域（第１の領域）１６２と、その領域１６２を取り囲む撥液性の領域（第２の領域）１６１とを形成する。領域１６１および１６２は、以下の方法で形成できる。
まず、電極が形成されたガラス基板１４１全体に、オゾン雰囲気中で紫外線を照射して、ガラス基板１４１の表面と電極の表面とを親液性にする。この処理によって、ガラス表面の表面エネルギーを１００ｍＪ／ｍ2以上にできる。次に、撥液性にする領域以外の部分をポジ型レジスト膜で覆う。次に、乾燥雰囲気中で、ＣＦ3（ＣＦ2）7Ｃ2Ｈ4ＳｉＣｌ3が１ｖｏｌ％溶解しているパーフルオロオクタン溶液にガラス基板を２０分間浸漬する。そのガラス基板を、純粋なパーフルオロオクタンで洗浄後、溶媒を除去する。次に、ポジ型レジスト膜を除去する。この工程によって、レジスト膜で覆われていない領域が撥液性の領域１６１となる。撥液性の領域１６１の表面エネルギーは、たとえば１９ｍＪ／ｍ2である。
撥液性の領域１６１および親液性の領域１６２の形状の一例を図２０に示す。領域１６２を取り囲むように領域１６１が形成されている。図２０では、基板上の電極の図示を省略しているが、基板上の電極のうち、トランジスタチップのソース電極およびドレイン電極に対応する電極は、領域１６１と領域１６２の両方にまたがって存在する。すなわち、それらの電極表面には、親液性の部分と撥液性の部分とが存在する。清浄な銅電極の表面は親液性であるが、その表面にシランカップリング剤を反応させて撥液性の単分子膜を形成することによって撥液性とすることが可能である。そのため、銅電極表面のうち、所定の領域のみにシランカップリング剤を反応させることによって、撥液性の領域と親液性の領域との両方を有する銅電極を形成することが可能である。
次に、親液性の領域１６２へ、第１の液体として純水を配置する。純水の配置は吐出装置（インクジェット装置）を用いて行う。この装置は、インクジェットプリンタとして印刷用に使用されているものが利用できる。吐出装置は、微小な液滴を吐出するためのヘッド、ヘッドと基板の相対的位置を制御するための機構、および、基板の所定の位置に液滴を吐出するため、ヘッドと基板の相対的運動に合わせて液滴を吐出するタイミングを制御する機構とからなる。ヘッドは直径数十μｍの多数のノズル孔を有し、それぞれのノズル孔から直径数十μｍの微小液滴を基板に向けて吐出する。ノズル孔と基板との間隔は１ｍｍ以下である。本実施例では、ノズル孔径が２０μｍのヘッドを用い、ノズルと基板間隔を０．５ｍｍに保ちながら、基板とヘッドを相対的に移動させながら、直径１７μｍの純水一滴を基板上の領域１６２に配置する。液滴の配置は、相対湿度９５％以上１００％未満の雰囲気で行う。この雰囲気では、基板に配置された液滴が揮発しにくく、長時間基板上安定にとどまる。
液滴を配置した後すぐに、あらかじめ用意しておいた部材含有液（トルエン（第２の液体）中にトランジスタチップが分散された液）で満たされた容器に、液滴の配置されている面側が上になるように基板を浸漬する。この操作も、相対湿度９５％以上１００％未満の雰囲気下で行う。トランジスタチップがトルエン中に均一に分散するために、トルエン液を攪拌することが望ましい。
次に、基板１４１をトルエンから取り出し、すぐに、トランジスタチップの分散されていないトルエン（第３の液体）中に再び浸漬する。この作業も相対湿度９５％以上１００％未満の雰囲気で行う。この場合もトルエンを攪拌することが望ましい。この操作によって、第１の液体以外の領域に付着したシリコンチップを除去することができる。
次に、基板をトルエンから取り出し、相対湿度５０〜８０％の雰囲気におく。基板１４１上の第１の液体は揮発し、それに伴いシリコンチップは領域１６２に配置される。その後は、上述したように、平滑層１５２および電極を形成する（図１６Ｄおよび図１６Ｅ）。このようにして、トランジスタチップがマウントされる。
（実施の形態３）
実施の形態３では、本発明の電子機器の製造方法およびその製造方法で製造された表示装置について、図面を参照しながら説明する。本実施の形態では、電子機器として表示装置である有機エレクトロルミネッセンスディスプレイ（有機ＥＬディスプレイ）の一例を製造する方法について説明する。なお、本発明は以下の例に限定されない。
図１７には、本実施の形態の有機ＥＬディスプレイ２００の構成が模式的に示されている。
有機ＥＬディスプレイ２００は、ポリカーボネートからなる基板２０１と、Ｘドライバ２０２と、Ｙドライバ２０３と、Ｘ走査電極２０４と、Ｙ走査電極２０５と、素子チップ２０６と、画素部２０７とを含む。素子チップ２０６は、結晶シリコンに形成されたトランジスタ回路を含む。画素部２０７は有機ＥＬ材料を含む。画素部２０７は、素子チップ２０６のトランジスタ回路によって制御される。
画素部２０７を制御するトランジスタ回路の回路図を図１８Ａに示す。この回路は、スイッチ用トランジスタ２１１と、ドライバ用トランジスタ２１２と、コンデンサ２１３とを含む。画素部２０７は、スイッチ用トランジスタ２１１とドライバ用トランジスタ２１２の２個のトランジスによって制御される。スイッチ用トランジスタ２１１のソース電極には、Ｙドライバ２０３からＹ走査電極２０５を介して電圧が印加される。トランジスタ２１１のドレイン電極とトランジスタ２１２のゲート電極とは電気的に接続されている。ドライバ用トランジスタ２１２のドレイン電極は、画素部２０７の下に配置された画素電極（図１７では図示せず。）に電気的に接続されている。また、ドライバ用トランジスタ２１２のソース電極には、画素を発光させるための電圧が印加されている。一方、スイッチ用トランジスタ２１１のゲート電極には、Ｘドライバ２０２からＸ走査電極２０４を介して画像信号（電圧）が印加される。
スイッチ用トランジスタ２１１に画像信号の電圧が印加されると、トランジスタ２１１からドライバ用トランジスタ２１２のゲート電極に電圧が印加される。その結果、画素電極に電圧が加わる。図１７には示していないが、画素部２０７上には透明電極が配置されている。従って、画素電極に電圧が加わることによって、画素部２０７が発光する。
素子チップ２０６の斜視図を、図１８Ｂに模式的に示す。素子チップ２０６は板状の単結晶シリコンに形成されている。素子チップ２０６のサイズは、例えば長さ５０μｍ、幅２０μｍ、厚さ５μｍである。素子チップ２０６の表面には、２つの電極端子２０６ｘと、２つの電極端子２０６ｙと、２つの電極端子２０６ｚと、１つの電極端子２０６ｄとが形成されている。これらの電極端子は、電極端子が形成されている面に対して２回対称の配置になっている。素子チップ２０６が有機ＥＬディスプレイ用基板に配置されたとき、電極２０６ｘはＸ走査電極と、電極２０６ｙはＹ走査電極と、電極２０６ｚは画素電極と、電極２０６ｄはドライバ電極と電気的に接合され、ディスプレイを駆動する。
以下に、有機ＥＬディスプレイの製造方法の一例について説明する。本発明の有機ＥＬディスプレイ２００の断面図を図１９に示す。図１９は、２個の画素近傍のみを示している。なお、基板上へ素子チップを配置する工程以外の工程については、一般的な方法で行うことができる。
まず、５０ｃｍ角で厚さ１ｍｍのポリカーボネート基板２０１上に、酸化シリコン膜２２１を形成する。次に、酸化シリコン膜２２１上に、Ｘ走査電極２０４、Ｙ走査電極２０５、画素電極２２２、および、ドライバ用トランジスタへ電圧を加えるためのドライバ電極（図示せず）を形成する。これらの電極は、フォトリソグラフィー法を用いて形成する。電極材料は銅であり、厚さは５０ｎｍである。Ｘ走査電極２０４、Ｙ走査電極２０５およびドライバ電極の線幅は２μｍである。画素電極２２２のサイズは、１００μｍ×１００μｍである。Ｘ走査電極２０４、Ｙ走査電極２０５およびドライバ電極が交差する箇所には、絶縁膜（図示せず。）を形成して電極間を絶縁する。絶縁膜には窒化シリコンや酸化シリコンを用いることができる。
次に、実施の形態２と同様の方法で、基板２０１上の素子チップ２０６を配置する領域を親液性にし、それを取り囲む領域を撥液性にする。撥液性の領域の表面エネルギーは２０ｄｙｎｅ／ｃｍ程度にでき、親液性の領域の表面エネルギーは６０ｄｙｎｅ／ｃｍ以上にできる。そして、表面を親液化処理した素子チップ２０６を、実施の形態２で説明したマウント方法と同様の方法で所定の位置に配置する。
素子チップ２０６の表面エネルギーは、親液化処理によって５０ｍＪ／ｍ2以上とすることが可能である。なお、実施の形態２と同様に、素子チップ２０６は、電極端子が形成されている面が基板２０１側を向く場合と、その逆を向く場合とがある。図１９の左側の素子チップ２０６は電極端子が基板２０１側を向いており、右側の素子チップ２０６はその逆を向いている。従って、図１９の左側の素子チップ２０６は、基板上の電極と接続される。一方、図１９の右側の素子チップ２０６は、後の工程で電極に接続される。なお、素子チップ２０６の電極端子は、それが形成されている面に対して２回対称となるように配置されているので、その面がどちらに配置されても基板上の電極パターンと電気的に接続することができる。
素子チップ２０６の配置後、基板全面に平滑層２２３を形成する。次に、素子チップ２０６の電極端子に到達するスルーホールを平滑層２２３に形成する。平滑層２２３は、実施の形態２で述べた材料で形成できる。本例での素子チップ２０６の厚さは５μｍなので、このような平滑層２２３が必要となる。また、平滑層２２３は、素子チップ２０６を基板２０１に固定する役割を担う。
次に、平滑層２２３上に、Ｘ走査電極２０４、Ｙ走査電極２０５、ドライバ電極（図示せず）および画素電極２２２を形成する。これらの電極のパターンは、基本的には、基板２０１上に直接形成される電極のパターンと同じであるが、素子チップ２０６近傍では、基板２０１側とは反対側を向いている素子チップ２０６（図１９における右側の素子チップ２０６）のそれぞれの電極２０６ｘ、２０６ｙ、２０６ｚ、２０６ｄ（図示せず）に電気的に接続できるようにする。平滑層２２３上の電極と基板上の電極とは、基板端部（図示せず）で電気的に接続される。また、平滑層２２３上の電極は、スルーホールを介して、電極端子が基板２０１側とは反対側を向いている素子チップ２０６の電極端子と電気的に接続される。このように、本例では、素子チップ２０６の主面が基板２０１に対してどちら向きに配置されても電極と接続することが可能である。すなわち、図１９で示すように、素子チップ２０６の電極２０６ｘ（一個のみ図示）、２０６ｙ（一個のみ図示）、２０６ｚ（一個のみ図示）、２０６ｄ（図示せず）は、それぞれ、Ｘ走査電極２０４、Ｙ走査電極２０５、画素電極２２２およびドライバ電極（図示せず）に電気的に接合される。
絶縁層２２４を形成した後、発光層となる有機ＥＬ膜２２５を、シャドーマスクを用いて真空蒸着法で形成する。次に、透明電極２２６および酸化シリコン膜２２７を形成する。このようにして有機ＥＬディスプレイを製造できる。
（実施の形態４）
図１６Ｆに示すトランジスタチップ１４６は、実施の形態２で説明した方法とは別の方法を用いても基板上にマウントできる。本実施の形態では、第２の液体としてクロロホルムを用いる以外は実施の形態２と基本的に同じである。すなわち、実施の形態２と同様の方法で、親液性の領域１６２へ、第１の液体として純水を配置する。液滴を配置した後すぐに、あらかじめ用意しておいた部材含有液（クロロホルム（第２の液体）中にトランジスタチップが分散された液）で満たされた容器に、液滴の配置されている面側が上になるように基板を浸漬する。トランジスタチップがクロロホルム中に均一に分散するために、クロロホルム液を攪拌することが望ましい。次に、基板をクロロホルムから取り出し、すぐに、トランジスタチップの分散されていないクロロホルム（第３の液体）中に再び浸漬する。この場合もクロロホルムを攪拌することが望ましい。この操作によって、第１の液体以外の領域に付着したシリコンチップを除去することができる。次に、基板をクロロホルムから取り出し、基板上のクロロホルムを除去する。これらの結果、基板上にトランジスタチップがマウントされる。本実の形態において用いる第２の液体であるクロロホルムは、実施の形態２で用いるトルエンに比べると水に対する溶解性が高いため、親水領域に配置された純水はクロロホルム中で徐々に無くなり、それに伴いトランジスタチップが基板上に配置されるものと推測される。
以上の方法により、トランジスタチップ１４６を基板上にマウントできる。なお、それ以外の工程を実施の形態２と同様に行うことで、液晶ディスプレイを作製することができる。
（実施の形態５）
実施の形態３において、トランジスタチップのマウント方法を実施の形態４の方法を用いて行っても、有機ＥＬディスプレイを作製することができる。
（実施の形態６）
図１６Ｆに示すトランジスタチップ１４６は、実施の形態２で説明した方法とは別の方法を用いても基板上にマウントできる。本実施の形態では、第１の液体としてｎ−ヘキサデカン、第２の液体としてパーフルオロオクタンを用いる例について説明する。
ヘキサデカンは蒸気圧が低く、基板に配置された後も揮発せずに安定に存在できるので、第１の液体の配置を例えば相対湿度４０〜８０％の雰囲気で行える。これとは別に、トランジスタチップ１４６の表面をオクタデシルトリクロロシランで表面処理し、これをパーフルオロオクタンに分散しておく。トランジスタチップ１４６表面の処理は、トランジスタチップをシリコンウェハから切り出して取り出した後、オクタデシルトリクロロシラン（ＣＨ3（ＣＨ2）17ＳｉＣｌ3：以下ＯＴＳと略記する）が１ｖｏｌ％溶解したオクタン溶液中１時間に入れ、ＯＴＳが溶解したオクタン溶液とオクタンと置換しながらＯＴＳを溶液から除去する。これらの操作は乾燥窒素雰囲気中で行う。その後、トランジスタチップが分散したオクタンをなす型フラスコに入れ、オクタンをエバポレータを用いて除去する。次に、このなす型フラスコにパーフルオロオクタンを入れてトランジスタチップを分散させる。このようにして、ＯＴＳで表面が修飾されたトランジスタチップが分散したパーフルオロオクタン溶液（部材含有液）を用意する。その後、この溶液を別の容器に移し、そこに、第１の液体としてヘキサデカンを配置した基板を浸漬する。ヘキサデカンの比重はパーフルオロオクタンの比重よりも小さいので、基板に配置したヘキサデカンをパーフルオロオクタン中で安定に保つために、液体の配置した面を下に向ける。後は、実施の形態２と同様にしてトランジスタチップを基板に配置する。その後、基板を再びパーフルオロオクタン中に浸漬して、ヘキサデカン以外の領域に付着した素子チップを除去する。次に基板を取り出し、１１０℃のオーブンに入れてヘキサデカンを蒸発させる。
以上の方法により、トランジスタチップ１４６を基板上にマウントできる。なお、それ以外の工程を実施の形態２と同様に行うことで、液晶ディスプレイを作製することができる。
（実施の形態７）
実施の形態３において、トランジスタチップのマウントを実施の形態６の方法を用いて行っても、有機ＥＬディスプレイを作製することができる。
（実施の形態８）
実施の形態８では、本発明のマウント装置の一実施形態について説明する。本実施の形態のマウント装置は、素子チップを基板上にマウントする際に用いることができる装置である。
図２１は、素子チップをマウントするためのマウント装置を示した模式図である。素子チップを配置する基板２３１は長い帯状の樹脂シートであり、ローラ２３２〜２３５によって、図中左側から右側に移動し、それに伴って素子チップが基板２３１上にマウントされていく。本実施の形態のマウント装置には、基板２３１の第１の領域に第１の液体を配置するための吐出装置（液体配置部）２３６と、ローラ２３２〜２３５によって基板２３１を搬送しながら第１の液体２４５に部材含有液２３７を接触させるために設けられた部材含有液２３７が入った液槽（部材接触部）２４０が設けられている。液槽２４０は仕切板２４１で二つに分離されており、基板搬送方向の上流側に部材含有液２３７、下流側に洗浄用の第３の液体２４２がそれぞれ満たされている。なお、本実施の形態では、部材含有液２３７に含まれる第２の液体２３９と、第３の液体２４２とに同じ液体を用いているため、このような液槽を用いることができる。
図２２は、基板２３１とロール２３２〜２３５との関係を示した模式図である。素子チップがマウントされた基板２３１は、その後の工程で適当な場所で切断され、所定の面形状になる。図２１に示すように、基板２３１にはあらかじめ、第１の液体を配置する第１の領域２４３と、それを取り囲む第２の領域２４４とが形成されている。基板２３１はローラ２３２〜２３５によって左側から右側に移動する。第１の領域２４３への第１の液体２４５の配置は、吐出装置２３６のヘッドで第１の液体からなる液滴２４６を吐出して行う。液滴２４６が配置された基板２３１は、第２の液体２３９に素子チップ２３８が分散された部材含有液２３７が入っている液槽２４０に挿入される。液槽２４０中で素子チップ２３８が第１の液体２４５の領域に移動する。素子チップ２３８が第１の液体２４５の領域に存在している基板２３１は、第３の液体２４２に浸漬されて、第１の液体２４５の領域以外に付着している素子チップ２３８が洗い流される。その後、基板２３１は第３の液体２４２から引き上げられ、それに伴い第３の液体２４２が揮発し、その後、第１の液体２４５も揮発する。この動作により、素子チップ２３８は第１の領域２４３に正確に配置される。なお、図２１には、素子チップ２３８が第１の液体２４５の内部に完全に取り込まれる場合が示されているが、素子チップ２３８が第１の液体２４５の領域に移動すればよい。
なお、第２の液体と第３の液体とは、ともに、第１の液体が実質的に溶解しない液体であることが必要である。第２の液体を第３の液体で洗浄するために、第２の液体は第３の液体に溶解することが必要である。
また、本実施の形態のマウント装置は、第１の液体および第３の液体を自然乾燥にて除去しているが、液体を除去するための機構（液体除去部）として乾燥機等が別に設けられていてもよい。
また、本実施の形態のマウント装置では、第１の液体２４５は、第３の液体２４２から基板２３１が取り出された後に乾燥除去されるよう示しているが、第１の液体２４５は、素子チップ２３８を取り込んだ後、第２の液体２３９もしくは第３の液体２４２中で除去されてもよい。この場合、基板２３１を第３の液体２４２から取り出し、この第３の液体２４２を除去することで、素子チップ２３８は基板２３１の所定の位置に配置される。
（実施の形態９）
実施の形態９では、本発明のマウント方法の一実施形態について、図面を参照しながら説明する。なお、本実施の形態では、電子回路を構成する部材が柱形状であり、その部材を基板上にマウントする方法について説明する。
図２３Ａは、本実施の形態のマウント方法を用いて基板上にマウントされた柱形状の部材を示す平面図であり、図２３Ｂは、図２３Ａの線III−IIIを通り基板に垂直な断面を示す図である。本実施の形態では、基板２５１の一主面上に設けられた第１の領域２５１１に、柱形状の部材２５２が配置されている。本実施の形態では、基板２５１上に複数の第１の領域２５１１が設けられており、これら複数の第１の領域２５１１は、互いに接しないように離して形成されている。第１の領域２５１１は長方形状であり、１つの第１の領域２５１１内に複数の部材２５２（図中では、３つの部材）がマウントされている。第１の領域２５１１は、その短手方向の長さが部材２５２の長軸の長さよりも短く形成されているため、第１の領域２５１１に配置されている複数の部材２５２は、その長軸が第１の領域２５１１の長手方向にほぼ一致するように配向してマウントされている。また、基板２５１の一主面上には、第１の領域を２５１１囲む第２の領域２５１２が設けられている。第２の領域２５１２は、本実施の形態のマウント方法で用いられる後述の第１の液体のぬれ性が第１の領域２５１１よりも低くなるように形成されている。
次に、本実施の形態のマウント方法について説明する。ここでは、便宜上、図２４に示すような、一主面上に１つの第１の領域２５１１とそれを囲む第２の領域２５１２とが設けられた基板２５１を用意し、その基板２５１に柱形状の部材をマウントする方法について説明する。
図２５Ａ〜図２５Ｅは、本実施の形態のマウント方法を用いて部材を基板上にマウントする際の各工程について、図２４の線IV−IVを通り基板に垂直な断面を用いて示している。
図２４に示す基板２５１には、その一主面上に、予め表面処理が施されて第１の領域２５１１および第２の領域２５１２が形成されている。本実施の形態では、第１の領域２５１１は、短手方向の長さＬ１が部材の長軸の長さよりも十分に短く、長手方向の長さＬ２が部材の長軸の長さとほぼ同じ長さになるように、形成されている。例えば、配置する部材として、長軸の平均長さ１０μｍで平均直径２００ｎｍの円柱形状粒子であるナノワイヤを用いる場合、第１の領域２５１１は、例えば、短手方向の長さＬ１＝２．５μｍ、長手方向の長さＬ２＝１０μｍの長方形とできる。この場合、１つの第１の領域２５１１あたりに１〜数１０本のナノワイヤが配置される。なお、本実施の形態では第１の領域２５１１の長手方向の長さＬ２を部材の長軸の長さとほぼ同じとしたが、これに限定されず、長軸の長さよりも長くしてもよい。
まず、図２５Ａに示すように、図２４に示すような基板２５１の第１の領域２５１１上に、第１の液体２５３を配置する。第１の液体２５３を配置する方法は特に限定されず、基板２５１の第１の領域２５１１が設けられている面に第１の液体の液滴を接触させる等の方法が使用できる。第１の領域２５１１は、第１の液体のぬれ性が高い親液性の領域であり、かつ第１の液体のぬれ性が低い第２の領域２５１２に囲まれている。従って、第１の領域２５１１に配置された第１の液体２５３は、第１の領域２５１１内に安定して存在できる。
次に、図２５Ｂに示すように、第１の液体２５３が配置された基板２５１を部材含有液２５６に浸漬する。部材含有液２５６には、第１の液体２５３が実質的に溶解しない第２の液体２５５と、柱形状の部材２５２とが含まれている。第１の液体２５３が第２の液体２５５に実質的に溶解しないため、基板２５１の全体を部材含有液２５６に浸漬しても、第１の液体２５３は基板の第１の領域２５１１上に安定にとどまる。
図２５Ｃに示すように、部材２５２が第１の液体２５３に近づいて接触すると、第１の液体２５３と部材含有液２５６（第２の液体２５５）との接触面で働く界面張力の作用により、部材２５２が第１の液体２５３の内部に引き込まれる。部材２５２が第１の液体２５３の内部に引き込まれる原理は、実施の形態１で説明した、素子チップが第１の液体に引き込まれる原理と同様であるため、ここではその説明を省略する。その後、部材２５２は、その表面全体を第１の液体２５３にぬらすように移動して、図２５Ｄに示すように、第１の領域２５３内に収まるように配向する。なお、ここでは、部材２５２が第１の液体２５３の内部に完全に取り込まれる場合を例にして説明したが、部材２５２は第１の液体２５３の領域に移動していればよいと考えられ、例えば第１の液体２５３と部材含有液２５６との界面に部材２５２が存在していても構わない。
部材２５２の全体が第１の液体２５３の内部に引き込まれる場合は、第１の液体２５３の体積を部材２５２の全体が入り込める体積よりも大きくすることによって、再現性良く部材２５２を基板２５１に配置することが可能となる。また、一旦第１の液体２５３に移動した部材２５２は、そこで安定にとどまり、そこから脱離しにくい。このため、部材２５２を確実に基板２５１にマウントすることが可能となる。このように、本発明の方法は、第１の液体の量を厳密に制御する必要がなく、また、一旦基板に配置された部材は基板から脱離しにくいという特徴を持つ。
次に、基板２５１を部材含有液２５６から取り出し、第２の液体２５５および第１の液体２５３を基板２５１上から除去する。これにより、図２５Ｅに示すように、部材２５２が基板２５１の第１の領域上２５１１に配向して配置される。第２の液体２５５および第１の液体２５３を基板２５１上から除去する方法は、実施の形態１の場合と同様であるため、ここではその説明を省略する。
また、第１の液体に部材を挿入した後、第１の液体を除去してから第２の液体を除去することで部材を基板上に配置することも可能である。すなわち、図２５Ｄの後、第１の液体２５３を第２の液体２５５中に徐々に溶解させて除去した後、基板２５１を部材含有液２５６から取り出して部材２５２を配置することも可能である。第１の液体２５３が第２の液体２５５に実質的に溶解しない場合でも、長時間両液体を接触させることで、第１の液体２５３は第２の液体２５５中に溶解して除去され、それに伴い、部材２５２は所定の位置に配置される。その後、基板２５１を部材含有液２５６から取り出すことで部材２５２は基板上に配置される。部材含有液２５６中で部材２５２が配置される原理は実施の形態１で示したものと同じである。
また、第２の液体２５５中で第１の液体２５３の一部を除去し、次に、基板２５１から第２の液体２５５を除去し、最後に、残っている第１の液体２５３を除去しても、部材２５２は基板２５１上に配置される。
第１の液体に部材を挿入した後、第１の液体と第２の液体のどちらを先に除去するかは、第１の液体と第２の液体の組み合わせや、第１の液体を第２の液体に曝す時間や曝し方によって変わる。しかし、いずれの場合でも、部材を基板の所定の領域に配置できる。
次に、基板上に第１の領域および第２の領域を形成する方法の一例について、図２６Ａ〜図２６Ｃを参照しながら説明する。本実施の形態では、基板がシリコン基板であり、マウントされる部材がナノ部材である場合について説明する。
シリコン基板上への第１の領域の形成は、まず、シリコン基板を酸素存在の雰囲気中でプラズマ処理して基板表面を酸化することにより、基板の全面を親液性にする。続いて、図２６Ａに示すように、フォトリソグラフィー法を用いて、ナノ部材をマウントする所定の位置に、長方形状（マウントするナノ部材のサイズが、例えば、長軸の平均長さ１０μｍ、平均直径２００ｎｍである場合、例えば縦１０μｍ、幅２．５μｍの長方形）のレジスト膜２５７を形成する。
次に、例えば、乾燥雰囲気中で、ＣＦ3（ＣＦ2）7Ｃ2Ｈ4ＳｉＣｌ3が１ｖｏｌ％溶解しているパーフルオロオクタン溶液にレジスト膜２５７が形成された基板２５１を２０分間浸漬する。その後、基板を、純粋なパーフルオロオクタン中で洗浄した後、溶媒を除去する。これにより、図２６Ｂに示すように、レジスト膜２５７以外の領域にフッ素系単分子膜２５８を形成して、撥液性の第２の領域とする。さらに、レジスト膜２５７をアセトンで取り除き、図２６Ｃに示すような、親液性の微細パターン（第１の領域２５１１）とそれを囲む第２の領域２５１２とが設けられた基板２５１を作製する。
次に、部材含有液を作製する方法の例について説明する。
例えば、部材がシリコンナノワイヤの場合、部材含有液は以下のようにして作る。あらかじめ金などの触媒を表面に形成しておいたシリコン基板等にＣＶＤ法でシリコンナノワイヤを成長させる。その基板を第２の液体に浸漬し、この液体に超音波を印加することでシリコン基板からシリコンナノワイヤを脱離させ、第２の液体中に分散させる。超音波の印加は、第２の液体を入れた容器を超音波洗浄機槽に入れることで行う。また、部材の表面を化学修飾することで第１の液体に対するぬれ性を保持しつつ、第２の液体への分散性を高めることも可能である。このことにより、部材が凝集しにくい長時間安定な部材含有液が実現する。例えば、部材がシリコンナノワイヤの場合は以下の方法で表面を化学修飾する。シランカップリング剤の溶解した溶液にシリコンナノワイヤを形成した基板を曝すことにより、シリコンナノワイヤ表面が化学修飾される。この基板を第２の液体に浸漬して超音波を印加することで、化学修飾されたシリコンナノワイヤの分散液が形成できる。例えば、第１の液体を水にした場合、第２の液体としてクロロメタン、ジクロロメタン、クロロホルム、四塩化炭素、モノクロロブタン、ジクロロブタン、モノクロロペンタン、ジクロロペンタン等の塩素系の溶媒を用い、ＣＣｌ3ＳｉＣｌ3、ＣＨＣｌ2ＳｉＣｌ3、ＣＨ2ＣｌＳｉＣｌ3、ＣＨ2ＣｌＣＨ2ＳｉＣｌ3、ＣＨ2ＣｌＣＨＣｌＳｉＣｌ3、ＣＨ3ＣＨＣｌＳｉＣｌ3等の炭素に塩素が結合した基を含むシランカップリング剤でシリコンナノワイヤ表面を化学修飾すればよい。塩素系の溶媒は極性を有し、化学修飾したシリコンナノワイヤ表面も炭素に塩素が結合した基を含み極性を有するので、シリコンナノワイヤは分散液に長時間安定に分散することが可能となる。
以上のような方法で、第１の領域および第２の領域が形成された基板を作製でき、この基板を用いることで、柱形状の部材を基板の第１の領域に正確に配向させて配置できる。
なお、本実施の形態では、第１の領域の形状を長方形としたが、これに限定されず、例えば楕円や、角が丸みを帯びている長方形状であってもよい。第１の領域をこのような形状とする場合、第１の領域に外接する最も面積の小さい長方形を考えた場合に、その長方形の短辺の長さが部材の長軸の長さよりも短くなるようにすることが望ましい。第１の領域の形状をこのようにすることによって、柱形状の部材をより正確に一軸方向に配向させることができる。
（実施の形態１０）
実施の形態１０では、本発明のマウント装置の一実施形態について説明する。本発明のマウント装置は、特に、基板にマウントする部材が微小な柱形状の部材である場合に好適に用いられるものである。
図２７は、本実施の形態のマウント装置の構成を模式的に示す図である。図２７に示すマウント装置２６１は、たとえば実施の形態９で説明したような親液性の第１の領域と撥液性の第２の領域とが形成された基板２５１に、ナノワイヤ等の柱形状の部材を配向して配置するために用いられる装置の一例である。
マウント装置２６１は、基板２５１の一主面上に設けられている第１の領域に第１の液体を配置する液体配置部と、第１の領域に配置された第１の液体に部材含有液を接触させる部材接触部とを含んでいる。具体的には、基板２５１の一端を保持した状態で各作業位置まで基板２５１を搬送する保持搬送機構２６２と、保持搬送機構２６２に保持された基板２５１に対して霧状の第１の液体を吹き付ける噴霧器２６３と、第２の液体２５５に部材２５２を分散させた部材含有液２５６が入れられた部材含有液槽２６４と、部材２５２を分散させるために部材含有液２５６を攪拌する攪拌機２６５と、基板２５１を洗浄するための第３の液体２６８が入れられた洗浄液槽２６７と、が含まれている。なお、液体配置部には保持搬送機構２６２および噴霧器２６３が含まれる。部材接触部には、保持搬送機構２６２、部材含有液槽２６４および攪拌機２６５が含まれる。以下に、マウント装置２６１の動作について説明する。このマウント装置２６１は、図中に示す矢印Ｘの方向に基板２５１を搬送しながら各作業を行う。
まず、第１の領域が形成された基板２５１の一端を保持搬送機構２６２で掴んで保持した状態で、噴霧器２６３により、霧状にした第１の液体を基板２５１の第１の領域が形成された面に吹き付ける。これにより、複数の第１の領域のそれぞれに均一に、微細な液滴で第１の液体２５３が配置される。また、噴霧器２６３の代わりに、第１の液体の気体を基板に吹き付ける装置を用いてもよい。この場合は、基板の温度を吹き付ける気体の露点以下にしておき、吹き付けられた気体が基板上で液体になるようにしておく。
次に、第１の液体２５３が配置された基板２５１を、すぐに、部材含有液槽２６４に投入する。この部材含有液槽２６４には、第２の液体２５５に部材２５２を分散させた部材含有液２５６が入れられている。部材含有液２５６は、常に攪拌機２６５で攪拌されている。部材含有液槽２６４に投入された基板２５１は、攪拌されて対流している多数の部材２５２に接触する。このとき、それぞれの第１の領域に配置された第１の液体２５３の領域中に、部材２５２が複数個ずつ移動する。
所定の時間が経過した後、基板２５１を大気中に引き上げ、直ちに、洗浄液である第３の液体２６８が入っている洗浄液槽２６７の中に入れて表面を洗浄する。第３の液体２６８としては、第１の液体が実質的に溶解せず、かつ、第２の液体が溶解する溶液を用いることが望ましい。洗浄後、基板２５１を大気中に引き上げ、それぞれの第１の領域に配置されている第１の液体２５３を蒸発させる。このとき、第１の液体２５３中に複数の部材２５２が含まれている。第１の液体２５３が蒸発するにつれて、柱形状の部材２５２は第１の領域の形状に規制されて配向される。柱形状の部材２５２と第１の領域の形状との関係は、実施の形態９で説明したとおりである。
図２７では、第１の液体は、基板２５１から第３の液体２６８を除去した後に蒸発して無くなる状態を示しているが、場合によっては、第１の液体は第２の液体中もしくは第３の液体中で除去されてもよい。この場合でも柱形状部材は基板に配向して配置される。
このような装置を用いることにより、たとえばナノワイヤ等の微小な部材をマウントする場合であっても、あらかじめ形成した微細な第１の領域内に部材を配置し、かつそれぞれの第１の領域内で部材が所定の方向に配向して存在する基板を製造できる。
なお、本装置で使用可能な第１の液体および第２の液体は、本発明のマウント方法で使用可能として説明したものと同様の液体を用いることができる。第１の液体としては、有機溶媒、水、またはこれらの混合液があげられる。例えば、メタノール、エタノール、エチレングリコールおよびグリセリン等のアルコール、水、または、水とアルコールとの混合液等がある。この場合、第２の液体としては、ヘキサン、オクタン、ノナン、デカン、ウンデカン、ドデカン、トリデカン、テトラデカン、ペンタデカン、ヘキサデカン、トルエンおよびキシレン等のアルカン、クロロメタン、ジクロロメタン、クロロホルム、四塩化炭素、モノクロロブタン、ジクロロブタン、モノクロロペンタン、および、ジクロロペンタンなどの塩素系溶媒、ジエテルエーテル、石油エーテル、酢酸エチル、ベンゼン、シリコーンオイル、パーフルオロオクタン、パーフルオロノナン、または、これらの混合液を用いることができる。特に、第１の液体が水の場合、その表面張力は他の有機溶媒に比べて高いため、部材は効率よく強固に基板に固定される。
また、第１の液体として炭化水素鎖を含む有機溶媒を用い、かつ、第２の液体としてフッ化炭素鎖を含む有機溶媒を用いることもできる。また、第１の液体としてはヘキサン、オクタン、ノナン、デカン、ウンデカン、ドデカン、トリデカン、テトラデカン、ペンタデカン、ヘキサデカン、トルエン、キシレン等のアルカンを用いることができる。この場合、第２の液体としては、パーフルオロオクタンやパーフルオロノナン等を用いることができる。
第１の液体が炭化水素鎖を含む有機溶媒の場合は、この有機溶媒よりも小さな表面張力を持つフッ化炭素鎖を含む有機溶媒を第２の液体として用いることができる。このような組み合わせの場合、部材を第１の液体に引き込みそこにとどめておくための界面張力が大きいため、部材を効率よく確実に基板に配置することができる。
また、本実施の形態のマウント装置は、第１の液体および第３の液体を自然乾燥にて除去しているが、液体を除去するための機構（液体除去部）として乾燥機等が別に設けられていてもよい。
（実施の形態１１）
実施の形態１１では、本発明の電子素子の製造方法の一実施形態について説明する。本実施の形態では、電子素子がトランジスタである場合について説明する。
図２８Ａは、本実施の形態の製造方法で製造するバックゲート型の電界効果トランジスタの概略平面図である。図２８Ｂは、図２８Ａの線Ｖ−Ｖを通り基板に垂直な断面を示している。本実施の形態における電界効果トランジスタ２７１は、実施の形態９で説明した方法で作製された、柱形状の部材が基板上にマウントされたものを用いている。ここでは、柱形状の部材として、半導体特性を示すシリコンナノワイヤを用いている。
図２８ＡおよびＢに示すように、本実施の形態の電界効果トランジスタ２７１は、キャリア（電子または正孔）を走行させる複数のシリコンナノワイヤ２７２の束から構成されるチャンネル領域２７３を有している。シリコンナノワイヤ２７２は第１の領域２７４内に配置されており、シリコンナノワイヤ２７２にはソース電極２７５およびドレイン電極２７６（第１の電極および第２の電極）が接続されている。ソース電極２７５およびドレイン電極２７６はゲート絶縁膜２７７上に設けられおり、ゲート絶縁膜２７７の下にゲート電極２７８が配置されている。ゲート電極２７８はシリコン基板２７９上に形成されている。このような構成を有する電界効果トランジスタ２７１では、駆動回路（図示せず）を用いてゲート電極２７８の電位を上げ下げさせることにより、チャンネル領域２７３の導電性を制御し、トランジスタ動作を実行することができる。
次に、図２９Ａ〜図２９Ｃを参照しながら、バックゲート型の電界効果トランジスタ２７１を製造する方法について説明する。図２９Ａ〜図２９Ｃには、本実施の形態の製造方法における各工程を説明するための平面図とそのVI−VI断面図とが示されている。トランジスタを形成する基板の大きさは２０ｍｍ角で厚みは５００μｍである。図２９では一個のみのトランジスタの形成方法を示しているが、実際は、これと同じ構造のトランジスタが基板上に多数形成される。
図２９Ａに示すように、まず、シリコン基板２７９の表面がｐ型に不純物ドープされて形成されたシリコン膜（ゲート電極２７８）の上に、シリコン酸化物からなるゲート絶縁膜２７７を堆積させる。さらに、その上に、親液性の第１の領域２７４と、第１の領域２７４を囲む第２の領域を形成する。各領域の形成方法は、実施の形態９で説明したとおりである。第１の領域２７４は長方形状であり、そのサイズはマウントされるシリコンナノワイヤの形状に応じて決定される。例えば、シリコンナノワイヤの直径を０．２μｍ、長さを１０μｍとした場合、２×１０μｍ2の親液性の第１の領域を形成する。この親液性の領域は、ＣＦ3（ＣＦ2）7Ｃ2Ｈ4ＳｉＣｌ3で表面処理した撥液性の第２の領域で囲まれている。第２の領域表面には、図１３Ａで示した撥液性の単分子膜が形成されている。
シリコンナノワイヤは公知の方法で作製することができる。例えば、金などの触媒を付着させたシリコン基板上に、Vapor-Liquid-Solid 成長メカニズムによりＣＶＤ法で触媒を成長させることで形成することができる。触媒金属の粒径やナノワイヤの成長時間を制御することで直径や長さのそろったナノワイヤを形成することができる。ナノワイヤが形成されたシリコン基板をクロロホルム溶液に浸漬し、この溶液に超音波を印加することでシリコン基板上からナノワイヤが脱離してクロロホルム溶液中に分散する。クロロホルム中のナノワイヤの濃度は０．０１〜０．１ｗｔ％が好ましい。そして、ナノワイヤが分散したクロロホルム溶液８０ｍｌ程度を１００ｍｌのビーカに入れる。次に、親液性の領域を形成した基板を湿度１００％の水蒸気に曝す。この結果、親液性の領域に純水が結露し、第１の液体となる。基板を水蒸気にさらした直後に、ナノワイヤが分散したクロロホルム溶液に浸漬する。そして、基板を溶液中で揺動する。その後、基板を溶液から取り出すことで、親液性の領域にナノワイヤが配向して配置される。親液性の領域に配置するナノワイヤの本数を増やすためには、この操作を繰り返しても良い。
次に、この基板を１００℃のオゾン雰囲気中でＵＶを５分間照射し、第２の領域に形成された撥液性の単分子膜を除去する。
続いて、図２９Ｃに示すように、ゲート絶縁膜２７７の上に、ソース電極２７５とドレイン電極２７６とを形成する。ソース電極とドレイン電極の間隔は５μｍとし、配置されたナノワイヤが両電極で接合されるようにする。これらの電極の材料は、例えば、チタン、金、白金、コバルトまたはニッケル等の金属から形成されたシリサイドであることが好ましい。
また、本実施の形態で製造する電子素子は、以下に説明するトップゲート型の電界効果トランジスタであってもよい。図３０Ａは、トップゲート型の電界効果トランジスタ２９１の概略平面図である。図３０Ｂは、図３０Ａの線VII−VIIを通り基板に垂直な断面を示している。このトップゲート型電界効果トランジスタ２９１では、シリコン基板２９２の上に設けられた親液性の第１の領域２９３にシリコンナノワイヤ２９４の束が配置され、このシリコンナワイヤ２９４の束によりチャンネル領域２９５が構成されている。ソース電極２９６とドレイン電極２９７は、シリコンナノワイヤ２９４と電気的に接続している。シリコンナノワイヤ２９４の上にゲート絶縁膜２９８が設けられ、ゲート絶縁膜２９８の上にゲート電極２９９が設けられている。以上の構成を有する電界効果トランジスタ２９１では、図２８ＡおよびＢに示した電界効果トランジスタと同様に、駆動回路（図示せず）を用いてゲート電極２９９の電位を上げ下げさせることにより、チャンネル領域２９５の導電性を制御し、トランジスタ動作を実行することができる。
次に、図３１Ａ〜図３１Ｅを参照しながら、トップゲート型電界効果トランジスタ２９１を製造する方法について説明する。図３１Ａ〜図３１Ｅには、本実施の形態の製造方法における各工程を説明するための平面図とそのVIII−VIII線断面図とが示されている。
図３１Ａに示すように、まず、シリコン基板２９２の表面に撥液性の第２の領域で周囲をとり囲まれた長方形状の親液性の第１の領域２９３を形成する。各領域の形成方法およびその形状は、バックゲート型電界効果トランジスタの場合と同じである。
次に、図３１Ｂに示すように、シリコンナノワイヤ２９４を第１の領域２９３に配置する。シリコンナノワイヤ２９４は、バックゲート型電界効果トランジスタの場合と同じ方法を用いて配置できる。
次に、図３１Ｃに示すように、シリコンナノワイヤ２９４と電気的に接続するソース電極２９６およびドレイン電極２９７（第１の電極および第２の電極）を設ける。
次に、図３１Ｄに示すように、両電極２９６、２９７が設けられている領域以外の表面に、ゲート絶縁膜２９８を形成する。
次に、図３１Ｅに示すように、ゲート絶縁膜２９８の上にゲート電極２９９を形成する。
以上の方法により、トップゲート型の電界効果トランジスタ２９１が製造できる。なお、ソース電極２９６、ドレイン電極２９７およびゲート電極２９９の材料としては、上記したバックゲート型の電界効果トランジスタと同様に、例えば、チタン、金、白金、コバルトまたはニッケルなどの金属から形成されたシリサイドであることが好ましい。
（実施の形態１２）
実施の形態１２では、表面が化学修飾されたシリコンナノワイヤの分散液を用いる以外は実施の形態１１と同様の方法で電界効果トランジスタを作製する例について説明する。
以下に、表面が化学修飾されたナノワイヤの分散液の作製方法を示す。ナノワイヤが形成されたシリコン基板をＣＨ2ＣｌＣＨ2ＳｉＣｌ3が１ｖｏｌ％溶解したｎ−ヘキサデカンとクロロホルムの混合溶液（体積比にして４：１）に３時間浸漬する。その後、基板を溶液から取り出し、クロロホルム溶液で洗浄する。以上の作業は乾燥窒素雰囲気中で行う。次にこの基板を純水で洗浄後、１１０℃雰囲気で３０分程度乾燥する。この結果、ナノワイヤ表面はＣＨ2ＣｌＣＨ2ＳｉＣｌ3で化学修飾される。次に、このシリコン基板を１，４−ジクロロブタン中に浸漬し超音波を印加することで、化学修飾したナノワイヤを１，４−ジクロロブタン中に分散させる。
その後は、実施の形態１１と同様の方法で基板の親液性の領域にナノワイヤを配置する。ナノワイヤを配置した基板は、１１０℃のオゾン雰囲気で紫外線を５分照射することで、ナノワイヤ表面の修飾剤と第２の領域に形成された撥液膜を除去する。
本実施の形態で示すように、ナノワイヤ表面を化学修飾することで、第１の液体に対するぬれ性を保持しながら、第２の液体に対する分散性を向上させることが可能となる。これにより、ナノワイヤは、１，４−ジクロロブタン中で沈降せずに長時間安定に分散できる。
（実施の形態１３）
実施の形態１１で説明したトランジスタは、表示装置等に用いられる薄膜トランジスタ（ＴＦＴ）として利用できる。図３２には、配向配置された柱形状の部材を利用したトランジスタを表示装置のＴＦＴとして用いた場合に、このＴＦＴを駆動するための回路構造が示されている。図３２に示す回路構造では、基板３１１上に、ソース電極線３１２およびゲート電極線３１３が、ゲート絶縁膜３１４を介して垂直に交差して設けられている。そして、ソース電極線３１２およびゲート電極線３１３によって区画される領域には、ＴＦＴ３１５と画素電極３１６とが設けられている。ＴＦＴ３１５は、ソース電極線３１２に接続されるソース電極３１７と、画素電極３１６と接続されるドレイン電極３１８と、ソース電極３１７とドレイン電極３１８の間に設けられたゲート絶縁膜３１９と、ゲート絶縁膜３１９の上に設けられ、ゲート電極線３１３と接続されるゲート電極３２０とを備えている。そして、図３２には表示されないが、ゲート絶縁膜３１９の下または内部に、ソース電極３１７とドレイン電極３１８との間を接続するナノワイヤが設けられている。
本発明のマウント方法を用いて柱形状の部材を基板上にマウントする場合、基板にはフレキシブル基板を用いることができる。このため、本発明のマウント方法を図３２に示すようなＴＦＴの作製に利用することは有用である。なお、図３２に示すようなＴＦＴは、図３３に示すようなディスプレイパネルに用いることができる。
図３３は、図３２に示したＴＦＴを用いた有機ＥＬディスプレイのパネル構造を示す斜視図である。図３３に示す構造では、ＴＦＴ３２１がマトリックス状に配置されているプラスチック基板３２２と、プラスチック基板３２２の上に設けられた有機ＥＬ層３２３と、有機ＥＬ層３２３の上に設けられた透明電極３２４と、透明電極３２４の上に設けられた保護フィルム３２５とを備えている。なお、ＴＦＴ３２１は、ゲート電極線３２６およびソース電極線３２７に接続されている。
（実施の形態１４）
実施の形態１４では、本発明のマウント方法および装置の一実施形態について説明する。本発明のマウント方法および装置は、特に、基板にマウントする部材がシリコンナノワイヤ等の微小な柱形状の部材である場合に好適に用いられるものである。
図３４Ａ〜図３４Ｄは、マウント装置の構成および動作（部材の配置工程）を模式的に示す図である。このマウント装置は、例えば実施の形態９で説明したような親液性の第１の領域２５１１と撥液性の第２の領域２５１２とが形成された基板２５１に、シリコンナノワイヤ等の柱形状の部材を配向して配置するために用いられる装置の一例である。
図３４Ａに示すように、マウント装置は、部材が分散した第２の液体（部材含有液２５６）を基板２５１にさらすためのスキージ３４１と、基板２５１の表面に高湿度の第１の液体の蒸気を吹きかける装置（図示せず）とを含む。図には、スキージ３４１と基板２５１との相対的な位置を調整する手段、および、蒸気を吹きかける装置は示していないが、これらは公知のものを用いることができる。スキージ３４１は、例えば、ナイフ状の形状をしており、そのエッジ部分が基板面と平行に配置され、基板２５１から一定の距離を保ちながら基板２５１の上を掃くように移動する。スキージ３４１と基板２５１とは相対的に移動すればよいため、基板２５１が固定されていてスキージ３４１が動いてもよいし、逆に、スキージ３４１が固定されていて基板２５１が動いてもよいし、また、両方動いてもよい。部材含有液２５６は、スキージ３４１の移動方向側にスキージ３４１に接触して配置されている。
スキージ３４１によって部材含有液２５６を塗布する前に、基板２５１に対して高湿度の蒸気を曝す。具体的には、湿度１００％の第１の液体の蒸気を基板２５１に吹きかけるか、または、基板２５１の温度を吹きかける蒸気の露点よりも低くすればよい。この結果、図３４Ｂで示すように、親液性の第１の領域２５１１に第１の液体２５３が配置される。次に、図３４Ｃと図３４Ｄで示すように、スキージ３４１を基板２５１に対して相対的に移動させれば、部材含有液２５６が基板表面に接触しながらスキージ３４１とともに移動する。部材含有液２５６が基板２５１と接触することで、部材は第１の領域２５１１に配置された第１の液体２５３中に移動する。スキージ３４１の移動後、部材含有液２５６の一部は親液性の第１の領域２５１１に配置される。第１の領域２５１１に配置された第１の液体２５３と第２の液体は蒸発し、基板２５１に部材が配置される。配置する部材の密度を増大するために、図３４Ａ〜図３４Ｄの工程を繰り返しても良い。なお、図中の矢印は、スキージの移動方向を示している。
図３５は、別の例のマウント装置を用いて基板に部材を配置する様子を示した断面模式図である。このマウント装置は、図３４で示した装置において、スキージの形のみが異なる。本装置では、スキージ３５１はローラの形状をしている（以下、スキージ３５１をローラ３５１ということがある。）。ディスペンサ３５２から部材含有液２５６を滴下しながら基板２５１とローラ３５１とを相対的に移動させることによって、基板２５１を部材含有液２５６に曝すことができる。これにより、基板２５１の第１の領域に配置されている第１の液体２５３に部材含有液２５６を接触させることができる。なお、図中の矢印は、スキージの移動方向を示している。
部材がシリコンナノワイヤ等の柱形状の部材の場合、第１の領域の形状は、例えば長方形状である。この場合、図３４および図３５に示したそれぞれの装置において、スキージの移動方向を第１の領域の長手方向と平行にすることによって、効率良く柱形状の部材を第１の領域に配置することができる。これは、スキージの移動方向とほぼ同じ向きに柱形状の部材の長軸が向くため、第１の領域に入る部材の確率が増大するためだと推測される。
なお、本装置で用いられる部材含有液２５６の第２の液体は、本発明のマウント方法で使用可能として説明したものと同様の液体を用いることができる。この中でも特に、第１の液体を水、第２の液体を塩素系有機溶媒にすることで、さらに再現性良く部材を基板に配置することができる。
また、本実施の形態のマウント装置は、第１の液体および第２の液体を自然乾燥にて除去しているが、液体を除去するための機構（液体除去部）として乾燥機等が別に設けられていてもよい。
（実施の形態１５）
実施の形態１５では、本発明のマウント方法および装置の別の一実施形態について説明する。
図３６Ａ〜図３６Ｃは、マウント装置の構成および動作（部材の配置工程）を模式的に示す図である。図３６に示すマウント装置は、実施の形態１４で示したマウント装置から基板に第１の液体の高湿度の蒸気を吹きかける装置を取り除き、その代わり、第１の液体を第１の領域に配置するための新たなスキージを追加している。このマウント装置は、例えば実施の形態９で説明したような親液性の第１の領域２５１１と撥液性の第２の領域２５１２とが形成された基板２５１に、シリコンナノワイヤ等の柱形状の部材を配向して配置するために用いられる装置の一例である。
図３６Ａは、親液性の第１の領域と撥液性の第２の領域とが形成された基板２５１を示す。図３６Ｂと図３６Ｃに示すように、第１の液体と部材が分散した第２の液体（部材含有液２５６）をそれぞれ基板２５１に曝すための第１のスキージ３６１と第２のスキージ３６２とが、所定の間隔を保った状態で配置されており、その間隔を保ったまま二つのスキージを移動させる構造になっている（スキージの固定手段と移動手段は図示せず。）。図３６Ｂに示すように、スキージ３６１の移動によって基板２５１は第１の液体２５３に接触し、第１の領域のみに第１の液体２５３が配置される。次に、図３６Ｃで示すように、スキージ３６２の移動によって基板２５１が部材含有液２５６に曝され、この過程で、部材は第１の領域に配置された第１の液体２５３中に移動する。第２のスキージ３６２の移動後、第１の領域には部材含有液２５６の一部が配置される。その後、第１の領域に配置された第１の液体２５３と部材含有液２５６の分散媒である第２の液体とが揮発して、部材が第１の領域に配置される。なお、図中の矢印は、スキージの移動方向を示している。
また、例えば、実施の形態１４で示したものと同様に、図３７に示すように、二個のローラ状のスキージを用いて、第１の液体２５３と部材含有液２５６とを基板２５１に曝すことも可能である。それぞれのローラ３７１，３７２の近傍には、ディスペンサ３７３，３７４から適量の第１の液体２５３と部材含有液２５６がそれぞれ滴下され、基板２５１とローラ３７１，３７２が相対的に動くことによって、まず第１の領域に第１の液体２５３が配置され、その後部材含有液２５６が基板２５１に配置される。このように、部材含有液２５６が第１の液体２５３に接触することで、部材（図示せず）が第１の液体２５３中に移動する。その後、第１の領域に配置された第１の液体および第２の液体は揮発し、部材は第１の領域に配置される。なお、図中の矢印は、スキージの移動方向を示している。
なお、本装置で使用される部材含有液２５６の第２の液体は、本発明のマウント方法で使用可能として説明したものと同様の液体を用いることができる。この中でも特に、第１の液体を水、第２の液体を塩素系有機溶媒にすることで、さらに再現性良く部材を基板に配置することができる。
また、本実施の形態のマウント装置は、第１の液体および第２の液体を自然乾燥にて除去しているが、液体を除去するための機構（液体除去部）として乾燥機等が別に設けられていてもよい。
［実施例１］
次に、本発明のマウント方法について、実施例を用いて具体的に説明する。
本実施例では、本発明のマウント方法を用いてシリコンナノワイヤを基板にマウントした。具体的には、まず、実施の形態９で説明した方法と同様の方法で、撥水性領域に囲まれた親水性領域のパターンをシリコン基板上に形成した。親水性領域のパターンとして、縦１０μｍ、横２μｍの長方形状の領域が、横５μｍ、縦２００μｍの間隔で基板全体に格子状に並んだものを形成した。シリコンナノワイヤを配置する基板の大きさは５ｍｍ×１０ｍｍとした。マウントする部材として用いたシリコンナノワイヤは、実施の形態１２で説明した方法によって表面が化学修飾されたものであり、これを実施の形態１２と同様の方法で１、４−ジクロロブタンに分散させた。次に、基板表面を１００％の水蒸気に曝し、その直後にシリコンナノワイヤの分散液が５０ｍｌ入ったビーカに基板を浸漬し、分散液中で基板を５０回揺動した。その後、基板を分散液から取り出した。これを１サイクルとし、必要に応じて、このサイクルを繰り返した。
一方、比較例として、本発明のマウント方法において第１の領域に第１の液体を配置する工程を除いた方法を実施した。すなわち、基板表面を水蒸気に曝さないこと以外は、上述した本実施例の方法と同様の方法で、シリコンナノワイヤを基板にマウントした。
実施例および比較例の各方法についての評価は、基板へのシリコンナノワイヤの配置の状態を確認することによって行った。具体的には、基板上の任意の親水性領域を１００個選び、その領域中にシリコンナノワイヤが配置されているかどうか確認して評価した。
本発明の方法を用いた場合、１サイクル目では、１００個の親水性領域中、９０個程度の領域にシリコンナノワイヤが配置された。これに対して、比較例の方法を用いた場合、１サイクル目では、１００個の親水性領域中、５個程度の領域にシリコンナノワイヤが配置された。
本発明の方法を３サイクル繰り返すと、１００個の親水性領域のほぼ全てにシリコンナノワイヤが配置された。これに対して、比較例の方法では、３サイクル目でも１０個程度の領域にシリコンナノワイヤが配置されるにとどまった。
以上の結果より、本発明のマウント方法は、比較例の方法に比べて部材の基板への配置効率が格段に優れているといえる。
［実施例２］
実施例２では、図３４に示したようなスキージを用いて、シリコンナノワイヤを基板に配置した。
シリコンナノワイヤを配置する基板とシリコンナノワイヤの分散液は、実施例１と同様の方法で作製した。基板の大きさは１０ｍｍ×３０ｍｍとし、親水性の領域（第１の領域）の長手方向と基板の長手方向が一致するようにした。スキージには、ポリエチレンで作製したナイフ形状のものを用いた。スキージのエッジ面を基板の短手方向と平行にして、エッジ面と基板との間隔を１ｍｍ程度開けた状態で基板上を移動できるように、スキージを配置した。次に、スキージの移動方向にシリコンナノワイヤ分散液を０．３ｍｌ程度配置し、基板全体を高湿度の水蒸気に曝した直後、スキージを移動させた。この操作を１０回繰り返した。図３８および図３９は、この操作を行った後の顕微鏡写真である。白い部分が親水性の領域に配置されたシリコンナノワイヤで、黒い部分が撥水領域（第２の領域）であり、シリコンナノワイヤが基板に向きを揃えて配置されていることが分かる。この結果より、本方法でシリコンナノワイヤが基板に向きを揃えた配置できることが示された。
本発明の電子回路構成部材のマウント方法およびマウント装置は、部材として電子素子を含む素子チップをマウントする場合や、微小な柱形状の部材をマウントする際に適用できる。この方法および装置は、電子機器や電子素子の製造方法に適用できる。たとえば、回路基板およびそれを含む電子機器の製造方法、回路基板およびそれを含む電子機器のリペア方法に適用できる。また、部材として柱形状のナノ部材をマウントする場合は、トランジスタ等の電子素子の製造にも利用でき、さらに、柱形状の部材として金属を用いれば、汎用の電気配線の製造にも適用できる。
図１Ａ〜図１Ｇは、本発明のマウント方法の一実施形態における各工程を模式的に示す断面図である。 図２Ａ〜図２Ｇは、本発明のマウント方法の一実施形態における各工程を模式的に示す断面図である。 図３Ａは、本発明のマウント方法における第１の領域および第２の領域の例を示す斜視図であり、図３Ｂは、第１の領域に第１の液体を配置した様子を示す斜視図である。 図４Ａ〜図４Ｄは、本発明のマウント方法の一実施形態において、第１の液体へ素子チップが入り込む様子を模式的に示す図である。 図５Ａおよび図５Ｂは、本発明のマウント方法における界面張力の作用を説明する図である。 図６Ａおよび図６Ｂは、本発明のマウント方法の一実施形態において、素子チップがマウントされる様子を示す斜視図である。 図７Ａ〜図７Ｄは、本発明のマウント方法の一実施形態において、素子チップがマウントされる様子を示す断面図である。 図８Ａ〜図８Ｃは、本発明のマウント方法における表面張力の作用を説明する図である。 図９Ａおよび図９Ｂは、本発明のマウント方法における表面張力の作用を説明する図である。 図１０Ａ〜図１０Ｇは、本発明のマウント方法の一実施形態における各工程を模式的に示す断面図である。 図１１Ａ〜図１１Ｄは、素子チップを作製する工程を示す図である。 図１２Ａ〜図１２Ｃは、シリコン単結晶トランジスタを作製する工程を示す断面図である。 図１３Ａおよび図１３Ｂは、本発明のマウント方法において、基板に設けられる撥液性の有機薄膜の構造を模式的に示す図である。 本発明の表示装置の一実施形態である液晶ディスプレイを模式的に示す平面図である。 本発明の表示装置の一実施形態である液晶ディスプレイを模式的に示す断面図である。 図１６Ａ〜図１６Ｅは、本発明の表示装置の一実施形態である液晶ディスプレイの製造方法の各工程を示す断面図であり、図１６Ｆは、素子チップを示す斜視図である。 本発明の表示装置の一実施形態である有機ＥＬディスプレイを模式的に示す平面図である。 図１８Ａは、本発明の表示装置の一実施形態である有機ＥＬディスプレイの画素駆動用トランジスタの回路図であり、図１８Ｂは、その有機ＥＬディスプレイに用いられる単結晶シリコントランジスタを示す斜視図である。 本発明の表示装置の一実施形態である有機ＥＬディスプレイを模式的に示す断面図である。 本発明のマウント方法における第２の領域に囲まれた第１の領域を模式的に示す平面図である。 本発明のマウント装置の一実施形態を示す模式図である。 図２１に示すマウント装置において、基板とローラとの関係を示す模式図である。 図２３Ａは、本発明のマウント方法を用いてマウントされた柱形状の部材を示す平面図であり、図２３Ｂはその断面図である。 表面処理された基板を示す斜視図である。 図２５Ａ〜図２５Ｅは、柱形状の部材をマウントする工程を示す断面図である。 図２６Ａ〜図２６Ｃは、本発明のマウント方法で用いられる基板上に第１の領域の微細パターンを形成する各工程を示す断面図である。 本発明のマウント装置の一実施形態を示す模式図である。 図２８Ａは、バックゲート型電界効果トランジスタの構成を概略的に示す平面図であり、図２８Ｂは、その断面図である。 図２９Ａ〜図２９Ｃは、図２８に示すバックゲート型電界効果トランジスタの製造工程を示す断面図および平面図である。 図３０Ａは、トップゲート型電界効果トランジスタの構成を概略的に示す平面図であり、図３０Ｂは、その断面図である。 図３１Ａ〜図３１Ｅは、図３０に示すトップゲート型電界効果トランジスタの製造工程を示す断面図および平面図である。 ＴＦＴを駆動する回路構造を示す斜視図である。 本発明の表示装置の一実施形態である有機ＥＬディスプレイの構造を示す斜視図である。 図３４Ａ〜図３４Ｄは、本発明のマウント方法およびマウント装置の別の実施形態を示す模式図である。 図３５は、本発明のマウント方法およびマウント装置のさらに別の実施形態を模式的に示す断面図である。 図３６Ａ〜図３６Ｃは、本発明のマウント方法およびマウント装置のさらに別の実施形態を示す模式図である。 図３７は、本発明のマウント方法およびマウント装置のさらに別の実施形態を模式的に示す断面図である。 実施例２において、本発明の方法を用いて基板上に配置されたナノワイヤの顕微鏡写真である。 実施例２において、本発明の方法を用いて基板上に配置されたナノワイヤの顕微鏡写真である。

Claims (15)

  1. 電子回路を構成する部材を基板上にマウントする方法であって、
    （Ａ）前記基板の一主面上に設けられた第１の領域に第１の液体を配置する工程と、
    （Ｂ）第２の液体と少なくとも一つの前記部材とを含む部材含有液を、前記第１の領域に配置された前記第１の液体に接触させる工程と、
    （Ｃ）前記一主面から前記第１の液体および前記第２の液体を除去することによって、前記部材を前記第１の領域に配置する工程と、
    を含み、
    前記第１の液体は前記第２の液体に実質的に溶解せず、且つ、前記部材の表面に対する前記第１の液体のぬれ性は、前記部材の表面に対する前記第２の液体のぬれ性よりも高い、電子回路構成部材のマウント方法。
  2. 前記第１の液体は水を含む液体であり、前記第２の液体は水を含まない液体である、請求項１に記載の電子回路構成部材のマウント方法。
  3. 前記第１の液体が水であり、前記第２の液体が塩素系溶媒である、請求項２に記載の電子回路構成部材のマウント方法。
  4. 前記工程（Ｃ）は、
    前記第１の液体が実質的に溶解せず且つ前記第２の液体が実質的に溶解する第３の液体を前記第２の液体に接触させて、前記第２の液体を前記一主面から除去する工程と、
    前記第１の液体および第３の液体を前記一主面から除去する工程と、
    を含む請求項１に記載の電子回路構成部材のマウント方法。
  5. 前記一主面上には、前記第１の領域を囲む第２の領域が設けられており、
    前記第１の領域に対する前記第１の液体のぬれ性は、前記第２の領域に対する前記第１の液体のぬれ性よりも高い、請求項１に記載の電子回路構成部材のマウント方法。
  6. 前記工程（Ｂ）よりも前に、前記部材の表面に対する前記第１の液体のぬれ性が前記部材の表面に対する前記第２の液体のぬれ性よりも高くなるように、前記部材に対して表面処理を施す工程をさらに含む、請求項１に記載の電子回路構成部材のマウント方法。
  7. 前記第２の液体の極性が、前記第１の液体の極性よりも小さい、請求項１に記載の電子回路構成部材のマウント方法。
  8. 前記第１の液体が炭化水素鎖を有する有機溶媒を含み、かつ、前記第２の液体がフッ化炭素鎖を有する有機溶媒を含む、請求項１に記載の電子回路構成部材のマウント方法。
  9. 前記工程（Ａ）において、前記第１の液体の飽和蒸気圧に対する前記第１の液体の蒸気圧の百分率が６０〜１００％の範囲内である雰囲気に、前記基板の前記一主面を曝す、請求項１に記載の電子回路構成部材のマウント方法。
  10. 前記工程（Ａ）において、前記第１の液体の蒸気が存在する雰囲気に前記基板の前記一主面を曝し、前記基板の前記一主面の温度を前記蒸気の露点以下とする、請求項１に記載の電子回路構成部材のマウント方法。
  11. 前記部材の最大辺の長さが１００μｍ以下である、請求項１に記載の電子回路構成部材のマウント方法。
  12. 前記部材が電子素子を含む素子チップであり、
    前記第１の領域は、前記素子チップの所定の面の形状に対応した形状を有しており、
    前記工程（Ｃ）において、前記素子チップは、前記所定の面が前記基板の一主面に対向するように、前記一主面上に配置される請求項１に記載の電子回路構成部材のマウント方法。
  13. 前記素子チップは、２つの面（Ｐ１）と、面積が面（Ｐ１）以上である２つの面（Ｐ２）と、面積が面（Ｐ２）よりも大きい２つの面（Ｐ３）とを備える直方体状の形状であり、
    前記面（Ｐ３）の形状と前記第１の領域の形状とが実質的に等しく、
    前記工程（Ｃ）において、前記素子チップは、前記２つの面（Ｐ３）のうちの１つの面が前記一主面に対向するように、前記一主面上に配置される請求項１２に記載の電子回路構成部材のマウント方法。
  14. 前記部材は柱形状であり、
    前記第１の領域の形状は、前記第１の領域に外接する最も面積の小さい矩形を形成した場合に、前記矩形の短辺の長さが前記部材の長軸の長さよりも短くなるような形状である、請求項１に記載の電子回路構成部材のマウント方法。
  15. 電子回路を構成する部材を基板上にマウントするためのマウント装置であって、
    （Ｉ）第１の液体の蒸気を前記基板の一主面に供給する手段と、
    （II）第２の液体と前記部材とを含む部材含有液を前記基板の前記一主面に供給する手段と、
    （III）前記基板の前記一主面から前記第１の液体と前記第２の液体とを除去する手段と、
    を含む、電子回路構成部材のマウント装置。
JP2007537708A 2005-09-29 2006-09-29 電子回路構成部材のマウント方法およびマウント装置 Expired - Fee Related JP4149507B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2005284329 2005-09-29
JP2005284329 2005-09-29
JP2006051066 2006-02-27
JP2006051066 2006-02-27
PCT/JP2006/319486 WO2007037381A1 (ja) 2005-09-29 2006-09-29 電子回路構成部材のマウント方法およびマウント装置

Publications (2)

Publication Number Publication Date
JP4149507B2 true JP4149507B2 (ja) 2008-09-10
JPWO2007037381A1 JPWO2007037381A1 (ja) 2009-04-16

Family

ID=37899801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007537708A Expired - Fee Related JP4149507B2 (ja) 2005-09-29 2006-09-29 電子回路構成部材のマウント方法およびマウント装置

Country Status (5)

Country Link
US (2) US7730610B2 (ja)
JP (1) JP4149507B2 (ja)
KR (1) KR100873765B1 (ja)
CN (1) CN101310373B (ja)
WO (1) WO2007037381A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7814648B2 (en) 2008-11-26 2010-10-19 Panasonic Corporation Method of disposing an electronic device on an electrode formed on substrate
US7867563B2 (en) 2008-11-18 2011-01-11 Panasonic Corporation Component mounting method
JP2011035424A (ja) * 2008-08-26 2011-02-17 Seoul National Univ Industry Foundation 整列したナノ構造物を含む回路基板
WO2012172794A1 (ja) * 2011-06-16 2012-12-20 パナソニック株式会社 集光レンズおよび光電変換素子を具備する太陽電池を製造する方法

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007113840A1 (en) * 2006-04-04 2007-10-11 Technion Research & Development Foundation Ltd. Articles with two crystalline materials and method of making same
TWI281717B (en) * 2006-05-17 2007-05-21 Univ Tsinghua Apparatus for aligning microchips on substrate and method for the same
WO2007136351A1 (en) * 2006-05-22 2007-11-29 Nanyang Technological University Solution-processed inorganic films for organic thin film transistors
TWI294404B (en) * 2006-07-18 2008-03-11 Ind Tech Res Inst Method and apparatus for microstructure assembly
WO2009122660A1 (ja) 2008-03-31 2009-10-08 パナソニック株式会社 ２種類の物質を基板の表面に選択的に配置する方法
KR101071325B1 (ko) * 2008-08-05 2011-10-07 재단법인서울대학교산학협력재단 정렬된 나노구조물을 구비한 회로 기판 및 그 제조 방법
JP2010066477A (ja) * 2008-09-10 2010-03-25 Shibaura Mechatronics Corp 液滴塗布装置及び液滴塗布方法
EP2342742B1 (en) * 2008-09-26 2018-08-22 IMEC vzw Method for performing parallel stochastic assembly
KR20100087932A (ko) * 2009-01-29 2010-08-06 삼성전기주식회사 자기 조립 단분자막을 이용한 다이 어태치 방법 및 자기 조립 단분자막을 이용하여 다이가 어태치된 패키지 기판
WO2011043019A1 (ja) * 2009-10-06 2011-04-14 パナソニック株式会社 部材をマウントする方法
DE102009050426B3 (de) * 2009-10-22 2011-03-31 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum ausgerichteten Aufbringen von Bauteilen auf einem Trägersubstrat und ein Verfahren zur Herstellung eines Trägersubstrats dafür und ein Verfahren zur Bestückung eines Zielsubstrats damit.
DE102009050703B3 (de) * 2009-10-26 2011-04-21 Evonik Goldschmidt Gmbh Verfahren zur Selbstassemblierung elektrischer, elektronischer oder mikromechanischer Bauelemente auf einem Substrat und damit hergestelltes Erzeugnis
WO2011072787A1 (en) * 2009-12-17 2011-06-23 Merck Patent Gmbh Deposition of nanoparticles
US8178154B2 (en) * 2010-03-15 2012-05-15 Panasonic Corporation Method for disposing a component
CN102365723B (zh) * 2010-03-15 2014-07-09 松下电器产业株式会社 部件的布置方法
US8187667B2 (en) * 2010-03-18 2012-05-29 Panasonic Corporation Method for disposing a component
JP5000014B2 (ja) * 2010-03-18 2012-08-15 パナソニック株式会社 部材の配置方法
US8394458B2 (en) 2011-02-14 2013-03-12 Panasonic Corporation Method for disposing a component
US8414976B2 (en) 2011-04-18 2013-04-09 Panasonic Corporation Method for disposing a component
EP2739564A1 (en) 2011-08-03 2014-06-11 Massachusetts Institute Of Technology Articles for manipulating impinging liquids and methods of manufacturing same
AU2011374899A1 (en) * 2011-08-05 2014-02-20 Massachusetts Institute Of Technology Devices incorporating a liquid - impregnated surface
CN103247656A (zh) * 2012-02-07 2013-08-14 瀚宇彩晶股份有限公司 有机电致发光显示装置
FR2988517B1 (fr) * 2012-03-22 2014-04-11 Commissariat Energie Atomique Procede de fabrication de plots d'assemblage sur un support pour l'auto-assemblage d'une puce de circuit integre sur le support
US9309162B2 (en) 2012-03-23 2016-04-12 Massachusetts Institute Of Technology Liquid-encapsulated rare-earth based ceramic surfaces
EA201491577A1 (ru) 2012-03-23 2015-05-29 Массачусетс Инститьют Оф Текнолоджи Самосмазывающиеся поверхности для упаковки пищевых продуктов и оборудования для переработки пищевых продуктов
JP5411395B1 (ja) * 2012-03-28 2014-02-12 パナソニック株式会社 撥水性表面および親水性裏面を有するチップを製造する方法
US9625075B2 (en) 2012-05-24 2017-04-18 Massachusetts Institute Of Technology Apparatus with a liquid-impregnated surface to facilitate material conveyance
US20130337027A1 (en) 2012-05-24 2013-12-19 Massachusetts Institute Of Technology Medical Devices and Implements with Liquid-Impregnated Surfaces
JP2015525132A (ja) 2012-06-13 2015-09-03 マサチューセッツ インスティテュート オブ テクノロジー 表面上の液体を浮上させるための物品および方法ならびにそれを組み入れたデバイス
US20130335312A1 (en) * 2012-06-15 2013-12-19 Qualcomm Mems Technologies, Inc. Integration of thin film switching device with electromechanical systems device
US10882085B2 (en) 2012-11-19 2021-01-05 Massachusetts Institute Of Technology Apparatus and methods employing liquid-impregnated surfaces
US20140178611A1 (en) 2012-11-19 2014-06-26 Massachusetts Institute Of Technology Apparatus and methods employing liquid-impregnated surfaces
US9585757B2 (en) 2013-09-03 2017-03-07 Massachusetts Institute Of Technology Orthopaedic joints providing enhanced lubricity
JP6210590B2 (ja) * 2013-09-30 2017-10-11 国立研究開発法人物質・材料研究機構 液中接着用基板を用いた被着物の実装方法
JP6406817B2 (ja) * 2013-12-10 2018-10-17 デクセリアルズ株式会社 硬化樹脂成形体
US20150179321A1 (en) 2013-12-20 2015-06-25 Massachusetts Institute Of Technology Controlled liquid/solid mobility using external fields on lubricant-impregnated surfaces
US9281298B2 (en) 2014-02-10 2016-03-08 Nthdegree Technologies Worldwide Inc. Process for forming ultra-micro LEDS
US10180613B2 (en) * 2014-04-02 2019-01-15 Sharp Kabushiki Kaisha Optical device
WO2015196052A1 (en) 2014-06-19 2015-12-23 Massachusetts Institute Of Technology Lubricant-impregnated surfaces for electrochemical applications, and devices and systems using same
JP2016018966A (ja) * 2014-07-11 2016-02-01 スタンレー電気株式会社 半導体光学素子、及び、素子分散溶液
JP6453622B2 (ja) * 2014-11-21 2019-01-16 デクセリアルズ株式会社 配線基板の製造方法、及び配線基板
US9859500B2 (en) * 2016-02-18 2018-01-02 International Business Machines Corporation Formation of carbon nanotube-containing devices
FR3058258B1 (fr) * 2016-11-03 2018-12-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication de plots d'assemblage sur un support pour l'auto-assemblage d'un circuit electronique sur le support
US10043687B2 (en) * 2016-12-27 2018-08-07 Palo Alto Research Center Incorporated Bumped electrode arrays for microassemblers
EP3471134A1 (en) 2017-10-13 2019-04-17 Maven Optronics Co., Ltd. Method and system for mass arrangement of micro-component devices
TWI647810B (zh) * 2017-10-13 2019-01-11 行家光電股份有限公司 微元件之巨量排列方法及系統
US10141475B1 (en) * 2017-12-24 2018-11-27 Mikro Mesa Technology Co., Ltd. Method for binding micro device to conductive pad
CN111261653B (zh) * 2018-11-30 2023-08-01 成都辰显光电有限公司 微型发光二极管、显示面板及其转移方法
US10593853B1 (en) * 2019-01-30 2020-03-17 Mikro Mesa Technology Co., Ltd. Method for binding micro device on substrate
US10959336B2 (en) * 2019-03-28 2021-03-23 Mikro Mesa Technology Co., Ltd. Method of liquid assisted binding
US10986737B2 (en) * 2019-03-28 2021-04-20 Mikro Mesa Technology Co., Ltd. Method of restricting micro device on conductive pad
EP4071789A4 (en) 2019-09-19 2024-02-14 Lg Electronics Inc SUBSTRATE CHUCK FOR SELF-ASSEMBLY OF LIGHT-EMITTING SEMICONDUCTOR DIODES
WO2021054550A1 (en) * 2019-09-19 2021-03-25 Lg Electronics Inc. Device for self-assembling semiconductor light-emitting diodes
WO2021054508A1 (ko) 2019-09-19 2021-03-25 엘지전자 주식회사 반도체 발광소자의 자가조립 장치
KR102323256B1 (ko) 2019-09-19 2021-11-08 엘지전자 주식회사 반도체 발광소자의 자가조립 장치
WO2021054548A1 (en) 2019-09-19 2021-03-25 Lg Electronics Inc. Substrate chuck for self-assembling semiconductor light-emitting diodes
WO2021054507A1 (ko) * 2019-09-19 2021-03-25 엘지전자 주식회사 반도체 발광소자의 자가조립 장치
EP4012755A1 (en) * 2020-12-11 2022-06-15 Samsung Electronics Co., Ltd. Micro-semiconductor chip wetting align apparatus
KR102581497B1 (ko) * 2021-04-12 2023-09-21 포항공과대학교 산학협력단 반도체성 2차원 물질 기반 트랜지스터 제조방법
FR3137208A1 (fr) * 2022-06-28 2023-12-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Collage auto-aligné par contraste d’hydrophilie

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904545A (en) * 1993-12-17 1999-05-18 The Regents Of The University Of California Apparatus for fabricating self-assembling microstructures
US20020151111A1 (en) * 1995-05-08 2002-10-17 Tessera, Inc. P-connection components with frangible leads and bus
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US6868603B2 (en) * 1996-08-27 2005-03-22 Matsushita Electric Industrial Co., Ltd. Method of mounting component on circuit board
US6266872B1 (en) * 1996-12-12 2001-07-31 Tessera, Inc. Method for making a connection component for a semiconductor chip package
US6507989B1 (en) * 1997-03-13 2003-01-21 President And Fellows Of Harvard College Self-assembly of mesoscale objects
US6557253B1 (en) * 1998-02-09 2003-05-06 Tessera, Inc. Method of making components with releasable leads
DE69917441T2 (de) * 1998-03-18 2004-09-23 E-Ink Corp., Cambridge Elektrophoretische anzeige
US6473072B1 (en) * 1998-05-12 2002-10-29 E Ink Corporation Microencapsulated electrophoretic electrostatically-addressed media for drawing device applications
US6066513A (en) * 1998-10-02 2000-05-23 International Business Machines Corporation Process for precise multichip integration and product thereof
US6312304B1 (en) * 1998-12-15 2001-11-06 E Ink Corporation Assembly of microencapsulated electronic displays
US6291896B1 (en) * 1999-02-16 2001-09-18 Alien Technology Corporation Functionally symmetric integrated circuit die
US6468638B2 (en) * 1999-03-16 2002-10-22 Alien Technology Corporation Web process interconnect in electronic assemblies
US6504524B1 (en) * 2000-03-08 2003-01-07 E Ink Corporation Addressing methods for displays having zero time-average field
US6420266B1 (en) * 1999-11-02 2002-07-16 Alien Technology Corporation Methods for creating elements of predetermined shape and apparatuses using these elements
US6527964B1 (en) * 1999-11-02 2003-03-04 Alien Technology Corporation Methods and apparatuses for improved flow in performing fluidic self assembly
US6623579B1 (en) * 1999-11-02 2003-09-23 Alien Technology Corporation Methods and apparatus for fluidic self assembly
US20020060321A1 (en) * 2000-07-14 2002-05-23 Kazlas Peter T. Minimally- patterned, thin-film semiconductor devices for display applications
US6780696B1 (en) * 2000-09-12 2004-08-24 Alien Technology Corporation Method and apparatus for self-assembly of functional blocks on a substrate facilitated by electrode pairs
US6291266B1 (en) * 2000-11-29 2001-09-18 Hrl Laboratories, Llc Method for fabricating large area flexible electronics
US6611237B2 (en) * 2000-11-30 2003-08-26 The Regents Of The University Of California Fluidic self-assembly of active antenna
US6417025B1 (en) * 2001-04-02 2002-07-09 Alien Technology Corporation Integrated circuit packages assembled utilizing fluidic self-assembly
JP2003005212A (ja) 2001-06-20 2003-01-08 Seiko Instruments Inc 単結晶シリコントランジスタ素子を有する液晶表示装置およびその製造方法
US6731353B1 (en) * 2001-08-17 2004-05-04 Alien Technology Corporation Method and apparatus for transferring blocks
US7033842B2 (en) 2002-03-25 2006-04-25 Matsushita Electric Industrial Co., Ltd. Electronic component mounting apparatus and electronic component mounting method
US6872645B2 (en) * 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
JP2004039897A (ja) * 2002-07-04 2004-02-05 Toshiba Corp 電子デバイスの接続方法
US6969690B2 (en) * 2003-03-21 2005-11-29 The University Of North Carolina At Chapel Hill Methods and apparatus for patterned deposition of nanostructure-containing materials by self-assembly and related articles
US7244326B2 (en) * 2003-05-16 2007-07-17 Alien Technology Corporation Transfer assembly for manufacturing electronic devices
US7133254B2 (en) * 2003-05-30 2006-11-07 Hitachi Global Storage Technologies Netherlands B.V. Magnetic recording head with heating device
DE10325559B3 (de) * 2003-06-05 2004-12-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum Herstellen eines Systems mit einer an einer vorbestimmten Stelle einer Oberfläche eines Substrats aufgebrachten Komponente
US7364985B2 (en) * 2003-09-29 2008-04-29 Micron Technology, Inc. Method for creating electrical pathways for semiconductor device structures using laser machining processes
JP3978189B2 (ja) * 2004-01-23 2007-09-19 松下電器産業株式会社 半導体装置の製造方法及びその製造装置
JP2005229042A (ja) 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20060011712A1 (en) * 2004-07-15 2006-01-19 International Business Machines Corporation Improved decal solder transfer method
US7251882B2 (en) * 2004-09-03 2007-08-07 Eastman Kodak Company Method for assembling micro-components to binding sites
US7629026B2 (en) * 2004-09-03 2009-12-08 Eastman Kodak Company Thermally controlled fluidic self-assembly
JP2006113258A (ja) 2004-10-14 2006-04-27 Sony Corp 部品実装装置及び部品実装方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035424A (ja) * 2008-08-26 2011-02-17 Seoul National Univ Industry Foundation 整列したナノ構造物を含む回路基板
US9596762B2 (en) 2008-08-26 2017-03-14 Snu R&Db Foundation Method of fabricating a circuit board
US7867563B2 (en) 2008-11-18 2011-01-11 Panasonic Corporation Component mounting method
US7814648B2 (en) 2008-11-26 2010-10-19 Panasonic Corporation Method of disposing an electronic device on an electrode formed on substrate
WO2012172794A1 (ja) * 2011-06-16 2012-12-20 パナソニック株式会社 集光レンズおよび光電変換素子を具備する太陽電池を製造する方法
JP5120524B1 (ja) * 2011-06-16 2013-01-16 パナソニック株式会社 集光レンズおよび光電変換素子を具備する太陽電池を製造する方法
US8476098B2 (en) 2011-06-16 2013-07-02 Panasonic Corporation Method for fabricating solar cell comprising condenser lens and photoelectric conversion element

Also Published As

Publication number Publication date
WO2007037381A1 (ja) 2007-04-05
US8646173B2 (en) 2014-02-11
US20090265929A1 (en) 2009-10-29
JPWO2007037381A1 (ja) 2009-04-16
CN101310373B (zh) 2012-01-25
US7730610B2 (en) 2010-06-08
KR100873765B1 (ko) 2008-12-15
KR20080047616A (ko) 2008-05-29
US20100147441A1 (en) 2010-06-17
CN101310373A (zh) 2008-11-19

Similar Documents

Publication Publication Date Title
JP4149507B2 (ja) 電子回路構成部材のマウント方法およびマウント装置
US7528004B2 (en) Method for mounting anisotropically-shaped members
CN1976869B (zh) 用于维持微细结构体的结构体、半导体装置、tft驱动电路、面板、显示器、传感器及它们的制造方法
JP4961819B2 (ja) 電界効果トランジスタ及びその製造方法
US7709291B2 (en) Method of disposing selectively two types of substances on surface of substrate
US7867563B2 (en) Component mounting method
KR100573266B1 (ko) 표면 처리 방법, 표면 처리 장치, 표면 처리 기판, 전기광학 장치 및 전자 기기
JP4652866B2 (ja) 有機トランジスタ
JP2007059559A (ja) 実装方法、電子機器の製造方法および表示装置
US7635500B2 (en) Particle arrangement apparatus and particle arrangement method
JP4539032B2 (ja) 膜パターン形成方法及びデバイスの製造方法
JP5017339B2 (ja) 有機トランジスタの製造方法
JP2008229489A (ja) 微粉末の塗布装置及びそれを用いた微粉末の塗布方法
JP5000014B2 (ja) 部材の配置方法
JP2010145441A (ja) 部材のマウント方法
JP2004342741A (ja) 膜形成方法、配線形成方法、電気光学装置の製造方法、電気光学装置、電子機器
JP2008010454A (ja) 金属配線形成方法
JP2004342740A (ja) 膜形成方法、配線形成方法、電気光学装置の製造方法、電気光学装置、電子機器
JP2008010456A (ja) 金属配線形成方法及び焼成炉

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080603

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20080529

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080625

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4149507

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120704

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120704

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130704

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees