JP4123037B2 - 電気光学装置及びその駆動方法、並びに電子機器 - Google Patents
電気光学装置及びその駆動方法、並びに電子機器 Download PDFInfo
- Publication number
- JP4123037B2 JP4123037B2 JP2003116369A JP2003116369A JP4123037B2 JP 4123037 B2 JP4123037 B2 JP 4123037B2 JP 2003116369 A JP2003116369 A JP 2003116369A JP 2003116369 A JP2003116369 A JP 2003116369A JP 4123037 B2 JP4123037 B2 JP 4123037B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- digital data
- circuit
- electro
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 22
- 239000011159 matrix material Substances 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 20
- 230000003287 optical effect Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 45
- 238000003079 width control Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 9
- 230000006870 function Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- Y02B20/42—
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号に基づいて、発光素子の画素回路に対して発光階調の設定のために供給されるプログラミング電流を生成する技術に係り、特に、輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法に関する。
【０００２】
【従来の技術】
液晶素子、有機ＥＬ素子（Organic Electroluminescent element）、電気泳動素子、電子放出素子等の電気光学素子を用いた電気光学装置は表示装置として好適である。
画素回路を備えたアクティブ駆動型電気光学装置は、高品位な表示装置として好適である(例えば、特許文献１を参照)。
【０００３】
【特許文献１】
国際公開WO98/36407号パンフレット
【０００４】
【発明が解決しようとする課題】
しかしながら、電気光学装置においては、画素を低い輝度値に調整する場合、画素回路のばらつきにより、同じ輝度値にしようとしてもそれぞれ輝度が大きくばらつくという問題があった。特に、有機ＥＬ素子などの電流駆動素子を備えた電気光学装置では、電流がそのまま、輝度として反映されるため、輝度のばらつきという問題が顕著であった。
【０００５】
一方、より高付加価値の表示装置を創出するためには、動画特性や視認性という点で、より一層の向上が求められている。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を提供することを目的としている。
【０００６】
上述した課題を解決するため、本発明における電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配列された電気光学素子を含む複数の画素回路と、前記複数の走査線のいずれかを選択する走査線駆動回路と、第１のディジタルデータと第２のディジタルデータとから構成されるディジタルデータのうち、前記第１のディジタルデータに基づいて、前記電気光学素子の発光階調に応じた電流値を有するデータ信号を生成し、生成したデータ信号を前記複数のデータ線を介して対応する画素回路に供給するデータ線駆動回路と、を備える電気光学装置であって、前記複数の画素回路の各々は、前記データ信号に応じた電荷を保持する保持キャパシタと、前記保持キャパシタに保持された電荷に基づき制御された前記電流値により前記電気光学素子を駆動する駆動トランジスタと、前記電気光学素子と前記駆動トランジスタとの電気的接続を制御する発光制御トランジスタと、を含み、画素回路毎に供給される前記ディジタルデータを前記第１のディジタルデータと前記走査線単位の前記第２のディジタルデータとに分離するデータ分離回路と、前記走査線単位の前記第２のディジタルデータに基づいて、前記走査線単位で、前記電気光学素子各々の発光期間の長さと前記発光期間の開始と終了のタイミングを規定する期間制御用信号を生成するタイミング制御回路と、を備え、前記データ線駆動回路は、電流加算型の電流生成回路を備え、前記電流生成回路に入力される基準電圧に基づいて、前記データ線に出力される前記電流値の出力範囲が決定されることを特徴とする。
【０００７】
上記発明において、以下の各種の態様が採られることが好ましい。
（１） 前記第１のディジタルデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
前記第２のディジタルデータには、前記ディジタルデータから前記上位ビッドのデータを引いた残りの下位ビットのデータを割り当てる。
（２） 前記電気光学素子各々の発光期間の長さは、前記走査線駆動回路により前記複数の走査線のうちのいずれかが選択されるごとに制御される。
（３） 前記発光期間は、前記走査線駆動回路により前記複数の走査線のうちのいずれかが選択され、次に同じ走査線がまた選択されるまでの期間に少なくとも１つ設けられる。
（４） 前記データ線駆動回路は、前記電流生成回路の出力電流に加算される付加的な電流を生成するオフセット電流生成回路をさらに備える。
（５） 前記データ線駆動回路は、前記電流生成回路を構成する複数の所定トランジスタに共通のゲート電圧をカレントミラー回路により生成するカレントミラー回路を含むゲート電圧生成回路をさらに備える。
（６） 上記各態様を実装してなることを特徴とする電子機器。
【０００８】
上述した課題を解決するため、本発明における電気光学装置の駆動方法は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配列された電気光学素子を含む複数の画素回路と、前記複数の走査線のいずれかを選択する走査線駆動回路と、電流加算型の電流生成回路を備えるとともに、第１のディジタルデータと第２のディジタルデータとから構成されるディジタルデータのうち、前記第１のディジタルデータに基づいて、前記電気光学素子の発光階調に応じた電流値を有するデータ信号を生成し、生成したデータ信号を前記複数のデータ線を介して対応する画素回路に供給するデータ線駆動回路と、を備える電気光学装置の駆動方法であって、前記複数の画素回路の各々は、前記データ信号に応じた電荷を保持する保持キャパシタと、前記保持キャパシタに保持された電荷に基づき制御された前記電流値により前記電気光学素子を駆動する駆動トランジスタと、前記電気光学素子と前記駆動トランジスタとの電気的接続を制御する発光制御トランジスタと、を含み、前記ディジタルデータは画素回路毎に前記第１のディジタルデータと前記走査線単位の前記第２のディジタルデータとに分離され、前記走査線単位の前記第２のディジタルデータに基づいて、前記走査線単位で、前記電気光学素子各々の発光期間の長さと前記発光期間の開始と終了のタイミングを規定する期間制御用信号が生成され、前記電流生成回路に入力される基準電圧に基づいて、前記データ線に出力される前記電流値の出力範囲が決定される。
【００５２】
【発明の実施の形態】
[第１実施形態]
以下、本発明の第１の実施の形態を図面を参照しながら説明する。図１ないし図９は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第１の実施の形態を示す図である。
【００５３】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものである。
【００５４】
まず、本実施の形態の構成を図１を参照しながら説明する。図１は、本発明の一実施例としての電気光学装置１００の回路構成を示すブロック図である。
電気光学装置１００は、図１に示すように、発光素子がマトリクス状に配置された表示パネル部１０１（「画素領域」とも呼ぶ。）と、表示パネル部１０１のデータ線を駆動するデータ線駆動回路１０２と、表示パネル部１０１の走査線を駆動する走査線駆動回路１０３（「ゲートドライバ」とも呼ぶ。）と、コンピュータ１１０から供給される表示データを記憶するメモリ１０４と、基準動作信号を他の構成要素に供給するタイミング生成回路１０６と、電源回路１０７と、電気光学装置１００内の各構成要素を制御するための制御回路１０５とで構成されている。
【００５５】
電気光学装置１００の各構成要素１０１〜１０７は、それぞれが独立した部品（例えば、１チップの半導体集積回路装置）によって構成されていてもよく、または、各構成要素１０１〜１０７の全部若しくは一部が、一体となった部品として構成されていてもよい。例えば、表示パネル部１０１に、データ線駆動回路１０２と走査線駆動回路１０３とが一体的に構成されていてもよい。また、構成要素１０２〜１０６の全部または一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウエア的に実現されていてもよい。
【００５６】
次に、表示パネル部１０１およびデータ線駆動回路１０２の内部構成を図２を参照しながら詳細に説明する。図２は、表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
表示パネル部１０１は、図２に示すように、マトリクス状に配列された複数の画素回路２００を有しており、各画素回路２００は、有機ＥＬ素子２２０をそれぞれ有している。画素回路２００のマトリクスには、その列方向に沿って伸びる複数のデータ線Ｘm（ｍ＝１〜Ｍ）と、行方向に沿って伸びる複数の走査線Ｙn（ｎ＝１〜Ｎ）とがそれぞれ接続されている。なお、データ線は「ソース線」とも呼ばれ、また、走査線は「ゲート線」とも呼ばれる。また、本実施の形態では、画素回路２００を「単位回路」または「画素」とも呼ぶ。画素回路２００内のトランジスタは、通常はＴＦＴで構成される。
【００５７】
走査線駆動回路１０３は、複数の走査線Ｙnのなかの１本を選択的に駆動して１行分の画素回路２００群を選択するようになっている。
データ線駆動回路１０２は、各データ線Ｘmをそれぞれ駆動するための複数の単一ラインドライバ３００と、ゲート電圧を生成するゲート電圧生成回路４００と、制御回路１０５から与えられた表示データを変換するデータ変換回路５００とを有している。
【００５８】
ゲート電圧生成回路４００は、所定の電圧値を有するゲート制御信号を単一ラインドライバ３００に供給するようになっている。ゲート電圧生成回路４００の内部構成の詳細については後述する。
単一ラインドライバ３００は、各データ線Ｘmを介して画素回路２００にデータ信号を供給するようになっている。このデータ信号に応じて画素回路２００の内部状態（後述）が設定されると、これに応じて有機ＥＬ素子２２０に流れる電流値が制御され、その結果、有機ＥＬ素子２２０の発光の階調が制御される。単一ラインドライバ３００の内部構成の詳細については後述する。
【００５９】
データ変換回路５００は、タイミング生成回路１０６からのタイミング信号に従って動作し、制御回路１０５から表示データとして与えられる１０ビットのディジタル信号を８ビットのディジタル信号に変換するようになっている。データ変換回路５００の内部構成の詳細については後述する。
制御回路１０５は、図１に示すように、表示パネル部１０１の表示状態を表す表示データを、各有機ＥＬ素子２２０の発光の階調を表すマトリクスデータに変換するようになっている。マトリクスデータは、１行分の画素回路２００群を順次選択するための走査線駆動信号と、選択された画素回路２００群の有機ＥＬ素子２２０に供給するデータ線信号のレベルを示すデータ線駆動信号とを含んでいる。走査線駆動信号とデータ線駆動信号は、走査線駆動回路１０３とデータ線駆動回路１０２にそれぞれ供給される。また、制御回路１０５は、走査線とデータ線の駆動タイミングのタイミング制御を行う。
【００６０】
次に、画素回路２００の内部構成を図３を参照しながら詳細に説明する。図３は、画素回路２００の内部構造を示す図である。
画素回路２００は、図３に示すように、ｍ番目のデータ線とｎ番目の走査線Ｙnとの交点に配置されている回路である。なお、走査線Ｙnは、２本のサブ走査線Ｖ１，Ｖ２を含んでいる。
【００６１】
画素回路２００は、データ線Ｘmに流れる電流値に応じて有機ＥＬ素子２２０の階調を調整する電流プログラム回路である。具体的には、画素回路２００は、有機ＥＬ素子２２０のほかに、４つのトランジスタ２１１〜２１４と、保持キャパシタ２３０（「保持コンデンサ」または「記憶キャパシタ」とも呼ぶ。）とを有している。保持キャパシタ２３０は、データ線Ｘmを介して供給されたデータ信号に応じた電荷を保持し、これにより、有機ＥＬ素子２２０の発光の階調を調整するためのものである。換言すれば、保持キャパシタ２３０は、データ線Ｘmに流れる電流に応じた電圧を保持する。第１ないし第３のトランジスタ２１１〜２１３は、ｎチャンネル型ＦＥＴであり、第４のトランジスタ２１４は、ｐチャンネル型ＦＥＴである。有機ＥＬ素子２２０は、フォトダイオードと同様の電流注入型（電流駆動型）の発光素子なので、ここではダイオードの記号で描かれている。
【００６２】
第１のトランジスタ２１１のソースは、第２のトランジスタ２１２のドレインと、第３のトランジスタ２１３のドレインと、第４のトランジスタ２１４のドレインとにそれぞれ接続されている。第１のトランジスタ２１１のドレインは、第４のトランジスタ２１４のゲートに接続されている。保持キャパシタ２３０は、第４のトランジスタ２１４のソースとゲートとの間に接続されている。また、第４のトランジスタ２１４のソースは、電源電位Ｖddにも接続されている。
【００６３】
第２のトランジスタ２１２のソースは、データ線Ｘmを介して単一ラインドライバ３００（図２）に接続されている。有機ＥＬ素子２２０は、第３のトランジスタ２１３のソースと接地電位との間に接続されている。
第１および第２のトランジスタ２１１，２１２のゲートは、第１のサブ走査線Ｖ１に共通に接続されている。また、第３のトランジスタ２１３のゲートは、第２のサブ走査線Ｖ２に接続されている。
【００６４】
第１および第２のトランジスタ２１１，２１２は、保持キャパシタ２３０に電荷を蓄積する際に使用されるスイッチングトランジスタである。第３のトランジスタ２１３は、有機ＥＬ素子２２０の発光期間においてオン状態に保たれるスイッチングトランジスタである。また、第４のトランジスタ２１４は、有機ＥＬ素子２２０に流れる電流値を制御するための駆動トランジスタである。第４のトランジスタ２１４の電流値は、保持キャパシタ２３０に保持される電荷量（蓄積電荷量）によって制御される。
【００６５】
次に、画素回路２００の動作を図４を参照しながら詳細に説明する。図４は、画素回路２００の動作を示すタイミングチャートである。同図では、第１のサブ走査線Ｖ１の電圧値（以下、「第１のゲート信号Ｖ１」も呼ぶ。）と、第２のサブ走査線Ｖ２の電圧値（以下、「第２のゲート信号Ｖ２」も呼ぶ。）と、データ線Ｘmの電流値Ｉout（「データ信号Ｉout」も呼ぶ。）と、有機ＥＬ素子２２０に流れる電流値ＩELとが示されている。
【００６６】
駆動周期Ｔcは、プログラミング期間Ｔprと発光期間Ｔelとに分かれている。ここで、「駆動周期Ｔc」とは、表示パネル部１０１内のすべての有機ＥＬ素子２２０の発光の階調が１回ずつ更新される周期を意味しており、いわゆるフレーム周期と同じものである。階調の更新は、１行分の画素回路２００群ごとに行われ、駆動周期Ｔcの間にＮ行分の画素回路２００群の階調が順次更新される。例えば、３０〔Ｈｚ〕で全画素回路の階調が更新される場合には、駆動周期Ｔcは約３３〔ｍｓ〕である。
【００６７】
プログラミング期間Ｔprは、有機ＥＬ素子２２０の発光の階調を画素回路２００内に設定する期間である。本実施の形態では、画素回路２００への階調の設定を「プログラミング」と呼んでいる。例えば、駆動周期Ｔcが約３３〔ｍｓ〕であり、走査線Ｙnの総数Ｎが４８０本である場合には、プログラミング周期Ｔprは、約６９〔μｓ〕（＝３３〔ｍｓ〕／４８０）以下になる。
【００６８】
プログラミング期間Ｔprでは、まず、第２のゲート信号Ｖ２をローレベルに設定して第３のトランジスタ２１３をオフ状態（閉状態）に保つ。次に、データ線Ｘm上に発光階調に応じた電流値Ｉmを流しながら、第１のゲート信号Ｖ１をハイレベルに設定して第１および第２のトランジスタ２１１，２１２をオン状態（開状態）にする。このとき、データ線Ｘmの単一ラインドライバ３００（図２）は、発光階調に応じた一定の電流値Ｉmを流す定電流源として機能する。図４（ｃ）に示されているように、電流値Ｉmは、所定の電流値の範囲ＲＩ内において、有機ＥＬ素子２２０の発光の階調に応じた値に設定されている。
【００６９】
保持キャパシタ２３０には、第４のトランジスタ２１４（駆動トランジスタ）を流れる電流値Ｉmに対応した電荷が保持される。その結果、第４のトランジスタ２１４のソース／ゲート間には、保持キャパシタ２３０に記憶された電圧が印加される。なお、本実施の形態では、プログラミングに用いられるデータ信号の電流値Ｉmを「プログラミング電流値Ｉm」と呼ぶ。
【００７０】
プログラミングが終了すると、走査線駆動回路１０３が第１のゲート信号Ｖ１をローレベルに設定して第１および第２のトランジスタ２１１，２１２をオフ状態とし、また、データ線駆動回路１０２はデータ信号Ｉoutを停止する。
発光期間Ｔelでは、第１のゲート信号Ｖ１をローレベルに維持して第１および第２のトランジスタ２１１，２１２をオフ状態に保ったまま、第２のゲート信号Ｖ２をハイレベルに設定して第３のトランジスタ２１３をオン状態に設定する。保持キャパシタ２３０には、プログラミング電流値Ｉmに対応した電圧があらかじめ記憶されているので、第４のトランジスタ２１４には、プログラミング電流値Ｉmとほぼ同じ電流が流れる。したがって、有機ＥＬ素子２２０にもプログラミング電流値Ｉmとほぼ同じ電流が流れ、電流値Ｉmに応じた階調で発光する。このように、保持キャパシタ２３０の電圧（すなわち電荷）が電流値Ｉmによって書き込まれるタイプの画素回路２００は、「電流プログラム回路」と呼ばれている。
【００７１】
一方、タイミング生成回路１０６は、プログラミング期間Ｔprと同一の周期Ｔ1のタイミング信号REQ_Aを制御回路１０５に、周期Ｔ1の１／４の周期Ｔ2のタイミング信号REQ_Tをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ1で動作し、データ線駆動回路１０２はその１／４の周期である周期Ｔ2で動作する。
【００７２】
次に、単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を図５を参照しながら詳細に説明する。図５は、単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を示す回路図である。
単一ラインドライバ３００は、図５に示すように、８ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
【００７３】
Ｄ／Ａコンバータ部３１０は、８本の電流ラインＩＵ１〜ＩＵ８が並列に接続されたものである。第１の電流ラインＩＵ１には、スイッチングトランジスタ８１と、一種の抵抗素子として機能する抵抗用トランジスタ４１と、所定の電流を流す定電流源として機能する駆動トランジスタ２１とが、データ線３０２と接地電位との間に直列に接続されている。他の電流ラインＩＵ２〜ＩＵ８も同様の構成を有している。これらの３種類のトランジスタ８１〜８８，４１〜４８，２１〜２８は、図５の例ではいずれもｎチャンネル型ＦＥＴである。８つの駆動トランジスタ２１〜２８のゲートは、第１の共通ゲート線３０３に共通に接続されている。また、８つの抵抗用トランジスタ４１〜４８のゲートは、第２の共通ゲート線３０４に共通に接続されている。８個のスイッチングトランジスタ８１〜８８の各ゲートには、信号入力線３０１を介してデータ変換回路５００（図１）から与えられる８ビットの階調データＤＡＴＡの各ビットを示すディジタル信号が入力される。
【００７４】
８つの駆動トランジスタ２１〜２８の利得係数βの比Ｋは、１：２：４：８：１６：３２：６４：１２８に設定されている。すなわち、ｎ番目（ｎ＝１〜Ｎ）の駆動トランジスタの利得係数βの相対値Ｋは２n-1に設定されている。ここで、利得係数βは、良く知られているように、β＝Ｋβ0＝（μＣ0Ｗ／Ｌ）で定義される。ここで、Ｋは相対値、β0は所定の定数、μはキャリアの移動度、Ｃ0はゲート容量、Ｗはチャンネル幅、Ｌはチャンネル長である。駆動トランジスタの数Ｎは、２以上の整数である。なお、駆動トランジスタの数Ｎは、走査線Ｙnの数とは無関係である。
【００７５】
８つの駆動トランジスタ２１〜２８は、定電流源として機能する。トランジスタの電流駆動能力は利得係数βに比例するので、８つの駆動トランジスタ２１〜２８の電流駆動能力の比は、１：２：４：８：１６：３２：６４：１２８である。換言すれば、各駆動トランジスタ２１〜２８の利得係数の相対値Ｋは、階調データＤＡＴＡの各ビットの重みに対応づけられた値にそれぞれ設定されている。
【００７６】
なお、抵抗用トランジスタ４１〜４８の電流駆動能力は、通常は、対応する各駆動トランジスタ２１〜２８の電流駆動能力以上の値に設定される。したがって、各電流ラインＩＵ１〜ＩＵ８の電流駆動能力は、駆動トランジスタ２１〜２８によって決定される。なお、抵抗用トランジスタ４１〜４８は、電流値のノイズを除去するノイズフィルタとしての機能を有している。
【００７７】
オフセット電流生成回路３２０は、抵抗用トランジスタ５２と、駆動トランジスタ３２とが、データ線３０２と接地電位との間に直列に接続された構成を有している。駆動トランジスタ３２のゲートは、第１の共通ゲート線３０３に接続されており、抵抗用トランジスタ５２のゲートは、第２の共通ゲート線３０４に接続されている。駆動トランジスタ３２の利得係数βの相対値はＫｂである。なお、オフセット電流生成回路３２０では、駆動トランジスタ３２とデータ線３０２との間にスイッチングトランジスタが設けられておらず、この点でＤ／Ａコンバータ部３１０内の各電流ラインとは異なっている。
【００７８】
オフセット電流生成回路３２０の電流ラインＩoffsetは、Ｄ／Ａコンバータ部３１０の８本の電流ラインＩＵ１〜ＩＵ８と並列に接続されている。したがって、これらの９本の電流ラインＩoffset，ＩＵ１〜ＩＵ８を流れる電流の合計が、プログラミング電流としてデータ線３０２上に出力される。すなわち、単一ラインドライバ３１０は、電流加算型の電流生成回路である。なお、以下では、各電流ラインを示す符号Ｉoffset，ＩＵ１〜ＩＵ８を、それらを流れる電流を示す符号としても使用する。
【００７９】
ゲート電圧生成回路４００は、２つのトランジスタ７１，７２で構成されたカレントミラー回路部を含んでいる。２つのトランジスタ７１，７２のゲート同士は互いに接続されており、また、第１のトランジスタ７１のゲートとドレインも互いに接続されている。２つのトランジスタ７１，７２のそれぞれの一方の端子（ソース）は、ゲート電圧生成回路４００用の電源電位VDREFに接続されている。第１のトランジスタ７１の他方の端子（ドレイン）と接地電位との間の第１の配線４０１上には、駆動トランジスタ７３が直列に接続されている。駆動トランジスタ７３のゲートには、制御回路１０５から所定の電圧レベルを有する制御信号VRINが入力される。第２のトランジスタ７２の他方の端子（ドレイン）と接地電位との間の第２の配線４０２上には、抵抗用トランジスタ５１と、定電圧発生用トランジスタ３１（「制御電極信号発生用トランジスタ」とも呼ぶ。）とが直列に接続されている。定電圧発生用トランジスタ３１の利得係数βの相対値はＫａである。
【００８０】
定電圧発生用トランジスタ３１のゲートとドレインは互いに接続されており、これらは、単一ラインドライバ３００第１の共通ゲート線３０３に接続されている。また、抵抗用トランジスタ５１のゲートとドレインも互いに接続されており、これらは、単一ラインドライバ３００第２の共通ゲート線３０４に接続されている。
【００８１】
なお、図５の例では、カレントミラー回路部を構成する２つのトランジスタ７１，７２は、ｐチャンネル型ＦＥＴで構成されており、他のトランジスタは、ｎチャンネル型ＦＥＴで構成されている。
ゲート電圧生成回路４００の駆動トランジスタ７３のゲートに所定の電圧レベルの制御信号VRINが入力されると、第１の配線４０１上に、制御信号VRINの電圧レベルに応じた一定の基準電流Ｉconstが発生する。２つのトランジスタ７１，７２は、カレントミラー回路部を構成しているので、第２の配線４０２上にも同じ基準電流Ｉconstが流れる。ただし、２つの配線４０１，４０２に流れる電流が同一である必要はなく、一般には、第２の配線４０２上に第１の配線４０１の基準電流Ｉconstに比例する電流が流れるように、第１および第２のトランジスタ７１，７２が構成されていればよい。
【００８２】
第２の配線４０２上の２つのトランジスタ３１，５１のゲート／ドレイン間には、電流Ｉconstに応じた所定のゲート電圧Ｖｇ１，Ｖｇ２がそれぞれ発生する。第１のゲート電圧Ｖｇ１は、第１の共通ゲート線３０３を介して、単一ラインドライバ３００内の９つの駆動トランジスタ３２，２１〜２８のゲートに共通に印加される。また、第２のゲート電圧Ｖｇ２は、第２の共通ゲート線３０４を介して、９つの抵抗用トランジスタ５２，４１〜４８のゲートに共通に印加される。
【００８３】
各電流ラインＩoffset，ＩＵ１〜ＩＵ８の電流駆動能力は、各駆動トランジスタ３２，２１〜２８の利得係数βと、印加電圧とによって決定される。したがって、単一ラインドライバ３００の各電流ラインＩoffset，ＩＵ１〜ＩＵ８には、ゲート電圧Ｖｇ１に応じて、各駆動トランジスタの利得係数βの相対値Ｋに比例した電流値が流れ得る。このとき、信号入力線３０１を介して制御回路１０５から８ビットの階調データＤＡＴＡが与えられると、階調データＤＡＴＡの各ビットの値に応じて８つのスイッチングトランジスタ８１〜８８がオン／オフ制御される。その結果、階調データＤＡＴＡの値に応じた電流値を有するプログラミング電流Ｉmがデータ線３０２上に出力される。
【００８４】
なお、単一ラインドライバ３００は、オフセット電流生成回路３２０を有しているので、階調データＤＡＴＡの値とプログラミング電流Ｉmとは、原点を通る完全な比例関係ではなく、オフセットを有している。このようなオフセットを設けることによって、プログラミング電流値の範囲の設定の自由度が増すので、プログラミング電流値を好ましい範囲に容易に設定できるという利点がある。
【００８５】
図６は、データ線駆動回路１０２の出力電流Ｉoutと、階調データＤＡＴＡの値（階調値）との関係の例１〜例５を示す説明図である。図６（ａ）の表には、標準の例１と、以下の４つのパラメータをそれぞれ変化させた場合の例２〜例５が示されている。
（１）VRIN：ゲート電圧生成回路４００の駆動トランジスタ７３のゲート信号の電圧値。
（２）VDREF：ゲート電圧生成回路４００のカレントミラー回路部の電源電圧。（３）Ｋａ：ゲート電圧生成回路４００の定電圧発生用トランジスタ３１の利得係数βの相対値。
（４）Ｋｂ：オフセット電流生成回路３２０の駆動トランジスタ３２の利得係数βの相対値。
【００８６】
図６（ｂ）は、図６（ａ）の関係をグラフに示したものである。なお、「標準」とされている例１は、各パラメータを所定の標準値に設定した場合の例である。例２は、標準である例１よりも駆動トランジスタ７３の電圧VRINのみを高い値に設定した場合の例である。例３は、標準である例１よりもカレントミラー回路部の電源電圧VDREFのみを高い値に設定した場合の例である。例４は、標準である例１よりも、定電圧発生用トランジスタ３１の利得係数βの相対値Ｋａのみを大きな値に設定した例である。例５は、標準である例１よりも、駆動トランジスタ３２の利得係数βの相対値Ｋｂのみを大きな値に設定した例である。
【００８７】
これらの表およびグラフに示されているように、出力電流Ｉoutの値は、各パラメータVRIN，VDREF，Ｋａ，Ｋｂに応じて変化する。したがって、これらのパラメータの１つ以上の値を変更することによって、発光階調の制御に利用される電流値の範囲を変更することができる。なお、各パラメータVRIN，VDREF，Ｋａ，Ｋｂの値は、それぞれに関連する回路部分の設計値を調整することによって設定される。図５に示した回路構成では、４つのパラメータVRIN，VDREF，Ｋａ，Ｋｂがいずれも出力電流Ｉoutの範囲に影響を与えるので、出力電流Ｉoutの範囲を設定する際の自由度が高く、任意の範囲に容易に設定できるという利点がある。
【００８８】
ところで、出力電流Ｉoutは、ゲート電圧生成回路４００内の基準電流Ｉconstに比例する。したがって、基準電流Ｉconstは、出力電流Ｉout（すなわちプログラミング電流Ｉm）に要求される電流値の範囲に応じて決定される。この際、基準電流Ｉconstの値を、出力電流Ｉoutとして要求される電流値の範囲の両端近傍に設定してしまうと、回路部品の性能によっては、基準電流Ｉconstの小さなバラツキ（誤差）が、出力電流Ｉoutの大きなバラツキ（誤差）を生じるおそれがある。したがって、出力電流Ｉoutの誤差を低減するためには、基準電流Ｉconstの値を、出力電流Ｉoutの電流値の範囲の最大値と最小値の中間近傍の値に設定することが好ましい。ここで、「最大値と最小値の中間近傍」とは、最大値と最小値の平均値（すなわち中央値）の±１０％程度の範囲を意味している。
【００８９】
次に、データ変換回路５００の構成を図７および図８を参照しながら詳細に説明する。図７は、データ変換回路５００の変換規則を示す図である。図８は、データ変換回路５００の動作を示すタイムチャートである。説明のため、図７および図８は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）
データ変換回路５００は、図７および図８に示すように、周期Ｔ1ごとに、メモリ１０４から表示データとして１０ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位８ビットの第１のディジタルデータDABと、下位２ビットの第２のディジタルデータSUBとに分離し、周期Ｔ2ごとに、ディジタルデータSUBの値に基づいて８ビットのディジタルデータOutを単一ラインドライバ３００に出力するようになっている。
【００９０】
なお、図８において、REQ_Aは、周期Ｔ1のタイミング信号を、REQ_Tは、周期Ｔ2のタイミング信号を、R[9:0]は、赤の発光階調を示す１０ビットのディジタルデータInを、G[9:0]は、緑の発光階調を示す１０ビットのディジタルデータInを、B[9:0]は、青の発光階調を示す１０ビットのディジタルデータInをそれぞれ示している。また、R[9:2]は、赤の発光階調を示す８ビットのディジタルデータOutを、G[9:2]は、緑の発光階調を示す８ビットのディジタルデータOutを、B[9:2]は、青の発光階調を示す８ビットのディジタルデータOutをそれぞれ示している。
【００９１】
具体的には、ディジタルデータSUBの値が「００」である場合は、図７右側の表の第１段目に示すように、周期Ｔ1が周期Ｔ2のちょうど４倍で構成されていることから、周期Ｔ1が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（１）に示す電流Ｉoutが出力される。下式（１）において、ｋは所定の係数、DABはディジタルデータDABを１０進数に変換したときの値である。
Ｉout ＝ Ｋ ×DAB ×４ ／４ …（１）
【００９２】
また、ディジタルデータSUBの値が「０１」である場合は、図７右側の表の第２段目に示すように、周期Ｔ1のうち先頭から周期Ｔ2の第１番目Ｔs1が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（２）に示す電流Ｉoutが出力される。
Ｉout ＝ Ｋ ×｛（DAB＋１）＋DAB×３｝／４ …（２）
【００９３】
また、ディジタルデータSUBの値が「１０」である場合は、図７右側の表の第３段目に示すように、周期Ｔ1のうち先頭から周期Ｔ2の第２番目Ｔs2が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（３）に示す電流Ｉoutが出力される。
Ｉout ＝ Ｋ ×｛（DAB＋１）×２＋DAB×２｝／４ …（３）
【００９４】
また、ディジタルデータSUBの値が「１１」である場合は、図７右側の表の第４段目に示すように、周期Ｔ1のうち先頭から周期Ｔ2の第３番目Ｔs3が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（４）に示す電流Ｉoutが出力される。
Ｉout ＝ Ｋ ×｛（DAB＋１）×３＋DAB｝／４ …（４）
【００９５】
次に、本実施の形態の動作を図９を参照しながら説明する。図９は、ディジタルデータInの値に応じた画素回路２００の輝度値の変化を示すグラフである。
【００９６】
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、走査線がＮ本の場合、周期Ｔ1／Ｎごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙnが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
【００９７】
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、周期Ｔ1／Ｎごとに、表示データが１０ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【００９８】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ1／Ｎごとに入力されたディジタルデータInが、上位８ビットのディジタルデータDABと、下位２ビットのディジタルデータSUBとに分離され、周期Ｔ2／Ｎごとに、ディジタルデータSUBの値に基づいて８ビットのディジタルデータOutが単一ラインドライバ３００に出力される。
【００９９】
ここで、ディジタルデータSUBの値が「００」であると、周期Ｔ1が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ1／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（１）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１００】
また、ディジタルデータSUBの値が「０１」であると、周期Ｔ1のうち先頭から周期Ｔ2の第１番目Ｔs1が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（２）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１０１】
また、ディジタルデータSUBの値が「１０」であると、周期Ｔ1のうち先頭から周期Ｔ2の第２番目Ｔs2が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（３）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１０２】
また、ディジタルデータSUBの値が「１１」であると、周期Ｔ1のうち先頭から周期Ｔ2の第３番目Ｔs3が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（４）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１０３】
図９には、本実施の形態とアナログ方式とで、８ビットのＤ／Ａコンバータ部３１０を用いて画素回路２００を駆動する場合の比較を示した。アナログ方式では、制御回路１０５が１０ビットのディジタルデータInをデータ線駆動回路１０２に与えた場合、上位２ビットのディジタルデータまたは下位２ビットのディジタルデータが無視され、残りの８ビットのディジタルデータに基づいてＤ／Ａ変換されるので、図９において丸印のプロットおよび点線で示すように、４つのデータ（２ビット分のデータ）ごとステップ状に輝度値を設定することしかできない。これに対し、本実施の形態では、制御回路１０５が１０ビットのディジタルデータをデータ線駆動回路１０２に与えた場合、上位８ビットのディジタルデータDABに基づいてＤ／Ａ変換される点は同じであるが、下位２ビットのディジタルデータSUBに基づいて、制御信号のうち同一のディジタルデータInに基づきＤ／Ａ変換される部分について周期Ｔ2のパルス幅制御が行われるので、図９においてバツ印のプロットおよび実線で示すように、各データごとに異なる輝度値を設定することが可能となる。
【０１０４】
したがって、同一のＤ／Ａコンバータ部３１０を用いた場合、アナログ方式に比して、画素回路２００の輝度値を４倍の精度で調整することが可能となる。逆に、同一の精度を実現しようとする場合は、Ｄ／Ａコンバータ部３１０を６ビットで構成することができるので、アナログ方式に比して、回路規模が小さくなる。
【０１０５】
一方、従来のディジタル方式との比較においては、データ線駆動回路１０２の動作周波数を同一の周波数に設定した場合、パルス幅制御のほかにＤ／Ａ変換により精度を補完しているので、従来のディジタル方式に比して、画素回路２００の輝度値を高い精度で調整することが可能となる。逆に、同一の精度を実現しようとする場合は、同様の理由から、従来のディジタル方式に比して、周期Ｔ2／Ｎの周波数を高く設定しなくてすむ。
【０１０６】
このようにして、本実施の形態では、データ線駆動回路１０２は、周期Ｔ1／Ｎごとに、ディジタルデータInのうち上位８ビットのディジタルデータDABに基づいて制御信号の電流値を制御し、ディジタルデータInのうち下位２ビットのディジタルデータSUBに基づいて、制御信号のうち同一のディジタルデータに基づきＤ／Ａ変換される部分について周期Ｔ2／Ｎのパルス幅制御を行うようになっている。
【０１０７】
これにより、単一ラインドライバ３００として容量の小さいトランジスタを用いなくても、画素回路２００を比較的高精度に制御することができる。また、ディジタル方式により同一の精度を実現する場合に比して、周期Ｔ2の周波数を高く設定しなくてもすむ。したがって、従来に比して、輝度のばらつきを抑制し、画素の輝度値を比較的高精度に制御することができる。
【０１０８】
上記第１の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ1は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ2は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１０９】
また、上記第１の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第１の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
なお、上位２ビットを第２のディジタルデータSUBとし、下位８ビットを第１のディジタルデータDABとしてもよい。言い換えれば、期間設定用のデータ数を輝度レベルを設定するデータ数に比べて多くしてもよいということである。このことにより、多くの副期間を設定すること、
あるいは、時間分解能を向上することができる。
期間設定用のデータ数と輝度レベルの設定用のデータ数は適宜選択することにより、時間軸の分解能及び輝度レベルの分解能のうちいずれかを優先することが可能となる。
【０１１０】
[第２実施形態]
次に、本発明の第２の実施の形態を図面を参照しながら説明する。図１０は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第２の実施の形態を示す図である。以下、上記第１の実施の形態と異なる部分についてのみ説明をし、重複する部分については同一の符号を付して説明を省略する。
【０１１１】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものであり、上記第１の実施の形態と異なるのは、周期Ｔ2のパルス幅制御を行う部分についてである。
【０１１２】
まず、本実施の形態の構成を図１０を参照しながら説明する。図１０は、周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。説明のため、図１０は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）なお、図１０において、DABはディジタルデータDABの値であり、SUBはディジタルデータSUBの値である。
【０１１３】
タイミング生成回路１０６は、周期Ｔ1のタイミング信号REQ_Aを制御回路１０５に、周期Ｔ1の１／１６の周期Ｔ2のタイミング信号REQ_Tをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ1で動作し、データ線駆動回路１０２はその１／１６の周期である周期Ｔ2で動作する。
【０１１４】
単一ラインドライバ３００は、４ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
データ変換回路５００は、図１０に示すように、周期Ｔ1ごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ2ごとに、ディジタルデータSUBの値に基づいて４ビットのディジタルデータOutを単一ラインドライバ３００に出力するようになっている。具体的には、周期Ｔ1が周期Ｔ2のちょうど１６倍で構成されていることから、ディジタルデータSUBを「０」から「１５」までの数値と見なし、図１０に示すように、周期Ｔ1の先頭から、ディジタルデータSUBの値に周期Ｔ2を乗じた時間が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。
【０１１５】
次に、本実施の形態の動作を説明する。
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、走査線がＮ本の場合、周期Ｔ1／Ｎごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
【０１１６】
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙnが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、周期Ｔ1／Ｎごとに、表示データが８ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【０１１７】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ1／Ｎごとに入力されたディジタルデータInが、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離され、周期Ｔ2／Ｎごとに、ディジタルデータSUBの値に基づいて４ビットのディジタルデータOutが単一ラインドライバ３００に出力される。
【０１１８】
具体的には、周期Ｔ1／Ｎの先頭から、ディジタルデータSUBの値に周期Ｔ2／Ｎを乗じた時間が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1／Ｎのうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、ディジタルデータInの値に応じた輝度値で発光する。すなわち、Ｄ／Ａコンバータ部３１０の分解能が４ビットであっても、画素回路２００の輝度値を８ビットの精度で調整することが可能となる。
【０１１９】
このようにして、本実施の形態では、周期Ｔ1／Ｎごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ1／Ｎの先頭から、ディジタルデータSUBの値に周期Ｔ2／Ｎを乗じた時間が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1／Ｎのうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力するようにしたことから、上記第１の実施の形態と同等の効果が得られる。
【０１２０】
上記第２の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ1は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ2は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１２１】
また、上記第２の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第２の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
【０１２２】
[第３実施形態]
次に、本発明の第３の実施の形態を図面を参照しながら説明する。図１１および図１２は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第３の実施の形態を示す図である。以下、上記第１の実施の形態と異なる部分についてのみ説明をし、重複する部分については同一の符号を付して説明を省略する。
【０１２３】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものであり、上記第１の実施の形態と異なるのは、周期Ｔ2のパルス幅制御を行う部分についてである。
【０１２４】
まず、本実施の形態の構成を図１１および図１２を参照しながら説明する。図１１は、データ変換回路５００の構成を示すブロック図である。図１２は、周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。説明のため、図１１および図１２は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）
タイミング生成回路１０６は、周期Ｔ1のタイミング信号REQ_Aを制御回路１０５に、周期Ｔ1の１／１６の周期Ｔ2のタイミング信号REQ_Tをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ1で動作し、データ線駆動回路１０２はその１／１６の周期である周期Ｔ2で動作する。
【０１２５】
単一ラインドライバ３００は、４ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
データ変換回路５００は、図１１に示すように、ディジタルデータInとメモリ１０４内の前回のディジタルデータOutを加算する加算部５０１と、加算部５０１の加算結果であるディジタルデータ（８ビット）の下位４ビットを「０」に設定する演算部５０２と、加算部５０１の加算結果であるディジタルデータから演算部５０２の演算結果であるディジタルデータ（８ビット）を減算する減算部５０３とで構成されており、演算部５０２の演算結果であるディジタルデータ（８ビット）をディジタルデータOutとして単一ラインドライバ３００に出力するとともに、減算部５０３の減算結果であるディジタルデータをメモリ１０４に格納するようになっている。
【０１２６】
これは、周期Ｔ1ごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ2ごとに、構成要素５０１〜５０３によりディジタルデータSUBを加算していき、４ビット目の桁上がりがあったときは、ディジタルデータDABに「１」を加算（桁上がりによる加算）したものをディジタルデータOutとして単一ラインドライバ３００に出力し、それ以外のときは、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力するように動作する回路である。
【０１２７】
例えば、ディジタルデータSUBが「０００１」の場合は、周期Ｔ1のうち周期Ｔ2の第１６番目Ｔs16だけ、ディジタルデータDABに「１」を加算したものが出力され、ディジタルデータSUBが「００１０」の場合は、周期Ｔ1のうち周期Ｔ2の第８，１６番目Ｔs8，Ｔs16だけ、ディジタルデータDABに「１」を加算したものが出力される。すなわち、ディジタルデータDABに「１」を加算したものは、周期Ｔ1の間で、先頭から連続的に出力されるのではなく分散的に出力されることになる。
【０１２８】
次に、本実施の形態の動作を説明する。
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号REQ_Aにより周期Ｔ1ごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
【０１２９】
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙnが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、周期Ｔ1ごとに、表示データが８ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【０１３０】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ1ごとに入力されたディジタルデータInが、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離され、周期Ｔ2ごとに、ディジタルデータSUBの値に基づいて４ビットのディジタルデータOutが単一ラインドライバ３００に出力される。
【０１３１】
具体的には、周期Ｔ2ごとに、ディジタルデータSUBが加算されていき、４ビット目の桁上がりがあったときは、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、それ以外のときは、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ1と同一のプログラミング期間Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、ディジタルデータInの値に応じた輝度値で発光する。すなわち、Ｄ／Ａコンバータ部３１０の分解能が４ビットであっても、画素回路２００の輝度値を８ビットの精度で調整することが可能となる。
【０１３２】
このようにして、本実施の形態では、周期Ｔ1ごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ2ごとに、ディジタルデータSUBを加算していき、４ビット目の桁上がりがあったときは、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、それ以外のときは、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力するようにしたことから、上記第１の実施の形態と同等の効果が得られる。
【０１３３】
上記第３の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ1は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ2は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１３４】
また、上記第３の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第３の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
【０１３５】
[第４の実施形態]
ディジタルデータInのうちの一部分のディジタルデータに基いて直接的に期間制御の信号を生成することもできる。
例えば、ディジタルデータInをデータ分離回路６００でディジタルデータInを第１のディジタルデータDABと第２のディジタルデータSUBに分離し、第１のディジタルデータDABをデータ変換回路５００に入力する。ここで、データ変換回路５００は、入力された第１のディジタルデータDABのビット数を変更する機能を備えていてもよい。また、データ線へのデータ信号の伝送形式に対応して、パラレルをシリアルに変換し、あるいは逆にシリアルをパラレルに変換するようにしてもよい。
【０１３６】
一方、第２のディジタルデータSUBは、タイミング制御回路６０１に入力される。この第２のディジタルデータSUBに基いて期間制御用の信号がタイミング制御回路６０１にて生成し、期間制御用信号として機能する第２のゲート信号Ｖ２が走査線駆動回路１０３を介して、各画素回路に供給される。
ディジタルデータInは、図１４に示したように各データ線に供給すべきデータ信号Ｘ1〜Ｘmに対応するデータからなる第１のディジタルデータDABとタイミング制御信号の基となる第２のディジタルデータSUBとから構成されている。上述のように第１のディジタルデータDABがデータ線駆動回路に供給され、データ線に供給されるデータ信号が生成し、第２のディジタルデータSUBに基いて走査線駆動回路を介して供給される発光期間の期間制御用信号あるいはタイミング制御信号が生成する。
【０１３７】
図１５には、図３に示した画素回路における、第１のゲート信号Ｖ１及び第２のゲート信号Ｖ２のタイミングチャートについて示した。データ線との導通状態を制御するトランジスタ２１１及びトランジスタ２１４のドレインとゲートとの導通状態を制御するトランジスタ２１２をオン状態とする第１のゲート信号 Ｖ１を供給してデータ信号の書き込みを行う期間内は、トランジスタ２１４と有機ＥＬ素子２２０との導通状態を制御するトランジスタ２１３をオフ状態とする第２のゲート信号を供給する。データ信号の画素回路への書き込みを行った後、トランジスタ２１１及びトランジスタ２１２をオフ状態とする第１のゲート信号Ｖ１が供給され始めても、しばらく、トランジスタ２１３はオフ状態として、有機ＥＬ素子２２０への電流の供給を停止している。その後、トランジスタ２１３をオン状態とする第２のゲート信号を供給して有機ＥＬ素子２２０とトランジスタ２１４とを電気的に接続し、データ信号に応じた輝度で有機ＥＬ素子２２０が発光する。
【０１３８】
データ線との導通状態を制御するトランジスタ２１１及びトランジスタ２１４のドレインとゲートとの導通状態を制御するトランジスタ２１２をオフ状態とする第１のゲート信号Ｖ１を供給すると同時に、タイミング制御回路６０１のＹカウンタがリセットされる。第２のディジタルデータSUBに設定された副期間のデータと、Ｙカウンタの値が同一になるまで、トランジスタ２１３をオン状態とする第２のゲート信号が供給される。
【０１３９】
第２のディジタルデータSUBを所望の副期間あるいはサブフレームに対応して設定することで、図１６に示したように１フレーム（本実施形態では、周期Ｔ1に対応する。）毎に副期間を設定することができる。
【０１４０】
［第５の実施形態］
動画特性の向上のためには、複数の走査線に対して設けられた画素回路が同時に黒表示を行う、あるいは輝度０と設定することが好ましい場合がある。
本実施形態では、図１７に示したように、複数の走査線に対応する画素回路に対して、同時に輝度０（Offとして図示）の副期間を設定している。
以下、複数の走査線に対応する画素回路に対して、同時に輝度０（Offとして図示）の期間を設定する方法について具体的に説明する。
今、説明を容易にするために、４本の走査線があり、一つの走査線を選択し、データ信号を書き込みを行うまでの時間が第２の周期（Ｔ2）に等しいとして説明する。図１８に示した第２のディジタルデータSUBにおいて、「１」はトランジスタ２１４と有機ＥＬ素子２２０とがトランジスタ２１３を介して電気的に接続されている状態に相当し、「０」はトランジスタ２１４と有機ＥＬ素子２２０とが電気的に切断されている状態に相当する。なお、図１８において、理解を容易にするために、第２のディジタルデータSUBの最初の位置をずらすように示している。
【０１４１】
データ信号の書き込みは、トランジスタ２１３をオフ状態として行うので、第２のディジタルデータSUBは「０」から始まる。第２の周期（Ｔ2）の３個分の長さを有する輝度０の副期間に対応して第２のディジタルデータSUBの「０」が入力される。
走査線Ｙ1を介して第１のゲート信号Ｖ１（Ｙ1）が供給されると同時に、走査線Ｙ1に対応する第２のディジタルデータSUB（Ｙ1）に基いて生成した第２のゲート信号Ｖ２（Ｙ1）の供給が開始される。上述のように第２のディジタルデータSUB（Ｙ1）の左端の「０」に対応して、トランジスタ２１３をオフ状態とする第２のゲート信号Ｖ２（Ｙ2）、次の「１」に対応して、トランジスタ２１３をオン状態とする第２のゲート信号Ｖ２（Ｙ2）・・・、というように第２のディジタルデータSUB（Ｙ1）に基いて第２のゲート信号Ｖ２（Ｙ1）が供給される。次の走査線Ｙ2の第１のゲート信号Ｖ１（Ｙ2）の供給は、第１のゲート信号Ｖ１（Ｙ1）の供給の開始時間から所定の時間を遅れて開始する。ここでは、第２の周期Ｔ2だけ遅れて開始する。走査線Ｙ2についても同様に、第２のディジタルデータSUB（Ｙ2）に基いて生成した第２のゲート信号Ｖ２（Ｙ2）が供給される。
以降、同様な動作を行い、結果的に、全走査線に対して、同時に有機ＥＬ素子２２０の輝度を０とするOff期間が設定されることになる。
【０１４２】
なお、上記第１ないし第３の実施の形態においては、有機ＥＬ素子を利用した表示装置について説明したが、有機ＥＬ素子を利用した表示装置は、モバイル型のパーソナルコンピュータや、携帯電話や、ディジタルスチルカメラ等の種々の電子装置に適用することができる。
図１９は、モバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ１０００は、キーボード１０２０を備えた本体部１０４０と、有機ＥＬ素子を用いた表示ユニット１０６０とを備えている。
【０１４３】
図２０は、携帯電話の斜視図である。携帯電話２０００は、複数の操作ボタン２０２０と、受話口２０４０と、送話口２０６０と、有機ＥＬ素子を用いた表示パネル２０８０とを備えている。
図２１は、ディジタルスチルカメラ３０００の構成を示す斜視図である。なお、外部機器との接続についても簡易的に示している。通常のカメラは、被写体の光像によってフィルムを感光するのに対し、ディジタルスチルカメラ３０００は、被写体の光像をＣＣＤ（Charge Coupled Device）等の撮像素子の光電変換によって撮像信号を生成するものである。ここで、ディジタルスチルカメラ３０００のケース３０２０の背面には、有機ＥＬ素子を用いた表示パネル３０４０が設けられており、ＣＣＤによる撮像信号に基づいて表示が行われる。このため、表示パネル３０４０は、被写体を表示するファイダとして機能する。また、ケース３０２０の観察側（図においては裏面側）には、光学レンズやＣＣＤ等を含んだ受光ユニット３０６０が設けられている。
【０１４４】
ここで、撮影者が表示パネル３０４０に表示された被写体像を確認して、シャッタボタン３０８０を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板３１００のメモリに転送・格納される。また、ディジタルスチルカメラ３０００にあっては、ケース３０２０の側面に、ビデオ信号出力端子３１２０と、データ通信用の入出力端子３１４０とが設けられている。そして、図に示されるように、前者のビデオ信号出力端子３１２０には、テレビモニタ４３００が、また、後者のデータ通信用の入出力端子３１４０にはパーソナルコンピュータ４４００が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板３１００のメモリに格納された撮像信号が、テレビモニタ４３００や、パーソナルコンピュータ４４００に出力される。
【０１４５】
なお、電子機器としては、図１９のパーソナルコンピュータや、図２０の携帯電話、図２１のディジタルスチルカメラのほかにも、テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ（Point Of Sale）端末、タッチパネルを備えた機器等を挙げることができる。これらの各種の電子機器の表示部として、有機ＥＬ素子を用いた上記の表示装置が適用可能である。
【０１４６】
また、本発明は、上記の実施の形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
上記の実施の形態においては、駆動周期Ｔcと同一の周期として周期Ｔ2を設定したが、プログラミング期間Ｔprと周期Ｔ1，Ｔ2とは、必ずしも依存関係を有していなくてもよく、例えば、周期Ｔ1をプログラミング期間Ｔprと同一に設定してもよい。この場合、周期Ｔ1のパルス幅制御によりプログラミング期間が短い時間間隔で切り換わる。
【０１４７】
また、図５の例では、駆動トランジスタ３２，２１〜２８に抵抗用トランジスタ５２，４１〜４８が接続されていたが、抵抗用トランジスタ５２，４１〜４８を他の抵抗要素（抵抗付加手段）と置き換えることも可能である。また、このような抵抗要素は、必ずしもすべての駆動トランジスタ３２，２１〜２８に接続する必要はなく、必要に応じて設ければよい。
【０１４８】
また、図５の回路構成のうちの一部を省略することも可能である。例えば、オフセット電流生成回路３２０を省略してもよい。ただし、オフセット電流生成回路３２０を設けるようにすれば、プログラミング電流値の範囲の設定の自由度が増すので、プログラミング電流値を好ましい範囲に設定しやすいという利点がある。
【０１４９】
また、上記の実施の形態において、一部または全部のトランジスタを、バイポーラトランジスタ、薄膜ダイオードなどや他の種類のスイッチング素子で置き換えることも可能である。
また、上記の実施の形態では、表示パネル部１０１が１組の画素回路マトリクスを有するものとしていたが、表示パネル部１０１が複数組の画素回路マトリクスを有するものとしても良い。例えば、大型パネルを構成する際に、表示パネル部１０１を隣接する複数の領域に区分し、各領域ごとに１組の画素回路マトリクスをそれぞれ設けるようにしても良い。また、１つの表示パネル部１０１内にＲＧＢの３つの色に相当する３組の画素回路マトリクスを設けるようにしても良い。複数の画素回路マトリクスが存在する場合には、各マトリクスごとに上記実施の形態を適用することが可能である。
【０１５０】
また、上記第の実施の形態で用いた画素回路では、図５に示したように、プログラミング期間Ｔprと発光期間Ｔelとが分かれていたが、プログラミング期間Ｔprが発光期間Ｔelの一部に重なるような画素回路を用いることも可能である。このような画素回路に対しては、発光期間Ｔelの初期にプログラミングが行われて発光の階調が設定され、その後、設定された階調で発光が継続する。このような画素回路を利用した装置についても、データ線駆動回路１０２を適用することが可能である。
【０１５１】
また、上記の実施の形態では、有機ＥＬ素子を用いた表示装置の例を説明したが、本発明は、有機ＥＬ素子以外の発光素子を用いた表示装置や電子装置にも適用可能である。例えば、駆動電流に応じて発光の階調が調整可能な他の種類の発光素子（ＬＥＤやＦＥＤ（Field Emission Display）など）を有する装置にも適用することができる。
【０１５２】
また、本発明は、画素回路を有するアクティブ駆動法によって駆動される回路や装置に限らず、画素回路を有さないパッシブ駆動法によって駆動される回路や装置にも適用可能である。
また、上記第１ないし第３の実施の形態においては、所定の周期で信号を供給するように構成したが、これに限らず、必ずしも周期的ではない場合も考えられる。
【０１５３】
また、上記の実施の形態においては、１組のディジタルデータを２つに分離してディジタルデータDAB，SUBを生成するように構成したが、場合によっては、３つに分離して、そのうち１つはγ補正に使用する場合（例えば、メモリ１０４を読み出す等）も考えられる。もちろん、３つに分離するに限らず、４つ以上に分離することも可能である。
【０１５４】
【図面の簡単な説明】
【図１】 本発明の一実施例としての電気光学装置１００の回路構成を示すブロック図である。
【図２】 表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
【図３】 画素回路２００の内部構造を示す図である。
【図４】 画素回路２００の動作を示すタイミングチャートである。
【図５】 単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を示す回路図である。
【図６】 データ線駆動回路１０２の出力電流Ｉoutと、階調データＤＡＴＡの値（階調値）との関係の例１〜例５を示す説明図である。
【図７】 データ変換回路５００の変換規則を示す図である。
【図８】 データ変換回路５００の動作を示すタイムチャートである。
【図９】 ディジタルデータInの値に応じた画素回路２００の輝度値の変化を示すグラフである。
【図１０】 周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。
【図１１】 データ変換回路５００の構成を示すブロック図である。
【図１２】 周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。
【図１３】 表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
【図１４】 ディジタルデータの構成例を示す図である。
【図１５】 制御信号のタイミングチャートを示す図である。
【図１６】 輝度の変化を示す図である。
【図１７】 制御信号のタイミングチャート及び輝度の変化を示す図である。
【図１８】 第２のディジタルデータSUBの構成例を示す図である。
【図１９】 モバイル型のパーソナルコンピュータの構成を示す斜視図である。
【図２０】 携帯電話の斜視図である。
【図２１】 ディジタルスチルカメラ３０００の構成を示す斜視図である。
【符号の説明】
２１〜２８ 駆動トランジスタ
３１ 定電圧発生用トランジスタ
３２ 駆動トランジスタ
４１〜４８ 抵抗用トランジスタ
５１ 抵抗用トランジスタ
５２ 抵抗用トランジスタ
７１，７２ トランジスタ
７３ 駆動トランジスタ
８１〜８８ スイッチングトランジスタ
１００ 電気光学装置
１０１ 表示パネル部
１０２ データ線駆動回路
１０３ 走査線駆動回路
１０４ メモリ
１０５ 制御回路
１０６ タイミング生成回路
１０７ 電源回路
１１０ コンピュータ
２００ 画素回路
２１１〜２１４ トランジスタ
２２０ 有機ＥＬ素子
２３０ 保持キャパシタ
３００ 単一ラインドライバ
３０１ 信号入力線
３０２ 出力信号線（データ線）
３０３ 第１の共通ゲート線
３０４ 第２の共通ゲート線
３１０ Ｄ／Ａコンバータ部
３２０ オフセット電流生成回路
４００ ゲート電圧生成回路
４０１ 第１の配線
４０２ 第２の配線
５００ データ変換回路
１０００ パーソナルコンピュータ
１０２０ キーボード
１０４０ 本体部
１０６０ 表示ユニット
２０００ 携帯電話
２０２０ 操作ボタン
２０４０ 受話口
２０６０ 送話口
２０８０ 表示パネル
３０００ ディジタルスチルカメラ
３０２０ ケース
３０４０ 表示パネル
３０６０ 受光ユニット
３０８０ シャッタボタン
３１００ 回路基板
３１２０ ビデオ信号出力端子
３１４０ 入出力端子
４３００ テレビモニタ
４４００ パーソナルコンピュータ
【発明の属する技術分野】
本発明は、ディジタル信号に基づいて、発光素子の画素回路に対して発光階調の設定のために供給されるプログラミング電流を生成する技術に係り、特に、輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法に関する。
【０００２】
【従来の技術】
液晶素子、有機ＥＬ素子（Organic Electroluminescent element）、電気泳動素子、電子放出素子等の電気光学素子を用いた電気光学装置は表示装置として好適である。
画素回路を備えたアクティブ駆動型電気光学装置は、高品位な表示装置として好適である(例えば、特許文献１を参照)。
【０００３】
【特許文献１】
国際公開WO98/36407号パンフレット
【０００４】
【発明が解決しようとする課題】
しかしながら、電気光学装置においては、画素を低い輝度値に調整する場合、画素回路のばらつきにより、同じ輝度値にしようとしてもそれぞれ輝度が大きくばらつくという問題があった。特に、有機ＥＬ素子などの電流駆動素子を備えた電気光学装置では、電流がそのまま、輝度として反映されるため、輝度のばらつきという問題が顕著であった。
【０００５】
一方、より高付加価値の表示装置を創出するためには、動画特性や視認性という点で、より一層の向上が求められている。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、輝度のばらつきを抑制し、画素の輝度値を高精度に制御するのに好適な電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を提供することを目的としている。
【０００６】
上述した課題を解決するため、本発明における電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配列された電気光学素子を含む複数の画素回路と、前記複数の走査線のいずれかを選択する走査線駆動回路と、第１のディジタルデータと第２のディジタルデータとから構成されるディジタルデータのうち、前記第１のディジタルデータに基づいて、前記電気光学素子の発光階調に応じた電流値を有するデータ信号を生成し、生成したデータ信号を前記複数のデータ線を介して対応する画素回路に供給するデータ線駆動回路と、を備える電気光学装置であって、前記複数の画素回路の各々は、前記データ信号に応じた電荷を保持する保持キャパシタと、前記保持キャパシタに保持された電荷に基づき制御された前記電流値により前記電気光学素子を駆動する駆動トランジスタと、前記電気光学素子と前記駆動トランジスタとの電気的接続を制御する発光制御トランジスタと、を含み、画素回路毎に供給される前記ディジタルデータを前記第１のディジタルデータと前記走査線単位の前記第２のディジタルデータとに分離するデータ分離回路と、前記走査線単位の前記第２のディジタルデータに基づいて、前記走査線単位で、前記電気光学素子各々の発光期間の長さと前記発光期間の開始と終了のタイミングを規定する期間制御用信号を生成するタイミング制御回路と、を備え、前記データ線駆動回路は、電流加算型の電流生成回路を備え、前記電流生成回路に入力される基準電圧に基づいて、前記データ線に出力される前記電流値の出力範囲が決定されることを特徴とする。
【０００７】
上記発明において、以下の各種の態様が採られることが好ましい。
（１） 前記第１のディジタルデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
前記第２のディジタルデータには、前記ディジタルデータから前記上位ビッドのデータを引いた残りの下位ビットのデータを割り当てる。
（２） 前記電気光学素子各々の発光期間の長さは、前記走査線駆動回路により前記複数の走査線のうちのいずれかが選択されるごとに制御される。
（３） 前記発光期間は、前記走査線駆動回路により前記複数の走査線のうちのいずれかが選択され、次に同じ走査線がまた選択されるまでの期間に少なくとも１つ設けられる。
（４） 前記データ線駆動回路は、前記電流生成回路の出力電流に加算される付加的な電流を生成するオフセット電流生成回路をさらに備える。
（５） 前記データ線駆動回路は、前記電流生成回路を構成する複数の所定トランジスタに共通のゲート電圧をカレントミラー回路により生成するカレントミラー回路を含むゲート電圧生成回路をさらに備える。
（６） 上記各態様を実装してなることを特徴とする電子機器。
【０００８】
上述した課題を解決するため、本発明における電気光学装置の駆動方法は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリクス状に配列された電気光学素子を含む複数の画素回路と、前記複数の走査線のいずれかを選択する走査線駆動回路と、電流加算型の電流生成回路を備えるとともに、第１のディジタルデータと第２のディジタルデータとから構成されるディジタルデータのうち、前記第１のディジタルデータに基づいて、前記電気光学素子の発光階調に応じた電流値を有するデータ信号を生成し、生成したデータ信号を前記複数のデータ線を介して対応する画素回路に供給するデータ線駆動回路と、を備える電気光学装置の駆動方法であって、前記複数の画素回路の各々は、前記データ信号に応じた電荷を保持する保持キャパシタと、前記保持キャパシタに保持された電荷に基づき制御された前記電流値により前記電気光学素子を駆動する駆動トランジスタと、前記電気光学素子と前記駆動トランジスタとの電気的接続を制御する発光制御トランジスタと、を含み、前記ディジタルデータは画素回路毎に前記第１のディジタルデータと前記走査線単位の前記第２のディジタルデータとに分離され、前記走査線単位の前記第２のディジタルデータに基づいて、前記走査線単位で、前記電気光学素子各々の発光期間の長さと前記発光期間の開始と終了のタイミングを規定する期間制御用信号が生成され、前記電流生成回路に入力される基準電圧に基づいて、前記データ線に出力される前記電流値の出力範囲が決定される。
【００５２】
【発明の実施の形態】
[第１実施形態]
以下、本発明の第１の実施の形態を図面を参照しながら説明する。図１ないし図９は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第１の実施の形態を示す図である。
【００５３】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものである。
【００５４】
まず、本実施の形態の構成を図１を参照しながら説明する。図１は、本発明の一実施例としての電気光学装置１００の回路構成を示すブロック図である。
電気光学装置１００は、図１に示すように、発光素子がマトリクス状に配置された表示パネル部１０１（「画素領域」とも呼ぶ。）と、表示パネル部１０１のデータ線を駆動するデータ線駆動回路１０２と、表示パネル部１０１の走査線を駆動する走査線駆動回路１０３（「ゲートドライバ」とも呼ぶ。）と、コンピュータ１１０から供給される表示データを記憶するメモリ１０４と、基準動作信号を他の構成要素に供給するタイミング生成回路１０６と、電源回路１０７と、電気光学装置１００内の各構成要素を制御するための制御回路１０５とで構成されている。
【００５５】
電気光学装置１００の各構成要素１０１〜１０７は、それぞれが独立した部品（例えば、１チップの半導体集積回路装置）によって構成されていてもよく、または、各構成要素１０１〜１０７の全部若しくは一部が、一体となった部品として構成されていてもよい。例えば、表示パネル部１０１に、データ線駆動回路１０２と走査線駆動回路１０３とが一体的に構成されていてもよい。また、構成要素１０２〜１０６の全部または一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウエア的に実現されていてもよい。
【００５６】
次に、表示パネル部１０１およびデータ線駆動回路１０２の内部構成を図２を参照しながら詳細に説明する。図２は、表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
表示パネル部１０１は、図２に示すように、マトリクス状に配列された複数の画素回路２００を有しており、各画素回路２００は、有機ＥＬ素子２２０をそれぞれ有している。画素回路２００のマトリクスには、その列方向に沿って伸びる複数のデータ線Ｘm（ｍ＝１〜Ｍ）と、行方向に沿って伸びる複数の走査線Ｙn（ｎ＝１〜Ｎ）とがそれぞれ接続されている。なお、データ線は「ソース線」とも呼ばれ、また、走査線は「ゲート線」とも呼ばれる。また、本実施の形態では、画素回路２００を「単位回路」または「画素」とも呼ぶ。画素回路２００内のトランジスタは、通常はＴＦＴで構成される。
【００５７】
走査線駆動回路１０３は、複数の走査線Ｙnのなかの１本を選択的に駆動して１行分の画素回路２００群を選択するようになっている。
データ線駆動回路１０２は、各データ線Ｘmをそれぞれ駆動するための複数の単一ラインドライバ３００と、ゲート電圧を生成するゲート電圧生成回路４００と、制御回路１０５から与えられた表示データを変換するデータ変換回路５００とを有している。
【００５８】
ゲート電圧生成回路４００は、所定の電圧値を有するゲート制御信号を単一ラインドライバ３００に供給するようになっている。ゲート電圧生成回路４００の内部構成の詳細については後述する。
単一ラインドライバ３００は、各データ線Ｘmを介して画素回路２００にデータ信号を供給するようになっている。このデータ信号に応じて画素回路２００の内部状態（後述）が設定されると、これに応じて有機ＥＬ素子２２０に流れる電流値が制御され、その結果、有機ＥＬ素子２２０の発光の階調が制御される。単一ラインドライバ３００の内部構成の詳細については後述する。
【００５９】
データ変換回路５００は、タイミング生成回路１０６からのタイミング信号に従って動作し、制御回路１０５から表示データとして与えられる１０ビットのディジタル信号を８ビットのディジタル信号に変換するようになっている。データ変換回路５００の内部構成の詳細については後述する。
制御回路１０５は、図１に示すように、表示パネル部１０１の表示状態を表す表示データを、各有機ＥＬ素子２２０の発光の階調を表すマトリクスデータに変換するようになっている。マトリクスデータは、１行分の画素回路２００群を順次選択するための走査線駆動信号と、選択された画素回路２００群の有機ＥＬ素子２２０に供給するデータ線信号のレベルを示すデータ線駆動信号とを含んでいる。走査線駆動信号とデータ線駆動信号は、走査線駆動回路１０３とデータ線駆動回路１０２にそれぞれ供給される。また、制御回路１０５は、走査線とデータ線の駆動タイミングのタイミング制御を行う。
【００６０】
次に、画素回路２００の内部構成を図３を参照しながら詳細に説明する。図３は、画素回路２００の内部構造を示す図である。
画素回路２００は、図３に示すように、ｍ番目のデータ線とｎ番目の走査線Ｙnとの交点に配置されている回路である。なお、走査線Ｙnは、２本のサブ走査線Ｖ１，Ｖ２を含んでいる。
【００６１】
画素回路２００は、データ線Ｘmに流れる電流値に応じて有機ＥＬ素子２２０の階調を調整する電流プログラム回路である。具体的には、画素回路２００は、有機ＥＬ素子２２０のほかに、４つのトランジスタ２１１〜２１４と、保持キャパシタ２３０（「保持コンデンサ」または「記憶キャパシタ」とも呼ぶ。）とを有している。保持キャパシタ２３０は、データ線Ｘmを介して供給されたデータ信号に応じた電荷を保持し、これにより、有機ＥＬ素子２２０の発光の階調を調整するためのものである。換言すれば、保持キャパシタ２３０は、データ線Ｘmに流れる電流に応じた電圧を保持する。第１ないし第３のトランジスタ２１１〜２１３は、ｎチャンネル型ＦＥＴであり、第４のトランジスタ２１４は、ｐチャンネル型ＦＥＴである。有機ＥＬ素子２２０は、フォトダイオードと同様の電流注入型（電流駆動型）の発光素子なので、ここではダイオードの記号で描かれている。
【００６２】
第１のトランジスタ２１１のソースは、第２のトランジスタ２１２のドレインと、第３のトランジスタ２１３のドレインと、第４のトランジスタ２１４のドレインとにそれぞれ接続されている。第１のトランジスタ２１１のドレインは、第４のトランジスタ２１４のゲートに接続されている。保持キャパシタ２３０は、第４のトランジスタ２１４のソースとゲートとの間に接続されている。また、第４のトランジスタ２１４のソースは、電源電位Ｖddにも接続されている。
【００６３】
第２のトランジスタ２１２のソースは、データ線Ｘmを介して単一ラインドライバ３００（図２）に接続されている。有機ＥＬ素子２２０は、第３のトランジスタ２１３のソースと接地電位との間に接続されている。
第１および第２のトランジスタ２１１，２１２のゲートは、第１のサブ走査線Ｖ１に共通に接続されている。また、第３のトランジスタ２１３のゲートは、第２のサブ走査線Ｖ２に接続されている。
【００６４】
第１および第２のトランジスタ２１１，２１２は、保持キャパシタ２３０に電荷を蓄積する際に使用されるスイッチングトランジスタである。第３のトランジスタ２１３は、有機ＥＬ素子２２０の発光期間においてオン状態に保たれるスイッチングトランジスタである。また、第４のトランジスタ２１４は、有機ＥＬ素子２２０に流れる電流値を制御するための駆動トランジスタである。第４のトランジスタ２１４の電流値は、保持キャパシタ２３０に保持される電荷量（蓄積電荷量）によって制御される。
【００６５】
次に、画素回路２００の動作を図４を参照しながら詳細に説明する。図４は、画素回路２００の動作を示すタイミングチャートである。同図では、第１のサブ走査線Ｖ１の電圧値（以下、「第１のゲート信号Ｖ１」も呼ぶ。）と、第２のサブ走査線Ｖ２の電圧値（以下、「第２のゲート信号Ｖ２」も呼ぶ。）と、データ線Ｘmの電流値Ｉout（「データ信号Ｉout」も呼ぶ。）と、有機ＥＬ素子２２０に流れる電流値ＩELとが示されている。
【００６６】
駆動周期Ｔcは、プログラミング期間Ｔprと発光期間Ｔelとに分かれている。ここで、「駆動周期Ｔc」とは、表示パネル部１０１内のすべての有機ＥＬ素子２２０の発光の階調が１回ずつ更新される周期を意味しており、いわゆるフレーム周期と同じものである。階調の更新は、１行分の画素回路２００群ごとに行われ、駆動周期Ｔcの間にＮ行分の画素回路２００群の階調が順次更新される。例えば、３０〔Ｈｚ〕で全画素回路の階調が更新される場合には、駆動周期Ｔcは約３３〔ｍｓ〕である。
【００６７】
プログラミング期間Ｔprは、有機ＥＬ素子２２０の発光の階調を画素回路２００内に設定する期間である。本実施の形態では、画素回路２００への階調の設定を「プログラミング」と呼んでいる。例えば、駆動周期Ｔcが約３３〔ｍｓ〕であり、走査線Ｙnの総数Ｎが４８０本である場合には、プログラミング周期Ｔprは、約６９〔μｓ〕（＝３３〔ｍｓ〕／４８０）以下になる。
【００６８】
プログラミング期間Ｔprでは、まず、第２のゲート信号Ｖ２をローレベルに設定して第３のトランジスタ２１３をオフ状態（閉状態）に保つ。次に、データ線Ｘm上に発光階調に応じた電流値Ｉmを流しながら、第１のゲート信号Ｖ１をハイレベルに設定して第１および第２のトランジスタ２１１，２１２をオン状態（開状態）にする。このとき、データ線Ｘmの単一ラインドライバ３００（図２）は、発光階調に応じた一定の電流値Ｉmを流す定電流源として機能する。図４（ｃ）に示されているように、電流値Ｉmは、所定の電流値の範囲ＲＩ内において、有機ＥＬ素子２２０の発光の階調に応じた値に設定されている。
【００６９】
保持キャパシタ２３０には、第４のトランジスタ２１４（駆動トランジスタ）を流れる電流値Ｉmに対応した電荷が保持される。その結果、第４のトランジスタ２１４のソース／ゲート間には、保持キャパシタ２３０に記憶された電圧が印加される。なお、本実施の形態では、プログラミングに用いられるデータ信号の電流値Ｉmを「プログラミング電流値Ｉm」と呼ぶ。
【００７０】
プログラミングが終了すると、走査線駆動回路１０３が第１のゲート信号Ｖ１をローレベルに設定して第１および第２のトランジスタ２１１，２１２をオフ状態とし、また、データ線駆動回路１０２はデータ信号Ｉoutを停止する。
発光期間Ｔelでは、第１のゲート信号Ｖ１をローレベルに維持して第１および第２のトランジスタ２１１，２１２をオフ状態に保ったまま、第２のゲート信号Ｖ２をハイレベルに設定して第３のトランジスタ２１３をオン状態に設定する。保持キャパシタ２３０には、プログラミング電流値Ｉmに対応した電圧があらかじめ記憶されているので、第４のトランジスタ２１４には、プログラミング電流値Ｉmとほぼ同じ電流が流れる。したがって、有機ＥＬ素子２２０にもプログラミング電流値Ｉmとほぼ同じ電流が流れ、電流値Ｉmに応じた階調で発光する。このように、保持キャパシタ２３０の電圧（すなわち電荷）が電流値Ｉmによって書き込まれるタイプの画素回路２００は、「電流プログラム回路」と呼ばれている。
【００７１】
一方、タイミング生成回路１０６は、プログラミング期間Ｔprと同一の周期Ｔ1のタイミング信号REQ_Aを制御回路１０５に、周期Ｔ1の１／４の周期Ｔ2のタイミング信号REQ_Tをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ1で動作し、データ線駆動回路１０２はその１／４の周期である周期Ｔ2で動作する。
【００７２】
次に、単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を図５を参照しながら詳細に説明する。図５は、単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を示す回路図である。
単一ラインドライバ３００は、図５に示すように、８ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
【００７３】
Ｄ／Ａコンバータ部３１０は、８本の電流ラインＩＵ１〜ＩＵ８が並列に接続されたものである。第１の電流ラインＩＵ１には、スイッチングトランジスタ８１と、一種の抵抗素子として機能する抵抗用トランジスタ４１と、所定の電流を流す定電流源として機能する駆動トランジスタ２１とが、データ線３０２と接地電位との間に直列に接続されている。他の電流ラインＩＵ２〜ＩＵ８も同様の構成を有している。これらの３種類のトランジスタ８１〜８８，４１〜４８，２１〜２８は、図５の例ではいずれもｎチャンネル型ＦＥＴである。８つの駆動トランジスタ２１〜２８のゲートは、第１の共通ゲート線３０３に共通に接続されている。また、８つの抵抗用トランジスタ４１〜４８のゲートは、第２の共通ゲート線３０４に共通に接続されている。８個のスイッチングトランジスタ８１〜８８の各ゲートには、信号入力線３０１を介してデータ変換回路５００（図１）から与えられる８ビットの階調データＤＡＴＡの各ビットを示すディジタル信号が入力される。
【００７４】
８つの駆動トランジスタ２１〜２８の利得係数βの比Ｋは、１：２：４：８：１６：３２：６４：１２８に設定されている。すなわち、ｎ番目（ｎ＝１〜Ｎ）の駆動トランジスタの利得係数βの相対値Ｋは２n-1に設定されている。ここで、利得係数βは、良く知られているように、β＝Ｋβ0＝（μＣ0Ｗ／Ｌ）で定義される。ここで、Ｋは相対値、β0は所定の定数、μはキャリアの移動度、Ｃ0はゲート容量、Ｗはチャンネル幅、Ｌはチャンネル長である。駆動トランジスタの数Ｎは、２以上の整数である。なお、駆動トランジスタの数Ｎは、走査線Ｙnの数とは無関係である。
【００７５】
８つの駆動トランジスタ２１〜２８は、定電流源として機能する。トランジスタの電流駆動能力は利得係数βに比例するので、８つの駆動トランジスタ２１〜２８の電流駆動能力の比は、１：２：４：８：１６：３２：６４：１２８である。換言すれば、各駆動トランジスタ２１〜２８の利得係数の相対値Ｋは、階調データＤＡＴＡの各ビットの重みに対応づけられた値にそれぞれ設定されている。
【００７６】
なお、抵抗用トランジスタ４１〜４８の電流駆動能力は、通常は、対応する各駆動トランジスタ２１〜２８の電流駆動能力以上の値に設定される。したがって、各電流ラインＩＵ１〜ＩＵ８の電流駆動能力は、駆動トランジスタ２１〜２８によって決定される。なお、抵抗用トランジスタ４１〜４８は、電流値のノイズを除去するノイズフィルタとしての機能を有している。
【００７７】
オフセット電流生成回路３２０は、抵抗用トランジスタ５２と、駆動トランジスタ３２とが、データ線３０２と接地電位との間に直列に接続された構成を有している。駆動トランジスタ３２のゲートは、第１の共通ゲート線３０３に接続されており、抵抗用トランジスタ５２のゲートは、第２の共通ゲート線３０４に接続されている。駆動トランジスタ３２の利得係数βの相対値はＫｂである。なお、オフセット電流生成回路３２０では、駆動トランジスタ３２とデータ線３０２との間にスイッチングトランジスタが設けられておらず、この点でＤ／Ａコンバータ部３１０内の各電流ラインとは異なっている。
【００７８】
オフセット電流生成回路３２０の電流ラインＩoffsetは、Ｄ／Ａコンバータ部３１０の８本の電流ラインＩＵ１〜ＩＵ８と並列に接続されている。したがって、これらの９本の電流ラインＩoffset，ＩＵ１〜ＩＵ８を流れる電流の合計が、プログラミング電流としてデータ線３０２上に出力される。すなわち、単一ラインドライバ３１０は、電流加算型の電流生成回路である。なお、以下では、各電流ラインを示す符号Ｉoffset，ＩＵ１〜ＩＵ８を、それらを流れる電流を示す符号としても使用する。
【００７９】
ゲート電圧生成回路４００は、２つのトランジスタ７１，７２で構成されたカレントミラー回路部を含んでいる。２つのトランジスタ７１，７２のゲート同士は互いに接続されており、また、第１のトランジスタ７１のゲートとドレインも互いに接続されている。２つのトランジスタ７１，７２のそれぞれの一方の端子（ソース）は、ゲート電圧生成回路４００用の電源電位VDREFに接続されている。第１のトランジスタ７１の他方の端子（ドレイン）と接地電位との間の第１の配線４０１上には、駆動トランジスタ７３が直列に接続されている。駆動トランジスタ７３のゲートには、制御回路１０５から所定の電圧レベルを有する制御信号VRINが入力される。第２のトランジスタ７２の他方の端子（ドレイン）と接地電位との間の第２の配線４０２上には、抵抗用トランジスタ５１と、定電圧発生用トランジスタ３１（「制御電極信号発生用トランジスタ」とも呼ぶ。）とが直列に接続されている。定電圧発生用トランジスタ３１の利得係数βの相対値はＫａである。
【００８０】
定電圧発生用トランジスタ３１のゲートとドレインは互いに接続されており、これらは、単一ラインドライバ３００第１の共通ゲート線３０３に接続されている。また、抵抗用トランジスタ５１のゲートとドレインも互いに接続されており、これらは、単一ラインドライバ３００第２の共通ゲート線３０４に接続されている。
【００８１】
なお、図５の例では、カレントミラー回路部を構成する２つのトランジスタ７１，７２は、ｐチャンネル型ＦＥＴで構成されており、他のトランジスタは、ｎチャンネル型ＦＥＴで構成されている。
ゲート電圧生成回路４００の駆動トランジスタ７３のゲートに所定の電圧レベルの制御信号VRINが入力されると、第１の配線４０１上に、制御信号VRINの電圧レベルに応じた一定の基準電流Ｉconstが発生する。２つのトランジスタ７１，７２は、カレントミラー回路部を構成しているので、第２の配線４０２上にも同じ基準電流Ｉconstが流れる。ただし、２つの配線４０１，４０２に流れる電流が同一である必要はなく、一般には、第２の配線４０２上に第１の配線４０１の基準電流Ｉconstに比例する電流が流れるように、第１および第２のトランジスタ７１，７２が構成されていればよい。
【００８２】
第２の配線４０２上の２つのトランジスタ３１，５１のゲート／ドレイン間には、電流Ｉconstに応じた所定のゲート電圧Ｖｇ１，Ｖｇ２がそれぞれ発生する。第１のゲート電圧Ｖｇ１は、第１の共通ゲート線３０３を介して、単一ラインドライバ３００内の９つの駆動トランジスタ３２，２１〜２８のゲートに共通に印加される。また、第２のゲート電圧Ｖｇ２は、第２の共通ゲート線３０４を介して、９つの抵抗用トランジスタ５２，４１〜４８のゲートに共通に印加される。
【００８３】
各電流ラインＩoffset，ＩＵ１〜ＩＵ８の電流駆動能力は、各駆動トランジスタ３２，２１〜２８の利得係数βと、印加電圧とによって決定される。したがって、単一ラインドライバ３００の各電流ラインＩoffset，ＩＵ１〜ＩＵ８には、ゲート電圧Ｖｇ１に応じて、各駆動トランジスタの利得係数βの相対値Ｋに比例した電流値が流れ得る。このとき、信号入力線３０１を介して制御回路１０５から８ビットの階調データＤＡＴＡが与えられると、階調データＤＡＴＡの各ビットの値に応じて８つのスイッチングトランジスタ８１〜８８がオン／オフ制御される。その結果、階調データＤＡＴＡの値に応じた電流値を有するプログラミング電流Ｉmがデータ線３０２上に出力される。
【００８４】
なお、単一ラインドライバ３００は、オフセット電流生成回路３２０を有しているので、階調データＤＡＴＡの値とプログラミング電流Ｉmとは、原点を通る完全な比例関係ではなく、オフセットを有している。このようなオフセットを設けることによって、プログラミング電流値の範囲の設定の自由度が増すので、プログラミング電流値を好ましい範囲に容易に設定できるという利点がある。
【００８５】
図６は、データ線駆動回路１０２の出力電流Ｉoutと、階調データＤＡＴＡの値（階調値）との関係の例１〜例５を示す説明図である。図６（ａ）の表には、標準の例１と、以下の４つのパラメータをそれぞれ変化させた場合の例２〜例５が示されている。
（１）VRIN：ゲート電圧生成回路４００の駆動トランジスタ７３のゲート信号の電圧値。
（２）VDREF：ゲート電圧生成回路４００のカレントミラー回路部の電源電圧。（３）Ｋａ：ゲート電圧生成回路４００の定電圧発生用トランジスタ３１の利得係数βの相対値。
（４）Ｋｂ：オフセット電流生成回路３２０の駆動トランジスタ３２の利得係数βの相対値。
【００８６】
図６（ｂ）は、図６（ａ）の関係をグラフに示したものである。なお、「標準」とされている例１は、各パラメータを所定の標準値に設定した場合の例である。例２は、標準である例１よりも駆動トランジスタ７３の電圧VRINのみを高い値に設定した場合の例である。例３は、標準である例１よりもカレントミラー回路部の電源電圧VDREFのみを高い値に設定した場合の例である。例４は、標準である例１よりも、定電圧発生用トランジスタ３１の利得係数βの相対値Ｋａのみを大きな値に設定した例である。例５は、標準である例１よりも、駆動トランジスタ３２の利得係数βの相対値Ｋｂのみを大きな値に設定した例である。
【００８７】
これらの表およびグラフに示されているように、出力電流Ｉoutの値は、各パラメータVRIN，VDREF，Ｋａ，Ｋｂに応じて変化する。したがって、これらのパラメータの１つ以上の値を変更することによって、発光階調の制御に利用される電流値の範囲を変更することができる。なお、各パラメータVRIN，VDREF，Ｋａ，Ｋｂの値は、それぞれに関連する回路部分の設計値を調整することによって設定される。図５に示した回路構成では、４つのパラメータVRIN，VDREF，Ｋａ，Ｋｂがいずれも出力電流Ｉoutの範囲に影響を与えるので、出力電流Ｉoutの範囲を設定する際の自由度が高く、任意の範囲に容易に設定できるという利点がある。
【００８８】
ところで、出力電流Ｉoutは、ゲート電圧生成回路４００内の基準電流Ｉconstに比例する。したがって、基準電流Ｉconstは、出力電流Ｉout（すなわちプログラミング電流Ｉm）に要求される電流値の範囲に応じて決定される。この際、基準電流Ｉconstの値を、出力電流Ｉoutとして要求される電流値の範囲の両端近傍に設定してしまうと、回路部品の性能によっては、基準電流Ｉconstの小さなバラツキ（誤差）が、出力電流Ｉoutの大きなバラツキ（誤差）を生じるおそれがある。したがって、出力電流Ｉoutの誤差を低減するためには、基準電流Ｉconstの値を、出力電流Ｉoutの電流値の範囲の最大値と最小値の中間近傍の値に設定することが好ましい。ここで、「最大値と最小値の中間近傍」とは、最大値と最小値の平均値（すなわち中央値）の±１０％程度の範囲を意味している。
【００８９】
次に、データ変換回路５００の構成を図７および図８を参照しながら詳細に説明する。図７は、データ変換回路５００の変換規則を示す図である。図８は、データ変換回路５００の動作を示すタイムチャートである。説明のため、図７および図８は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）
データ変換回路５００は、図７および図８に示すように、周期Ｔ1ごとに、メモリ１０４から表示データとして１０ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位８ビットの第１のディジタルデータDABと、下位２ビットの第２のディジタルデータSUBとに分離し、周期Ｔ2ごとに、ディジタルデータSUBの値に基づいて８ビットのディジタルデータOutを単一ラインドライバ３００に出力するようになっている。
【００９０】
なお、図８において、REQ_Aは、周期Ｔ1のタイミング信号を、REQ_Tは、周期Ｔ2のタイミング信号を、R[9:0]は、赤の発光階調を示す１０ビットのディジタルデータInを、G[9:0]は、緑の発光階調を示す１０ビットのディジタルデータInを、B[9:0]は、青の発光階調を示す１０ビットのディジタルデータInをそれぞれ示している。また、R[9:2]は、赤の発光階調を示す８ビットのディジタルデータOutを、G[9:2]は、緑の発光階調を示す８ビットのディジタルデータOutを、B[9:2]は、青の発光階調を示す８ビットのディジタルデータOutをそれぞれ示している。
【００９１】
具体的には、ディジタルデータSUBの値が「００」である場合は、図７右側の表の第１段目に示すように、周期Ｔ1が周期Ｔ2のちょうど４倍で構成されていることから、周期Ｔ1が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（１）に示す電流Ｉoutが出力される。下式（１）において、ｋは所定の係数、DABはディジタルデータDABを１０進数に変換したときの値である。
Ｉout ＝ Ｋ ×DAB ×４ ／４ …（１）
【００９２】
また、ディジタルデータSUBの値が「０１」である場合は、図７右側の表の第２段目に示すように、周期Ｔ1のうち先頭から周期Ｔ2の第１番目Ｔs1が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（２）に示す電流Ｉoutが出力される。
Ｉout ＝ Ｋ ×｛（DAB＋１）＋DAB×３｝／４ …（２）
【００９３】
また、ディジタルデータSUBの値が「１０」である場合は、図７右側の表の第３段目に示すように、周期Ｔ1のうち先頭から周期Ｔ2の第２番目Ｔs2が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（３）に示す電流Ｉoutが出力される。
Ｉout ＝ Ｋ ×｛（DAB＋１）×２＋DAB×２｝／４ …（３）
【００９４】
また、ディジタルデータSUBの値が「１１」である場合は、図７右側の表の第４段目に示すように、周期Ｔ1のうち先頭から周期Ｔ2の第３番目Ｔs3が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。この変換出力は、ＲＧＢデータの各要素ごとにそれぞれ行う。したがって、単一ラインドライバ３００からは、周期Ｔ1で平均的にみたときに下式（４）に示す電流Ｉoutが出力される。
Ｉout ＝ Ｋ ×｛（DAB＋１）×３＋DAB｝／４ …（４）
【００９５】
次に、本実施の形態の動作を図９を参照しながら説明する。図９は、ディジタルデータInの値に応じた画素回路２００の輝度値の変化を示すグラフである。
【００９６】
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、走査線がＮ本の場合、周期Ｔ1／Ｎごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙnが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
【００９７】
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、周期Ｔ1／Ｎごとに、表示データが１０ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【００９８】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ1／Ｎごとに入力されたディジタルデータInが、上位８ビットのディジタルデータDABと、下位２ビットのディジタルデータSUBとに分離され、周期Ｔ2／Ｎごとに、ディジタルデータSUBの値に基づいて８ビットのディジタルデータOutが単一ラインドライバ３００に出力される。
【００９９】
ここで、ディジタルデータSUBの値が「００」であると、周期Ｔ1が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ1／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（１）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１００】
また、ディジタルデータSUBの値が「０１」であると、周期Ｔ1のうち先頭から周期Ｔ2の第１番目Ｔs1が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（２）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１０１】
また、ディジタルデータSUBの値が「１０」であると、周期Ｔ1のうち先頭から周期Ｔ2の第２番目Ｔs2が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（３）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１０２】
また、ディジタルデータSUBの値が「１１」であると、周期Ｔ1のうち先頭から周期Ｔ2の第３番目Ｔs3が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、上式（４）に示す値となる電流Ｉoutに応じた輝度値で発光する。
【０１０３】
図９には、本実施の形態とアナログ方式とで、８ビットのＤ／Ａコンバータ部３１０を用いて画素回路２００を駆動する場合の比較を示した。アナログ方式では、制御回路１０５が１０ビットのディジタルデータInをデータ線駆動回路１０２に与えた場合、上位２ビットのディジタルデータまたは下位２ビットのディジタルデータが無視され、残りの８ビットのディジタルデータに基づいてＤ／Ａ変換されるので、図９において丸印のプロットおよび点線で示すように、４つのデータ（２ビット分のデータ）ごとステップ状に輝度値を設定することしかできない。これに対し、本実施の形態では、制御回路１０５が１０ビットのディジタルデータをデータ線駆動回路１０２に与えた場合、上位８ビットのディジタルデータDABに基づいてＤ／Ａ変換される点は同じであるが、下位２ビットのディジタルデータSUBに基づいて、制御信号のうち同一のディジタルデータInに基づきＤ／Ａ変換される部分について周期Ｔ2のパルス幅制御が行われるので、図９においてバツ印のプロットおよび実線で示すように、各データごとに異なる輝度値を設定することが可能となる。
【０１０４】
したがって、同一のＤ／Ａコンバータ部３１０を用いた場合、アナログ方式に比して、画素回路２００の輝度値を４倍の精度で調整することが可能となる。逆に、同一の精度を実現しようとする場合は、Ｄ／Ａコンバータ部３１０を６ビットで構成することができるので、アナログ方式に比して、回路規模が小さくなる。
【０１０５】
一方、従来のディジタル方式との比較においては、データ線駆動回路１０２の動作周波数を同一の周波数に設定した場合、パルス幅制御のほかにＤ／Ａ変換により精度を補完しているので、従来のディジタル方式に比して、画素回路２００の輝度値を高い精度で調整することが可能となる。逆に、同一の精度を実現しようとする場合は、同様の理由から、従来のディジタル方式に比して、周期Ｔ2／Ｎの周波数を高く設定しなくてすむ。
【０１０６】
このようにして、本実施の形態では、データ線駆動回路１０２は、周期Ｔ1／Ｎごとに、ディジタルデータInのうち上位８ビットのディジタルデータDABに基づいて制御信号の電流値を制御し、ディジタルデータInのうち下位２ビットのディジタルデータSUBに基づいて、制御信号のうち同一のディジタルデータに基づきＤ／Ａ変換される部分について周期Ｔ2／Ｎのパルス幅制御を行うようになっている。
【０１０７】
これにより、単一ラインドライバ３００として容量の小さいトランジスタを用いなくても、画素回路２００を比較的高精度に制御することができる。また、ディジタル方式により同一の精度を実現する場合に比して、周期Ｔ2の周波数を高く設定しなくてもすむ。したがって、従来に比して、輝度のばらつきを抑制し、画素の輝度値を比較的高精度に制御することができる。
【０１０８】
上記第１の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ1は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ2は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１０９】
また、上記第１の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第１の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
なお、上位２ビットを第２のディジタルデータSUBとし、下位８ビットを第１のディジタルデータDABとしてもよい。言い換えれば、期間設定用のデータ数を輝度レベルを設定するデータ数に比べて多くしてもよいということである。このことにより、多くの副期間を設定すること、
あるいは、時間分解能を向上することができる。
期間設定用のデータ数と輝度レベルの設定用のデータ数は適宜選択することにより、時間軸の分解能及び輝度レベルの分解能のうちいずれかを優先することが可能となる。
【０１１０】
[第２実施形態]
次に、本発明の第２の実施の形態を図面を参照しながら説明する。図１０は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第２の実施の形態を示す図である。以下、上記第１の実施の形態と異なる部分についてのみ説明をし、重複する部分については同一の符号を付して説明を省略する。
【０１１１】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものであり、上記第１の実施の形態と異なるのは、周期Ｔ2のパルス幅制御を行う部分についてである。
【０１１２】
まず、本実施の形態の構成を図１０を参照しながら説明する。図１０は、周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。説明のため、図１０は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）なお、図１０において、DABはディジタルデータDABの値であり、SUBはディジタルデータSUBの値である。
【０１１３】
タイミング生成回路１０６は、周期Ｔ1のタイミング信号REQ_Aを制御回路１０５に、周期Ｔ1の１／１６の周期Ｔ2のタイミング信号REQ_Tをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ1で動作し、データ線駆動回路１０２はその１／１６の周期である周期Ｔ2で動作する。
【０１１４】
単一ラインドライバ３００は、４ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
データ変換回路５００は、図１０に示すように、周期Ｔ1ごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ2ごとに、ディジタルデータSUBの値に基づいて４ビットのディジタルデータOutを単一ラインドライバ３００に出力するようになっている。具体的には、周期Ｔ1が周期Ｔ2のちょうど１６倍で構成されていることから、ディジタルデータSUBを「０」から「１５」までの数値と見なし、図１０に示すように、周期Ｔ1の先頭から、ディジタルデータSUBの値に周期Ｔ2を乗じた時間が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1のうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力する。
【０１１５】
次に、本実施の形態の動作を説明する。
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、走査線がＮ本の場合、周期Ｔ1／Ｎごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
【０１１６】
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙnが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、周期Ｔ1／Ｎごとに、表示データが８ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【０１１７】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ1／Ｎごとに入力されたディジタルデータInが、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離され、周期Ｔ2／Ｎごとに、ディジタルデータSUBの値に基づいて４ビットのディジタルデータOutが単一ラインドライバ３００に出力される。
【０１１８】
具体的には、周期Ｔ1／Ｎの先頭から、ディジタルデータSUBの値に周期Ｔ2／Ｎを乗じた時間が経過するまでの間、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、周期Ｔ1／Ｎのうち残りの時間が経過するまでの間、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ2／Ｎと同一のプログラミング周期Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、ディジタルデータInの値に応じた輝度値で発光する。すなわち、Ｄ／Ａコンバータ部３１０の分解能が４ビットであっても、画素回路２００の輝度値を８ビットの精度で調整することが可能となる。
【０１１９】
このようにして、本実施の形態では、周期Ｔ1／Ｎごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ1／Ｎの先頭から、ディジタルデータSUBの値に周期Ｔ2／Ｎを乗じた時間が経過するまでの間、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、周期Ｔ1／Ｎのうち残りの時間が経過するまでの間、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力するようにしたことから、上記第１の実施の形態と同等の効果が得られる。
【０１２０】
上記第２の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ1は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ2は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１２１】
また、上記第２の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第２の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
【０１２２】
[第３実施形態]
次に、本発明の第３の実施の形態を図面を参照しながら説明する。図１１および図１２は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法の第３の実施の形態を示す図である。以下、上記第１の実施の形態と異なる部分についてのみ説明をし、重複する部分については同一の符号を付して説明を省略する。
【０１２３】
本実施の形態は、本発明に係る電子素子の制御回路、電子回路、電気光学装置、半導体集積回路装置および電子機器、並びに電子素子の制御方法を、図１に示すように、コンピュータ１１０から与えられたディジタルデータに基づいて、有機ＥＬ素子からなる発光素子がマトリクス状に配列された表示パネル部１０１を駆動する場合について適用したものであり、上記第１の実施の形態と異なるのは、周期Ｔ2のパルス幅制御を行う部分についてである。
【０１２４】
まず、本実施の形態の構成を図１１および図１２を参照しながら説明する。図１１は、データ変換回路５００の構成を示すブロック図である。図１２は、周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。説明のため、図１１および図１２は、Ｙ方向のある１ラインに着目している。（Ｎ＝１のときの動作と同じである。）
タイミング生成回路１０６は、周期Ｔ1のタイミング信号REQ_Aを制御回路１０５に、周期Ｔ1の１／１６の周期Ｔ2のタイミング信号REQ_Tをデータ線駆動回路１０２にそれぞれ出力するようになっている。これにより、制御回路１０５は周期Ｔ1で動作し、データ線駆動回路１０２はその１／１６の周期である周期Ｔ2で動作する。
【０１２５】
単一ラインドライバ３００は、４ビットのＤ／Ａコンバータ部３１０と、オフセット電流生成回路３２０とを有している。
データ変換回路５００は、図１１に示すように、ディジタルデータInとメモリ１０４内の前回のディジタルデータOutを加算する加算部５０１と、加算部５０１の加算結果であるディジタルデータ（８ビット）の下位４ビットを「０」に設定する演算部５０２と、加算部５０１の加算結果であるディジタルデータから演算部５０２の演算結果であるディジタルデータ（８ビット）を減算する減算部５０３とで構成されており、演算部５０２の演算結果であるディジタルデータ（８ビット）をディジタルデータOutとして単一ラインドライバ３００に出力するとともに、減算部５０３の減算結果であるディジタルデータをメモリ１０４に格納するようになっている。
【０１２６】
これは、周期Ｔ1ごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ2ごとに、構成要素５０１〜５０３によりディジタルデータSUBを加算していき、４ビット目の桁上がりがあったときは、ディジタルデータDABに「１」を加算（桁上がりによる加算）したものをディジタルデータOutとして単一ラインドライバ３００に出力し、それ以外のときは、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力するように動作する回路である。
【０１２７】
例えば、ディジタルデータSUBが「０００１」の場合は、周期Ｔ1のうち周期Ｔ2の第１６番目Ｔs16だけ、ディジタルデータDABに「１」を加算したものが出力され、ディジタルデータSUBが「００１０」の場合は、周期Ｔ1のうち周期Ｔ2の第８，１６番目Ｔs8，Ｔs16だけ、ディジタルデータDABに「１」を加算したものが出力される。すなわち、ディジタルデータDABに「１」を加算したものは、周期Ｔ1の間で、先頭から連続的に出力されるのではなく分散的に出力されることになる。
【０１２８】
次に、本実施の形態の動作を説明する。
表示パネル部１０１における画素回路２００を発光させる場合、制御回路１０５では、タイミング生成回路１０６からのタイミング信号REQ_Aにより周期Ｔ1ごとに動作し、データ線駆動回路１０２および走査線駆動回路１０３がそれぞれ制御される。
【０１２９】
まず、制御回路１０５では、走査線駆動回路１０３の制御が行われる。その結果、走査線駆動回路１０３により、走査線Ｙnが駆動し、表示パネル部１０１における画素マトリクスの１つの行が選択される。これにより、画素マトリクスの行方向に沿って配列された画素回路２００群が選択される。
一方、制御回路１０５では、これとは独立にデータ線駆動回路１０２の制御が行われる。データ線駆動回路１０２の制御では、タイミング生成回路１０６からのタイミング信号REQ_Aにより、周期Ｔ1ごとに、表示データが８ビット単位でメモリ１０４から読み出され、読み出された表示データを示すディジタル信号がデータ線駆動回路１０２に入力される。
【０１３０】
データ線駆動回路１０２では、ディジタル信号が与えられると、データ変換回路５００により、周期Ｔ1ごとに入力されたディジタルデータInが、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離され、周期Ｔ2ごとに、ディジタルデータSUBの値に基づいて４ビットのディジタルデータOutが単一ラインドライバ３００に出力される。
【０１３１】
具体的には、周期Ｔ2ごとに、ディジタルデータSUBが加算されていき、４ビット目の桁上がりがあったときは、ディジタルデータDABに「１」を加算したものがディジタルデータOutとして単一ラインドライバ３００に出力され、それ以外のときは、ディジタルデータDABがディジタルデータOutとして単一ラインドライバ３００に出力される。これにより、ディジタルデータOutの値に応じた電流Ｉoutが単一ラインドライバ３００から出力され、電流Ｉoutの制御信号が、画素マトリクスの列方向に沿って配列された画素回路２００群に入力される。したがって、画素回路２００は、周期Ｔ1と同一のプログラミング期間Ｔprで制御信号をプログラミングすることから、走査線駆動回路１０３により選択された画素回路２００群と、データ線駆動回路１０２により制御信号が入力された画素回路２００群とに共通する画素回路２００は、ディジタルデータInの値に応じた輝度値で発光する。すなわち、Ｄ／Ａコンバータ部３１０の分解能が４ビットであっても、画素回路２００の輝度値を８ビットの精度で調整することが可能となる。
【０１３２】
このようにして、本実施の形態では、周期Ｔ1ごとに、制御回路１０５から表示データとして８ビットのディジタルデータInを入力し、入力したディジタルデータInを、上位４ビットのディジタルデータDABと、下位４ビットのディジタルデータSUBとに分離し、周期Ｔ2ごとに、ディジタルデータSUBを加算していき、４ビット目の桁上がりがあったときは、ディジタルデータDABに「１」を加算したものをディジタルデータOutとして単一ラインドライバ３００に出力し、それ以外のときは、ディジタルデータDABをディジタルデータOutとして単一ラインドライバ３００に出力するようにしたことから、上記第１の実施の形態と同等の効果が得られる。
【０１３３】
上記第３の実施の形態において、画素回路２００は、発明１ないし４、１９ないし２１の電子素子、または発明１１、１３若しくは１６の発光素子に対応し、周期Ｔ1は、発明１ないし３、１１、１２、１４、１９または２０の第１期間に対応し、周期Ｔ2は、発明１ないし３、１１、１２、１４、１９または２０の第２期間に対応している。また、データ変換回路５００および単一ラインドライバ３００は、発明２、３、１１若しくは１２の第１電流値設定手段、または発明２、３、１１若しくは１２の第２電流値設定手段に対応し、データ変換回路５００および単一ラインドライバ３００によるＤ／Ａ変換は、発明１９または２０の第１電流値設定ステップに対応している。
【０１３４】
また、上記第３の実施の形態において、データ変換回路５００および単一ラインドライバ３００によるパルス幅制御は、発明１９または２０の第２電流値設定ステップに対応している。
上記第３の実施の形態において、画素回路２００は、発明５の電子素子に対応し、データ変換回路５００および単一ラインドライバ３００は、発明５の副期間設定手段に対応している。
【０１３５】
[第４の実施形態]
ディジタルデータInのうちの一部分のディジタルデータに基いて直接的に期間制御の信号を生成することもできる。
例えば、ディジタルデータInをデータ分離回路６００でディジタルデータInを第１のディジタルデータDABと第２のディジタルデータSUBに分離し、第１のディジタルデータDABをデータ変換回路５００に入力する。ここで、データ変換回路５００は、入力された第１のディジタルデータDABのビット数を変更する機能を備えていてもよい。また、データ線へのデータ信号の伝送形式に対応して、パラレルをシリアルに変換し、あるいは逆にシリアルをパラレルに変換するようにしてもよい。
【０１３６】
一方、第２のディジタルデータSUBは、タイミング制御回路６０１に入力される。この第２のディジタルデータSUBに基いて期間制御用の信号がタイミング制御回路６０１にて生成し、期間制御用信号として機能する第２のゲート信号Ｖ２が走査線駆動回路１０３を介して、各画素回路に供給される。
ディジタルデータInは、図１４に示したように各データ線に供給すべきデータ信号Ｘ1〜Ｘmに対応するデータからなる第１のディジタルデータDABとタイミング制御信号の基となる第２のディジタルデータSUBとから構成されている。上述のように第１のディジタルデータDABがデータ線駆動回路に供給され、データ線に供給されるデータ信号が生成し、第２のディジタルデータSUBに基いて走査線駆動回路を介して供給される発光期間の期間制御用信号あるいはタイミング制御信号が生成する。
【０１３７】
図１５には、図３に示した画素回路における、第１のゲート信号Ｖ１及び第２のゲート信号Ｖ２のタイミングチャートについて示した。データ線との導通状態を制御するトランジスタ２１１及びトランジスタ２１４のドレインとゲートとの導通状態を制御するトランジスタ２１２をオン状態とする第１のゲート信号 Ｖ１を供給してデータ信号の書き込みを行う期間内は、トランジスタ２１４と有機ＥＬ素子２２０との導通状態を制御するトランジスタ２１３をオフ状態とする第２のゲート信号を供給する。データ信号の画素回路への書き込みを行った後、トランジスタ２１１及びトランジスタ２１２をオフ状態とする第１のゲート信号Ｖ１が供給され始めても、しばらく、トランジスタ２１３はオフ状態として、有機ＥＬ素子２２０への電流の供給を停止している。その後、トランジスタ２１３をオン状態とする第２のゲート信号を供給して有機ＥＬ素子２２０とトランジスタ２１４とを電気的に接続し、データ信号に応じた輝度で有機ＥＬ素子２２０が発光する。
【０１３８】
データ線との導通状態を制御するトランジスタ２１１及びトランジスタ２１４のドレインとゲートとの導通状態を制御するトランジスタ２１２をオフ状態とする第１のゲート信号Ｖ１を供給すると同時に、タイミング制御回路６０１のＹカウンタがリセットされる。第２のディジタルデータSUBに設定された副期間のデータと、Ｙカウンタの値が同一になるまで、トランジスタ２１３をオン状態とする第２のゲート信号が供給される。
【０１３９】
第２のディジタルデータSUBを所望の副期間あるいはサブフレームに対応して設定することで、図１６に示したように１フレーム（本実施形態では、周期Ｔ1に対応する。）毎に副期間を設定することができる。
【０１４０】
［第５の実施形態］
動画特性の向上のためには、複数の走査線に対して設けられた画素回路が同時に黒表示を行う、あるいは輝度０と設定することが好ましい場合がある。
本実施形態では、図１７に示したように、複数の走査線に対応する画素回路に対して、同時に輝度０（Offとして図示）の副期間を設定している。
以下、複数の走査線に対応する画素回路に対して、同時に輝度０（Offとして図示）の期間を設定する方法について具体的に説明する。
今、説明を容易にするために、４本の走査線があり、一つの走査線を選択し、データ信号を書き込みを行うまでの時間が第２の周期（Ｔ2）に等しいとして説明する。図１８に示した第２のディジタルデータSUBにおいて、「１」はトランジスタ２１４と有機ＥＬ素子２２０とがトランジスタ２１３を介して電気的に接続されている状態に相当し、「０」はトランジスタ２１４と有機ＥＬ素子２２０とが電気的に切断されている状態に相当する。なお、図１８において、理解を容易にするために、第２のディジタルデータSUBの最初の位置をずらすように示している。
【０１４１】
データ信号の書き込みは、トランジスタ２１３をオフ状態として行うので、第２のディジタルデータSUBは「０」から始まる。第２の周期（Ｔ2）の３個分の長さを有する輝度０の副期間に対応して第２のディジタルデータSUBの「０」が入力される。
走査線Ｙ1を介して第１のゲート信号Ｖ１（Ｙ1）が供給されると同時に、走査線Ｙ1に対応する第２のディジタルデータSUB（Ｙ1）に基いて生成した第２のゲート信号Ｖ２（Ｙ1）の供給が開始される。上述のように第２のディジタルデータSUB（Ｙ1）の左端の「０」に対応して、トランジスタ２１３をオフ状態とする第２のゲート信号Ｖ２（Ｙ2）、次の「１」に対応して、トランジスタ２１３をオン状態とする第２のゲート信号Ｖ２（Ｙ2）・・・、というように第２のディジタルデータSUB（Ｙ1）に基いて第２のゲート信号Ｖ２（Ｙ1）が供給される。次の走査線Ｙ2の第１のゲート信号Ｖ１（Ｙ2）の供給は、第１のゲート信号Ｖ１（Ｙ1）の供給の開始時間から所定の時間を遅れて開始する。ここでは、第２の周期Ｔ2だけ遅れて開始する。走査線Ｙ2についても同様に、第２のディジタルデータSUB（Ｙ2）に基いて生成した第２のゲート信号Ｖ２（Ｙ2）が供給される。
以降、同様な動作を行い、結果的に、全走査線に対して、同時に有機ＥＬ素子２２０の輝度を０とするOff期間が設定されることになる。
【０１４２】
なお、上記第１ないし第３の実施の形態においては、有機ＥＬ素子を利用した表示装置について説明したが、有機ＥＬ素子を利用した表示装置は、モバイル型のパーソナルコンピュータや、携帯電話や、ディジタルスチルカメラ等の種々の電子装置に適用することができる。
図１９は、モバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ１０００は、キーボード１０２０を備えた本体部１０４０と、有機ＥＬ素子を用いた表示ユニット１０６０とを備えている。
【０１４３】
図２０は、携帯電話の斜視図である。携帯電話２０００は、複数の操作ボタン２０２０と、受話口２０４０と、送話口２０６０と、有機ＥＬ素子を用いた表示パネル２０８０とを備えている。
図２１は、ディジタルスチルカメラ３０００の構成を示す斜視図である。なお、外部機器との接続についても簡易的に示している。通常のカメラは、被写体の光像によってフィルムを感光するのに対し、ディジタルスチルカメラ３０００は、被写体の光像をＣＣＤ（Charge Coupled Device）等の撮像素子の光電変換によって撮像信号を生成するものである。ここで、ディジタルスチルカメラ３０００のケース３０２０の背面には、有機ＥＬ素子を用いた表示パネル３０４０が設けられており、ＣＣＤによる撮像信号に基づいて表示が行われる。このため、表示パネル３０４０は、被写体を表示するファイダとして機能する。また、ケース３０２０の観察側（図においては裏面側）には、光学レンズやＣＣＤ等を含んだ受光ユニット３０６０が設けられている。
【０１４４】
ここで、撮影者が表示パネル３０４０に表示された被写体像を確認して、シャッタボタン３０８０を押下すると、その時点におけるＣＣＤの撮像信号が、回路基板３１００のメモリに転送・格納される。また、ディジタルスチルカメラ３０００にあっては、ケース３０２０の側面に、ビデオ信号出力端子３１２０と、データ通信用の入出力端子３１４０とが設けられている。そして、図に示されるように、前者のビデオ信号出力端子３１２０には、テレビモニタ４３００が、また、後者のデータ通信用の入出力端子３１４０にはパーソナルコンピュータ４４００が、それぞれ必要に応じて接続される。さらに、所定の操作によって、回路基板３１００のメモリに格納された撮像信号が、テレビモニタ４３００や、パーソナルコンピュータ４４００に出力される。
【０１４５】
なお、電子機器としては、図１９のパーソナルコンピュータや、図２０の携帯電話、図２１のディジタルスチルカメラのほかにも、テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ（Point Of Sale）端末、タッチパネルを備えた機器等を挙げることができる。これらの各種の電子機器の表示部として、有機ＥＬ素子を用いた上記の表示装置が適用可能である。
【０１４６】
また、本発明は、上記の実施の形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
上記の実施の形態においては、駆動周期Ｔcと同一の周期として周期Ｔ2を設定したが、プログラミング期間Ｔprと周期Ｔ1，Ｔ2とは、必ずしも依存関係を有していなくてもよく、例えば、周期Ｔ1をプログラミング期間Ｔprと同一に設定してもよい。この場合、周期Ｔ1のパルス幅制御によりプログラミング期間が短い時間間隔で切り換わる。
【０１４７】
また、図５の例では、駆動トランジスタ３２，２１〜２８に抵抗用トランジスタ５２，４１〜４８が接続されていたが、抵抗用トランジスタ５２，４１〜４８を他の抵抗要素（抵抗付加手段）と置き換えることも可能である。また、このような抵抗要素は、必ずしもすべての駆動トランジスタ３２，２１〜２８に接続する必要はなく、必要に応じて設ければよい。
【０１４８】
また、図５の回路構成のうちの一部を省略することも可能である。例えば、オフセット電流生成回路３２０を省略してもよい。ただし、オフセット電流生成回路３２０を設けるようにすれば、プログラミング電流値の範囲の設定の自由度が増すので、プログラミング電流値を好ましい範囲に設定しやすいという利点がある。
【０１４９】
また、上記の実施の形態において、一部または全部のトランジスタを、バイポーラトランジスタ、薄膜ダイオードなどや他の種類のスイッチング素子で置き換えることも可能である。
また、上記の実施の形態では、表示パネル部１０１が１組の画素回路マトリクスを有するものとしていたが、表示パネル部１０１が複数組の画素回路マトリクスを有するものとしても良い。例えば、大型パネルを構成する際に、表示パネル部１０１を隣接する複数の領域に区分し、各領域ごとに１組の画素回路マトリクスをそれぞれ設けるようにしても良い。また、１つの表示パネル部１０１内にＲＧＢの３つの色に相当する３組の画素回路マトリクスを設けるようにしても良い。複数の画素回路マトリクスが存在する場合には、各マトリクスごとに上記実施の形態を適用することが可能である。
【０１５０】
また、上記第の実施の形態で用いた画素回路では、図５に示したように、プログラミング期間Ｔprと発光期間Ｔelとが分かれていたが、プログラミング期間Ｔprが発光期間Ｔelの一部に重なるような画素回路を用いることも可能である。このような画素回路に対しては、発光期間Ｔelの初期にプログラミングが行われて発光の階調が設定され、その後、設定された階調で発光が継続する。このような画素回路を利用した装置についても、データ線駆動回路１０２を適用することが可能である。
【０１５１】
また、上記の実施の形態では、有機ＥＬ素子を用いた表示装置の例を説明したが、本発明は、有機ＥＬ素子以外の発光素子を用いた表示装置や電子装置にも適用可能である。例えば、駆動電流に応じて発光の階調が調整可能な他の種類の発光素子（ＬＥＤやＦＥＤ（Field Emission Display）など）を有する装置にも適用することができる。
【０１５２】
また、本発明は、画素回路を有するアクティブ駆動法によって駆動される回路や装置に限らず、画素回路を有さないパッシブ駆動法によって駆動される回路や装置にも適用可能である。
また、上記第１ないし第３の実施の形態においては、所定の周期で信号を供給するように構成したが、これに限らず、必ずしも周期的ではない場合も考えられる。
【０１５３】
また、上記の実施の形態においては、１組のディジタルデータを２つに分離してディジタルデータDAB，SUBを生成するように構成したが、場合によっては、３つに分離して、そのうち１つはγ補正に使用する場合（例えば、メモリ１０４を読み出す等）も考えられる。もちろん、３つに分離するに限らず、４つ以上に分離することも可能である。
【０１５４】
【図面の簡単な説明】
【図１】 本発明の一実施例としての電気光学装置１００の回路構成を示すブロック図である。
【図２】 表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
【図３】 画素回路２００の内部構造を示す図である。
【図４】 画素回路２００の動作を示すタイミングチャートである。
【図５】 単一ラインドライバ３００およびゲート電圧生成回路４００の内部構成を示す回路図である。
【図６】 データ線駆動回路１０２の出力電流Ｉoutと、階調データＤＡＴＡの値（階調値）との関係の例１〜例５を示す説明図である。
【図７】 データ変換回路５００の変換規則を示す図である。
【図８】 データ変換回路５００の動作を示すタイムチャートである。
【図９】 ディジタルデータInの値に応じた画素回路２００の輝度値の変化を示すグラフである。
【図１０】 周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。
【図１１】 データ変換回路５００の構成を示すブロック図である。
【図１２】 周期Ｔ1の間でディジタルデータOutの出力を示すタイムチャートである。
【図１３】 表示パネル部１０１およびデータ線駆動回路１０２の内部構成を示す図である。
【図１４】 ディジタルデータの構成例を示す図である。
【図１５】 制御信号のタイミングチャートを示す図である。
【図１６】 輝度の変化を示す図である。
【図１７】 制御信号のタイミングチャート及び輝度の変化を示す図である。
【図１８】 第２のディジタルデータSUBの構成例を示す図である。
【図１９】 モバイル型のパーソナルコンピュータの構成を示す斜視図である。
【図２０】 携帯電話の斜視図である。
【図２１】 ディジタルスチルカメラ３０００の構成を示す斜視図である。
【符号の説明】
２１〜２８ 駆動トランジスタ
３１ 定電圧発生用トランジスタ
３２ 駆動トランジスタ
４１〜４８ 抵抗用トランジスタ
５１ 抵抗用トランジスタ
５２ 抵抗用トランジスタ
７１，７２ トランジスタ
７３ 駆動トランジスタ
８１〜８８ スイッチングトランジスタ
１００ 電気光学装置
１０１ 表示パネル部
１０２ データ線駆動回路
１０３ 走査線駆動回路
１０４ メモリ
１０５ 制御回路
１０６ タイミング生成回路
１０７ 電源回路
１１０ コンピュータ
２００ 画素回路
２１１〜２１４ トランジスタ
２２０ 有機ＥＬ素子
２３０ 保持キャパシタ
３００ 単一ラインドライバ
３０１ 信号入力線
３０２ 出力信号線（データ線）
３０３ 第１の共通ゲート線
３０４ 第２の共通ゲート線
３１０ Ｄ／Ａコンバータ部
３２０ オフセット電流生成回路
４００ ゲート電圧生成回路
４０１ 第１の配線
４０２ 第２の配線
５００ データ変換回路
１０００ パーソナルコンピュータ
１０２０ キーボード
１０４０ 本体部
１０６０ 表示ユニット
２０００ 携帯電話
２０２０ 操作ボタン
２０４０ 受話口
２０６０ 送話口
２０８０ 表示パネル
３０００ ディジタルスチルカメラ
３０２０ ケース
３０４０ 表示パネル
３０６０ 受光ユニット
３０８０ シャッタボタン
３１００ 回路基板
３１２０ ビデオ信号出力端子
３１４０ 入出力端子
４３００ テレビモニタ
４４００ パーソナルコンピュータ
Claims (8)
- 複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線との交差に対応してマトリクス状に配列された電気光学素子を含む複数の画素回路と、
前記複数の走査線のいずれかを選択する走査線駆動回路と、
第１のディジタルデータと第２のディジタルデータとから構成されるディジタルデータのうち、前記第１のディジタルデータに基づいて、前記電気光学素子の発光階調に応じた電流値を有するデータ信号を生成し、生成したデータ信号を前記複数のデータ線を介して対応する画素回路に供給するデータ線駆動回路と、
を備える電気光学装置であって、
前記複数の画素回路の各々は、前記データ信号に応じた電荷を保持する保持キャパシタと、
前記保持キャパシタに保持された電荷に基づき制御された前記電流値により前記電気光学素子を駆動する駆動トランジスタと、
前記電気光学素子と前記駆動トランジスタとの電気的接続を制御する発光制御トランジスタと、
を含み、
画素回路毎に供給される前記ディジタルデータを前記第１のディジタルデータと前記走査線単位の前記第２のディジタルデータとに分離するデータ分離回路と、
前記走査線単位の前記第２のディジタルデータに基づいて、前記走査線単位で、前記電気光学素子各々の発光期間の長さと前記発光期間の開始と終了のタイミングを規定する期間制御用信号を生成するタイミング制御回路と、
を備え、
前記データ線駆動回路は、電流加算型の電流生成回路を備え、
前記電流生成回路に入力される基準電圧に基づいて、前記データ線に出力される前記電流値の出力範囲が決定されることを特徴とする電気光学装置。 - 請求項１に記載の電気光学装置において、
前記第１のディジタルデータには、前記ディジタルデータのうち上位ビットのデータを割り当て、
前記第２のディジタルデータには、前記ディジタルデータから前記上位ビッドのデータを引いた残りの下位ビットのデータを割り当てたことを特徴とする電気光学装置。 - 請求項１または２に記載の電気光学装置において、
前記電気光学素子各々の発光期間の長さは、前記走査線駆動回路により前記複数の走査線のうちのいずれかが選択されるごとに制御されることを特徴とする電気光学装置。 - 請求項１乃至３のいずれかに記載の電気光学装置において、
前記発光期間は、前記走査線駆動回路により前記複数の走査線のうちのいずれかが選択され、次に同じ走査線がまた選択されるまでの期間に少なくとも１つ設けられることを特徴とする電気光学装置。 - 請求項１乃至４のいずれかに記載の電気光学装置において、
前記データ線駆動回路は、前記電流生成回路の出力電流に加算される付加的な電流を生成するオフセット電流生成回路をさらに備えることを特徴とする電気光学装置。 - 請求項１乃至５のいずれかに記載の電気光学装置において、
前記データ線駆動回路は、前記電流生成回路を構成する複数の所定トランジスタに共通 のゲート電圧をカレントミラー回路により生成するカレントミラー回路を含むゲート電圧生成回路をさらに備えることを特徴とする電気光学装置。 - 請求項１乃至６のいずれかに記載の電気光学装置を実装してなることを特徴とする電子機器。
- 複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線との交差に対応してマトリクス状に配列された電気光学素子を含む複数の画素回路と、
前記複数の走査線のいずれかを選択する走査線駆動回路と、
電流加算型の電流生成回路を備えるとともに、第１のディジタルデータと第２のディジタルデータとから構成されるディジタルデータのうち、前記第１のディジタルデータに基づいて、前記電気光学素子の発光階調に応じた電流値を有するデータ信号を生成し、生成したデータ信号を前記複数のデータ線を介して対応する画素回路に供給するデータ線駆動回路と、
を備える電気光学装置の駆動方法であって、
前記複数の画素回路の各々は、前記データ信号に応じた電荷を保持する保持キャパシタと、
前記保持キャパシタに保持された電荷に基づき制御された前記電流値により前記電気光学素子を駆動する駆動トランジスタと、
前記電気光学素子と前記駆動トランジスタとの電気的接続を制御する発光制御トランジスタと、
を含み、
前記ディジタルデータは画素回路毎に前記第１のディジタルデータと前記走査線単位の前記第２のディジタルデータとに分離され、前記走査線単位の前記第２のディジタルデータに基づいて、前記走査線単位で、前記電気光学素子各々の発光期間の長さと前記発光期間の開始と終了のタイミングを規定する期間制御用信号が生成され、
前記電流生成回路に入力される基準電圧に基づいて、前記データ線に出力される前記電流値の出力範囲が決定されることを特徴とする電気光学装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003116369A JP4123037B2 (ja) | 2002-04-24 | 2003-04-21 | 電気光学装置及びその駆動方法、並びに電子機器 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122811 | 2002-04-24 | ||
| JP2003116369A JP4123037B2 (ja) | 2002-04-24 | 2003-04-21 | 電気光学装置及びその駆動方法、並びに電子機器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008067241A Division JP4626660B2 (ja) | 2002-04-24 | 2008-03-17 | 電気光学装置、電子機器、及び電気光学装置の駆動方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004004790A JP2004004790A (ja) | 2004-01-08 |
| JP2004004790A5 JP2004004790A5 (ja) | 2006-06-08 |
| JP4123037B2 true JP4123037B2 (ja) | 2008-07-23 |
Family
ID=39703338
Family Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003116369A Expired - Fee Related JP4123037B2 (ja) | 2002-04-24 | 2003-04-21 | 電気光学装置及びその駆動方法、並びに電子機器 |
| JP2004256758A Expired - Fee Related JP3966317B2 (ja) | 2002-04-24 | 2004-09-03 | 電気光学装置、電気光学装置の駆動方法、及び電子機器 |
| JP2005030243A Expired - Fee Related JP3966333B2 (ja) | 2002-04-24 | 2005-02-07 | 電気光学装置、電気光学装置の駆動方法、及び電子機器 |
| JP2008067241A Expired - Fee Related JP4626660B2 (ja) | 2002-04-24 | 2008-03-17 | 電気光学装置、電子機器、及び電気光学装置の駆動方法 |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004256758A Expired - Fee Related JP3966317B2 (ja) | 2002-04-24 | 2004-09-03 | 電気光学装置、電気光学装置の駆動方法、及び電子機器 |
| JP2005030243A Expired - Fee Related JP3966333B2 (ja) | 2002-04-24 | 2005-02-07 | 電気光学装置、電気光学装置の駆動方法、及び電子機器 |
| JP2008067241A Expired - Fee Related JP4626660B2 (ja) | 2002-04-24 | 2008-03-17 | 電気光学装置、電子機器、及び電気光学装置の駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (4) | JP4123037B2 (ja) |
| CN (1) | CN101350169A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3717894B2 (ja) * | 2003-02-12 | 2005-11-16 | 三洋電機株式会社 | Ｅｌディスプレイの駆動装置 |
| JP4526279B2 (ja) * | 2003-05-27 | 2010-08-18 | 三菱電機株式会社 | 画像表示装置および画像表示方法 |
| JP2005157203A (ja) * | 2003-11-28 | 2005-06-16 | Tohoku Pioneer Corp | 発光表示パネルの駆動装置および駆動方法 |
| JP2005208242A (ja) | 2004-01-21 | 2005-08-04 | Nec Electronics Corp | 発光素子駆動回路 |
| JP4501839B2 (ja) | 2005-01-17 | 2010-07-14 | セイコーエプソン株式会社 | 電気光学装置、駆動回路及び電子機器 |
| KR100740133B1 (ko) | 2006-07-31 | 2007-07-16 | 삼성에스디아이 주식회사 | 발광 표시 장치 |
| JP6036755B2 (ja) * | 2014-07-09 | 2016-11-30 | コニカミノルタ株式会社 | 光書込み装置及び画像形成装置 |
| JP2021072373A (ja) * | 2019-10-31 | 2021-05-06 | セイコーエプソン株式会社 | モーター駆動回路、集積回路装置および電子機器 |
| CN113554980B (zh) * | 2021-09-22 | 2021-12-03 | 南京浣轩半导体有限公司 | 一种led驱动电流调制方法、系统和应用 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2805081B2 (ja) * | 1989-05-25 | 1998-09-30 | ソニー株式会社 | 光学素子駆動装置 |
| JPH0444478A (ja) * | 1990-06-11 | 1992-02-14 | Toshiba Corp | Ｔｖ用液晶表示装置の駆動方法 |
| JPH04353823A (ja) * | 1991-05-31 | 1992-12-08 | Casio Comput Co Ltd | 液晶表示素子の駆動方法 |
| JP3242941B2 (ja) * | 1991-04-30 | 2001-12-25 | 富士ゼロックス株式会社 | アクティブｅｌマトリックスおよびその駆動方法 |
| FR2708129B1 (fr) * | 1993-07-22 | 1995-09-01 | Commissariat Energie Atomique | Procédé et dispositif de commande d'un écran fluorescent à micropointes. |
| JPH07181916A (ja) * | 1993-12-22 | 1995-07-21 | Futaba Corp | 表示装置の駆動回路 |
| US5477110A (en) * | 1994-06-30 | 1995-12-19 | Motorola | Method of controlling a field emission device |
| JP2000056727A (ja) * | 1998-06-05 | 2000-02-25 | Matsushita Electric Ind Co Ltd | 表示パネルの階調駆動装置 |
| JP2001109421A (ja) * | 1999-10-04 | 2001-04-20 | Matsushita Electric Ind Co Ltd | 表示パネルの階調駆動方法および駆動装置 |
| JP2001350442A (ja) * | 1999-10-04 | 2001-12-21 | Matsushita Electric Ind Co Ltd | 表示パネルの駆動方法、表示パネルの輝度補正装置及び駆動装置 |
| JP2001166280A (ja) * | 1999-12-10 | 2001-06-22 | Nec Corp | 液晶表示装置の駆動方法 |
| JP3494140B2 (ja) * | 2000-09-18 | 2004-02-03 | 日本電気株式会社 | 液晶表示装置の駆動方法と、それを用いた液晶表示装置 |
| US20050057580A1 (en) * | 2001-09-25 | 2005-03-17 | Atsuhiro Yamano | El display panel and el display apparatus comprising it |
| JP3851800B2 (ja) * | 2001-10-04 | 2006-11-29 | 株式会社東芝 | 電子ビーム発生装置 |
| JP2003150109A (ja) * | 2001-11-13 | 2003-05-23 | Matsushita Electric Ind Co Ltd | Ｅｌ表示装置の駆動方法とｅｌ表示装置およびその製造方法と情報表示装置 |
| JP2003216100A (ja) * | 2002-01-21 | 2003-07-30 | Matsushita Electric Ind Co Ltd | Ｅｌ表示パネルとｅｌ表示装置およびその駆動方法および表示装置の検査方法とｅｌ表示装置のドライバ回路 |
-
2003
- 2003-04-21 JP JP2003116369A patent/JP4123037B2/ja not_active Expired - Fee Related
- 2003-04-24 CN CN 200810109965 patent/CN101350169A/zh active Pending
-
2004
- 2004-09-03 JP JP2004256758A patent/JP3966317B2/ja not_active Expired - Fee Related
-
2005
- 2005-02-07 JP JP2005030243A patent/JP3966333B2/ja not_active Expired - Fee Related
-
2008
- 2008-03-17 JP JP2008067241A patent/JP4626660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004004790A (ja) | 2004-01-08 |
| JP3966317B2 (ja) | 2007-08-29 |
| JP2004355030A (ja) | 2004-12-16 |
| JP2005141256A (ja) | 2005-06-02 |
| JP4626660B2 (ja) | 2011-02-09 |
| CN101350169A (zh) | 2009-01-21 |
| JP2008176336A (ja) | 2008-07-31 |
| JP3966333B2 (ja) | 2007-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4270322B2 (ja) | 画素へのプログラミング電流の供給 | |
| US7872618B2 (en) | Control circuit for electronic devices, electronic circuit, electro-optical apparatus, driving method for electro-optical apparatus, electronic system, and control method for electronic devices | |
| JP4626660B2 (ja) | 電気光学装置、電子機器、及び電気光学装置の駆動方法 | |
| JP6959352B2 (ja) | 外部補償及びアノードリセットを備えた有機発光ダイオードディスプレイ | |
| JP4205629B2 (ja) | デジタル／アナログ変換回路、電気光学装置及び電子機器 | |
| JP2004145278A (ja) | 電子回路、電子回路の駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器 | |
| JP2004302211A (ja) | 画素回路、電気光学装置および電子機器 | |
| US7525520B2 (en) | Electronic circuit, electro-optical device, method of driving electro-optical device, and electronic apparatus | |
| US20040130513A1 (en) | Method of driving electronic circuit, method of driving electronic apparatus, method of driving electro-optical apparatus, and electronic device | |
| JP2003233347A (ja) | 画素へのプログラミング電流の供給 | |
| KR100614478B1 (ko) | 전류 생성 회로, 전기 광학 장치 및 전자 기기 | |
| JP2004145279A (ja) | 電子回路、電子回路の駆動方法、電気光学装置、電気光学装置の駆動方法及び電子機器 | |
| JP2010055116A (ja) | 電気光学装置及び電子機器 | |
| JP2007072485A (ja) | 電子回路、電気光学装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060413 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080317 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080317 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080421 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4123037 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |