JP4121199B2 - 信号処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、PCM符号化された複数の信号に対して信号処理を行う信号処理装置に関する。
【0002】
【従来の技術】
近年、映像、音響分野において、音楽や映画を家庭で楽しむために映像を大画面に表示したり臨場感のある音声を再生することが望まれている。映像と音声とを記録可能な記録媒体として、DVDなどの光ディスクが開発されている。
【0003】
このような記録媒体には、所定の方式に従ってPCM符号化された信号が記録される。
【0004】
図18は、PCM符号化された信号を記録するために使用される従来の信号処理装置400の構成を示す。
【0005】
端子401を介して、96KHzのサンプリング周波数を有する信号S1が入力される。信号S1は、遅延回路404によって遅延される。遅延回路404による遅延時間t1は、遅延時間設定回路407によって設定される。遅延回路404から遅延時間t1だけ遅延された信号S1’が出力される。
【0006】
端子402を介して、48KHzのサンプリング周波数を有する信号S2が入力される。信号S2は、アップサンプリングFIRフィルタ405によって48KHzの2倍の96KHzのサンプリング周波数を有する信号S2’に変換される。
【0007】
端子403を介して、48KHzのサンプリング周波数を有する信号S3が入力される。信号S3は、アップサンプリングFIRフィルタ406によって48KHzの2倍の96KHzのサンプリング周波数を有する信号S3’に変換される。
【0008】
このようにして、同一のサンプリング周波数(96KHz)を有する信号S1’と信号S2’と信号S3’とが記録回路408によって記録される。
【0009】
遅延時間設定回路407によって設定される遅延時間t1は、アップサンプリングFIRフィルタ405、406による周波数変換において発生する遅延時間と等しくなるように予め決定される。これは、信号S1’と信号S2’と信号S3’との間の時間的な同期を保証するためである。
【0010】
図19は、PCM符号化された信号を記録するために使用される従来の信号処理装置500の構成を示す。
【0011】
端子501を介して、24ビットのビット幅を有する信号S1が入力される。信号S1は、遅延回路504によって遅延される。遅延回路504による遅延時間t2は、遅延時間設定回路507によって設定される。遅延回路504から遅延時間t2だけ遅延された信号S1’が出力される。
【0012】
端子502を介して、16ビットのビット幅を有する信号S2が入力される。信号S2は、ビット幅変換回路505によって24ビットのビット幅を有する信号S2’に変換される。
【0013】
端子503を介して、16ビットのビット幅を有する信号S3が入力される。信号S3は、ビット幅変換回路506によって24ビットのビット幅を有する信号S3’に変換される。
【0014】
このようにして、同一のビット幅(24ビット)を有する信号S1’と信号S2’と信号S3’とが記録回路508によって記録される。
【0015】
遅延時間設定回路507によって設定される遅延時間t2は、ビット幅変換回路505、506によるビット幅変換において発生する遅延時間と等しくなるように予め決定される。これは、信号S1’と信号S2’と信号S3’との間の時間的な同期を保証するためである。
【0016】
【発明が解決しようとする課題】
しかしながら、従来の信号処理装置400によれば、信号S1、S2およびS3のサンプリング周波数がそれぞれ96KHz、48KHzおよび48KHzの場合にのみ同一のサンプリング周波数を有する信号S1’、S2’およびS3’が出力され、それ以外の場合には同一のサンプリング周波数を有する信号S1’、S2’およびS3’は出力されない。さらに、信号S1、S2およびS3のサンプリング周波数が信号処理装置400に入力される以前に既知であることが周波数変換の前提条件とされる。すなわち、信号S1、S2およびS3のサンプリング周波数が知られていない場合には信号処理装置400を使用することができないという課題があった。
【0017】
同様に、従来の信号処理装置500によれば、信号S1、S2およびS3のビット幅がそれぞれ24ビット、16ビットおよび16ビットの場合にのみ同一のビット幅を有する信号S1’、S2’およびS3’が出力され、それ以外の場合には同一のビット幅を有する信号S1’、S2’およびS3’は出力されない。さらに、信号S1、S2およびS3のビット幅が信号処理装置500に入力される以前に既知であることがビット幅変換の前提条件とされる。すなわち、信号S1、S2およびS3のビット幅が知られていない場合には信号処理装置500を使用することができないという課題があった。
【0018】
本発明は、上記課題に鑑みてなされたものであり、サンプリング周波数やビット幅などの入力信号のパラメータを検出することにより、入力信号に適応した処理を自動的に行うことが可能な信号処理装置を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明の信号処理装置は、PCM符号化された少なくとも3つの信号をそれぞれ受け取り、前記各信号のそれぞれのサンプリング周波数を取得する少なくとも3つの取得手段と、前記各取得手段によりそれぞれ取得した前記少なくとも3つのサンプリング周波数のうち、所定のサンプリング周波数として1つのサンプリング周波数を選択する選択手段と、前記各取得手段によりそれぞれ取得された前記各サンプリング周波数と前記選択手段により選択された前記所定のサンプリング周波数とをそれぞれ比較して、それぞれの比較結果に基づく制御信号を生成する制御信号生成手段と、前記各取得手段により受け取られた前記各信号および前記制御信号生成手段により生成された前記各制御信号がそれぞれ入力される少なくとも3つの周波数変換手段であって、該周波数変換手段のそれぞれが、入力される前記制御信号に基づいて、入力される前記信号の前記サンプリング周波数を前記所定のサンプリング周波数にそれぞれ変換する、周波数変換手段とを備え、前記各周波数変換手段は、異なる種類の周波数変換を行う少なくとも2つの周波数変換器と、第1遅延回路と、入力される前記制御信号によって制御される第1スイッチであって、入力される前記信号を前記少なくとも2つの周波数変換器および前記第1遅延回路のいずれか一つに選択的に入力する第1スイッチと、入力される前記制御信号によって制御される第2スイッチであって、前記少なくとも2つの周波数変換器の出力および前記第1遅延回路の出力のいずれか一つを選択的に出力する第2スイッチと、前記少なくとも2つの周波数変換器と前記第2スイッチとの間にそれぞれ設けられた第2遅延回路とを備えていることを特徴とし、これにより、上記目的が達成される。
【0020】
前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも3つのサンプリング周波数の最大値を選択してもよい。
【0021】
前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも3つのサンプリング周波数の最小値を選択してもよい。
【0027】
前記各周波数変換手段における前記第1遅延回路の遅延時間は、それぞれの周波数変換手段に入力される前記信号のサンプリング周波数と当該周波数変換手段に設けられた前記少なくとも2つの周波数変換器の性能とに基づいて可変に制御されてもよい。
前記各周波数変換手段にそれぞれ設けられた前記各第2遅延回路の遅延時間は、当該第2遅延回路のそれぞれに接続された前記各周波数変換器のそれぞれが周波数変換を行うことによる信号の時間のずれを補正するよう制御されてもよい。
【0033】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【0034】
(実施の形態1)
図1は、本発明の実施の形態1の信号処理装置1の構成を示す。複数の信号が予めPCM(Pulse Code Modulation)符号化される。信号処理装置1は、PCM符号化された複数の信号を受け取り、その複数の信号が同一のサンプリング周波数を有するようにその複数の信号のサンプリング周波数のうち少なくとも1つを変換する。PCM符号された複数の信号は、例えば、左(L)チャンネルに対応する信号、中央(C)チャンネルに対応する信号および右(R)チャンネルに対応する信号の少なくとも1つを含む。
【0035】
PCM符号化された信号S1、S2およびS3が、端子11、12および13を介して信号処理装置1にそれぞれ入力される。信号処理装置1は、周波数取得回路16〜18と、制御信号生成回路19と、周波数変換回路20〜22とを含んでいる。
【0036】
周波数取得回路16は、信号S1のサンプリング周波数f1を取得する。周波数取得回路17は、信号S2のサンプリング周波数f2を取得する。周波数取得回路18は、信号S3のサンプリング周波数f3を取得する。信号S1のサンプリング周波数f1と信号S2のサンプリング周波数f2と信号S3のサンプリング周波数f3とは、制御信号生成回路19に出力される。
【0037】
制御信号生成回路19は、信号S1のサンプリング周波数f1と所定のサンプリング周波数fpとを比較することにより制御信号C1を生成し、信号S2のサンプリング周波数f2と所定のサンプリング周波数fpとを比較することにより制御信号C2を生成し、信号S3のサンプリング周波数f3と所定のサンプリング周波数fpとを比較することにより制御信号C3を生成する。所定のサンプリング周波数fpは、例えば、制御信号生成回路19内のメモリ19aに予め格納されている。制御信号C1は、周波数変換回路20に出力される。制御信号C2は、周波数変換回路21に出力される。制御信号C3は、周波数変換回路22に出力される。
【0038】
周波数変換回路20は、制御信号C1に従って、信号S1のサンプリング周波数f1を変換する。変換された信号S1は、信号S1’として記録回路8に出力される。周波数変換回路21は、制御信号C2に従って、信号S2のサンプリング周波数f2を変換する。変換された信号S2は、信号S2’として記録回路8に出力される。周波数変換回路22は、制御信号C3に従って、信号S3のサンプリング周波数f3を変換する。変換された信号S3は、信号S3’として記録回路8に出力される。信号S1’と信号S2’と信号S3’とは、同一のサンプリング周波数を有している。
【0039】
記録回路8は、信号S1’と信号S2’と信号S3’とを所定のフォーマットに従って記録回路8内のメモリ(図示せず)に記録する。あるいは、記録回路8は、これらの信号をDVDなどの記録媒体に記録するようにしてもよい。
【0040】
以下、図1を参照しながら、信号処理装置1の動作を説明する。以下の説明では、信号S1のサンプリング周波数f1は96KHzであり、信号S2のサンプリング周波数f2は48KHzであり、信号S3のサンプリング周波数f3は48KHzであると仮定する。この場合、周波数取得回路16によって取得される値は96KHzであり、周波数取得回路17によって取得される値は48KHzであり、周波数取得回路18によって取得される値は48KHzである。
【0041】
例えば、PCM符号化された信号がIEC958の規格に従って伝送される場合には、伝送されるべきデータ以外にその伝送されるべきデータの属性を示す属性データ(ステータスビット)を伝送することができる。PCM符号化された信号のサンプリング周波数は、その属性データ(ステータスビット)に記述される。従って、属性データ(ステータスビット)を参照することにより、周波数取得回路16〜18は、信号S1〜S3のサンプリング周波数を取得することができる。
【0042】
あるいは、PCM符号化された信号に含まれる3種類の信号(データ信号、ビットクロック信号、LRクロック信号)のうち、LRクロック信号のビット幅を測定することにより、信号S1〜S3のサンプリング周波数を取得するようにしてもよい。ただし、IEC958の規格に従ってデータ信号として交互に伝送されるL信号とR信号とのうちの一方のみ(例えば、L信号のみ)を使用することが前提となる。
【0043】
なお、PCM符号化された信号のサンプリング周波数を取得する方法は、上述した方法に限定されない。周波数取得回路16〜18は、任意の方法に従って信号S1〜S3のサンプリング周波数を取得し得る。
【0044】
制御信号生成回路19内のメモリ19aには、所定の値(例えば、96KHz)が予め格納されている。以下の説明では、制御信号生成回路19内のメモリ19aに格納されている値は、96KHzであると仮定する。
【0045】
制御信号生成回路19は、周波数取得回路16によって取得された値96KHzと所定の値96KHzとを比較する。周波数取得回路16によって取得された値は所定の値に等しいため、制御信号生成回路19は、「周波数変換する必要なし」ということを示す制御信号C1を周波数変換回路20に出力する。
【0046】
周波数変換回路20は、「周波数変換する必要なし」ということを示す制御信号C1を受け取った場合には、信号S1のサンプリング周波数f1を変換することなく、信号S1を信号S1’として記録回路8に出力する。
【0047】
さらに、制御信号生成回路19は、周波数取得回路17によって取得された値48KHzと所定の値96KHzとを比較し、「2倍の周波数にアップサンプリングする必要あり」ということを示す制御信号C2を周波数変換回路21に出力する。周波数変換回路21は、「2倍の周波数にアップサンプリングする必要あり」ということを示す制御信号C2を受け取った場合には、信号S2のサンプリング周波数f2を(2×f2)に変換し、変換された信号S2を信号S2’として記録回路8に出力する。
【0048】
さらに、制御信号生成回路19は、周波数取得回路18によって取得された値48KHzと所定の値96KHzとを比較し、「2倍の周波数にアップサンプリングする必要あり」ということを示す制御信号C3を周波数変換回路22に出力する。周波数変換回路22は、「2倍の周波数にアップサンプリングする必要あり」ということを示す制御信号C3を受け取った場合には、信号S3のサンプリング周波数f3を(2×f3)に変換し、変換された信号S3を信号S3’として記録回路8に出力する。
【0049】
このようにして、信号S1’と信号S2’と信号S3’とが共通のサンプリング周波数(98KHz)を有するように、信号S1と信号S2と信号S3のうちの少なくとも1つが変換される。
【0050】
図2は、周波数変換回路20の構成を示す。周波数変換回路21および22は、周波数変換回路20の構成と同様の構成を有している。
【0051】
周波数変換回路20は、制御信号C1によって制御されるスイッチ20a、20eと、導線20bと、2倍アップサンプリングコンバータ20cと、1/2ダウンサンプリングコンバータ20dとを含む。
【0052】
制御信号C1は、例えば、値「0」、「1」および「2」のいずれかをとる。制御信号C1の値が「0」であることは、「周波数変換する必要なし」ということを示す。制御信号C1の値が「1」であることは、「2倍の周波数にアップサンプリングする必要あり」ということを示す。制御信号C1の値が「2」であることは、「1/2倍の周波数にダウンサンプリングする必要あり」ということを示す。
【0053】
制御信号C1の値が「0」である場合には、スイッチ20aは接点210と接点212とが電気的に接続されるように制御され、スイッチ20eは接点220と接点222とが電気的に接続されるように制御される。その結果、信号S1は、導線20bを通過する。その結果、信号S1のサンプリング周波数f1が変換されることなく、信号S1がそのまま周波数変換回路20から出力される。
【0054】
制御信号C1の値が「1」である場合には、スイッチ20aは接点210と接点214とが電気的に接続されるように制御され、スイッチ20eは接点220と接点224とが電気的に接続されるように制御される。その結果、信号S1は、2倍アップサンプリングコンバータ20cを通過する。その結果、信号S1のサンプリング周波数f1が2倍にアップサンプリングされる。その結果、信号S1のサンプリング周波数f1の2倍のサンプリング周波数を有する信号S1’が周波数変換回路20から出力される。
【0055】
制御信号C1の値が「2」である場合には、スイッチ20aは接点210と接点216とが電気的に接続されるように制御され、スイッチ20eは接点220と接点226とが電気的に接続されるように制御される。その結果、信号S1は、1/2倍ダウンサンプリングコンバータ20dを通過する。その結果、信号S1のサンプリング周波数f1が1/2倍にダウンサンプリングされる。その結果、信号S1のサンプリング周波数f1の1/2倍のサンプリング周波数を有する信号S1’が周波数変換回路20から出力される。
【0056】
図3は、図2に示される2倍アップサンプリングコンバータ20cの構成を示す。2倍アップサンプリングコンバータ20cは、加算器232とFIRフィルタ234とを含んでいる。
【0057】
加算器232は、入力信号に値「0」を有するデータを挿入する。例えば、信号(A,B,C,D,E)が加算器232に入力された場合には、信号(A,0,B,0,C,0,D,0,E,0)が加算器232から出力される。ここで、A〜EのそれぞれはPCM符号化されたデータを示す。このように、信号(A,B,C,D,E)に値「0」を有するデータを挿入することにより、入力信号のサンプリング周波数は2倍になる。
【0058】
FIRフィルタ234は、入力信号のサンプリング周波数をカットオフ周波数Fcとして有するローパスフィルタである。カットオフ周波数Fcは、例えば、48KHzである。FIRフィルタ234は、値「0」を有するデータを挿入することにより発生するカットオフ周波数Fc以上の周波数を有するエアリアジング信号を削除するために設けられている。
【0059】
図4は、図2に示される1/2倍ダウンサンプリングコンバータ20dの構成を示す。1/2倍ダウンサンプリングコンバータ20dは、間引き演算器242とFIRフィルタ244とを含んでいる。
【0060】
間引き演算器242は、入力信号から所定の間隔でデータを間引く。例えば、信号(A,B,C,D,E)が間引き演算器242に入力された場合には、信号(A,C,E)が間引き演算器242から出力される。ここで、A〜EのそれぞれはPCM符号化されたデータを示す。このように、信号(A,B,C,D,E)から所定の間隔でデータを間引くことにより、入力信号のサンプリング周波数は1/2倍になる。
【0061】
FIRフィルタ244は、入力信号のサンプリング周波数の1/2をカットオフ周波数Fcとして有するローパスフィルタである。カットオフ周波数Fcは、例えば、48KHzである。FIRフィルタ244は、データを間引くことにより発生するカットオフ周波数Fc以上の周波数を有するエアリアジング信号を削除するために設けられている。
【0062】
なお、図2〜図4に示される例では、アップサンプリングまたはダウンサンプリングのための倍数は2であるとした。しかし、アップサンプリングまたはダウンサンプリングのための倍数は2には限定されない。加算器232(図3)によって挿入される「0」の割合を変化させることにより、任意の倍数のアップサンプリングを行うことができる。また、間引き演算器242(図4)によって間引きされるデータの割合を変化させることにより、任意の倍数のダウンサンプリングを行うことができる。
【0063】
図5は、周波数変換回路20の他の構成を示す。図5に示される周波数変換回路20では、接点212と接点222との間に遅延回路20fが設けられている。「周波数変換する必要なし」ということを示す制御信号C1が周波数変換回路20に入力された場合には、スイッチ20aは接点210と接点212とが電気的に接続されるように制御され、スイッチ20eは接点220と接点222とが電気的に接続されるように制御される。その結果、信号S1は、遅延回路20fを通過する。これにより、信号S1は、遅延回路20fの遅延量に相当する時間だけ遅延する。
【0064】
遅延回路20fの遅延量は、2倍アップサンプリングコンバータ20cおよび1/2倍ダウンサンプリングコンバータ20dによる周波数変換によって生じる遅延量に等しくなるように予め設定されている。これにより、周波数変換を行う場合と周波数変換を行わない場合との信号の時間ずれを補正することが可能になる。
【0065】
周波数変換回路21および22にも、遅延回路20fと同一の遅延回路が設けられている。これにより、周波数変換回路20、21および22からそれぞれ出力される信号の同期を合わせることが可能になる。
【0066】
図6は、周波数変換回路20の他の構成を示す。図6に示される周波数変換回路20では、接点212と接点222との間に遅延回路20fが設けられていることに加えて、2倍アップサンプリングコンバータ20cと接点224との間に遅延回路20gが設けられ、1/2倍ダウンサンプリングコンバータ20dと接点226との間に遅延回路20hが設けられている。
【0067】
遅延回路20gの遅延量と遅延回路20hの遅延量とは、2倍アップサンプリングコンバータ20cによる周波数変換に要する時間と1/2倍ダウンサンプリングコンバータ20dによる周波数変換に要する時間との差を吸収するように予め設定される。これにより、異なる種類の周波数変換を行うことによる信号の時間ずれを補正することが可能になる。
【0068】
周波数変換回路21および22にも、遅延回路20f、20gおよび20hと同一の遅延回路が設けられている。これにより、周波数変換回路20、21および22からそれぞれ出力される信号の同期を合わせることが可能になる。
【0069】
図7は、周波数変換回路20の他の構成を示す。図7に示される周波数変換回路20では、接点212と接点222との間に遅延回路20fが設けられている。
【0070】
遅延回路20fの遅延量は、周波数取得回路16によって取得される信号S1のサンプリング周波数f1と2倍アップサンプリングコンバータ20cの性能(例えば、2倍アップサンプリングコンバータ20cのタップ数)と1/2倍ダウンサンプリングコンバータ20dの性能(例えば、1/2倍ダウンサンプリングコンバータ20dのタップ数)とに応じて可変に制御される。これにより、入力信号のサンプリング周波数とフィルタ回路の規模とに応じて遅延回路20fの遅延量を自動的に決定することが可能になる。
【0071】
周波数変換回路21および22にも、遅延回路20fと同一の遅延回路が設けられている。
【0072】
図8は、図1に示される信号処理装置1の構成の変形例を示す。図8に示される信号処理装置1は、図1に示される構成に加えて、最大値取得回路24を含む。なお、図1に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【0073】
最大値取得回路24は、信号S1、S2およびS3のサンプリング周波数のうちの最大値Maxを取得する。例えば、信号S1のサンプリング周波数f1が96KHzであり、信号S2のサンプリング周波数f2が48KHzであり、信号S3のサンプリング周波数f3が48KHzである場合には、最大値取得回路24は最大値Maxとして96KHzを取得し、その最大値Maxを制御信号生成回路19に出力する。
【0074】
制御信号生成回路19は、その最大値Maxを所定のサンプリング周波数fpとして制御信号生成回路19内のメモリ19aに格納する。制御信号生成回路19によるサンプリング周波数f1〜f3と所定のサンプリング周波数fpとの比較および制御信号C1〜C3の生成は、図1を参照して上述したとおりである。
【0075】
図9は、図1に示される信号処理装置1の構成の変形例を示す。図9に示される信号処理装置1は、図1に示される構成に加えて、最小値取得回路25を含む。なお、図1に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【0076】
最小値取得回路25は、信号S1、S2およびS3のサンプリング周波数のうちの最小値Minを取得する。例えば、信号S1のサンプリング周波数f1が96KHzであり、信号S2のサンプリング周波数f2が48KHzであり、信号S3のサンプリング周波数f3が48KHzである場合には、最小値取得回路25は最小値Minとして48KHzを取得し、その最小値Minを制御信号生成回路19に出力する。
【0077】
制御信号生成回路19は、その最小値Minを所定のサンプリング周波数fpとして制御信号生成回路19内のメモリ19aに格納する。
【0078】
制御信号生成回路19は、サンプリング周波数f1〜f3と所定のサンプリング周波数fpとを比較することにより、「1/2倍の周波数にダウンサンプリングする必要あり」ということを示す制御信号C1と「周波数変換する必要なし」ということを示す制御信号C2と「周波数変換する必要なし」ということを示す制御信号C3とを生成する。
【0079】
周波数変換回路20は、制御信号C1に従って、信号S1のサンプリング周波数f1を1/2にダウンサンプリングする。周波数変換回路21は、制御信号C2に従って、信号S2のサンプリング周波数f2を変換することなく信号S2を出力する。周波数変換回路22は、制御信号C3に従って、信号S3のサンプリング周波数f3を変換することなく信号S3を出力する。
【0080】
なお、上述した最大値Maxまたは最小値Minの代わりに、所定のサンプリング周波数fpとして任意の値を使用してもよい。
【0081】
図10は、図1に示される信号処理装置1の構成の他の変形例を示す。図10に示される信号処理装置1は、図1に示される構成に加えて、設定回路26を含む。なお、図1に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【0082】
設定回路26は、任意の値を設定し、その設定した値を制御信号生成回路19に出力する。
【0083】
制御信号生成回路19は、その設定回路26によって設定された値を所定のサンプリング周波数fpとして制御信号生成回路19内のメモリ19aに格納する。
【0084】
図11は、図1に示される信号処理装置1の構成の他の変形例を示す。図11に示される信号処理装置1は、図1に示される構成に加えて、遅延回路29、30および31を含む。なお、図1に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【0085】
遅延回路29、30および31は、信号S1、S2およびS3をそれぞれ遅延させる。遅延回路29、30および31における遅延量は、周波数取得回路16、17および18がサンプリング周波数の取得を開始してから周波数変換回路20、21および22に制御信号が伝達されるまでの時間に基づいて予め設定される。
【0086】
これにより、入力信号S1〜S3と周波数変換回路20〜22から出力される出力信号S1’〜S3’との同期を合わせることが可能になる。その結果、入力信号S1〜S3の先頭から適切な周波数変換が行われた信号を得ることができる。
【0087】
図12は、図11に示される信号処理装置1の構成の他の変形例を示す。遅延回路29、30および31には、周波数取得回路16、17および18によって取得されたサンプリング周波数f1、f2およびf3がそれぞれ入力される。
【0088】
遅延回路29、30および31における遅延量は、サンプリング周波数f1、f2およびf3に基づいて決定される。例えば、遅延回路29、30および31がPCM符号化された信号を1サンプルずつ記憶することにより遅延を実現する場合には、遅延時間は、サンプル数で制御することになる。遅延時間は、信号のサンプリング周波数とサンプル数との対応で(遅延時間=サンプル数/サンプリング周波数)決定される。
【0089】
これにより、入力信号S1〜S3と周波数変換回路20〜22から出力される出力信号S1’〜S3’との同期を合わせることが可能になる。その結果、入力信号S1〜S3の先頭から適切な周波数変換が行われた信号を得ることができる。
【0090】
(実施の形態2)
図13は、本発明の実施の形態2の信号処理装置2の構成を示す。信号処理装置2は、PCM符号化された複数の信号を受け取り、その複数の信号が同一の量子化ビット幅を有するようにその複数の信号のビット幅のうち少なくとも1つを変換する。
【0091】
PCM符号化された信号S1、S2およびS3が、端子111、112および113を介して信号処理装置2にそれぞれ入力される。信号処理装置2は、ビット幅取得回路116〜118と、制御信号生成回路119と、ビット幅変換回路120〜122とを含んでいる。
【0092】
ビット幅取得回路116は、信号S1のビット幅w1を取得する。ビット幅取得回路117は、信号S2のビット幅w2を取得する。ビット幅取得回路118は、信号S3のビット幅w3を取得する。信号S1のビット幅w1と信号S2のビット幅w2と信号S3のビット幅w3とは、制御信号生成回路119に出力される。
【0093】
制御信号生成回路119は、信号S1のビット幅w1と所定のビット幅wpとを比較することにより制御信号C1を生成し、信号S2のビット幅w2と所定のビット幅wpとを比較することにより制御信号C2を生成し、信号S3のビット幅w3と所定のビット幅wpとを比較することにより制御信号C3を生成する。所定のビット幅wpは、例えば、制御信号生成回路119内のメモリ119aに予め格納されている。制御信号C1は、ビット幅変換回路120に出力される。制御信号C2は、ビット幅変換回路121に出力される。制御信号C3は、ビット幅変換回路122に出力される。
【0094】
ビット幅変換回路120は、制御信号C1に従って、信号S1のビット幅w1を変換する。変換された信号S1は、信号S1’として記録回路108に出力される。ビット幅変換回路121は、制御信号C2に従って、信号S2のビット幅w2を変換する。変換された信号S2は、信号S2’として記録回路108に出力される。ビット幅変換回路122は、制御信号C3に従って、信号S3のビット幅w3を変換する。変換された信号S3は、信号S3’として記録回路108に出力される。信号S1’と信号S2’と信号S3’とは、同一のビット幅を有している。
【0095】
記録回路108は、信号S1’と信号S2’と信号S3’とを所定のフォーマットに従って記録回路108内のメモリ(図示せず)に記録する。あるいは、記録回路108は、これらの信号をDVDなどの記録媒体に記録するようにしてもよい。
【0096】
以下、図13を参照しながら、信号処理装置2の動作を説明する。以下の説明では、信号S1のビット幅w1は24ビットであり、信号S2のビット幅w2は16ビットであり、信号S3のビット幅w3は16ビットであると仮定する。この場合、ビット幅取得回路116によって取得される値は24ビットであり、ビット幅取得回路117によって取得される値は16ビットであり、ビット幅取得回路118によって取得される値は16ビットである。
【0097】
例えば、PCM符号化された信号がIEC958の規格に従って伝送される場合には、伝送されるべきデータ以外にその伝送されるべきデータの属性を示す属性データ(ステータスビット)を伝送することができる。PCM符号化された信号のビット幅は、その属性データ(ステータスビット)に記述される。従って、属性データ(ステータスビット)を参照することにより、ビット幅取得回路116〜118は、信号S1〜S3のビット幅を取得することができる。
【0098】
あるいは、PCM符号化された信号のビット幅は、例えば、固定長のデータの先頭から連続する”0”または”1”の数を検出することによって取得され得る。例えば、24ビット固定長のデータの列が伝送されると仮定する。この場合、その固定長データの先頭から8ビットが連続して”0”(または、その固定長データの先頭から8ビットが連続して”1”)である場合には、PCM符号化された信号のビット幅は16(=24−8)ビットであると判定される。その固定長データの先頭から4ビットが連続して”0”(または、その固定長データの先頭から4ビットが連続して”1”)である場合には、PCM符号化された信号のビット幅は20(=24−4)ビットであると判定される。その固定長データの先頭から”0”または”1”が連続しない場合には、PCM符号化された信号のビット幅は24(=24−0)ビットであると判定される。
【0099】
なお、PCM符号化された信号のビット幅を取得する方法は、上述した方法に限定されない。ビット幅取得回路116〜118は、任意の方法に従って信号S1〜S3のビット幅を取得し得る。
【0100】
制御信号生成回路119内のメモリ119aには、所定の値(例えば、24ビット)が予め格納されている。以下の説明では、制御信号生成回路119内のメモリ119aに格納されている値は、24ビットであると仮定する。
【0101】
制御信号生成回路119は、ビット幅取得回路116によって取得された値24ビットと所定の値24ビットとを比較する。ビット幅取得回路116によって取得された値は所定の値に等しいため、制御信号生成回路119は、「ビット幅変換する必要なし」ということを示す制御信号C1をビット幅変換回路120に出力する。
【0102】
ビット幅変換回路120は、「ビット幅変換する必要なし」ということを示す制御信号C1を受け取った場合には、信号S1のビット幅w1を変換することなく、信号S1を信号S1’として記録回路108に出力する。
【0103】
さらに、制御信号生成回路119は、ビット幅取得回路117によって取得された値16ビットと所定の値24ビットとを比較し、「24ビットにビット幅変換する必要あり」ということを示す制御信号C2をビット幅変換回路121に出力する。ビット幅変換回路121は、「24ビットにビット幅変換する必要あり」ということを示す制御信号C2を受け取った場合には、信号S2のビット幅w2を24ビットに変換し、変換された信号S2を信号S2’として記録回路108に出力する。
【0104】
ビット幅が16ビットである信号S2からビット幅が24ビットである信号S2’への変換は、例えば、16ビットのデータの最下位ビットに8個の”0”を追加することによってなされる。
【0105】
さらに、制御信号生成回路119は、ビット幅取得回路118によって取得された値16ビットと所定の値24ビットとを比較し、「24ビットにビット幅変換する必要あり」ということを示す制御信号C3をビット幅変換回路122に出力する。ビット幅変換回路122は、「24ビットにビット幅変換する必要あり」ということを示す制御信号C3を受け取った場合には、信号S3のビット幅w3を24ビットに変換し、変換された信号S3を信号S3’として記録回路108に出力する。
【0106】
ビット幅が16ビットである信号S3からビット幅が24ビットである信号S3’への変換は、例えば、16ビットのデータの最下位ビットに8個の”0”を追加することによってなされる。
【0107】
このようにして、信号S1’と信号S2’と信号S3’とが共通のビット幅(24ビット)を有するように、信号S1と信号S2と信号S3のそれぞれが変換される。
【0108】
なお、ビット幅が24ビットである信号からビット幅が16ビットである信号への変換は、例えば、24ビットのデータの下位8ビットを切り捨てることによってなされる。あるいは、24ビットのデータの下位7ビットを切り捨て17ビット目を四捨五入して16ビット目に反映させるようにしてもよい。
【0109】
図14〜図17は、図13に示される信号処理装置2の構成の変形例を示す。なお、図14〜図17において、図13に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【0110】
図14に示される信号処理装置2は、信号S1〜信号S3のビット幅の最大値Maxを取得し、その最大値Maxを制御信号生成回路119に出力する最大値取得回路124を含む。最大値Maxは、所定のビット幅wpとして制御信号生成回路119内のメモリ119aに格納される。
【0111】
図15に示される信号処理装置2は、信号S1〜信号S3のビット幅の最小値Minを取得し、その最小値Minを制御信号生成回路119に出力する最小値取得回路125を含む。最小値Minは、所定のビット幅wpとして制御信号生成回路119内のメモリ119aに格納される。
【0112】
図16に示される信号処理装置2は、任意のビット幅のデータを設定する設定回路126を含む。設定回路126によって設定されたデータのビット幅は、所定のビット幅wpとして制御信号生成回路119内のメモリ119aに格納される。
【0113】
図17に示される信号処理装置2は、遅延回路129、130および131を含む。遅延回路129、130および131は、信号S1、S2およびS3をそれぞれ遅延させる。遅延回路129、130および131における遅延量は、ビット幅取得回路116、117および118がサンプリング周波数の取得を開始してからビット幅変換回路120、121および122に制御信号が伝達されるまでの時間に基づいて予め設定される。
【0114】
これにより、入力信号S1〜S3とビット幅変換回路120〜122から出力される出力信号S1’〜S3’との同期を合わせることが可能になる。その結果、入力信号S1〜S3の先頭から適切なビット幅変換が行われた信号を得ることができる。
【0115】
なお、周波数取得回路16、17および18によって取得されたサンプリング周波数f1、f2およびf3は、サンプリング周波数を示す数値(例えば、96KHz、48KHz)の形式で制御信号生成回路19に伝達されてもよいし、その数値に対応するコード(例えば、1、2)の形式で制御信号生成回路19に伝達されてもよい。ビット幅取得回路116、117および118から制御信号生成回路119への伝達形式についても同様である。
【0116】
また、上述した実施の形態では、主としてハードウェアによって構成される回路の例を説明したが、そのような回路をソフトウェアによって実現することもできる。ソフトウェアは、例えば、DSP(Digital Signal Processor)によって実行される。
【0117】
【発明の効果】
本発明によれば、サンプリング周波数やビット幅などの入力信号のパラメータを検出することにより、入力信号に適応した処理を自動的に行うことが可能な信号処理装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の信号処理装置1の構成を示す図である。
【図2】図1に示される周波数変換回路20の構成を示す図である。
【図3】図2に示される2倍アップサンプリングコンバータ20cの構成を示す図である。
【図4】図2に示される1/2倍ダウンサンプリングコンバータ20dの構成を示す図である。
【図5】周波数変換回路20の他の構成を示す図である。
【図6】周波数変換回路20の他の構成を示す図である。
【図7】周波数変換回路20の他の構成を示す図である。
【図8】図1に示される信号処理装置1の構成の変形例を示す図である。
【図9】図1に示される信号処理装置1の構成の他の変形例を示す図である。
【図10】図1に示される信号処理装置1の構成の他の変形例を示す図である。
【図11】図1に示される信号処理装置1の構成の他の変形例を示す図である。
【図12】図1に示される信号処理装置1の構成の他の変形例を示す図である。
【図13】本発明の実施の形態2の信号処理装置2の構成を示す図である。
【図14】図13に示される信号処理装置2の構成の変形例を示す図である。
【図15】図13に示される信号処理装置2の構成の他の変形例を示す図である。
【図16】図13に示される信号処理装置2の構成の他の変形例を示す図である。
【図17】図13に示される信号処理装置2の構成の他の変形例を示す図である。
【図18】従来の信号処理装置400の構成を示す図である。
【図19】従来の信号処理装置500の構成を示す図である。
【符号の説明】
1 信号処理装置
2 信号処理装置
8 記録回路
11、12、13 端子
16、17、18 周波数取得回路
19 制御信号生成回路
20、21、22 周波数変換回路
24 最大値取得回路
25 最小値取得回路
26 設定回路
29、30、31 遅延回路
108 記録回路
111、112、113 端子
116、117、118 ビット幅取得回路
119 制御信号生成回路
120、121、122 ビット幅変換回路
124 最大値取得回路
125 最小値取得回路
126 設定回路
129、130、131 遅延回路
Claims (5)
- PCM符号化された少なくとも3つの信号をそれぞれ受け取り、前記各信号のそれぞれのサンプリング周波数を取得する少なくとも3つの取得手段と、
前記各取得手段によりそれぞれ取得した前記少なくとも3つのサンプリング周波数のうち、所定のサンプリング周波数として1つのサンプリング周波数を選択する選択手段と、
前記各取得手段によりそれぞれ取得された前記各サンプリング周波数と前記選択手段により選択された前記所定のサンプリング周波数とをそれぞれ比較して、それぞれの比較結果に基づく制御信号を生成する制御信号生成手段と、
前記各取得手段により受け取られた前記各信号および前記制御信号生成手段により生成された前記各制御信号がそれぞれ入力される少なくとも3つの周波数変換手段であって、該周波数変換手段のそれぞれが、入力される前記制御信号に基づいて、入力される前記信号の前記サンプリング周波数を前記所定のサンプリング周波数にそれぞれ変換する、周波数変換手段とを備え、
前記各周波数変換手段は、
異なる種類の周波数変換を行う少なくとも2つの周波数変換器と、
第1遅延回路と、
入力される前記制御信号によって制御される第1スイッチであって、入力される前記信号を前記少なくとも2つの周波数変換器および前記第1遅延回路のいずれか一つに選択的に入力する第1スイッチと、
入力される前記制御信号によって制御される第2スイッチであって、前記少なくとも2つの周波数変換器の出力および前記第1遅延回路の出力のいずれか一つを選択的に出力する第2スイッチと、
前記少なくとも2つの周波数変換器と前記第2スイッチとの間にそれぞれ設けられた第2遅延回路と
を備えていることを特徴とする信号処理装置。 - 前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも3つのサンプリング周波数の最大値を選択する、請求項1に記載の信号処理装置。
- 前記選択手段は、前記各取得手段によりそれぞれ取得した少なくとも3つのサンプリング周波数の最小値を選択する、請求項1に記載の信号処理装置。
- 前記各周波数変換手段における前記第1遅延回路の遅延時間は、それぞれの周波数変換手段に入力される前記信号のサンプリング周波数と当該周波数変換手段に設けられた前記少なくとも2つの周波数変換器の性能とに基づいて可変に制御される、請求項1に記載の信号処理装置。
- 前記各周波数変換手段にそれぞれ設けられた前記各第2遅延回路の遅延時間は、当該第2遅延回路のそれぞれに接続された前記各周波数変換器のそれぞれが周波数変換を行うことによる信号の時間のずれを補正するよう制御される、請求項1に記載の信号処理装置。
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