JP2000132920A

JP2000132920A - 信号処理装置

Info

Publication number: JP2000132920A
Application number: JP30463998A
Authority: JP
Inventors: Masaharu Matsumoto; 正治松本; Takashi Katayama; 崇片山; Masahiro Sueyoshi; 雅弘末吉; Shuji Miyasaka; 修二宮阪; Takashi Fujita; 剛史藤田; Akihisa Kawamura; 明久川村; Kazutada Abe; 一任阿部; Kosuke Nishio; 孝祐西尾
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-10-26
Filing date: 1998-10-26
Publication date: 2000-05-12
Anticipated expiration: 2018-10-26
Also published as: JP4121199B2

Abstract

(57)【要約】【課題】入力信号に適応した処理を自動的に行うこと
が可能な信号処理装置を提供する。【解決手段】信号処理装置１は、ＰＣＭ符号化された
複数の信号Ｓ₁〜Ｓ₃を受け取り、複数の信号Ｓ₁〜Ｓ₃の
サンプリング周波数ｆ₁〜ｆ₃を取得する取得手段１６、
１７、１８と、複数の信号Ｓ₁〜Ｓ₃のサンプリング周波
数ｆ₁〜ｆ₃と所定のサンプリング周波数ｆ_pとを比較す
ることにより、複数の制御信号Ｃ₁〜Ｃ₃を生成する制御
信号生成手段１９と、複数の制御信号Ｃ₁〜Ｃ₃に従っ
て、複数の信号Ｓ₁〜Ｓ₃のサンプリング周波数ｆ₁〜ｆ₃
のうち少なくとも１つを変換する周波数変換手段２０、
２１、２２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＣＭ符号化され
た複数の信号に対して信号処理を行う信号処理装置に関
する。

【０００２】

【従来の技術】近年、映像、音響分野において、音楽や
映画を家庭で楽しむために映像を大画面に表示したり臨
場感のある音声を再生することが望まれている。映像と
音声とを記録可能な記録媒体として、ＤＶＤなどの光デ
ィスクが開発されている。

【０００３】このような記録媒体には、所定の方式に従
ってＰＣＭ符号化された信号が記録される。

【０００４】図１８は、ＰＣＭ符号化された信号を記録
するために使用される従来の信号処理装置４００の構成
を示す。

【０００５】端子４０１を介して、９６ＫＨｚのサンプ
リング周波数を有する信号Ｓ₁が入力される。信号Ｓ
₁は、遅延回路４０４によって遅延される。遅延回路４
０４による遅延時間ｔ₁は、遅延時間設定回路４０７に
よって設定される。遅延回路４０４から遅延時間ｔ₁だ
け遅延された信号Ｓ₁’が出力される。

【０００６】端子４０２を介して、４８ＫＨｚのサンプ
リング周波数を有する信号Ｓ₂が入力される。信号Ｓ
₂は、アップサンプリングＦＩＲフィルタ４０５によっ
て４８ＫＨｚの２倍の９６ＫＨｚのサンプリング周波数
を有する信号Ｓ₂’に変換される。

【０００７】端子４０３を介して、４８ＫＨｚのサンプ
リング周波数を有する信号Ｓ₃が入力される。信号Ｓ
₃は、アップサンプリングＦＩＲフィルタ４０６によっ
て４８ＫＨｚの２倍の９６ＫＨｚのサンプリング周波数
を有する信号Ｓ₃’に変換される。

【０００８】このようにして、同一のサンプリング周波
数（９６ＫＨｚ）を有する信号Ｓ₁’と信号Ｓ₂’と信号
Ｓ₃’とが記録回路４０８によって記録される。

【０００９】遅延時間設定回路４０７によって設定され
る遅延時間ｔ₁は、アップサンプリングＦＩＲフィルタ
４０５、４０６による周波数変換において発生する遅延
時間と等しくなるように予め決定される。これは、信号
Ｓ₁’と信号Ｓ₂’と信号Ｓ₃’との間の時間的な同期を
保証するためである。

【００１０】図１９は、ＰＣＭ符号化された信号を記録
するために使用される従来の信号処理装置５００の構成
を示す。

【００１１】端子５０１を介して、２４ビットのビット
幅を有する信号Ｓ₁が入力される。信号Ｓ₁は、遅延回路
５０４によって遅延される。遅延回路５０４による遅延
時間ｔ₂は、遅延時間設定回路５０７によって設定され
る。遅延回路５０４から遅延時間ｔ₂だけ遅延された信
号Ｓ₁’が出力される。

【００１２】端子５０２を介して、１６ビットのビット
幅を有する信号Ｓ₂が入力される。信号Ｓ₂は、ビット幅
変換回路５０５によって２４ビットのビット幅を有する
信号Ｓ₂’に変換される。

【００１３】端子５０３を介して、１６ビットのビット
幅を有する信号Ｓ₃が入力される。信号Ｓ₃は、ビット幅
変換回路５０６によって２４ビットのビット幅を有する
信号Ｓ₃’に変換される。

【００１４】このようにして、同一のビット幅（２４ビ
ット）を有する信号Ｓ₁’と信号Ｓ₂’と信号Ｓ₃’とが
記録回路５０８によって記録される。

【００１５】遅延時間設定回路５０７によって設定され
る遅延時間ｔ₂は、ビット幅変換回路５０５、５０６に
よるビット幅変換において発生する遅延時間と等しくな
るように予め決定される。これは、信号Ｓ₁’と信号
Ｓ₂’と信号Ｓ₃’との間の時間的な同期を保証するため
である。

【００１６】

【発明が解決しようとする課題】しかしながら、従来の
信号処理装置４００によれば、信号Ｓ₁、Ｓ₂およびＳ₃
のサンプリング周波数がそれぞれ９６ＫＨｚ、４８ＫＨ
ｚおよび４８ＫＨｚの場合にのみ同一のサンプリング周
波数を有する信号Ｓ₁’、Ｓ₂’およびＳ₃’が出力さ
れ、それ以外の場合には同一のサンプリング周波数を有
する信号Ｓ₁’、Ｓ₂’およびＳ₃’は出力されない。さ
らに、信号Ｓ₁、Ｓ₂およびＳ₃のサンプリング周波数が
信号処理装置４００に入力される以前に既知であること
が周波数変換の前提条件とされる。すなわち、信号
Ｓ₁、Ｓ₂およびＳ₃のサンプリング周波数が知られてい
ない場合には信号処理装置４００を使用することができ
ないという課題があった。

【００１７】同様に、従来の信号処理装置５００によれ
ば、信号Ｓ₁、Ｓ₂およびＳ₃のビット幅がそれぞれ２４
ビット、１６ビットおよび１６ビットの場合にのみ同一
のビット幅を有する信号Ｓ₁’、Ｓ₂’およびＳ₃’が出
力され、それ以外の場合には同一のビット幅を有する信
号Ｓ₁’、Ｓ₂’およびＳ₃’は出力されない。さらに、
信号Ｓ₁、Ｓ₂およびＳ₃のビット幅が信号処理装置５０
０に入力される以前に既知であることがビット幅変換の
前提条件とされる。すなわち、信号Ｓ₁、Ｓ₂およびＳ₃
のビット幅が知られていない場合には信号処理装置５０
０を使用することができないという課題があった。

【００１８】本発明は、上記課題に鑑みてなされたもの
であり、サンプリング周波数やビット幅などの入力信号
のパラメータを検出することにより、入力信号に適応し
た処理を自動的に行うことが可能な信号処理装置を提供
することを目的とする。

【００１９】

【課題を解決するための手段】本発明の信号処理装置
は、ＰＣＭ符号化された複数の信号を受け取り、前記複
数の信号のそれぞれのサンプリング周波数を取得する取
得手段と、前記複数の信号のそれぞれのサンプリング周
波数と所定のサンプリング周波数とを比較することによ
り、複数の制御信号を生成する制御信号生成手段と、前
記複数の制御信号に従って、前記複数の信号のうち少な
くとも１つのサンプリング周波数を変換する周波数変換
手段とを備えており、これにより、上記目的が達成され
る。

【００２０】前記信号処理装置は、前記複数の信号のサ
ンプリング周波数の最大値を取得する最大値取得手段を
さらに備えており、前記所定のサンプリング周波数とし
て、前記最大値が使用されてもよい。

【００２１】前記信号処理装置は、前記複数の信号のサ
ンプリング周波数の最小値を取得する最小値取得手段を
さらに備えており、前記所定のサンプリング周波数とし
て、前記最小値が使用されてもよい。

【００２２】前記信号処理装置は、任意のサンプリング
周波数を設定する設定手段をさらに備えており、前記所
定のサンプリング周波数として、前記設定手段によって
設定されたサンプリング周波数が使用されてもよい。

【００２３】前記信号処理装置は、前記複数の信号のそ
れぞれを遅延させる遅延手段をさらに備えており、前記
遅延手段による遅延時間は、前記取得手段によってサン
プリング周波数の取得が開始されてから前記周波数変換
手段に前記複数の制御信号が伝達されるまでの時間に基
づいて予め設定されてもよい。

【００２４】前記遅延手段の遅延時間は、前記取得手段
によって取得されたサンプリング周波数に基づいて可変
に制御されてもよい。

【００２５】前記周波数変換手段は、周波数変換器と、
第１遅延回路と、前記複数の制御信号のうちの１つによ
って制御される第１スイッチであって、前記複数の信号
のうちの１つを前記周波数変換器および前記第１遅延回
路の一方に選択的に入力する第１スイッチと、前記複数
の制御信号のうちの１つによって制御される第２スイッ
チであって、前記周波数変換器の出力および前記第１遅
延回路の出力の一方を選択的に出力する第２スイッチと
を備え、前記周波数変換器は、前記入力された信号のサ
ンプリング周波数を所定のサンプリング周波数に変換
し、前記第１遅延回路は、前記周波数変換器による周波
数変換に必要な時間だけ前記入力された信号を遅延させ
てもよい。

【００２６】前記周波数変換手段は、前記周波数変換器
と前記第２スイッチとの間に第２遅延回路をさらに備え
ていてもよい。

【００２７】前記第１遅延回路の遅延時間は、前記取得
手段によって取得されたサンプリング周波数と前記周波
数変換器の性能とに基づいて可変に制御されてもよい。

【００２８】本発明の他の信号処理装置は、ＰＣＭ符号
化された複数の信号を受け取り、前記複数の信号のそれ
ぞれのビット幅を取得する取得手段と、前記複数の信号
のそれぞれのビット幅と所定のビット幅とを比較するこ
とにより、複数の制御信号を生成する制御信号生成手段
と、前記複数の制御信号に従って、前記複数の信号のう
ち少なくとも１つのビット幅を変換するビット幅変換手
段とを備えており、これにより、上記目的が達成され
る。

【００２９】前記信号処理装置は、前記複数の信号のビ
ット幅の最大値を取得する最大値取得手段をさらに備え
ており、前記所定のビット幅として、前記最大値が使用
されてもよい。

【００３０】前記信号処理装置は、前記複数の信号のビ
ット幅の最小値を取得する最小値取得手段をさらに備え
ており、前記所定のビット幅として、前記最小値が使用
されてもよい。

【００３１】前記信号処理装置は、任意のビット幅を設
定する設定手段をさらに備えており、前記所定のビット
幅として、前記設定手段によって設定されたビット幅が
使用されてもよい。

【００３２】前記信号処理装置は、前記複数の信号のそ
れぞれを遅延させる遅延手段をさらに備えており、前記
遅延手段による遅延時間は、前記取得手段によってビッ
ト幅の取得が開始されてから前記ビット幅変換手段に前
記複数の制御信号が伝達されるまでの時間に基づいて予
め設定されてもよい。

【００３３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００３４】（実施の形態１）図１は、本発明の実施の
形態１の信号処理装置１の構成を示す。複数の信号が予
めＰＣＭ（ＰｕｌｓｅＣｏｄｅＭｏｄｕｌａｔｉｏ
ｎ）符号化される。信号処理装置１は、ＰＣＭ符号化さ
れた複数の信号を受け取り、その複数の信号が同一のサ
ンプリング周波数を有するようにその複数の信号のサン
プリング周波数のうち少なくとも１つを変換する。ＰＣ
Ｍ符号された複数の信号は、例えば、左（Ｌ）チャンネ
ルに対応する信号、中央（Ｃ）チャンネルに対応する信
号および右（Ｒ）チャンネルに対応する信号の少なくと
も１つを含む。

【００３５】ＰＣＭ符号化された信号Ｓ₁、Ｓ₂およびＳ
₃が、端子１１、１２および１３を介して信号処理装置
１にそれぞれ入力される。信号処理装置１は、周波数取
得回路１６〜１８と、制御信号生成回路１９と、周波数
変換回路２０〜２２とを含んでいる。

【００３６】周波数取得回路１６は、信号Ｓ₁のサンプ
リング周波数ｆ₁を取得する。周波数取得回路１７は、
信号Ｓ₂のサンプリング周波数ｆ₂を取得する。周波数取
得回路１８は、信号Ｓ₃のサンプリング周波数ｆ₃を取得
する。信号Ｓ₁のサンプリング周波数ｆ₁と信号Ｓ₂のサ
ンプリング周波数ｆ₂と信号Ｓ₃のサンプリング周波数ｆ
₃とは、制御信号生成回路１９に出力される。

【００３７】制御信号生成回路１９は、信号Ｓ₁のサン
プリング周波数ｆ₁と所定のサンプリング周波数ｆ_pとを
比較することにより制御信号Ｃ₁を生成し、信号Ｓ₂のサ
ンプリング周波数ｆ₂と所定のサンプリング周波数ｆ_pと
を比較することにより制御信号Ｃ₂を生成し、信号Ｓ₃の
サンプリング周波数ｆ₃と所定のサンプリング周波数ｆ_p
とを比較することにより制御信号Ｃ₃を生成する。所定
のサンプリング周波数ｆ_pは、例えば、制御信号生成回
路１９内のメモリ１９ａに予め格納されている。制御信
号Ｃ₁は、周波数変換回路２０に出力される。制御信号
Ｃ₂は、周波数変換回路２１に出力される。制御信号Ｃ₃
は、周波数変換回路２２に出力される。

【００３８】周波数変換回路２０は、制御信号Ｃ₁に従
って、信号Ｓ₁のサンプリング周波数ｆ₁を変換する。変
換された信号Ｓ₁は、信号Ｓ₁’として記録回路８に出力
される。周波数変換回路２１は、制御信号Ｃ₂に従っ
て、信号Ｓ₂のサンプリング周波数ｆ₂を変換する。変換
された信号Ｓ₂は、信号Ｓ₂’として記録回路８に出力さ
れる。周波数変換回路２２は、制御信号Ｃ₃に従って、
信号Ｓ₃のサンプリング周波数ｆ₃を変換する。変換され
た信号Ｓ₃は、信号Ｓ₃’として記録回路８に出力され
る。信号Ｓ₁’と信号Ｓ₂’と信号Ｓ₃’とは、同一のサ
ンプリング周波数を有している。

【００３９】記録回路８は、信号Ｓ₁’と信号Ｓ₂’と信
号Ｓ₃’とを所定のフォーマットに従って記録回路８内
のメモリ（図示せず）に記録する。あるいは、記録回路
８は、これらの信号をＤＶＤなどの記録媒体に記録する
ようにしてもよい。

【００４０】以下、図１を参照しながら、信号処理装置
１の動作を説明する。以下の説明では、信号Ｓ₁のサン
プリング周波数ｆ₁は９６ＫＨｚであり、信号Ｓ₂のサン
プリング周波数ｆ₂は４８ＫＨｚであり、信号Ｓ₃のサン
プリング周波数ｆ₃は４８ＫＨｚであると仮定する。こ
の場合、周波数取得回路１６によって取得される値は９
６ＫＨｚであり、周波数取得回路１７によって取得され
る値は４８ＫＨｚであり、周波数取得回路１８によって
取得される値は４８ＫＨｚである。

【００４１】例えば、ＰＣＭ符号化された信号がＩＥＣ
９５８の規格に従って伝送される場合には、伝送される
べきデータ以外にその伝送されるべきデータの属性を示
す属性データ（ステータスビット）を伝送することがで
きる。ＰＣＭ符号化された信号のサンプリング周波数
は、その属性データ（ステータスビット）に記述され
る。従って、属性データ（ステータスビット）を参照す
ることにより、周波数取得回路１６〜１８は、信号Ｓ₁
〜Ｓ₃のサンプリング周波数を取得することができる。

【００４２】あるいは、ＰＣＭ符号化された信号に含ま
れる３種類の信号（データ信号、ビットクロック信号、
ＬＲクロック信号）のうち、ＬＲクロック信号のビット
幅を測定することにより、信号Ｓ₁〜Ｓ₃のサンプリング
周波数を取得するようにしてもよい。ただし、ＩＥＣ９
５８の規格に従ってデータ信号として交互に伝送される
Ｌ信号とＲ信号とのうちの一方のみ（例えば、Ｌ信号の
み）を使用することが前提となる。

【００４３】なお、ＰＣＭ符号化された信号のサンプリ
ング周波数を取得する方法は、上述した方法に限定され
ない。周波数取得回路１６〜１８は、任意の方法に従っ
て信号Ｓ₁〜Ｓ₃のサンプリング周波数を取得し得る。

【００４４】制御信号生成回路１９内のメモリ１９ａに
は、所定の値（例えば、９６ＫＨｚ）が予め格納されて
いる。以下の説明では、制御信号生成回路１９内のメモ
リ１９ａに格納されている値は、９６ＫＨｚであると仮
定する。

【００４５】制御信号生成回路１９は、周波数取得回路
１６によって取得された値９６ＫＨｚと所定の値９６Ｋ
Ｈｚとを比較する。周波数取得回路１６によって取得さ
れた値は所定の値に等しいため、制御信号生成回路１９
は、「周波数変換する必要なし」ということを示す制御
信号Ｃ₁を周波数変換回路２０に出力する。

【００４６】周波数変換回路２０は、「周波数変換する
必要なし」ということを示す制御信号Ｃ₁を受け取った
場合には、信号Ｓ₁のサンプリング周波数ｆ₁を変換する
ことなく、信号Ｓ₁を信号Ｓ₁’として記録回路８に出力
する。

【００４７】さらに、制御信号生成回路１９は、周波数
取得回路１７によって取得された値４８ＫＨｚと所定の
値９６ＫＨｚとを比較し、「２倍の周波数にアップサン
プリングする必要あり」ということを示す制御信号Ｃ₂
を周波数変換回路２１に出力する。周波数変換回路２１
は、「２倍の周波数にアップサンプリングする必要あ
り」ということを示す制御信号Ｃ₂を受け取った場合に
は、信号Ｓ₂のサンプリング周波数ｆ₂を（２×ｆ₂）に
変換し、変換された信号Ｓ₂を信号Ｓ₂’として記録回路
８に出力する。

【００４８】さらに、制御信号生成回路１９は、周波数
取得回路１８によって取得された値４８ＫＨｚと所定の
値９６ＫＨｚとを比較し、「２倍の周波数にアップサン
プリングする必要あり」ということを示す制御信号Ｃ₃
を周波数変換回路２２に出力する。周波数変換回路２２
は、「２倍の周波数にアップサンプリングする必要あ
り」ということを示す制御信号Ｃ₃を受け取った場合に
は、信号Ｓ₃のサンプリング周波数ｆ₃を（２×ｆ₃）に
変換し、変換された信号Ｓ₃を信号Ｓ₃’として記録回路
８に出力する。

【００４９】このようにして、信号Ｓ₁’と信号Ｓ₂’と
信号Ｓ₃’とが共通のサンプリング周波数（９８ＫＨ
ｚ）を有するように、信号Ｓ₁と信号Ｓ₂と信号Ｓ₃のう
ちの少なくとも１つが変換される。

【００５０】図２は、周波数変換回路２０の構成を示
す。周波数変換回路２１および２２は、周波数変換回路
２０の構成と同様の構成を有している。

【００５１】周波数変換回路２０は、制御信号Ｃ₁によ
って制御されるスイッチ２０ａ、２０ｅと、導線２０ｂ
と、２倍アップサンプリングコンバータ２０ｃと、１／
２ダウンサンプリングコンバータ２０ｄとを含む。

【００５２】制御信号Ｃ₁は、例えば、値「０」、
「１」および「２」のいずれかをとる。制御信号Ｃ₁の
値が「０」であることは、「周波数変換する必要なし」
ということを示す。制御信号Ｃ₁の値が「１」であるこ
とは、「２倍の周波数にアップサンプリングする必要あ
り」ということを示す。制御信号Ｃ₁の値が「２」であ
ることは、「１／２倍の周波数にダウンサンプリングす
る必要あり」ということを示す。

【００５３】制御信号Ｃ₁の値が「０」である場合に
は、スイッチ２０ａは接点２１０と接点２１２とが電気
的に接続されるように制御され、スイッチ２０ｅは接点
２２０と接点２２２とが電気的に接続されるように制御
される。その結果、信号Ｓ₁は、導線２０ｂを通過す
る。その結果、信号Ｓ₁のサンプリング周波数ｆ₁が変換
されることなく、信号Ｓ₁がそのまま周波数変換回路２
０から出力される。

【００５４】制御信号Ｃ₁の値が「１」である場合に
は、スイッチ２０ａは接点２１０と接点２１４とが電気
的に接続されるように制御され、スイッチ２０ｅは接点
２２０と接点２２４とが電気的に接続されるように制御
される。その結果、信号Ｓ₁は、２倍アップサンプリン
グコンバータ２０ｃを通過する。その結果、信号Ｓ₁の
サンプリング周波数ｆ₁が２倍にアップサンプリングさ
れる。その結果、信号Ｓ₁のサンプリング周波数ｆ₁の２
倍のサンプリング周波数を有する信号Ｓ₁’が周波数変
換回路２０から出力される。

【００５５】制御信号Ｃ₁の値が「２」である場合に
は、スイッチ２０ａは接点２１０と接点２１６とが電気
的に接続されるように制御され、スイッチ２０ｅは接点
２２０と接点２２６とが電気的に接続されるように制御
される。その結果、信号Ｓ₁は、１／２倍ダウンサンプ
リングコンバータ２０ｄを通過する。その結果、信号Ｓ
₁のサンプリング周波数ｆ₁が１／２倍にダウンサンプリ
ングされる。その結果、信号Ｓ₁のサンプリング周波数
ｆ₁の１／２倍のサンプリング周波数を有する信号Ｓ₁’
が周波数変換回路２０から出力される。

【００５６】図３は、図２に示される２倍アップサンプ
リングコンバータ２０ｃの構成を示す。２倍アップサン
プリングコンバータ２０ｃは、加算器２３２とＦＩＲフ
ィルタ２３４とを含んでいる。

【００５７】加算器２３２は、入力信号に値「０」を有
するデータを挿入する。例えば、信号（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）が加算器２３２に入力された場合には、信号
（Ａ，０，Ｂ，０，Ｃ，０，Ｄ，０，Ｅ，０）が加算器
２３２から出力される。ここで、Ａ〜ＥのそれぞれはＰ
ＣＭ符号化されたデータを示す。このように、信号
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）に値「０」を有するデータを挿
入することにより、入力信号のサンプリング周波数は２
倍になる。

【００５８】ＦＩＲフィルタ２３４は、入力信号のサン
プリング周波数をカットオフ周波数Ｆ_cとして有するロ
ーパスフィルタである。カットオフ周波数Ｆ_cは、例え
ば、４８ＫＨｚである。ＦＩＲフィルタ２３４は、値
「０」を有するデータを挿入することにより発生するカ
ットオフ周波数Ｆ_c以上の周波数を有するエアリアジン
グ信号を削除するために設けられている。

【００５９】図４は、図２に示される１／２倍ダウンサ
ンプリングコンバータ２０ｄの構成を示す。１／２倍ダ
ウンサンプリングコンバータ２０ｄは、間引き演算器２
４２とＦＩＲフィルタ２４４とを含んでいる。

【００６０】間引き演算器２４２は、入力信号から所定
の間隔でデータを間引く。例えば、信号（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）が間引き演算器２４２に入力された場合には、
信号（Ａ，Ｃ，Ｅ）が間引き演算器２４２から出力され
る。ここで、Ａ〜ＥのそれぞれはＰＣＭ符号化されたデ
ータを示す。このように、信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）
から所定の間隔でデータを間引くことにより、入力信号
のサンプリング周波数は１／２倍になる。

【００６１】ＦＩＲフィルタ２４４は、入力信号のサン
プリング周波数の１／２をカットオフ周波数Ｆ_cとして
有するローパスフィルタである。カットオフ周波数Ｆ_c
は、例えば、４８ＫＨｚである。ＦＩＲフィルタ２４４
は、データを間引くことにより発生するカットオフ周波
数Ｆ_c以上の周波数を有するエアリアジング信号を削除
するために設けられている。

【００６２】なお、図２〜図４に示される例では、アッ
プサンプリングまたはダウンサンプリングのための倍数
は２であるとした。しかし、アップサンプリングまたは
ダウンサンプリングのための倍数は２には限定されな
い。加算器２３２（図３）によって挿入される「０」の
割合を変化させることにより、任意の倍数のアップサン
プリングを行うことができる。また、間引き演算器２４
２（図４）によって間引きされるデータの割合を変化さ
せることにより、任意の倍数のダウンサンプリングを行
うことができる。

【００６３】図５は、周波数変換回路２０の他の構成を
示す。図５に示される周波数変換回路２０では、接点２
１２と接点２２２との間に遅延回路２０ｆが設けられて
いる。「周波数変換する必要なし」ということを示す制
御信号Ｃ₁が周波数変換回路２０に入力された場合に
は、スイッチ２０ａは接点２１０と接点２１２とが電気
的に接続されるように制御され、スイッチ２０ｅは接点
２２０と接点２２２とが電気的に接続されるように制御
される。その結果、信号Ｓ₁は、遅延回路２０ｆを通過
する。これにより、信号Ｓ₁は、遅延回路２０ｆの遅延
量に相当する時間だけ遅延する。

【００６４】遅延回路２０ｆの遅延量は、２倍アップサ
ンプリングコンバータ２０ｃおよび１／２倍ダウンサン
プリングコンバータ２０ｄによる周波数変換によって生
じる遅延量に等しくなるように予め設定されている。こ
れにより、周波数変換を行う場合と周波数変換を行わな
い場合との信号の時間ずれを補正することが可能にな
る。

【００６５】周波数変換回路２１および２２にも、遅延
回路２０ｆと同一の遅延回路が設けられている。これに
より、周波数変換回路２０、２１および２２からそれぞ
れ出力される信号の同期を合わせることが可能になる。

【００６６】図６は、周波数変換回路２０の他の構成を
示す。図６に示される周波数変換回路２０では、接点２
１２と接点２２２との間に遅延回路２０ｆが設けられて
いることに加えて、２倍アップサンプリングコンバータ
２０ｃと接点２２４との間に遅延回路２０ｇが設けら
れ、１／２倍ダウンサンプリングコンバータ２０ｄと接
点２２６との間に遅延回路２０ｈが設けられている。

【００６７】遅延回路２０ｇの遅延量と遅延回路２０ｈ
の遅延量とは、２倍アップサンプリングコンバータ２０
ｃによる周波数変換に要する時間と１／２倍ダウンサン
プリングコンバータ２０ｄによる周波数変換に要する時
間との差を吸収するように予め設定される。これによ
り、異なる種類の周波数変換を行うことによる信号の時
間ずれを補正することが可能になる。

【００６８】周波数変換回路２１および２２にも、遅延
回路２０ｆ、２０ｇおよび２０ｈと同一の遅延回路が設
けられている。これにより、周波数変換回路２０、２１
および２２からそれぞれ出力される信号の同期を合わせ
ることが可能になる。

【００６９】図７は、周波数変換回路２０の他の構成を
示す。図７に示される周波数変換回路２０では、接点２
１２と接点２２２との間に遅延回路２０ｆが設けられて
いる。

【００７０】遅延回路２０ｆの遅延量は、周波数取得回
路１６によって取得される信号Ｓ₁のサンプリング周波
数ｆ₁と２倍アップサンプリングコンバータ２０ｃの性
能（例えば、２倍アップサンプリングコンバータ２０ｃ
のタップ数）と１／２倍ダウンサンプリングコンバータ
２０ｄの性能（例えば、１／２倍ダウンサンプリングコ
ンバータ２０ｄのタップ数）とに応じて可変に制御され
る。これにより、入力信号のサンプリング周波数とフィ
ルタ回路の規模とに応じて遅延回路２０ｆの遅延量を自
動的に決定することが可能になる。

【００７１】周波数変換回路２１および２２にも、遅延
回路２０ｆと同一の遅延回路が設けられている。

【００７２】図８は、図１に示される信号処理装置１の
構成の変形例を示す。図８に示される信号処理装置１
は、図１に示される構成に加えて、最大値取得回路２４
を含む。なお、図１に示される構成要素と同一の構成要
素には同一の参照番号を付し、その説明を省略する。

【００７３】最大値取得回路２４は、信号Ｓ₁、Ｓ₂およ
びＳ₃のサンプリング周波数のうちの最大値Ｍａｘを取
得する。例えば、信号Ｓ₁のサンプリング周波数ｆ₁が９
６ＫＨｚであり、信号Ｓ₂のサンプリング周波数ｆ₂が４
８ＫＨｚであり、信号Ｓ₃のサンプリング周波数ｆ₃が４
８ＫＨｚである場合には、最大値取得回路２４は最大値
Ｍａｘとして９６ＫＨｚを取得し、その最大値Ｍａｘを
制御信号生成回路１９に出力する。

【００７４】制御信号生成回路１９は、その最大値Ｍａ
ｘを所定のサンプリング周波数ｆ_pとして制御信号生成
回路１９内のメモリ１９ａに格納する。制御信号生成回
路１９によるサンプリング周波数ｆ₁〜ｆ₃と所定のサン
プリング周波数ｆ_pとの比較および制御信号Ｃ₁〜Ｃ₃の
生成は、図１を参照して上述したとおりである。

【００７５】図９は、図１に示される信号処理装置１の
構成の変形例を示す。図９に示される信号処理装置１
は、図１に示される構成に加えて、最小値取得回路２５
を含む。なお、図１に示される構成要素と同一の構成要
素には同一の参照番号を付し、その説明を省略する。

【００７６】最小値取得回路２５は、信号Ｓ₁、Ｓ₂およ
びＳ₃のサンプリング周波数のうちの最小値Ｍｉｎを取
得する。例えば、信号Ｓ₁のサンプリング周波数ｆ₁が９
６ＫＨｚであり、信号Ｓ₂のサンプリング周波数ｆ₂が４
８ＫＨｚであり、信号Ｓ₃のサンプリング周波数ｆ₃が４
８ＫＨｚである場合には、最小値取得回路２５は最小値
Ｍｉｎとして４８ＫＨｚを取得し、その最小値Ｍｉｎを
制御信号生成回路１９に出力する。

【００７７】制御信号生成回路１９は、その最小値Ｍｉ
ｎを所定のサンプリング周波数ｆ_pとして制御信号生成
回路１９内のメモリ１９ａに格納する。

【００７８】制御信号生成回路１９は、サンプリング周
波数ｆ₁〜ｆ₃と所定のサンプリング周波数ｆ_pとを比較
することにより、「１／２倍の周波数にダウンサンプリ
ングする必要あり」ということを示す制御信号Ｃ₁と
「周波数変換する必要なし」ということを示す制御信号
Ｃ₂と「周波数変換する必要なし」ということを示す制
御信号Ｃ₃とを生成する。

【００７９】周波数変換回路２０は、制御信号Ｃ₁に従
って、信号Ｓ₁のサンプリング周波数ｆ₁を１／２にダウ
ンサンプリングする。周波数変換回路２１は、制御信号
Ｃ₂に従って、信号Ｓ₂のサンプリング周波数ｆ₂を変換
することなく信号Ｓ₂を出力する。周波数変換回路２２
は、制御信号Ｃ₃に従って、信号Ｓ₃のサンプリング周波
数ｆ₃を変換することなく信号Ｓ₃を出力する。

【００８０】なお、上述した最大値Ｍａｘまたは最小値
Ｍｉｎの代わりに、所定のサンプリング周波数ｆ_pとし
て任意の値を使用してもよい。

【００８１】図１０は、図１に示される信号処理装置１
の構成の他の変形例を示す。図１０に示される信号処理
装置１は、図１に示される構成に加えて、設定回路２６
を含む。なお、図１に示される構成要素と同一の構成要
素には同一の参照番号を付し、その説明を省略する。

【００８２】設定回路２６は、任意の値を設定し、その
設定した値を制御信号生成回路１９に出力する。

【００８３】制御信号生成回路１９は、その設定回路２
６によって設定された値を所定のサンプリング周波数ｆ
_pとして制御信号生成回路１９内のメモリ１９ａに格納
する。

【００８４】図１１は、図１に示される信号処理装置１
の構成の他の変形例を示す。図１１に示される信号処理
装置１は、図１に示される構成に加えて、遅延回路２
９、３０および３１を含む。なお、図１に示される構成
要素と同一の構成要素には同一の参照番号を付し、その
説明を省略する。

【００８５】遅延回路２９、３０および３１は、信号Ｓ
₁、Ｓ₂およびＳ₃をそれぞれ遅延させる。遅延回路２
９、３０および３１における遅延量は、周波数取得回路
１６、１７および１８がサンプリング周波数の取得を開
始してから周波数変換回路２０、２１および２２に制御
信号が伝達されるまでの時間に基づいて予め設定され
る。

【００８６】これにより、入力信号Ｓ₁〜Ｓ₃と周波数変
換回路２０〜２２から出力される出力信号Ｓ₁’〜Ｓ₃’
との同期を合わせることが可能になる。その結果、入力
信号Ｓ₁〜Ｓ₃の先頭から適切な周波数変換が行われた信
号を得ることができる。

【００８７】図１２は、図１１に示される信号処理装置
１の構成の他の変形例を示す。遅延回路２９、３０およ
び３１には、周波数取得回路１６、１７および１８によ
って取得されたサンプリング周波数ｆ₁、ｆ₂およびｆ₃
がそれぞれ入力される。

【００８８】遅延回路２９、３０および３１における遅
延量は、サンプリング周波数ｆ₁、ｆ₂およびｆ₃に基づ
いて決定される。例えば、遅延回路２９、３０および３
１がＰＣＭ符号化された信号を１サンプルずつ記憶する
ことにより遅延を実現する場合には、遅延時間は、サン
プル数で制御することになる。遅延時間は、信号のサン
プリング周波数とサンプル数との対応で（遅延時間＝サ
ンプル数／サンプリング周波数）決定される。

【００８９】これにより、入力信号Ｓ₁〜Ｓ₃と周波数変
換回路２０〜２２から出力される出力信号Ｓ₁’〜Ｓ₃’
との同期を合わせることが可能になる。その結果、入力
信号Ｓ₁〜Ｓ₃の先頭から適切な周波数変換が行われた信
号を得ることができる。

【００９０】（実施の形態２）図１３は、本発明の実施
の形態２の信号処理装置２の構成を示す。信号処理装置
２は、ＰＣＭ符号化された複数の信号を受け取り、その
複数の信号が同一の量子化ビット幅を有するようにその
複数の信号のビット幅のうち少なくとも１つを変換す
る。

【００９１】ＰＣＭ符号化された信号Ｓ₁、Ｓ₂およびＳ
₃が、端子１１１、１１２および１１３を介して信号処
理装置２にそれぞれ入力される。信号処理装置２は、ビ
ット幅取得回路１１６〜１１８と、制御信号生成回路１
１９と、ビット幅変換回路１２０〜１２２とを含んでい
る。

【００９２】ビット幅取得回路１１６は、信号Ｓ₁のビ
ット幅ｗ₁を取得する。ビット幅取得回路１１７は、信
号Ｓ₂のビット幅ｗ₂を取得する。ビット幅取得回路１１
８は、信号Ｓ₃のビット幅ｗ₃を取得する。信号Ｓ₁のビ
ット幅ｗ₁と信号Ｓ₂のビット幅ｗ₂と信号Ｓ₃のビット幅
ｗ₃とは、制御信号生成回路１１９に出力される。

【００９３】制御信号生成回路１１９は、信号Ｓ₁のビ
ット幅ｗ₁と所定のビット幅ｗ_pとを比較することにより
制御信号Ｃ₁を生成し、信号Ｓ₂のビット幅ｗ₂と所定の
ビット幅ｗ_pとを比較することにより制御信号Ｃ₂を生成
し、信号Ｓ₃のビット幅ｗ₃と所定のビット幅ｗ_pとを比
較することにより制御信号Ｃ₃を生成する。所定のビッ
ト幅ｗ_pは、例えば、制御信号生成回路１１９内のメモ
リ１１９ａに予め格納されている。制御信号Ｃ₁は、ビ
ット幅変換回路１２０に出力される。制御信号Ｃ₂は、
ビット幅変換回路１２１に出力される。制御信号Ｃ
₃は、ビット幅変換回路１２２に出力される。

【００９４】ビット幅変換回路１２０は、制御信号Ｃ₁
に従って、信号Ｓ₁のビット幅ｗ₁を変換する。変換され
た信号Ｓ₁は、信号Ｓ₁’として記録回路１０８に出力さ
れる。ビット幅変換回路１２１は、制御信号Ｃ₂に従っ
て、信号Ｓ₂のビット幅ｗ₂を変換する。変換された信号
Ｓ₂は、信号Ｓ₂’として記録回路１０８に出力される。
ビット幅変換回路１２２は、制御信号Ｃ₃に従って、信
号Ｓ₃のビット幅ｗ₃を変換する。変換された信号Ｓ
₃は、信号Ｓ₃’として記録回路１０８に出力される。信
号Ｓ₁’と信号Ｓ₂’と信号Ｓ₃’とは、同一のビット幅
を有している。

【００９５】記録回路１０８は、信号Ｓ₁’と信号Ｓ₂’
と信号Ｓ₃’とを所定のフォーマットに従って記録回路
１０８内のメモリ（図示せず）に記録する。あるいは、
記録回路１０８は、これらの信号をＤＶＤなどの記録媒
体に記録するようにしてもよい。

【００９６】以下、図１３を参照しながら、信号処理装
置２の動作を説明する。以下の説明では、信号Ｓ₁のビ
ット幅ｗ₁は２４ビットであり、信号Ｓ₂のビット幅ｗ₂
は１６ビットであり、信号Ｓ₃のビット幅ｗ₃は１６ビッ
トであると仮定する。この場合、ビット幅取得回路１１
６によって取得される値は２４ビットであり、ビット幅
取得回路１１７によって取得される値は１６ビットであ
り、ビット幅取得回路１１８によって取得される値は１
６ビットである。

【００９７】例えば、ＰＣＭ符号化された信号がＩＥＣ
９５８の規格に従って伝送される場合には、伝送される
べきデータ以外にその伝送されるべきデータの属性を示
す属性データ（ステータスビット）を伝送することがで
きる。ＰＣＭ符号化された信号のビット幅は、その属性
データ（ステータスビット）に記述される。従って、属
性データ（ステータスビット）を参照することにより、
ビット幅取得回路１１６〜１１８は、信号Ｓ₁〜Ｓ₃のビ
ット幅を取得することができる。

【００９８】あるいは、ＰＣＭ符号化された信号のビッ
ト幅は、例えば、固定長のデータの先頭から連続する”
０”または”１”の数を検出することによって取得され
得る。例えば、２４ビット固定長のデータの列が伝送さ
れると仮定する。この場合、その固定長データの先頭か
ら８ビットが連続して”０”（または、その固定長デー
タの先頭から８ビットが連続して”１”）である場合に
は、ＰＣＭ符号化された信号のビット幅は１６（＝２４
−８）ビットであると判定される。その固定長データの
先頭から４ビットが連続して”０”（または、その固定
長データの先頭から４ビットが連続して”１”）である
場合には、ＰＣＭ符号化された信号のビット幅は２０
（＝２４−４）ビットであると判定される。その固定長
データの先頭から”０”または”１”が連続しない場合
には、ＰＣＭ符号化された信号のビット幅は２４（＝２
４−０）ビットであると判定される。

【００９９】なお、ＰＣＭ符号化された信号のビット幅
を取得する方法は、上述した方法に限定されない。ビッ
ト幅取得回路１１６〜１１８は、任意の方法に従って信
号Ｓ ₁〜Ｓ₃のビット幅を取得し得る。

【０１００】制御信号生成回路１１９内のメモリ１１９
ａには、所定の値（例えば、２４ビット）が予め格納さ
れている。以下の説明では、制御信号生成回路１１９内
のメモリ１１９ａに格納されている値は、２４ビットで
あると仮定する。

【０１０１】制御信号生成回路１１９は、ビット幅取得
回路１１６によって取得された値２４ビットと所定の値
２４ビットとを比較する。ビット幅取得回路１１６によ
って取得された値は所定の値に等しいため、制御信号生
成回路１１９は、「ビット幅変換する必要なし」という
ことを示す制御信号Ｃ₁をビット幅変換回路１２０に出
力する。

【０１０２】ビット幅変換回路１２０は、「ビット幅変
換する必要なし」ということを示す制御信号Ｃ₁を受け
取った場合には、信号Ｓ₁のビット幅ｗ₁を変換すること
なく、信号Ｓ₁を信号Ｓ₁’として記録回路１０８に出力
する。

【０１０３】さらに、制御信号生成回路１１９は、ビッ
ト幅取得回路１１７によって取得された値１６ビットと
所定の値２４ビットとを比較し、「２４ビットにビット
幅変換する必要あり」ということを示す制御信号Ｃ₂を
ビット幅変換回路１２１に出力する。ビット幅変換回路
１２１は、「２４ビットにビット幅変換する必要あり」
ということを示す制御信号Ｃ₂を受け取った場合には、
信号Ｓ₂のビット幅ｗ₂を２４ビットに変換し、変換され
た信号Ｓ₂を信号Ｓ₂’として記録回路１０８に出力す
る。

【０１０４】ビット幅が１６ビットである信号Ｓ₂から
ビット幅が２４ビットである信号Ｓ₂’への変換は、例
えば、１６ビットのデータの最下位ビットに８個の”
０”を追加することによってなされる。

【０１０５】さらに、制御信号生成回路１１９は、ビッ
ト幅取得回路１１８によって取得された値１６ビットと
所定の値２４ビットとを比較し、「２４ビットにビット
幅変換する必要あり」ということを示す制御信号Ｃ₃を
ビット幅変換回路１２２に出力する。ビット幅変換回路
１２２は、「２４ビットにビット幅変換する必要あり」
ということを示す制御信号Ｃ₃を受け取った場合には、
信号Ｓ₃のビット幅ｗ₃を２４ビットに変換し、変換され
た信号Ｓ₃を信号Ｓ₃’として記録回路１０８に出力す
る。

【０１０６】ビット幅が１６ビットである信号Ｓ₃から
ビット幅が２４ビットである信号Ｓ₃’への変換は、例
えば、１６ビットのデータの最下位ビットに８個の”
０”を追加することによってなされる。

【０１０７】このようにして、信号Ｓ₁’と信号Ｓ₂’と
信号Ｓ₃’とが共通のビット幅（２４ビット）を有する
ように、信号Ｓ₁と信号Ｓ₂と信号Ｓ₃のそれぞれが変換
される。

【０１０８】なお、ビット幅が２４ビットである信号か
らビット幅が１６ビットである信号への変換は、例え
ば、２４ビットのデータの下位８ビットを切り捨てるこ
とによってなされる。あるいは、２４ビットのデータの
下位７ビットを切り捨て１７ビット目を四捨五入して１
６ビット目に反映させるようにしてもよい。

【０１０９】図１４〜図１７は、図１３に示される信号
処理装置２の構成の変形例を示す。なお、図１４〜図１
７において、図１３に示される構成要素と同一の構成要
素には同一の参照番号を付し、その説明を省略する。

【０１１０】図１４に示される信号処理装置２は、信号
Ｓ₁〜信号Ｓ₃のビット幅の最大値Ｍａｘを取得し、その
最大値Ｍａｘを制御信号生成回路１１９に出力する最大
値取得回路１２４を含む。最大値Ｍａｘは、所定のビッ
ト幅ｗ_pとして制御信号生成回路１１９内のメモリ１１
９ａに格納される。

【０１１１】図１５に示される信号処理装置２は、信号
Ｓ₁〜信号Ｓ₃のビット幅の最小値Ｍｉｎを取得し、その
最小値Ｍｉｎを制御信号生成回路１１９に出力する最小
値取得回路１２５を含む。最小値Ｍｉｎは、所定のビッ
ト幅ｗ_pとして制御信号生成回路１１９内のメモリ１１
９ａに格納される。

【０１１２】図１６に示される信号処理装置２は、任意
のビット幅のデータを設定する設定回路１２６を含む。
設定回路１２６によって設定されたデータのビット幅
は、所定のビット幅ｗ_pとして制御信号生成回路１１９
内のメモリ１１９ａに格納される。

【０１１３】図１７に示される信号処理装置２は、遅延
回路１２９、１３０および１３１を含む。遅延回路１２
９、１３０および１３１は、信号Ｓ₁、Ｓ₂およびＳ₃を
それぞれ遅延させる。遅延回路１２９、１３０および１
３１における遅延量は、ビット幅取得回路１１６、１１
７および１１８がサンプリング周波数の取得を開始して
からビット幅変換回路１２０、１２１および１２２に制
御信号が伝達されるまでの時間に基づいて予め設定され
る。

【０１１４】これにより、入力信号Ｓ₁〜Ｓ₃とビット幅
変換回路１２０〜１２２から出力される出力信号Ｓ₁’
〜Ｓ₃’との同期を合わせることが可能になる。その結
果、入力信号Ｓ₁〜Ｓ₃の先頭から適切なビット幅変換が
行われた信号を得ることができる。

【０１１５】なお、周波数取得回路１６、１７および１
８によって取得されたサンプリング周波数ｆ₁、ｆ₂およ
びｆ₃は、サンプリング周波数を示す数値（例えば、９
６ＫＨｚ、４８ＫＨｚ）の形式で制御信号生成回路１９
に伝達されてもよいし、その数値に対応するコード（例
えば、１、２）の形式で制御信号生成回路１９に伝達さ
れてもよい。ビット幅取得回路１１６、１１７および１
１８から制御信号生成回路１１９への伝達形式について
も同様である。

【０１１６】また、上述した実施の形態では、主として
ハードウェアによって構成される回路の例を説明した
が、そのような回路をソフトウェアによって実現するこ
ともできる。ソフトウェアは、例えば、ＤＳＰ（Ｄｉｇ
ｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）によっ
て実行される。

【０１１７】

【発明の効果】本発明によれば、サンプリング周波数や
ビット幅などの入力信号のパラメータを検出することに
より、入力信号に適応した処理を自動的に行うことが可
能な信号処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の信号処理装置１の構成
を示す図である。

【図２】図１に示される周波数変換回路２０の構成を示
す図である。

【図３】図２に示される２倍アップサンプリングコンバ
ータ２０ｃの構成を示す図である。

【図４】図２に示される１／２倍ダウンサンプリングコ
ンバータ２０ｄの構成を示す図である。

【図５】周波数変換回路２０の他の構成を示す図であ
る。

【図６】周波数変換回路２０の他の構成を示す図であ
る。

【図７】周波数変換回路２０の他の構成を示す図であ
る。

【図８】図１に示される信号処理装置１の構成の変形例
を示す図である。

【図９】図１に示される信号処理装置１の構成の他の変
形例を示す図である。

【図１０】図１に示される信号処理装置１の構成の他の
変形例を示す図である。

【図１１】図１に示される信号処理装置１の構成の他の
変形例を示す図である。

【図１２】図１に示される信号処理装置１の構成の他の
変形例を示す図である。

【図１３】本発明の実施の形態２の信号処理装置２の構
成を示す図である。

【図１４】図１３に示される信号処理装置２の構成の変
形例を示す図である。

【図１５】図１３に示される信号処理装置２の構成の他
の変形例を示す図である。

【図１６】図１３に示される信号処理装置２の構成の他
の変形例を示す図である。

【図１７】図１３に示される信号処理装置２の構成の他
の変形例を示す図である。

【図１８】従来の信号処理装置４００の構成を示す図で
ある。

【図１９】従来の信号処理装置５００の構成を示す図で
ある。

【符号の説明】

１信号処理装置２信号処理装置８記録回路１１、１２、１３端子１６、１７、１８周波数取得回路１９制御信号生成回路２０、２１、２２周波数変換回路２４最大値取得回路２５最小値取得回路２６設定回路２９、３０、３１遅延回路１０８記録回路１１１、１１２、１１３端子１１６、１１７、１１８ビット幅取得回路１１９制御信号生成回路１２０、１２１、１２２ビット幅変換回路１２４最大値取得回路１２５最小値取得回路１２６設定回路１２９、１３０、１３１遅延回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者末吉雅弘大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者宮阪修二大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者藤田剛史大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者川村明久大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者阿部一任大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者西尾孝祐大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5D044 AB07 DE14 DE44 GM17

Claims

【特許請求の範囲】

【請求項１】ＰＣＭ符号化された複数の信号を受け取
り、前記複数の信号のそれぞれのサンプリング周波数を
取得する取得手段と、前記複数の信号のそれぞれのサンプリング周波数と所定
のサンプリング周波数とを比較することにより、複数の
制御信号を生成する制御信号生成手段と、前記複数の制御信号に従って、前記複数の信号のうち少
なくとも１つのサンプリング周波数を変換する周波数変
換手段とを備えた信号処理装置。
【請求項２】前記信号処理装置は、前記複数の信号の
サンプリング周波数の最大値を取得する最大値取得手段
をさらに備えており、前記所定のサンプリング周波数として、前記最大値が使
用される、請求項１に記載の信号処理装置。
【請求項３】前記信号処理装置は、前記複数の信号の
サンプリング周波数の最小値を取得する最小値取得手段
をさらに備えており、前記所定のサンプリング周波数として、前記最小値が使
用される、請求項１に記載の信号処理装置。
【請求項４】前記信号処理装置は、任意のサンプリン
グ周波数を設定する設定手段をさらに備えており、前記所定のサンプリング周波数として、前記設定手段に
よって設定されたサンプリング周波数が使用される、請
求項１に記載の信号処理装置。
【請求項５】前記信号処理装置は、前記複数の信号のそれぞれを遅延させる遅延手段をさら
に備えており、前記遅延手段による遅延時間は、前記取得手段によって
サンプリング周波数の取得が開始されてから前記周波数
変換手段に前記複数の制御信号が伝達されるまでの時間
に基づいて予め設定される、請求項１に記載の信号処理
装置。
【請求項６】前記遅延手段の遅延時間は、前記取得手
段によって取得されたサンプリング周波数に基づいて可
変に制御される、請求項５に記載の信号処理装置。
【請求項７】前記周波数変換手段は、周波数変換器と、第１遅延回路と、前記複数の制御信号のうちの１つによって制御される第
１スイッチであって、前記複数の信号のうちの１つを前
記周波数変換器および前記第１遅延回路の一方に選択的
に入力する第１スイッチと、前記複数の制御信号のうちの１つによって制御される第
２スイッチであって、前記周波数変換器の出力および前
記第１遅延回路の出力の一方を選択的に出力する第２ス
イッチとを備え、前記周波数変換器は、前記入力された信号のサンプリン
グ周波数を所定のサンプリング周波数に変換し、前記第
１遅延回路は、前記周波数変換器による周波数変換に必
要な時間だけ前記入力された信号を遅延させる、請求項
１に記載の信号処理装置。
【請求項８】前記周波数変換手段は、前記周波数変換
器と前記第２スイッチとの間に第２遅延回路をさらに備
えている、請求項７に記載の信号処理装置。
【請求項９】前記第１遅延回路の遅延時間は、前記取
得手段によって取得されたサンプリング周波数と前記周
波数変換器の性能とに基づいて可変に制御される、請求
項７に記載の信号処理装置。
【請求項１０】ＰＣＭ符号化された複数の信号を受け
取り、前記複数の信号のそれぞれのビット幅を取得する
取得手段と、前記複数の信号のそれぞれのビット幅と所定のビット幅
とを比較することにより、複数の制御信号を生成する制
御信号生成手段と、前記複数の制御信号に従って、前記複数の信号のうち少
なくとも１つのビット幅を変換するビット幅変換手段と
を備えた信号処理装置。
【請求項１１】前記信号処理装置は、前記複数の信号
のビット幅の最大値を取得する最大値取得手段をさらに
備えており、前記所定のビット幅として、前記最大値が使用される、
請求項１０に記載の信号処理装置。
【請求項１２】前記信号処理装置は、前記複数の信号
のビット幅の最小値を取得する最小値取得手段をさらに
備えており、前記所定のビット幅として、前記最小値が使用される、
請求項１０に記載の信号処理装置。
【請求項１３】前記信号処理装置は、任意のビット幅
を設定する設定手段をさらに備えており、前記所定のビット幅として、前記設定手段によって設定
されたビット幅が使用される、請求項１０に記載の信号
処理装置。
【請求項１４】前記信号処理装置は、前記複数の信号のそれぞれを遅延させる遅延手段をさら
に備えており、前記遅延手段による遅延時間は、前記取得手段によって
ビット幅の取得が開始されてから前記ビット幅変換手段
に前記複数の制御信号が伝達されるまでの時間に基づい
て予め設定される、請求項１０に記載の信号処理装置。