JP4121007B2 - 画像読み取り装置及び画像形成装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、原稿からイメージセンサにより画像を読み取る画像読み取り装置、及び該画像読み取り装置から出力される画像データをもとに画像を形成する複写機等の画像形成装置に関し、より詳細には、読み取り画像データ出力を補正するシェーディング補正用データの生成に用いる記憶手段の小規模化を図った前記画像読み取り装置及び画像形成装置に関する。
【0002】
【従来の技術】
現在普及しているデジタル複写機、スキャナ等に装備される画像読み取り装置においては、ランプにより照明された原稿に対しCCDラインセンサ(或いはセンサが受け取る原稿画像)をその主走査ラインに交わる副走査方向に相対移動させ、2次元走査することにより原稿全面の読み取りを行う方法が採用されている。 このような方法で原稿を読み取るときに、経時的に照明条件等が変動するために、ラインセンサの出力にこの変動による誤差分が含まれる。この誤差は、通常、原稿の読み取りを行う前に、所定の場所に設置された基準体(基準白板)を原稿におけると同様の動作により読み取り、検出された白データ(基準白板読み取りデータ)に基づいて画素毎の補正値を持つシェーディングデータを生成し、このデータを用いて適正な画像データの出力を確保している。
【0003】
ここで、かかるシェーディングデータの生成を行うために採用されている従来技術について述べる。
図17は、従来のシェーディングデータの生成回路の一例を示す。
図17に示した例は、シェーディングデータの生成演算を1/4重加算、即ち、現ラインのデータを1/4の重みで前ラインのデータに加算するという方法により行うもので、次の演算式に従いその出力を行う。
基準白板1ライン目:Ds=3×D0/4
基準白板2ライン目:Ds=(3×Ds’+Dn)/4
ここに、Dn:n+1ライン目の該当画素データ
Ds:生成されたシェーディングデータ
Ds’:前ラインで生成されたシェーディングデータ
上記の1/4重加算の演算を行うために、図17に示すように、2つのセレクタSEL(1)1,SEL(2)2、乗算器3、加算器4、FIFO5をシェーディングデータの生成回路に備え、その入力としては、黒レベルが00hに補正された8ビットの画像データDinとともに、Dinをラッチする為の画素クロックSCLK、FIFO5のリードデータのアドレスを初期化するXRRST信号、FIFO5へのデータ書込みのアドレスを初期化するXWRST信号、シェーディングデータ生成領域の最初のラインを示すXSH1ST信号が入力される。
【0004】
図18は、動作に関係する信号のタイムチャートを示し、(A)はシェーディングデータ生成領域を示すSHGT信号と上記した各入力信号、(B)は時間を拡大して示すXRRST信号・XWRST信号、SCLK、Din、FIFO5にアクセスする読み出しデータDr、書き込みデータDwのタイムチャートを示す。
図18に示すように、XRRSTは1ラインの画像データ中、有効画素を除く領域でアクティブ(“L”)であり、XWRSTはSHGTが“H”の間はXRRSTと同じであるが、SHGTが“L”の間は“L”である(つまり、SHGTとXRRSTの論理積を取った信号)。
また、XSH1STはSHGTが“H”となる最初の1ラインの有効画素領域のみ“L”の信号である。
【0005】
以下に、図17のシェーディングデータの生成回路の動作を図18を参照して、説明する。
最初、SHGTが“L”の領域では、Dinはシェーディングデータ生成領域以外の画像データとなっている。この時,XRRSTが入力されているので、FIFO5からは1ライン中の有効画素領域で画素位置に応じたアドレスのFIFO5のデータDrが読み出されている(FIFO5から読み出されるデータは前回スキャン時のシェーディングデータである)。また、XWRSTは“L”であるので、FIFO5に加算器(ADD)4の出力データは書き込まれない。
次に、SHGTが“H”となった最初の1ラインでは、XSH1STが入力されているので、セレクタSEL(1)1,SEL(2)2のsel a端子は、“L”となり、SEL(1)1の出力はDinとなり、SEL(2)2の出力は“00h”となる。この時、乗算器(MULT)3の出力は、
Din×03h
となり、加算器(ADD)4の出力は加算結果の上位8bitが出力されるので、
(Din×03h+00h)/4
となる。この結果が、画素毎のシェーディングデータとしてFIFO5の該当アドレスに書き込む。
【0006】
次のライン以降は、XSH1STは常に“H”なので、セレクタSEL(1)1は1ライン目のときと切り替えて、その出力をFIFO5のDr(前ラインで演算されたシェーディングデータ)とし、乗算器(MULT)3出力では、
Ds’×03h
となり、セレクタSEL(2)21ライン目のときと切り替えて、その出力をDinとするので、加算器(ADD)4の出力は、
(Ds’×03h+Din)/4
となり、1ライン目と同様に画素毎のシェーディングデータとしてFIFO5の該当アドレスに書き込む。この操作をシェーディングデータの生成領域として設定されたSHGT“H”期間、継続して行う(図18(B)参照)。
次に、SHGTが“L”となると、上記と同様に演算自体は行うが、XWRSTが“L”であるので、FIFO5への書込みは行わず、SHGTが“H”の間の最後のラインで生成されたシェーディングデータがFIFO5より読み出され、シェーディング補正処理のために使用される。
このように、この従来例では、各画素のシェーディングデータをFIFO5に保存しているので、全有効画素数に応じたFIFOのワード長が必要となる。例えば、600dpiで12インチ幅を1画素当たり8bitで読みこむ場合、有効画素数は7200画素となり、7200バイト(=7200×8bit=57600bit)のFIFOが必要となる。
【0007】
【発明が解決しようとする課題】
ところで、上記したシェーディング補正の機能は、従来のデジタル複写機においては、本体側に置かれた大規模な画像処理用ICの中に組み込まれており、この機能を実現する為に必要な記憶手段等にかかるコストはあまり顕在化していなかった。
しかしながら、デジタル複写機のユニットのモジュール化を考えた場合、スキャナユニットの中にシェーディング補正機能やスキャナガンマ補正機能等を持ち、スキャナユニットとしてある決まった出力特性を持つようにすることがユニットの究極的な形態として必要とされ、ユニット内でこうした機能を実現しようとすると、これまでユニットには上記画像処理ICの様な大規模ICを持っていなかったために、小規模のICにこれらの機能を追加して組み込むことになって、直ちに組み込む機能の規模がコストに影響してしまう。
本発明は、従来の画像読み取り装置における上記した問題点に鑑みてなされたもので、その目的は、大容量の記憶手段を持つ大規模ICを用いて行っていた従来のシェーディングデータ生成手段の小規模化を図り、小規模ICにシェーディングデータ生成機能を組み込む場合のコスト上昇を押えることを可能にする画像読み取り装置(例えば、スキャナ等)及び該画像読み取り装置を備えた画像形成装置(複写機、ファクシミリ等)を提供することにある。
【0008】
【課題を解決するための手段】
請求項1の発明は、ラインイメージセンサをその主走査ラインに交わる副走査方向に相対移動させながら該センサにより基準白板を読み取り、得た白データに基づいて該センサの読み取り出力を一定化するためのシェーディング補正用データを生成するシェーディング補正用データ生成手段を備えた画像読み取り装置であって、前記シェーディング補正用データ生成手段により生成されたシェーディング補正用データの主走査方向に並ぶ画素列における前画素のベース部分と現画素の差分値を求め、差分値が規定範囲内か否かを判断し、規定範囲以内であることを条件に、変動部分のデータ処理として、求めた差分値のみを出力するとともに、当該ベース部分がどれだけ連続しているかを示すベース連続数を1増やす処理を行い、また、規定範囲を超えることを条件に、ベース部分のデータ処理として、現画素の値をベース部分の値として出力するとともに、前画素のベース部分と現画素の差分値を0にし、かつベース連続数を初期化する処理を行うデータ圧縮手段と、前記データ圧縮手段で変動部分のデータ処理として処理された画素列のデータを記憶する変動分記憶手段と、前記データ圧縮手段でベース部分のデータ処理として処理された画素列のデータを記憶するベース分記憶手段と、前記変動分記憶手段及びベース分記憶手段からデータを読み出し、シェーディング補正用データを復元するデータ伸張手段を備えたことを特徴とする画像読み取り装置である。
【0009】
請求項2の発明は、請求項1に記載された画像読み取り装置において、前記ラインイメージセンサにより基準白板を複数ラインにわたり読み取り、前記シェーディング補正用データ生成手段は、読み取った現ラインの白データと前記データ伸張手段により復元した前ラインのシェーディング補正用データに基づいて現ラインのシェーディング補正用データを演算する手段によりシェーディング補正用データを生成することを特徴とする画像読み取り装置である。
【0010】
請求項3の発明は、請求項1又は2に記載された画像読み取り装置において、前記ベース分記憶手段が、複数系統のFIFOを持ち、該FIFOを順次動作させるようにした記憶手段であることを特徴とするものである。
【0011】
請求項4の発明は、請求項1又は2に記載された画像読み取り装置において、前記ベース分記憶手段が、連続したアドレスをループ状に動作させる1系統の記憶手段であることを特徴とするものである。
【0012】
請求項5の発明は、請求項1乃至4のいずれかに記載された画像読み取り装置において、前記データ圧縮手段が、読み取りデータの系統に応じて系統毎に分割・圧縮処理を行う手段であることを特徴とするものである。
【0013】
請求項6の発明は、請求項1乃至5のいずれかに記載された画像読み取り装置と、画像読み取り装置から出力される画像データに基づいて画像を形成する手段を備えたことを特徴とする画像形成装置である。
【0014】
【発明の実施の形態】
本発明の画像読み取り装置及び画像形成装置を添付する図面とともに示す以下の実施例に基づき説明する。
下記に実施例として示す画像読み取り装置は、単体のイメージスキャナ等の読み取り装置として構成し得るが、原稿画像の読み取り出力を画像を形成するための書き込み信号等に利用して、画像を再生するデジタル複写機、ファクシミリ等の画像形成装置の読み取り部にも用いることが可能である。
そこで、先ず、本発明に係わる画像読み取り装置を読み取り部に装備した画像形成装置としてのDPPC(Digital Plane Paper Copy-machine、所謂、デジタル複写機)について説明する。
図1は、本発明の実施例に係わるDPPCの構成を概略図として示す。
本実施例のDPPCの構造を図1を参照して説明すると、図示のDPPCは、大きくは自動原稿搬送装置(ADF)34と、画像読み取り装置35と、画像形成部50と、操作部(図示せず)とからなる。
ADF34は、原稿載置台30と反転トレイ31とARDF駆動モータ32を備え、複写原稿を読み取り位置を経由して搬送・排紙する操作を行う。
画像読み取り装置35は、キャリッジ上に露光ランプ61とミラー群62を備えた走査系63と受光部(結像レンズ、受光素子としてのイメージセンサ、センサ出力を処理する回路基板等からなる)60とスキャナ駆動モータ33を備え、ADF34を用いて原稿を搬送するシートスルー方式と、プラテンに載置された原稿を走査するスキャナ移動方式の2方式に対応する読み取りを行う。
【0015】
画像形成部50は、転写紙を排紙する機内排紙部36と、原稿画像データ等により駆動されるレーザダイオード38からのレーザを反射するポリゴンモータ及びミラー37と、レーザを発光するレーザダイオード38と、レーザ書き込みによる静電潜像を形成する感光体ドラム39と、レジストローラ40と、転写紙を手差しで給紙する場合に開く手差しドア41と、転写紙上のトナーを転写紙に定着させるための定着ユニット42と、第1の給紙カセット44及び第2の給紙カセット45に格納された転写紙を給紙する給紙コロ43と、転写紙を格納する第1の給紙カセット44及び第2の給紙カセット45と、給紙コロ43により給紙された転写紙を搬送する搬送コロ46と、排出転写紙を直接排出する際に開く排紙カバー47と、排紙カバー47もしくは機内排紙部36のどちらかに転写紙の排出を切り換える切り替え手段48と、転写紙を構内排紙部36に搬送する搬送コロ49とを備え、転写紙を操作し、画像形成を行う。
操作部は、DPPCの種々の動作を設定するためにオペレータによるキー等の操作入力を受け付け、又機械の動作状態をオペレータに知らせる機能を果たす。
【0016】
次に、本発明の画像読み取り装置に係わる実施例を説明する。なお、以下に示す実施例は、単体のイメージスキャナー等の読み取り装置として構成し得るが、上記したように、原稿画像の読み取り出力を画像を形成するための書き込み信号等に利用して、画像を再生するデジタル複写機、ファクシミリ等の画像形成装置の読み取り部に装備することが可能である。
図2は、本実施例の画像読み取り装置の構成の概略を示す図である。
図2において、11は読み取り原稿、12は原稿台としてのコンタクトガラス、C1は露光ランプ13と第1ミラー14を一体化して有し、読み取り走査を行う第1キヤリッジ、C2は第2ミラー15と第3ミラー16を一体化して有し、第1キャリッジC1からの原稿露光部の像を受光部に導く第2キャリッジである。
受光部は、結像レンズ17、受光素子としてのラインイメージセンサ18、センサ出力を処理する回路基板(図示せず)等からなり、この回路基板には、後記するシェーディングデータを生成するための機能を実現する手段を備える。
読み取り時に、第1キヤリッジC1を図示の矢印A方向に移動させ、原稿を露光走査し、原稿露光部からの反射光を第1〜3ミラー14,15,16により受光部に伝達する。この時、光路長を一定にするように第2キヤリッジC2を図示の矢印A′方向に移動させる。走査された原稿露光部は、受光部の結像レンズ17により受光素子を有するイメージセンサ18の受光面に結像され、光電変換された後、画像信号として出力される。
また、光電変換後の画像信号にシェーディング補正等の補正を施した後、所定の原稿読み取り出力として、その画像信号を次の画像処理部(図示せず)へ送出し、そこで画像形成データを作成する処理に用いる。シェーディング補正は、スキャナ動作により基準白板20を読み取り、得た出力(白)画像をもとにシェーディングデータを生成し(詳細は後述)、これを読み取り画像信号の補正に用いる。
【0017】
次に、上記した画像読み取り装置のシェーディングデータの生成回路に係わる実施例を説明する。
本発明は、シェーディングデータ生成回路をイメージセンサの全画素を記憶する容量を用意した従来技術よりも小規模の記憶容量により生成を可能とする方式を採用して構成するもので、記憶容量の小規模化は、記憶部に保存するデータの圧縮による。
データを圧縮するために、本発明では、作成されたシェーディングデータをベース部分と変動部分に分割し、ベース部分を複数画素にわたり共通化する。こうすることにより、画素毎に完全なデータを保存していた従来のデータ量を縮小することを可能にする。このために、データの記憶手段として、新たにベース分記憶部と変動部記憶部を用意するとともに、データ圧縮部、データ伸張部及びこれら各部を制御するための制御部を新たな構成要素として回路を構成する。
【0018】
図3は、シェーディングデータの生成回路の第1の実施例を示すブロック図である。図3に示すように、回路への入力は、シェーディング(SH)データを演算するSH演算部200へ入力する基準白板20を読み取り画像Dinと、この回路の動作を制御する制御部100へ入力するタイミング信号であり、出力は、Ds伸張部600から出力する保存されたSHデータの再生信号Dsである。また、図3の回路は、回路要素として制御部100の制御下に、Ds’圧縮部500、変動分記憶部300、ベース分記憶部400を有する。
【0019】
この回路の各部の機能とともに、回路の動作を説明すると、読み取られた画像データDinはSH演算部200に入力される。一方、Ds伸張部600では、前ラインの処理で、圧縮して記憶されているSHのベース分データDbと変動分データDvから前ラインの該当画素のSHデータを再生し、SH演算部200に出力する。SH演算部200では規定の演算式(例えば、従来例に示したような重加算による)に従い現ライン・現画素のSHデータDs’を生成し、Ds’圧縮部500に出力する。
Ds’圧縮部500では、主走査方向に並ぶ画素の前画素のベース分Dbと現画素のDs’との差分Dvを求め、Dvが規定範囲内にあれば、Dvを変動分記憶部300に書きこむと共にベース連続数Nbに“1”加える。また、差分Dvが規定範囲を超える場合は、現在のDbとNbをベース分記憶部400に書きこむ、即ち、Db=Ds’と同時にNbを初期化するとともに、Dvは“0”を書きこむ。
Ds伸張部600は、変動分記憶部300からは差分Dv、ベース分記憶部400からはDb・Nbを読み込み、SHデータDs=Dv+Dbとして出力すると共に、同じDbを適用した画素数をカウントし、Nbで示される画素数にDbを適用したら、次に新しいDb・Nbをベース分記憶部400から読みこむ。
なお、ブロックの各部の動作タイミングは、入力されたタイミング信号を基に制御部100でコントロールされる。
【0020】
第2の実施例として、第1の実施例におけるベース分記憶部を2バンク構成にした例により、シェーディングデータ生成回路をより詳細に説明する。
図4は、シェーディングデータ生成回路の第2の実施例を示すブロック図である。図4はベース分記憶部400をバンク(0)とバンク(1)の2バンク構成としている。ここでは、各バンクをFIFOにより構成するとともに、画像データに対して画素毎にバンクを交互にアクセスするような方法で使用することにより、処理の高速化を図るとともに、奇数、偶数画素データを分離し、それぞれのバンクを奇数、偶数画素用として利用することも可能になる。
なお、図4に示す回路は、2バンク構成と、各部への制御(タイミング)信号、信号端子が詳細に示されている以外、図3の回路と基本的に変わりがない。
図4に示した回路の要部の構成を、以下に示す図5〜12に基づいてさらに詳細に説明する。
図5は、図4に示す制御部100の詳細回路を示す。
制御部100は、回路要素として、AND回路(AND(1),(2),(3))101,105,109、D−フリップフロップ(D−FF(1),(2),(3),(4))102,103,104,111、カウンタ(CUNT(1),(2))106,107、インバータ(INV(1),(2))108,110を有し、図5に示すように構成する。
【0021】
図6は、制御部100に関係する信号(図5中に記す)のタイミングチャートを示す。なお、図6中の(B)は、(A)に比べて、時間を拡大して示す。
制御部100への入力信号は、SHGT、LSYNC、SCLK信号で、これらは、
SHGT:“H”で基準白板の有効な領域を示す。この信号が“H”の期間にSHデータを生成する。ここでは、6走査ライン分を有効領域としている。
LSYNC:1ラインの先頭に発生するライン同期信号を示す。
SCLK:画素クロックを示す。
制御部100からの出力信号は、BEN、BENB、SH1ST、LGATE、LG_D1で、これらは、
BEN:バンク切換え信号を示す。SHGT“H”期間でトグルし、SHGTが“L”となる直前の状態を次にSHGTが“H”となるまで保持する。
BENB:BENの反転信号を示す。
SH1ST:SHGTが“H”となった直後の1ラインのみ“H”となる信号を示す。
LGATE:LSYNCを基準に1ライン中の有効画素領域を示す信号を示す。
LG_D1:LGATEを1画素分遅らした信号を示す。
【0022】
図7は、図4に示すDs’圧縮部500の詳細回路を示す。
Ds’圧縮部500は、回路要素として、減算器(SUB(A−B))501、AND回路(AND(1),(2),(3),(4))504,505,502,509、ノア回路(NOR)503、インバータ(INV(1))506、オア回路(OR)507、ラッチ(LATCH)508、カウンタ(CUNT)510を有し、図7に示すように構成する。なお、図7に示す例は、Ds’・Db・Nb:各8ビット、Dv:4ビットの例を示す。
Ds’圧縮部500への入力信号は、Ds’、SCLK、enで、これらは、
Ds’:生成されたSHデータを示す。
SCLK:画素クロックを示す。
en:圧縮動作許可信号(enが“L”の間wenも“L”となる)を示す。
Ds’圧縮部500からの出力信号は、Dv、wen、Db、Nbで、これらは、
Dv:変動分データ(Ds’−Db)を示す。
wen:ベース分記憶許可信号を示す。
Db:ベース部分のデータを示す。
Nb:Db連続数−1を示す。
【0023】
Ds’圧縮部500の動作は、減算器(SUB(A−B))501でDs’−Dbを行い、その結果が下位4bitに入っているかをNOR503、AND(1),(2)504,505で判断し、下位4bitに入っていれば(AND(2)505の出力“L”)、カウンタ(CUNT)510を1進める。
又、下位4bitに入っていなければ(AND(2)505の出力“H”)、オア回路(OR)507の出力であるwenを“H”とし、ベース分記憶部400への書込みを許可する。さらに、AND(2)505の出力“H”で、ラッチ(LATCH)508をイネーブルとし、Db=Ds’にすると同時に、カウンタ(CUNT)510をゼロにクリアする。この時、出力“L”のインバータ(INV(1))506を入力とするAND(3)502によりDvは“0”が出力される。なお、NbはDbを適用した画素数−1の値が入る。
図8は、Ds’圧縮部500に関係する信号(図7中に記す)のタイミングチャートを示す。図8中の(A)は、生成されたSHデータDs’の画素単位のデータの変動が大きく頻繁にベース部分のデータDbを変化させている例であり同図中の(B)は、Ds’の変動が小さく、Nbが255となった場合を示している。(B)の例では、255となった場合に強制的にwenを“H”とし、ベース分記憶部400への書込みを行うようにしている。なお、図8の各データの線図に付随して付けられた数字はデータ値を例示するものである。
また、上記実施例では触れなかったが、このSHデータ生成回路に入力されてくる画像データが、イメージセンサからAD変換までのいわゆるアナログ系の処理を奇数、偶数画素の2系統に分けて行われたものである場合に、このような入力画像データに対しては、系統毎に分割して上記したDs’圧縮部500のベース部分と変動部分の分割、ベース部分の圧縮処理を行うことを可能にするようにDs’圧縮部500を構成にする。このようにすれば、奇数、偶数画素のレベル差により、奇数、偶数画素系統の分割処理を行わない場合に起きる圧縮率の低下を回避することが可能になる。
【0024】
図9は、図4に示すDs伸張部600の詳細回路を示す。
Ds伸張部600は、回路要素として、加算器(ADD)601、カウンタ(CUNT)602、減算器(SUB(A−B))603、ノア回路(NOR)604を有し、図9に示すように構成する。
Ds伸張部600への入力信号は、Dv、Db、Nb、SCLK、enで、これらは、
Dv:変動分データ(Ds’−Db)を示す。
Db:ベース部分のデータを示す。
Nb:Db連続数−1を示す。
SCLK:画素クロックを示す。
en:圧縮動作許可信号(enが“L”の間wenも“L”となる)を示す。
Ds伸張部600からの出力信号は、Ds、renで、これらは、
ren:ベース分読み出し許可信号を示す。
Ds:再生されたSHデータを示す。
Ds伸張部600の動作は、変動分記憶部300から読み出したDvとベース分記憶部400から読み出したDbを加算器(ADD)601で加算し、Dsとして出力する。
また、Db適用画素数カウンタ(CUNT)602はDb・Nb読み出し時にクリアされ、画素毎にカウントアップして行く。カウンタ(CUNT)602の出力とNbが等しくなったら、減算器(SUB(A−B))603の出力を受けるノア回路(NOR)604の出力であるrenを“H”とし、カウンタ(CUNT)602のクリアと新しいDb・Nbの読み出しを行う。
図10は、Ds伸張部600に関係する信号(図9中に記す)のタイミングチャートを示す。なお、図10の各データの線図に付随して付けられた数字はデータ値を例示するものである。
【0025】
図11は、図4に示すベース分記憶部400の詳細回路を示す。
ベース分記憶部400は、回路要素として、セレクタ(SEL)401、記憶手段(バンク(0),(1))402,403、AND回路(AND(1),(2),(3))409,410,404、インバータ(INV(1),(2))405,413、オア回路(OR(1),(2),(3))407,408,406、ナンド回路(NAND(1),(2))411,412を有し、図11に示すように構成する。
ベース分記憶部400への入力信号は、xwst、Dwb、Dwn、wck、wb、wen、rck、rb、renで、これらは、
xwst:ライトアドレスリセット信号を示す。
Dwb:ベース部分書き込みデータを示す。
Dwn:Db連続数−1書き込みデータを示す。
wck:書き込みクロックを示す。
wb:ライトバンク指定信号を示す。
wen:ベース分記憶許可信号を示す。
rck:読み出しクロックを示す。
rb:リードバンク指定信号を示す。
ren:ベース分読み出し許可信号を示す。
ベース分記憶部400からの出力信号は、Drb、Drnで、これらは、
Drb:ベース部分読み出しデータを示す。
Drn:Db連続数−1読み出しデータを示す。
【0026】
図12は、ベース分記憶部400に関係する信号(図11中に記す)のタイミングチャートを示す。なお、図12の各データの線図に付随して付けられた数字はデータ値を例示するものである。
図11、図12を参照すると、ベース分記憶部400の書き込み動作は、この例では2バイト(16bit)構成の書込みデータであり、書き込みデータの下位バイト(Dw0〜7)にベース分(Dwb)を割り振り、上位バイト(Dw8〜15)にDb連続数(Dwn)を割り振る。書き込みデータは、バンク(0)402、バンク(1)403の両方の入力端子Dwへの接続を通して入力可能とされる。
バンクへの書き込み制御は、各バンクの書き込みクロックwckの制御で行われる。wbが“L”の場合(図12(A)はこの場合を示す)、wen“H”又はxwrst“L”の時(この時には、バンク(0),(1)とも、wckがそのまま入る)に、バンク(0)402にはwckが入力される。又、wb“H”ではバンク(1)403にwckが入力される。
バンクからの読み出し制御は、バンク(0),(1)同時に行われ、xrrst“L”又はren“H”で読み出される(図12(B)参照、図示はwbが“L”の場合を示す)。なお、セレクタ(SEL)401により出力を選択し、SEL401に入力されるrb信号が“L”では、バンク(0)402が、又、“H”ではバンク(1)403が、Drb(Dr0〜7)、Drn(Dr8〜15)として出力される。
【0027】
ここで、上記第2の実施例(図4〜12)に示した2バンク構成のシェーディングデータ生成回路によるデータ生成手順を図13に示すフローチャートに従い説明する。
このフローは、画像読み取り装置内に設けたスキャナ動作を制御するためのコントローラにより実行する。
装置の電源投入時にフローを開始し、先ず、初期設定として、ベース分記憶部400のバンク(0)402、バンク(1)403を指定するために、リードバンク指定信号rb=0,ライトバンク指定信号wb=1、或いはrb=1,wb=0とする(S131)。
キャリッジC1,C2を移動(副走査)させ、基準白板20を読み取る領域に入ったか否かをチェックする(S132)。基準白板領域に入ったことを確認した(S132−YES)後、読み取ったデータが基準白板20の有効画素領域の画像データであるか否かをチェックし(S135)、有効範囲内の画素データについて処理を行うようにするが、その前に、リード・ライトバンクの入れ替え、即ち、rb⇔wbを行い(S133)、又、ベース分記憶部400における有効画素カウンタ、リードベースカウンタ、ライトベースカウンタの各カウンタを初期化、即ち、pix=rbc=wbc=0とする(S134)。
【0028】
次に、ラインにおける有効画素領域内の所定ラインにわたり入力される画像データについて、各ラインのシェーディング(SH)補正データをSH演算部200により算出し、ベースDb(rb、rbc)の連続数:Nb(rb、rbc)を−1する(S136)。
ここで行うSH補正データの算出は、pix画素の画像データ:Din(pix)とすると、
1ライン目のSH補正データ:Dsは、
Ds=3×Din(pix)/4
2ライン目以降のSH補正データ:Dsは、
Ds=(3×Ds’+Din(pix))/4
により求める。なお、上記式中、前ラインのSH補正データ:Ds’=Db(rb,rbc)+Dv(pix)、但し、Db(rb,rbc):前ラインのSH補正データのベース分、Dv(pix):前ラインのSH補正データの変動分である。
この後、S136でベースDb(rb、rbc)の連続数を−1した後の連続数が0であるか否か、即ちNb(rb、rbc)=0をチェックし、0の場合、Db(rb,rbc)を使う画素が無くなったため、リードベースカウンタを1進める、つまりrbc=rbc+1とする。なお、0ではない場合、S138をパスさせる。
【0029】
次いで、Dsの変動分(前画素のベース分との差)が規定の範囲内であるか否かをチェックする(S139)。ここでは、−8〜7の範囲内であるか、即ち−8≦Ds−Db(wb,wbc)<8を判断し、範囲外である場合、wbcを1進めるために、wbc=wbc+1とし、ベースの連続数を0に初期化するために、Nb(wb,wbc)=0とし、ベースをシェーディングデータとするために、Db(wb,wbc)=Dsとして、ベース分記憶部400に記憶させる(S140)。
S139で変動分Ds−Db(wb,wbc)が規定範囲内である場合、S140をパスさせ、次の各処理を行う(S141)。ベース連続数を1増やすために、Nb(wb,wbc)=Nb(wb,wbc)+1とし、変動分Dv(pix)を算出するために、Ds−Db(wb,wbc)を演算し、変動分記憶部300に記憶させる。この時、画素カウンタを1進めるために、pix=pix+1とする。
次に、画素毎にS133からのステップを行うために有効画素範囲内の画素であるか否かをチェックし(S142)、1ライン内に未処理の有効画素があれば(S142−YES)、S133に戻し、それ以降のステップを行わせる。この時、S133でリード・ライトバンクの入れ替えを行うので偶数番目と奇数番目の画素群によりバンク(0)402、バンク(1)403を使い分けることになる。
また、1ライン内に有効画素がなければ(S142−NO)、次のラインの処理を行うためにS132に戻し、それ以降のステップを行わせる。
【0030】
次に、シェーディングデータの生成回路に係わる第3の実施例を説明する。
この実施例は、図3に示した本発明の基本的な要素を備えて構成した第1の実施例におけるベース分記憶部に、1系統の連続したアドレスを持つメモリをループ状に動作させる記憶部を採用したものである。
図14は、本実施例のシェーディングデータの生成回路を示す。
なお、図14に示す回路は、構成各部への制御(タイミング)信号、信号端子が詳細に示されている以外、図3の回路と基本的に変わりがない。
本実施例を特徴付ける図14に示したベース分記憶部400の構成を以下に示す図15,16に基づいて詳細に説明する。
図15は、本実施例のSHデータ生成回路(図14)のベース分記憶部400の詳細回路を示す。
ベース分記憶部400は、回路要素として、デュアルポートメモリ421、オア回路(OR)422、カウンタ(CUNT(1),(2))423,424、ラッチ(LATCH)425、ノア回路(NOR)426、インバータ(INV(1),(2))427,428、AND回路(AND)429を有し、図15に示すように構成する。
ベース分記憶部400への入力信号は、Dwb、Dwn、wck、wen、rck、ren、shgt、sh1st、lgate、lg_d1で、これらは、
Dwb:ベース部分書き込みデータを示す。
Dwn:Db連続数−1書き込みデータを示す。
wck:書き込みクロックを示す。
wen:ベース分記憶許可信号を示す。
rck:読み出しクロックを示す。
ren:ベース分読み出し許可信号を示す。
shgt:基準白板有効領域信号を示す。
sh1st:shgt直後1ライン目信号
lgate:有効画素領域信号を示す。
lg_d1:lgateを1画素遅らした信号を示す。
ベース分記憶部400からの出力信号は、Drb、Drnで、これらは、
Drb:ベース部分読み出しデータを示す。
Drn:Db連続数−1読み出しデータを示す。
【0031】
図16は、ベース分記憶部400に関係する信号(図15中に信号名、或いは端子名により該当端子への入力信号を記す)のタイミングチャートを示す。
図15、図16を参照すると、この例では1024ワードの容量を持つデュアルポートメモリ421を用い、前述の実施例(図4)のベース分記憶部と同様に、2バイト(16bit)構成のデータとし、データの下位バイトにベース分、上位バイトにDb連続数を割り振る(即ち、Dwb(ベース分)はDw0〜7、Dwn(Db連続数)はDw8〜15に、Drb(ベース分)はDr0〜7、Drn(Db連続数)はDr8〜15に割り振る)。Dwはデュアルポートメモリ421の書き込みポートに、Drは読み出しポートに関わり、書き込みアドレス(wadr)、読み出しアドレス(radr)はそれぞれ書き込みアドレスカウンタCUNT(2)424、読み出しアドレスカウンタCUNT(1)423によりセットする。
書き込みを行うCUNT(2)424はshgt“L”期間中クリアされ(図16中、CUNT(2)CLRに示す)、wen“H”毎に順次カウントアップして行く。このとき、デュアルポートメモリ421として、容量1024ワードの連続したアドレスを持つメモリを用い、これをループ状に動作させるので、CUNT(2)424はカウンタ値が1023となると、次は0からカウントを行うようにする。
【0032】
また、読み出しを行うCUNT(1)423は、sh1stでクリアされ(図16中、CUNT(1)CLRに示す)、shgt“H”中はren“H”毎に順次カウントアップされる。さらに、ラッチ(LATCH)425では、shgt“H”中のlgateの最初の画素でwadr(CUNT(2)424のカウンタ値)をラッチし(図16中、LATCH ENに示す)、ラッチしたアドレスをCUNT(1)423の読み出し開始アドレスとしてセットし、ren“H”毎にカウントアップする。この為、shgtが“H”の間、ライン毎に読み出し開始アドレスをLATCH425によりセットする(図16中、LATCH DOに示す。基準白板有効領域の最初のアドレスは0となる)。また、shgtが“L”となった時は最後のラインの書き込み開始アドレスが保持される。shgt“L”での読み出しは、LATCH425により保持された最終ライン書き込み開始アドレス(SHデータアドレス)をライン毎にCUNT(1)423でロードし、ren“H”毎にカウントアップする。
本実施例の1系統の連続したアドレスを持つメモリをループ状に動作させる記憶部では、レベル差が生じる可能性がある奇数画素と偶数画素のデータが連続して入力される場合でも、圧縮率の低下を回避することが可能になる。
【0033】
上記した各実施例に示したように、生成SH補正用データ(Ds’):8ビット、ベース部分(Db):8ビット、ベース連続数(Nb):8ビット、変動部分(Dv):4ビットの場合、有効画素数を7450画素とすると、画像データのS/Nにもよるが、
Dv:4bit×7450
Db:8ビット×256ワード
Nb:8ビット×256ワード
となる。
これより、必要となるメモリ容量は、
「実施例2」
4×7450+8×256×2×2=37992(bit)
「実施例3」
4×7450+8×256×2×1=33896(bit)
となる。なお、ここでは、ベース分の圧縮率の変化を半分程度までと見込んでいる。
従来例では、画素毎に完全なデータを保存するので、
8×7450=59600(bit)
である。
従って、従来例に対して、
「実施例2」:63.7%
「請求項3」:56.9%
のメモリ量で済み、シェーディング補正用データの記憶部の縮小が行える。
【0034】
【発明の効果】
(1)請求項1,2の発明に対応する効果
請求項1,2の発明によると、シェーディング補正用データ生成手段の小規模化、コスト低減が可能になり、延いては、画像読み取り装置をデジタル複写機等のユニットとする場合、ユニット内の小規模ICにシェーディングデータ生成機能を組み込むことが可能になるので、ユニットの性能の向上が図れる。
(2)請求項3の発明に対応する効果
上記(1)の効果に加え、圧縮したベース部分のデータを記憶する記憶手段として、複数系統のFIFOを順次動作させる(例えば2バンク構成にして交互に動作させる)手段を用いるようにしたことにより、処理の高速化を図ることが可能になる。
(3)請求項4の発明に対応する効果
上記(1)の効果に加え、圧縮したベース部分のデータを記憶する記憶手段として、連続したアドレスをループ状に動作させる1系統の記憶手段を用いるようにしたことにより、メモリ容量をより縮小することが可能であり、レベル差が生じた奇数画素と偶数画素のデータが連続して入力される場合でも、圧縮率の低下を回避することが可能になる。
【0035】
(4) 請求項5の発明に対応する効果
上記(1)〜(3)の効果に加え、データ圧縮を読み取りデータの系統に応じて系統毎に分割・圧縮処理を行うようにしたことにより、前段のアナログ処理を別系統で行う場合に生じるレベル差(例えば、奇数、偶数画素のレベル差)のために、データ圧縮を系統別に処理しないときに起きる圧縮率の低下を回避することが可能になる。
(5) 請求項6の発明に対応する効果
上記(1)〜(4)の効果を複写機、ファクシミリ等の画像形成装置において実現することができ、画像形成装置の性能を向上させることが可能になる。
【図面の簡単な説明】
【図1】 本発明の実施例に係わるDPPCの構造を概略図として示す。
【図2】 本発明の実施例に係わる画像読み取り装置を概略図として示す。
【図3】 シェーディングデータの生成回路の第1の実施例を示すブロック図である。
【図4】 シェーディングデータの生成回路の第2の実施例を示すブロック図である。
【図5】 図4に示す制御部の詳細回路を示す。
【図6】 制御部に関係する信号(図5中に記す)のタイミングチャートを示す。
【図7】 図4に示すDs’圧縮部の詳細回路を示す。
【図8】 Ds’圧縮部に関係する信号(図7中に記す)のタイミングチャートを示す。
【図9】 図4に示すDs伸張部の詳細回路を示す。
【図10】 Ds伸張部に関係する信号(図9中に記す)のタイミングチャートを示す。
【図11】 図4に示すベース分記憶部の詳細回路を示す。
【図12】 ベース分記憶部に関係する信号(図11中に記す)のタイミングチャートを示す。
【図13】 2バンク構成のシェーディングデータ生成回路によるデータ生成手順の実施例フローを示す。
【図14】 シェーディングデータの生成回路に係わる第3の実施例を示すブロック図である。
【図15】 図14に示すベース分記憶部の詳細回路を示す。
【図16】 ベース分記憶部に関係する信号(図15中に記す)のタイミングチャートを示す。
【図17】 従来のシェーディングデータの生成回路の一例を示す。
【図18】 図17のシェーディングデータの生成回路に関係する信号(図17中に記す)のタイミングチャートを示す。
【符号の説明】
11…原稿、 12…コンタクトガラス、
C1…第1キャリッジ、 C2…第2キャリッジ、
13…露光ランプ、 14,15,16…ミラー、
17…結像レンズ、 18…受光素子(イメージセンサ)、
20…基準白板、 35…画像読み取り装置、
100…制御部、 200…シェーディングデータ演算部、
300…変動分記憶部、 400…ベース分記憶部、
500…Ds’圧縮部、 600…Ds伸張部。
Claims (6)
- ラインイメージセンサをその主走査ラインに交わる副走査方向に相対移動させながら該センサにより基準白板を読み取り、得た白データに基づいて該センサの読み取り出力を一定化するためのシェーディング補正用データを生成するシェーディング補正用データ生成手段を備えた画像読み取り装置であって、前記シェーディング補正用データ生成手段により生成されたシェーディング補正用データの主走査方向に並ぶ画素列における前画素のベース部分と現画素の差分値を求め、差分値が規定範囲内か否かを判断し、規定範囲以内であることを条件に、変動部分のデータ処理として、求めた差分値のみを出力するとともに、当該ベース部分がどれだけ連続しているかを示すベース連続数を1増やす処理を行い、また、規定範囲を超えることを条件に、ベース部分のデータ処理として、現画素の値をベース部分の値として出力するとともに、前画素のベース部分と現画素の差分値を0にし、かつベース連続数を初期化する処理を行うデータ圧縮手段と、前記データ圧縮手段で変動部分のデータ処理として処理された画素列のデータを記憶する変動分記憶手段と、前記データ圧縮手段でベース部分のデータ処理として処理された画素列のデータを記憶するベース分記憶手段と、前記変動分記憶手段及びベース分記憶手段からデータを読み出し、シェーディング補正用データを復元するデータ伸張手段を備えたことを特徴とする画像読み取り装置。
- 請求項1に記載された画像読み取り装置において、前記ラインイメージセンサにより基準白板を複数ラインにわたり読み取り、前記シェーディング補正用データ生成手段は、読み取った現ラインの白データと前記データ伸張手段により復元した前ラインのシェーディング補正用データに基づいて現ラインのシェーディング補正用データを演算する手段によりシェーディング補正用データを生成することを特徴とする画像読み取り装置。
- 請求項1又は2に記載された画像読み取り装置において、前記ベース分記憶手段が、複数系統のFIFOを持ち、該FIFOを順次動作させるようにした記憶手段であることを特徴とする画像読み取り装置。
- 請求項1又は2に記載された画像読み取り装置において、前記ベース分記憶手段が、連続したアドレスをループ状に動作させる1系統の記憶手段であることを特徴とする画像読み取り装置。
- 請求項1乃至4のいずれかに記載された画像読み取り装置において、前記データ圧縮手段が、読み取りデータの系統に応じて系統毎に分割・圧縮処理を行う手段であることを特徴とする画像読み取り装置。
- 請求項1乃至5のいずれかに記載された画像読み取り装置と、画像読み取り装置から出力される画像データに基づいて画像を形成する手段を備えたことを特徴とする画像形成装置。
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