JP4119457B2

JP4119457B2 - ディジタル位相同期ループ回路

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Publication number: JP4119457B2
Application number: JP2006020648A
Authority: JP
Inventors: 茂沖田
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2006-01-30
Filing date: 2006-01-30
Publication date: 2008-07-16
Anticipated expiration: 2023-09-05
Also published as: JP2006197620A

Description

本発明は、ディジタル位相同期ループ（ＤＰＬＬ：Digital Phase Locked Loop）回路に係り、特に基準クロックから逓倍周波数の同期したクロックを発生する逓倍型のＤＰＬＬ回路に関する。

ＤＰＬＬ回路は、ループ内の各部をすべてディジタル構成とするＰＬＬ回路であり、電圧制御発振器（ＶＣＯ）を不要とするため、電源変動に強いうえ周波数ドリフトの心配がないなど安定性や信頼性に優れ、回路レイアウトの制限が少なくＩＣ化に有利であるなどの特長がある。従来一般の逓倍型ＤＰＬＬ回路は、入力する基準クロックに対して十分大きな周波数を有するマスタ・クロックを所定の分周比で分周して出力クロックを生成する分周器からなる制御発振器と、この制御発振器より出力される出力クロックを逓倍数に対応する分周比で分周して基準クロックと等しい周波数のフィードバック・クロックを生成するフィードバック用の分周器と、基準クロックとフィードバック・クロックの位相を比較して制御発振器の同期動作を制御するための同期制御信号を生成する位相比較器とで構成されている。制御発振器においては、位相比較器からの同期制御信号に応じて、つまり基準クロックとフィードバック・クロックとの位相差に応じて、マスタ・クロックに対するカウンタ動作周波数を高速、低速または中速のいずれかに制御することによって、基準クロックとの位相同期をとるようにしている。

しかしながら、従来のＤＰＬＬ回路においては、基準クロックとフィードバック・クロックとの位相差ないしは位相比較器からの同期制御信号に対する制御発振器の追従性能に限界があり、特にカウンタ動作周波数のレンジが狭く、このためロックレンジに限界があるという問題があった。

本発明は、かかる従来技術の問題点に鑑みてなされたもので、制御発振部の追従性能を向上させてロックレンジを広げられるようにしたディジタル位相同期ループ回路を提供することを目的とする。

上記の目的を達成するために、本発明の第１の観点におけるディジタル位相同期ループ回路は、入力する所与の基準クロックに対してＭ倍（Ｍは２以上の整数）の周波数を有する同期した出力クロックを生成するためのディジタル位相同期ループ回路であって、前記出力クロックを１／Ｍに分周してフィードバック・クロックを生成する第１の分周器と、前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第１の同期制御信号を生成する第１の位相比較器と、前記第１の位相比較器より得られる第１の同期制御信号にしたがって所定のマスタ・クロックを１／Ｎ（Ｎは２以上の整数）に分周して、前記基準クロックのＭ倍の周波数を有する出力クロックを生成する第２の分周器と、前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第２の同期制御信号を生成する第２の位相比較器と、前記第２の位相比較器より得られる第２の同期制御信号にしたがって前記第２の分周器における分周比Ｎを可変制御するための分周比制御部とを有し、前記第２の位相比較器が、前記第１の位相比較器よりも鈍い感度で前記基準クロックと前記フィードバック・クロックとの間の位相差を検出する。

また、本発明の第２の観点におけるディジタル位相同期ループ回路は、入力する所与の基準クロックに対してＭ倍（Ｍは２以上の整数）の周波数を有する同期した出力クロックを生成するためのディジタル位相同期ループ回路であって、前記出力クロックを１／Ｍに分周してフィードバック・クロックを生成する第１の分周器と、前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第１の同期制御信号を生成する第１の位相比較器と、前記第１の位相比較器より得られる第１の同期制御信号にしたがって所定のマスタ・クロックを１／Ｎ（Ｎは２以上の整数）に分周して、前記基準クロックのＭ倍の周波数を有する出力クロックを生成する第２の分周器と、前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第２の同期制御信号を生成する第２の位相比較器と、前記第２の位相比較器より得られる第２の同期制御信号にしたがって前記第２の分周器における分周比Ｎを可変制御するための分周比制御部とを有し、前記分周比制御部が、前記第２の分周器に対する基準分周比をカウント初期値としてセットし、前記第２の位相比較器からの第２の同期制御信号に応じてカウント値を増減するレンジ・カウンタを有する。

本発明のディジタル位相同期ループ回路においては、第２の位相比較器および分周比制御部の働きにより、基準クロックとフィードバック・クロックの位相差に応じて第２の分周器における分周比Ｎが可変制御される。特に、第１のディジタル位相同期ループ回路では、第２の位相比較器が、第１の位相比較器よりも鈍い感度で基準クロックとフィードバック・クロックとの間の位相差を検出する。また、第２のディジタル位相同期ループ回路では、分周比制御部が、第２の分周器に対する基準分周比をカウント初期値としてセットし、第２の位相比較器からの第２の同期制御信号に応じてカウント値を増減するレンジ・カウンタを有する。このように第２の分周器における分周比Ｎを可変制御することによって、位相同期を維持するための第２の分周器の出力周波数の範囲つまりロックレンジを広げることができる。

また、本発明の好適な一態様として、第２の位相比較器は、基準クロックとフィードバック・クロックとの間の位相差が設定値の範囲を超えたときに第２の同期制御信号を出力してよい。また、別の好適な一態様において、第２の分周器は、第１の位相比較器からの第１の同期制御信号に応じたカウンタ動作周波数でマスタ・クロックをカウントする分周用カウンタを有する。より好適な一態様によれば、第２の分周器が、第１の位相比較器からの第１の同期制御信号に応じたカウンタ動作周波数でマスタ・クロックをカウントする１ビット・カウンタと、この１ビット・カウンタより出力されるクロックをカウントして中間クロックまたは出力クロックを生成するプリスケーラとを有する。

ここで、好適な一態様における１ビット・カウンタは、マスタ・クロックを２クロックにつき１つカウントする第１のカウントモードと、基準クロックに対してフィードバック・クロックの位相が遅れていることを表す第１の位相比較器からの第１の同期制御信号に応じてマスタ・クロックを４クロックにつき３つカウントする第２のカウントモードと、基準クロックに対してフィードバック・クロックの位相が進んでいることを表す第１の位相比較器からの第１の同期制御信号に応じてマスタ・クロックを４クロックにつき１つカウントする第３のカウントモードとを有する。

この場合、マスタ・クロックの周波数をｆ_mとすると、第１のカウントモードではｆ_m／２のカウンタ動作周波数でマスタ・クロックをカウントし、第２のカウントモードではｆ_m／４のカウンタ動作周波数でマスタ・クロックをカウントし、第３のカウントモードでは３ｆ_m／４のカウンタ動作周波数でマスタ・クロックをカウントすることになる。

本発明のディジタル位相同期ループ（ＤＰＬＬ）回路によれば、上記のような構成および作用により、制御発振部の追従性能を向上させてロックレンジの拡大を実現することができる。

以下、添付図を参照して本発明の好適な実施形態を説明する。

図１に、本発明の適用可能なディジタル位相同期ループ（ＤＰＬＬ）回路の一構成例を示す。このＤＰＬＬ回路は、入力する基準クロック(a)に対してＭ倍（Ｍは２以上の整数）の周波数を有する同期した出力クロック(j)を生成する逓倍型のＤＰＬＬ回路であり、大まかには位相比較器１０と制御発振部１２とフィードバック部１４とで位相同期ループを構成している。

フィードバック部１４には、出力クロック(j)を１／Ｍに分周してフィードバック・クロック(b)を生成する分周器１６が含まれている。位相比較器１０は、基準クロック(a)とフィードバック・クロック(b)の位相を比較し、その位相差に応じてディジタルの同期制御信号(c),(d)を出力する。より詳細には、基準クロック(a)のエッジとフィードバック・クロック(b)のエッジとの時間的なずれから両者の前後関係または位相差を検出し、進んでいる方のクロックのエッジから遅れている方のクロックのエッジまでの期間中にその前後関係に応じて矩形波パルスのアップカウント・イネーブル信号(c)もしくはダウンカウント・イネーブル信号(d)を択一的に出力する。ここで、アップカウント・イネーブル信号(c)は、基準クロック(a)に対してフィードバック・クロック(b)が遅れているときに出力される。一方、ダウンカウント・イネーブル信号(d)は、基準クロック(a)に対してフィードバック・クロック(b)が進んでいるときに出力される。

制御発振部１２は、分周器１８と周期測定回路２０と移動平均値演算回路２２と出力クロック発生回路２４とを有している。分周器１８、周期測定回路２０および出力クロック発生回路２４には、マスタ・クロック発生回路２６よりマスタ・クロックＭＣＫ₁，ＭＣＫ₂，ＭＣＫ₃がそれぞれ供給される。

分周器１８は、前置または中間発振器であり、アップ・ダウン・カウンタ２８とプリスケーラ３０とからなる。アップ・ダウン・カウンタ２８は、位相比較器１０からの同期制御信号(c),(d)にしたがってマスタ・クロックＭＣＫ₁をカウントする１ビット・カウンタで構成されている。

図２に示すように、アップ・ダウン・カウンタ２８は、たとえばＤ型フリップ・フロップ回路３２とデコーダ３４とを有している。フリップ・フロップ回路３２は、デコーダ３４の演算出力Ｄをマスタ・クロックＭＣＫ₁のクロック・タイミングつまり立ち下がりエッジで取り込んでラッチする。デコーダ３４は、加算回路からなり、フリップ・フロップ回路３２のラッチ出力を被加数として入力するとともに、位相比較器１０からのアップカウント・イネーブル信号(c)およびダウンカウント・イネーブル信号(d)をそれぞれキャリーインＣ_iおよびボロウＢ_iとして入力し、下記の加算演算を行って演算結果ＤとキャリーアウトＣ_Oを出力する。出力段のフリップ・フロップ回路３６は、キャリーアウトＣ_Oをラッチして１クロック遅らせてからカウンタ出力(e)として出力するためのものである。キャリーアウトＣ_Oをそのままカウンタ出力(e)とするときは、このフリップ・フロップ回路３６を省ける。
Ｄ＝（Ｑ＋Ｃ_i−Ｂ_i＋１）％２ ‥‥（２の補数演算）
Ｃ_O＝１（Ｃ_i＝１，Ｂ_i＝０）
＝０（Ｃ_i＝０，Ｂ_i＝１）
＝Ｑ（Ｃ_i＝０，Ｂ_i＝０）

上記Ｄの演算式において、％２は２の補数演算を表し、括弧内の値を２で除して得られる余りがＤに相当する。なお、キャリーインＣ_i（アップカウント・イネーブル信号(c)）とボロウＢ_i（ダウンカウント・イネーブル信号(d)）とが同時に“１”になることはないと仮定している。実際、上記したようにアップカウント・イネーブル信号(c)とダウンカウント・イネーブル信号(d)は位相比較器１０より択一的または非同時的に与えられる。

図３の(A),(B)に、位相比較器１０より同期制御信号としてアップカウント・イネーブル信号(c) またはダウンカウント・イネーブル信号(ｄ)が与えられたときの各場合のアップ・ダウン・カウンタ２８内の各部の信号波形を示す。マスタ・クロックＭＣＫ₁とキャリーアウトＣ_Oとの関係に着目すると、アップカウント・イネーブル信号(c)またはダウンカウント・イネーブル信号(ｄ)のいずれも与えられていない間は、マスタ・クロックＭＣＫ₁の２周期の中の１周期でキャリーアウトＣ_Oが“１”になる。つまり、このときのアップ・ダウン・カウンタ２８は、マスタ・クロックＭＣＫ₁を２クロックにつき１つカウントしている。しかし、アップカウント・イネーブル信号(c)が与えられている期間中は、アップ・ダウン・カウンタ２８がマスタ・クロックＭＣＫ₁を４クロックにつき３つカウントし、マスタ・クロックＭＣＫ１の４周期の中の３周期でキャリーアウトＣ_Oが“１”になる。ダウンカウント・イネーブル信号(ｄ)が与えられている期間中は、アップ・ダウン・カウンタ２８がマスタ・クロックＭＣＫ₁を４クロックにつき１つカウントし、マスタ・クロックＭＣＫ₁の４周期の中の１周期でキャリーアウトＣ_O が“１”になる。

このように、アップ・ダウン・カウンタ２８は、マスタ・クロックＭＣＫ₁の周波数ｆ_mに対してピーク・ツー・ピークでｆ_m／４〜３ｆ_m／４のカウンタ動作周波数でカウント動作するようになっており、特にフィードバック・クロック(b)が基準クロック(a)よりも遅れているときは位相比較器１０からのアップカウント・イネーブル信号(c)に応じて３ｆ_m／４のアップ・カウント・モードでカウント動作し、フィードバック・クロック(b)が基準クロック(a)よりも進んでいるときは位相比較器１０からのダウンカウント・イネーブル信号(ｄ)に応じてｆ_m／４のダウン・カウント・モードでカウント動作するようになっている。

図１において、プリスケーラ３０は、アップ・ダウン・カウンタ２８の出力(e)をマスタ・クロックＭＣＫ₁のクロック・タイミングで取り込んで、(e)が“１”のときだけカウント値(f)を１つカウント・アップして、カウント値(f)がプリセット値Ｐに達したときに出力(g)の論理値を反転させる１ビット出力のカウンタとして構成されている。たとえば、分周器１８においてマスタ・クロックＭＣＫ₁を１／Ｎに分周する場合は、基準分周比Ｎ_Sの半値Ｎ_S／２がプリセット値Ｐとしてプリスケーラ３０に与えられる。プリスケーラ３０は、カウント値(f)を初期値（０）からプリセット値Ｐまでカウントする間に１サイクルの中間クロック(g)を出力する。したがって、プリスケーラ３０より出力される中間クロック(g)の周期はアップ・ダウン・カウンタ２８の出力(e)に応じて変化する。すなわち、アップ・ダウン・カウンタ２８がカウンタ動作周波数ｆ_m／２の定常モードで動作している間は中間クロック(g)の周期は定常値の基準周期（一定値）に維持されるが、アップ・ダウン・カウンタ２８がカウンタ動作周波数３ｆ_m／４のアップ・カウント・モードで動作したときに生成される中間クロック(g)の周期は基準周期よりも短くなり、アップ・ダウン・カウンタ２８がカウンタ動作周波数ｆ_m／４のダウン・カウント・モードで動作したときに生成される中間クロック(g)の周期は基準周期よりも長くなる。

周期測定回路２０は、マスタ・クロックＭＣＫ₂で動作する計時用のカウンタを含み、上記のようにしてプリスケーラ３０より出力される中間クロック(g)の各一周期をカウント値(h)として測定または計時する。したがって、たとえば中間クロック(g)の或る一周期が上記基準周期に等しいときは、その一周期に対して周期測定回路２０より上記基準分周比Ｎ_Sに等しい計時カウント値(h)が得られる。

移動平均値演算定回路２２は、プリスケーラ３０より出力される中間クロック(g)の各一周期につき周期測定回路２０より逐次得られる周期測定値つまり計時カウント値(h)を取り込み、移動平均値(i)を演算する。典型的には、周期測定回路２０より得られた連続するＡ個（Ａは２以上の整数）の中間クロック(g)分の周期測定値(h)をサンプリングし、それらＡ個の周期測定値(h)について平均値を求め、時間軸上でサンプリング範囲を所望の移動ピッチで移動させて上記の平均値演算を繰り返し、時系列的に得られる各平均値を移動平均値(i)として出力する。移動ピッチの値は任意に設定可能であるが、通常は「１」に設定し、時間軸上の先頭の周期測定値(h)と最後尾の周期測定値(h)とを１個ずつ入れ換える形で各回のサンプリングを行ってよい。また、ローパスフィルタを用いることで同様の機能を実現することもできる。

出力クロック発生回路２４は、出力段の制御発振器であり、移動平均値演算回路２２より逐次与えられる移動平均値(i)をプリセット値としてマスタ・クロックＭＣＫ₃をカウントするカウンタを含み、各移動平均値(i)を各一周期とする出力クロック(i)を生成する。

図１ではマスタ・クロック発生回路２６からのマスタ・クロックＭＣＫ₁，ＭＣＫ₂，ＭＣＫ₃が中間発振用の分周器１８、周期測定回路２０および出力クロック発生回路２４にそれぞれ与えられているが、このＤＰＬＬ回路内の他の各部つまり位相比較器１０、フィードバック用分周器１６および移動平均値演算回路２２や後述する位相ロック検出回路３８等も同様のマスタ・クロックまたは基本クロックの下で動作するようになっている。

図４Ａ、図４Ｂおよび図４Ｃに、このＤＰＬＬ回路における上記した位相同期ループ内の各部の作用をタイミングチャートで示す。この例では、フィードバック用分周器１６における分周比Ｍを「１４」に設定し、中間発振用の分周器１８のプリスケーラ３０に対するプリセット値Ｐを「８９」に設定している。

上記したように、位相比較器１０では、基準クロック(a)とフィードバック・クロック(b)の各対応するエッジ同士（立ち上がりエッジ同士、立ち下がりエッジ同士）の間で位相が比較され、位相差に応じてアップカウント・イネーブル信号(c)またはダウンカウント・イネーブル信号(d)が択一的に出力される。

図４Ａの（Ｂ）の場面では、図４Ｂに拡大して示すように、基準クロック(a)に対してフィードバック・クロック(b)が遅れており、基準クロック(a)の立ち上がりエッジからフィードバック・クロック(b)の立ち上がりエッジまでの期間中に、位相比較器１０よりマスタ・クロックＭＣＫ₁の１／２の周波数（ｆ_m／２）でアップカウント・イネーブル信号(c)が繰り返し出力され、これによって中間発振用の分周器１８においてアップ・ダウン・カウンタ２８およびプリスケーラ３０のカウント動作が速められ、中間クロック(g)の周期が短縮される。図示の例では、周期測定回路２０で測定された中間クロック(g)の周期が、位相比較が行なわれる直前は「１７７」であったところ、位相比較結果に応じて「１７１」まで短くなっている。

図４Ａの（Ｃ）の場面では、図４Ｃに拡大して示すように、基準クロック(a)に対してフィードバック・クロック(b)が進んでおり、フィードバック・クロック(b)の立ち上がりエッジから基準クロック(a)の立ち上がりエッジまでの期間中に、位相比較器１０よりマスタ・クロックＭＣＫ₁の１／２の周波数（ｆ_m／２）でダウンカウント・イネーブル信号(c)が繰り返し出力され、これによって中間発振用の分周器１８においてアップ・ダウン・カウンタ２８およびプリスケーラ３０のカウント動作が遅くなり、中間クロック(g)の周期が長くなる。図示の例では、位相比較が行なわれる直前は「１７５」であった中間クロック(g)の周期が位相比較結果に応じて「１９５」まで伸張している。

このように、中間発振用の分周器１８においては、位相比較器１０からの同期制御信号(c),(d)に追従する結果として中間クロック(g)の周期を急激に変動させることがある。しかしながら、中間クロック(g)の周期の急激な変動は移動平均値演算回路２２における移動平均処理によって分散ないし緩和され、移動平均値(i)には小さな変動として現れる。図４の例では、中間クロック(g)の周期が約±５〜３０のゆれ幅で動的に変動しているのに対して、移動平均値(i)は約±１〜３のゆれ幅で緩やかに変動する。結果として、出力クロック発生回路２４より得られる出力クロック(j)は基準クロック(a)に対してゆっくりと堅実に追従することになる。したがって、基準クロック(a)が変動してフィードバック・クロック(b)との位相差が大きくなっても、出力ジッタの急激な増大を来すことはなく、位相ロック状態を安定に維持することができる。

図１のＤＰＬＬ回路では、フィードバック部１４にクロック選択回路４０を設け、出力クロック発生回路２４からの出力クロック(j)と中間発振用の分周器１８からの中間クロック(g)とをクロック選択回路４０に入力し、位相ロック検出回路３８の制御によって両クロック(j),(g)のいずれか一方を選択してフィードバック用分周器１６に与えるようにしている。位相ロック状態が確立していない時は、移動平均によって規定される出力クロック(j)の周期が確定するまでしばらく時間を要するため、応答感度の低い出力クロック(j)をフィードバックするよりも、応答感度の高い中間クロック(g)をフィードバックした方が引き込み時間を短くすることができる。

図５に、クロック選択回路４０におけるクロック選択または切り替えの一例を示す。図中、位相ロック検出回路３８からの制御信号つまりクロック選択信号(k)が論理値Ｌになっている時は、位相ロック状態がまだ確立しておらず、クロック選択回路４０において中間クロック(g)が選択されている。位相ロック状態が確立すると、クロック選択信号(k)が論理値Ｌから論理値Ｈに変わり、クロック選択回路４０において出力クロック(j)が選択される。なお、図５の例では、中間発振用の分周器１８における基準分周比Ｎ_Sないしプリスケーラ・プリセット値Ｐが図４の場合とは異なっている。

このＤＰＬＬ回路において、たとえば基準クロック(a)とフィードバック・クロック(b)とをそれぞれの立ち上がりエッジ同士で位相ロックするように設計する場合は、基準クロック(a)の立ち上がりエッジ入力とフィードバック・クロック(b)の立ち下がりエッジ入力とが交互に繰り返される限り、基準クロック(a)とフィードバック・クロック(b)の位相差は±１８０゜の範囲内にあり、この状態が一定時間以上持続したときは位相ロックが確立されたものとみることができる。このＤＰＬＬ回路の位相ロック検出回路３８は、以下に説明するように、基準クロック(a)の立ち上がりエッジとフィードバック・クロック(b)の立ち下がりエッジとが交互に繰り返される連続回数をカウントし、カウント値がプリセット値を超えるまでは出力信号つまりクロック選択信号(k)を論理値Ｌに維持し（クロック選択回路４０で中間クロック(g)を選択し）、カウント値がプリセット値を超えた後はクロック選択信号(k)を論理値Ｈにする（クロック選択回路４０で出力クロック(j)を選択する）ようになっている。

図６に、位相ロック検出回路３８の構成例を示す。この位相ロック検出回路３８は、エッジ検出回路４２とＲＳフリップフロップ回路４４とカウンタ・コントローラ４６とステート・カウンタ４８とコンパレータ５０とを有している。エッジ検出回路４２は、基準クロック(a)とフィードバック・クロック(b)とを入力し、基準クロック(a)の立ち上がりエッジ入力とフィードバック・クロック(b)の立ち下がりエッジ入力とを検出する。エッジ検出回路４２は一対の出力(A),(B)を有し、基準クロック(a)の立ち上がりエッジまたはフィードバック・クロック(b)の立ち下がりエッジのいずれも入力されていない間は(A)＝Ｌ、(B)＝Ｌとし、基準クロック(a)の立ち上がりエッジ入力を検出した時は(A)＝Ｈ、(B)＝Ｌとし、フィードバック・クロック(b)の立ち下がりエッジ入力を検出した時は(A)＝Ｌ、(B)＝Ｈとする。

ＲＳフリップフロップ回路４４は、エッジ検出回路４２の出力(A),(B)をラッチし、(A)＝Ｈ、(B)＝Ｌのときは出力Ｓ[5]をＬとし、(A)＝Ｌ、(B)＝Ｈのときは出力Ｓ[5]をＨとし、(A)＝Ｌ、(B)＝Ｌのときは出力Ｓ[5]のそれまでの論理値を保持する。カウンタ・コントローラ４６は、ＲＳフリップフロップ回路４４の出力Ｓ[5]を前クロック・エッジ入力を記録ないし保持しているフラグとして参照しながら、エッジ検出回路４２の出力(A),(B)を取り込み、(A)＝Ｌ、(B)＝Ｌの出力を挟んで(A)＝Ｈ、(B)＝Ｌの出力と(A)＝Ｌ、(B)＝Ｈの出力とが交互に現れる度毎にステート・カウンタ４８の５ビット・カウント値Ｓ[4:0]を１つカウント・アップさせる。コンパレータ５０は、ステート・カウンタ４８のカウント値Ｓ[4:0]がプリセット値Ｋを超える迄は比較出力信号つまりクロック選択信号(k)をＬにしておき、カウント値Ｓ[4:0]がプリセット値Ｋを超えた時にクロック選択信号(k)をＨにする。すなわち、基準クロック(a)の立ち上がりエッジ入力とフィードバック・クロック(b)の立ち下がりエッジ入力とのクロック・エッジ交互入力が連続してＫ回を超えたときに、位相ロック状態が確立されたものと判定して、クロック選択信号(k)をＬからＨに切り替えるようにしている。一方で、エッジ検出回路４２より (A)＝Ｈ、(B)＝Ｌの出力もしくは(A)＝Ｌ、(B)＝Ｈの出力が(A)＝Ｌ、(B)＝Ｌの出力を挟んで２回連続して現れたときは、その時点でカウンタ・コントローラ４６がステート・カウンタ４８をリセットし、カウント値Ｓ[4:0]を初期値「00000」に戻すようにしている。

図７に、この位相ロック検出回路３８における状態遷移の一例を示す。ＲＳフリップフロップ回路４４の１ビット出力Ｓ[5]（前クロック・エッジ入力保持フラグ）とステート・カウンタ４８の５ビット出力Ｓ[4:0]（クロック・エッジ交互入力連続回数）とを合わせた６ビットのステート情報Ｓ[5:0]を１６進数で表している。図７において、たとえばステート情報Ｓ[5:0]が「０２h」になっているときは、２進数表示では「00000010」であり、Ｓ[5]＝0、Ｓ[4:0]＝00010である。この状態で、フィードバック・クロック(b)の立ち下がりエッジ入力が検出されると、Ｓ[5]＝1、Ｓ[4:0]＝00011となり、ステート情報Ｓ[5:0]は「00100011」つまり「２３h」に遷移する。しかし、この状態で、基準クロック(a)の立ち上がりエッジ入力が検出されると、クロック・エッジの交互入力が成立しなかったことになり、Ｓ[5]＝0のままステート・カウンタ４８の出力Ｓ[4:0]が「00000」に初期化され、ステート情報Ｓ[5:0]は「０２h」から「00000000」つまり「００h」に戻る。なお、初期値「３Ｆh」は一例である。

図８に、位相ロック検出回路３８の作用をタイミングチャートで示す。この例では、ステート・カウンタ４８に対するプリセット値Ｋを「０Ｆh」に設定しており、ステート・カウンタ４８のカウント値Ｓ[4:0]が「０Ｆh」を超えた時点でクロック選択信号(k)をＬからＨに切り替えるようにしている。なお、カウント値Ｓ[4:0]を１６進数で表示している。

図８において、基準クロック(a)を入力していない間は、フィードバック・クロック(b)の各立ち下がりエッジでエッジ検出回路４２より(A)＝Ｌ、(B)＝Ｈが出力され、ステート・カウンタ４８はカウンタ・コントローラ４６によってリセットされ続け、カウント値Ｓ[4:0]を初期値「００h」に保持している。また、フリップフロップ回路４４の出力Ｓ[5]はＨのままでいる。基準クロック(a)の入力が開始すると、基準クロック(a)の立ち上がりエッジ入力とフィードバック・クロック(b)の立ち下がりエッジ入力とが交互に繰り返され、その度に前クロック・エッジ入力保持フラグＳ[5]の論理値が反転するとともに、カウント値Ｓ[4:0]が「０１h」→「０２h」→「０３h」→‥‥と１つずつ増大する。そして、カウント値Ｓ[4:0]が「１０h」に達すると、つまりＳ[4:0]＞プリセット値「０Ｆh」になった時点でクロック選択信号(k)がＬからＨに切り替わっている。

上記の例では基準クロック(a)の立ち上がりエッジとフィードバック・クロック(b)の立ち下がりエッジとの組合せでクロック・エッジの交互入力をモニタしたが、基準クロック(a)の立ち下がりエッジとフィードバック・クロック(b)の立ち上がりエッジとの組合せでも可能である。また、基準クロック(a)とフィードバック・クロック(b)とを一方の立ち上がりエッジと他方の立ち上がりエッジとの間で位相ロックするように設計する場合は、両クロック(a),(b)の立ち上がりエッジ入力同士の組合せまたは立ち下がりエッジ入力同士の組合せで上記のような交互入力のモニタリングを行ってよい。

実際のアプリケーションでは、予め基準クロック(a)が乱れると判っていたり、基準クロック(a)の乱れを判定できる場合がある。たとえば、ＤＶＤ（digital Versatile Disc）等の光ディスク装置で、ウォブル信号を基準クロックとし、そのＭ逓倍の同期クロックを発生するアプリケーションにおいて、ディスクのウォブルにデフェクトがあるときは、そのデフェクト部分についてはウォブルを無視して同期クロックの周期をなるべく乱さずに保持したい場合がある。このＤＰＬＬ回路は、ホールド制御部５２を設けており、そのような場合には、デフェクト信号をホールド指示信号としてホールド制御部５２に入力し、ホールド制御部５２により移動平均値演算回路２２の演算動作を停止させて、移動平均値(i)をホールドする。これにより、出力クロック発生回路２４より生成される出力クロック(j)の周期はデフェクト信号が与えられる直前の周期にホールドされる。このホールド中は、フィードバック部１４のクロック選択回路４０が出力クロック(j)側を選択するのが安定性の上から好ましい。デフェクト信号が解除されると、ホールド制御部５２は移動平均値演算回路２２の演算動作を再開させる。

図９に、本発明の一実施形態におけるＤＰＬＬ回路の構成を示す。図中、図１のＤＰＬＬ回路と同様の構成または機能を有する部分には同一の符号を附してある。この実施形態における最も大きな特徴は、ロックレンジを改善するために位相比較器５４とレンジ・カウンタ５６を設けていることである。

位相比較器５４は、位相比較器１０と同様に、基準クロック(a)とフィードバック・クロック(b)の位相を比較し、その位相差に応じてディジタルの同期制御信号(m),(n)を出力する。ただし、位相比較器１０よりも位相差検出感度の鈍い位相比較器として構成されており、両クロック(a),(b)の位相差が一定の上限値（たとえば一周期の１／８）を超えたときに両者の前後関係に応じて矩形波パルスのアップカウント・イネーブル信号(m)もしくはダウンカウント・イネーブル信号(n)を択一的に出力するようになっている。ここで、アップカウント・イネーブル信号(m)は、基準クロック(a)に対してフィードバック・クロック(b)が進んでいてその位相差が上限値を超えているときに出力される。一方、ダウンカウント・イネーブル信号(n)は、基準クロック(a)に対してフィードバック・クロック(b)が遅れていてその位相差が上限値を超えているときに出力される。上記上限値は１回の位相比較で得られる位相差に対するものでもよく、あるいは複数回の位相比較で得られる位相差の累積値あるいは移動平均値に対するものであってもよい。したがって、位相比較器５４の出力信号(m),(n)は緩慢であり、位相比較器１０よりアップカウント・イネーブル信号(c)もしくはダウンカウント・イネーブル信号(d)のいずれかが出力されていても、両クロック(a),(b)の位相差が上限値を超えていなければ位相比較器５４よりアップカウント・イネーブル信号(m)またはダウンカウント・イネーブル信号(n)のいずれも出力されないという状況が多々ある。

位相比較器５４より出力されたアップカウント・イネーブル信号(m)またはダウンカウント・イネーブル信号(n)はレンジ・カウンタ５６に与えられる。レンジ・カウンタ５６は、分周器１８に対する分周比制御部として機能するものであり、第１の実施例で中間発振用分周器１８のプリスケーラ３０に与えられていたプリセット値Ｐ（一定値）を初期値または基準値としてセットされ、位相比較器５４からのアップカウント・イネーブル信号(m)およびダウンカウント・イネーブル信号(n)に対してそれぞれカウント・アップ動作およびカウント・ダウン動作を行って、基準値Ｐから増減したカウント値Ｐ'を生成し、このカウント値Ｐ'を補正プリセット値としてプリスケーラ３０に与える。

図１０Ａ、図１０Ｂおよび図１０Ｃに、この実施形態のＤＰＬＬ回路における各部の作用をタイミングチャートで示す。この例では、フィードバック用分周器１６における分周比Ｍを「１４」に設定し、レンジ・カウンタ５６に対するプリセット値Ｐを「８０」に設定している。

図１０Ａの（Ｂ）の場面では、図１０Ｂに拡大して示すように、基準クロック(a)に対してフィードバック・クロック(b)が上限値以上に遅れていて、位相比較器５４よりダウンカウント・イネーブル信号(n)が出力されており、１パルスの信号(n)がレンジ・カウンタ５６に入力される度にレンジ・カウンタ５６のカウント値Ｐ'が１つ減分する。こうしてプリスケーラ３０に対する補正プリセット値Ｐ'が減少すると、分周器１８において中間クロック(g)の一サイクルが短縮され、出力クロック(j)の位相を進める方向に位相同期ループが働く。

反対に、図１０Ａの（Ｃ）の場面では、図１０Ｃに拡大して示すように、基準クロック(a)に対してフィードバック・クロック(b)が上限値以上に進んでいて、位相比較器５４よりアップカウント・イネーブル信号(m)が出力されており、１パルスの信号(m)がレンジ・カウンタ５６に入力される度にレンジ・カウンタ５６のカウント値Ｐ'が１つ増分する。こうしてプリスケーラ３０に対する補正プリセット値Ｐ'が増大すると、分周器１８において中間クロック(g)の一サイクルが伸張され、出力クロック(j)の位相を遅らせる方向に位相同期ループが働く。

分周器１８においては、上記したようにアップ・ダウン・カウンタ２８がマスタ・クロックＭＣＫ₁の周波数ｆ_mに対してピーク・ツー・ピークでｆ_m／４〜３ｆ_m／４のカウンタ動作周波数でカウント動作することにより、プリスケーラ３０の出力周波数はｆ_m／４Ｐ〜３ｆ_m／４Ｐの範囲内に限定される。この第２の実施例では、プリスケーラ３０のプリセット値Ｐが可変の補正プリセット値Ｐ'（Ｐ−α〜Ｐ＋β）に置き換えられることで（α，βは正数）、プリスケーラ３０の出力周波数がｆ_m／４（Ｐ＋β）〜３ｆ_m／４（Ｐ−α）の範囲に拡張される。ここで、上限／下限の比率μは３（Ｐ＋β）／（Ｐ−α）である。上記第１の実施例では、α＝０，β＝０で、μ＝３である。この第２の実施例では、たとえばα＝０．２Ｐ，β＝０．２Ｐとすると、μ＝４．５（１．５倍）となる。つまり、位相同期状態を維持できるプリスケーラ３０の出力周波数が１．５倍に拡大することになり、ひいてはこのＤＰＬＬ回路のロックレンジが１．５倍に拡大することになる。

さらに、この実施形態のＤＰＬＬ回路は周波数ロック検出回路５８を設けている。この周波数ロック検出回路５８は、プリスケーラ３０より出力される中間クロック(g)の各一周期につき周期測定回路２０より得られる周期測定値(h)を移動平均値演算定回路２２より得られる移動平均値(i)と比較し、周期測定値(h)と移動平均値(i)との誤差が一定の範囲内にあれば周波数ロックが確立していると判定する。周波数ロック検出回路５８より得られる検出結果信号は、位相ロック検出回路３８からのクロック選択信号(k)と同格のクロック選択信号としてＡＮＤゲート６０を介してクロック選択回路４０に与えられる。これにより、ロック判定がより確実となり、全体制御が一層安定する。また、この実施形態では、ホールド制御部５２が、上記のようなホールド・モード時にレンジ・カウンタ５６の動作もホールドするようにしている。やはり、この場合も、ホールド中はクロック選択回路４０において出力クロック(j)を選択されるように制御してよい。

上記した実施形態における各部の構成は一例であり、本発明の範囲内で種々の変形が可能である。たとえば、位相比較器１０，５４の位相比較や制御信号出力の方式は一例であり、任意のディジタル方式が可能である。また、中間発振用の分周器１８内の構成および作用、特にアップ・ダウン・カウンタ２８やプリスケーラ３０の機能も一例であり、種々の分周技術が使用可能である。周期測定回路２０、移動平均値演算回路２２、出力クロック発生回路２４、分周比制御部（レンジ・カウンタ）５６等も同様であり、任意のディジタル回路で実現可能である。また、上記実施形態におけるロックレンジ改善技術は移動平均化法を用いないＤＰＬＬ回路にも適用可能である。たとえば、上記実施形態において、周期測定回路２０、移動平均値演算回路２２および出力クロック発生回路２４を省き、分周器１８より生成されるクロック(g)をＤＰＬＬ出力とする場合にも適用可能である。

本発明の適用可能なＤＰＬＬ回路の一構成例を示すブロック図である。図１のＤＰＬＬ回路におけるアップ・ダウン・カウンタの回路構成例を示すブロック図である。図１のＤＰＬＬ回路におけるアップ・ダウン・カウンタの作用を示すタイミング図である。図１のＤＰＬＬ回路における位相同期ループ内の各部の作用を示すタイミング図である。図４Ａの（Ｂ）の部分を拡大して示すタイミング図である。図４Ａの（Ｃ）の部分を拡大して示すタイミング図である。図１のＤＰＬＬ回路においてフィードバック信号を切り替える動作の一例を示すタイミング図である。図１のＤＰＬＬ回路における位相ロック検出回路の回路構成例を示すブロック図である。図１のＤＰＬＬ回路の位相ロック検出回路における状態遷移の一例を示す図である。図１のＤＰＬＬ回路における位相ロック検出回路の作用を示すタイミング図である。本発明の一実施形態におけるＤＰＬＬ回路の構成を示すブロック図である。実施形態のＤＰＬＬ回路における位相同期ループ内の各部の作用を示すタイミング図である。図１０Ａの（Ｂ）の部分を拡大して示すタイミング図である。図１０Ａの（Ｃ）の部分を拡大して示すタイミング図である。

符号の説明

１０位相比較器
１２制御発振部
１４フィードバック部
１６フィードバック用分周器
１８中間発振用分周器
２０周期測定回路
２２移動平均値演算回路
２４出力クロック発生回路
２６マスタ・クロック発生回路
２８アップ・ダウン・カウンタ
３０プリスケーラ
３８位相ロック検出回路
４０クロック選択回路
５２ホールド制御部
５４位相比較器
５６レンジ・カウンタ
５８周波数ロック検出部

Claims

入力する所与の基準クロックに対してＭ倍（Ｍは２以上の整数）の周波数を有する同期した出力クロックを生成するためのディジタル位相同期ループ回路であって、
前記出力クロックを１／Ｍに分周してフィードバック・クロックを生成する第１の分周器と、
前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第１の同期制御信号を生成する第１の位相比較器と、
前記第１の位相比較器より得られる第１の同期制御信号にしたがって所定のマスタ・クロックを１／Ｎ（Ｎは２以上の整数）に分周して、前記基準クロックのＭ倍の周波数を有する出力クロックを生成する第２の分周器と、
前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第２の同期制御信号を生成する第２の位相比較器と、
前記第２の位相比較器より得られる第２の同期制御信号にしたがって前記第２の分周器における分周比Ｎを可変制御するための分周比制御部と
を有し、
前記第２の位相比較器が、前記第１の位相比較器よりも鈍い感度で前記基準クロックと前記フィードバック・クロックとの間の位相差を検出する、
ディジタル位相同期ループ回路。
入力する所与の基準クロックに対してＭ倍（Ｍは２以上の整数）の周波数を有する同期した出力クロックを生成するためのディジタル位相同期ループ回路であって、
前記出力クロックを１／Ｍに分周してフィードバック・クロックを生成する第１の分周器と、
前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第１の同期制御信号を生成する第１の位相比較器と、
前記第１の位相比較器より得られる第１の同期制御信号にしたがって所定のマスタ・クロックを１／Ｎ（Ｎは２以上の整数）に分周して、前記基準クロックのＭ倍の周波数を有する出力クロックを生成する第２の分周器と、
前記基準クロックの位相と前記フィードバック・クロックの位相とを比較して、それらの位相差に応じた第２の同期制御信号を生成する第２の位相比較器と、
前記第２の位相比較器より得られる第２の同期制御信号にしたがって前記第２の分周器における分周比Ｎを可変制御するための分周比制御部と
を有し、
前記分周比制御部が、前記第２の分周器に対する基準分周比をカウント初期値としてセットし、前記第２の位相比較器からの第２の同期制御信号に応じてカウント値を増減するレンジ・カウンタを有する、
ディジタル位相同期ループ回路。
前記第２の分周器が、前記第１の位相比較器からの第１の同期制御信号に応じたカウンタ動作周波数で前記マスタ・クロックをカウントする分周用カウンタを有する、
請求項１又は２に記載のディジタル位相同期ループ回路。
前記第２の分周器が、前記第１の位相比較器からの第１の同期制御信号に応じたカウンタ動作周波数で前記マスタ・クロックをカウントする１ビット・カウンタと、前記１ビット・カウンタより出力されるクロックをカウントして前記出力クロックを生成するプリスケーラとを有する、
請求項１又は２に記載のディジタル位相同期ループ回路。
前記１ビット・カウンタが、前記マスタ・クロックを２クロックにつき１つカウントする第１のカウントモードと、前記基準クロックに対して前記フィードバック・クロックの位相が遅れていることを表す前記第１の位相比較器からの第１の同期制御信号に応じて前記マスタ・クロックを４クロックにつき３つカウントする第２のカウントモードと、前記基準クロックに対して前記フィードバック・クロックの位相が進んでいることを表す前記第１の位相比較器からの第１の同期制御信号に応じて前記マスタ・クロックを４クロックにつき１つカウントする第３のカウントモードとを有する、
請求項４に記載のディジタル位相同期ループ回路。
前記第１の位相比較器が、前記基準クロックの立ち上がりエッジもしくは立ち下がりエッジを第１のクロック・タイミングとし、前記フィードバック・クロックの立ち上がりエッジもしくは立ち下がりエッジを第２のクロック・タイミングとして、前記第１のクロック・タイミングと前記第２のクロック・タイミングの前後関係を判定し、相前後する両クロック・タイミング間の期間中に前記第１の同期制御信号を出力する、
請求項１〜５のいずれか一項に記載のディジタル位相同期ループ回路。
前記第２の位相比較器が、前記基準クロックと前記フィードバック・クロックとの間の位相差が設定値の範囲を超えたときに前記第２の同期制御信号を出力する
請求項１〜６のいずれか一項に記載のディジタル位相同期ループ回路。