JP4104854B2

JP4104854B2 - 半導体集積回路

Info

Publication number: JP4104854B2
Application number: JP2001383896A
Authority: JP
Inventors: 和重神田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-12-18
Filing date: 2001-12-18
Publication date: 2008-06-18
Anticipated expiration: 2021-12-18
Also published as: JP2003186556A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧生成回路を内蔵する半導体集積回路に関し、特に電圧生成回路の電圧依存または温度依存の影響を少なくすることに関する。
【０００２】
【従来の技術】
半導体集積回路には、外部電源から入力された電圧から所望の電圧を生成する電圧生成回路が内蔵されている。
【０００３】
図５は電圧生成回路の一例を示したブロック図である。定電流発生回路１０２で生成した定電流源ゲート電圧ＢＩＡＳＮを基準電圧発生回路の代表的な回路であるＢＧＲ（ＢａｎｄＧａｐＲｅｆｅｒｅｎｃｅ）回路１０１に入力する。このＢＧＲ回路１０１で生成された基準電圧ＶＢＧＲと前記電圧ＢＩＡＳＮを電圧生成回路１０３に入力し、デバイスの基準電圧ＶＲＥＦを生成する。
【０００４】
各回路を具体的に説明する。図６は定電流発生回路１０２の具体例である。ＰＭＯＳトランジスタＰ１０１，Ｐ１０２によるカレントミラーとＮＭＯＳトランジスタＮ１０１，Ｎ１０２によって、ＰＭＯＳトランジスタＰ１０３のコントロール信号ＢＩＡＳＰを生成する。このＢＩＡＳＰ信号によって制御されたＰ１０３のドレインをＮＭＯＳトランジスタＮ１０３のドレインおよびゲートに入力し、電源からＰ１０３、Ｎ１０３、接地に貫通電流を流すことで定電流源ゲート電圧ＢＩＡＳＮを生成する。
【０００５】
図７は定電圧発生回路（ＢＧＲ回路）１０１の具体例である。抵抗Ｒ１０２とダイオードＤ１０２の放電パスと、抵抗Ｒ１０３、Ｒ１０４と並列接続された複数個のダイオード群Ｄ１０３の放電パスとが並列に設けられており、ノードＶＡとノードＶＢとが同じ電位となるようなフィードバック回路により構成されている。これらの回路は電圧依存性、温度依存性を補償した回路である。ノードＶＡ、ＶＢをＰＭＯＳトランジスタＰ１０４，Ｐ１０５、ＮＭＯＳトランジスタＮ１０４，Ｎ１０５からなるオペアンプ１０６に定電流源ゲート電圧ＢＩＡＳＮを入力することにより貫通電流を制限し、オペアンプ１０６の感度を上げている。
【０００６】
図５に示す電圧生成回路１０３は、ＢＧＲ回路１０１の出力電圧ＶＢＧＲを任意のレベルに変換し、デバイスの基準電圧ＶＲＥＦを生成するＶＲＥＦ生成回路１０４と、オペアンプの出力をロジック判定しフラグＦＬＧを出力する波形整形回路１０５から構成されている。
【０００７】
図８は電圧生成回路１０３のＶＲＥＦ生成回路１０４の具体例である。オペアンプ１０７にはＢＧＲ回路１０１の発生電圧ＶＢＧＲと、抵抗Ｒ１０５、Ｒ１０６の抵抗分割した電圧ＶＭＯＮとを入力し、両電圧を比較し、比較結果をＰＭＯＳトランジスタＰ１０８にフィードバックをかけることにより、所定の電圧ＶＲＥＦを生成する。この電圧生成回路１０３のオペアンプ１０７にも定電流源ゲート電圧ＢＩＡＳＮ電圧を入力し、オペアンプ１０７の感度を上げるために貫通電流を定電流源ゲート電圧ＢＩＡＳＮで制限している。
【０００８】
また、図９は波形整形回路１０５の具体例である。図９に示す通り波形整形回路１０５はインバータにより構成され、ＰＭＯＳトランジスタＰ１１０とＮＭＯＳトランジスタＮ１０７からなる初段インバータ１０８にはテストモード時に活性化するトランジスタＰ１０９が追加されている。また、初段インバータ１０８はアナログ電圧を受けるため、貫通電流を抑えるためにトランジスタのＬが大きいサイズとなっていることと、インバータの回路しきい値を図８に示す電圧生成回路１０３中のオペアンプ１０７の出力電圧に合わせて調整されたサイズとなっている。
【０００９】
上記テストモードとは、特開２０００−２２９６９７号公報により開示されているテストモードをいう。このテストモード時は、可変抵抗Ｒ１０５を最低レベルにセットした状態で、出力ノードＶＲＥＦに外部から所定の電圧を印加し、印加電圧の抵抗分割によって生じたＶＭＯＮとＶＢＧＲをオペアンプ１０７で比較した結果である電圧判定ＦＬＧ信号をモニターする。可変抵抗Ｒ１０５を段階的に上げていき、ＦＬＧ信号のロジックが変わったときの抵抗Ｒ１０５の抵抗値を記憶すれば、電圧のトリミングを行うことができる。このテストモードは、電圧生成回路１０３のオペアンプ１０７、抵抗Ｒ１０５，Ｒ１０６およびＰＭＯＳトランジスタＰ１０８の系を用いてトリミングすることで、電圧生成回路１０３内のばらつきをなくすことができ、回路のばらつき要素を小さくすることができる。
【００１０】
【発明が解決しようとする課題】
しかし、上記のテスト方法はオペアンプ１０７、抵抗Ｒ１０５，Ｒ１０６およびＰＭＯＳトランジスタＰ１０８のばらつきはトリミングによってなくすことができるが、波形整形回路１０５でのばらつきは考慮されていない。すなわち、オペアンプ１０７の出力電圧が波形整形回路１０５の初段インバータ１０８においてデジタルデータに変換する部分のばらつきはトリミングされることはない。この初段インバータ１０８部分のばらつきを抑えなければＦＬＧ信号に誤差が生じてしまう。
【００１１】
通常、オペアンプ１０７は増幅率を大きくとっているため、２つの比較電圧の差が小さくても大きな出力変動を示すため、オペアンプ１０７を受ける波形整形回路１０５のインバータ初段１０８の回路しきい値がオペアンプ１０７の出力電圧に対して誤差が生じていても問題とならない。
【００１２】
しかし、基準電圧ＶＲＥＦのような常時必要とする電圧の電圧生成回路１０３においては、電源が与えられている間は常に動作するため、不揮発性メモリのように消費電流を問題視するデバイスでは電流をできるだけ小さくするように設計されている。このような場合、オペアンプ１０７の増幅率が小さくなり、初段インバータ回路１０８の回路しきい値との整合が取れずに、電圧依存性、温度依存性によるばらつきで電圧判定結果に誤差が含まれてしまう。
【００１３】
そこで本発明は、電圧生成回路内のオペアンプの出力検出のばらつきを小さくする半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決すために本発明は、所定電圧を基準電圧と比較する差動増幅器と、複数のインバータ回路で構成され、差動増幅器の出力に応じてディジタル信号を出力する波形整形回路と、を備え、波形整形回路の、差動増幅器の出力が入力される初段インバータ回路と第１の電源との間または初段インバータ回路と第２の電源との間に挿入された第１の貫通電流制限素子と、差動増幅器と第１の電源との間または差動増幅器と第２の電源との間に挿入された第２の貫通電流制限素子と、第１の貫通電流制限素子および第２の貫通電流制限素子のそれぞれのゲートへ、波形整形回路および差動増幅器の貫通電流を制限する定電流ゲート電圧を共通に供給する定電流発生回路とを有することを特徴とする半導体集積回路を提供する。
【００１５】
上記解決手段によって、差動増幅器および波形形成回路の貫通電流を同一の定電流源ゲート電圧によって制限するので、差動増幅器および波形整形回路の出力のばらつきを抑えることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態について図を用いて説明する。図１は、本発明の半導体集積回路を表す電圧生成回路のブロック図である。定電流発生回路２で生成した定電流源ゲート電圧ＢＩＡＳＮを基準電圧発生回路の代表的な回路であるＢＧＲ回路１に入力する。このＢＧＲ回路１で生成された基準電圧ＶＢＧＲと前記定電流源ゲート電圧ＢＩＡＳＮを電圧生成回路３に入力する。電圧生成回路３はＶＲＥＦ生成回路４と波形整形回路５とから構成され、ＶＲＥＦ生成回路４には基準電圧ＶＢＧＲおよび定電流源ゲート電圧ＢＩＡＳＮ、波形整形回路５には基準電圧ＶＢＧＲが入力される。また、ＶＲＥＦ生成回路４のオペアンプの出力信号ＯＰＯＵＴは波形整形回路５に入力される。
【００１７】
［第１の実施形態］本発明の第１の実施形態について図２を用いて説明する。図２はオペアンプ１１と波形整形回路１２からなる電圧生成回路の一部であり、本発明の第１の実施形態の一例である。
【００１８】
オペアンプ１１は、ＰＭＯＳトランジスタＰ１１，Ｐ１２によるカレントミラーを構成し、Ｐ１１，Ｐ１２の各ドレインとＮＭＯＳトランジスタＮ１１，Ｎ１２の各ドレインとが接続されている。Ｎ１１およびＮ１２のソースをＮＭＯＳトランジスタＮ１３（貫通電流制限素子）のドレインに接続し、Ｎ１３のソースは接地する。Ｎ１３のゲートには定電流源ゲート電圧ＢＩＡＳＮが入力し、定電流源ゲート電圧ＢＩＡＳＮの電圧によってＮ１３は制御される。Ｐ１２のドレインがオペアンプ１１の出力信号ＯＰＯＵＴとなり、波形整形回路１２に入力される。
【００１９】
波形整形回路１２は、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４からなる初段インバータ回路１３などの複数のインバータ回路から構成されている。初段インバータ回路１３のＰ１４のソースにはＰＭＯＳトランジスタＰ１３のドレインが接続されており、Ｐ１３のゲートはテストモードの切替え信号であるＴＥＳＴの反転信号が入力されている。また、初段インバータ回路１３のＮ１４のソースにはＮＭＯＳトランジスタＮ１５（貫通電流制限素子）のドレインが接続されており、Ｎ１５のゲートは定電流発生回路２で生成された定電流源ゲート電圧ＢＩＡＳＮが入力されている。初段インバータ回路１３の出力は複数のインバータ回路群を介して波形整形され電圧判定ＦＬＧ信号を出力する。初段インバータ回路１３の出力はＮＭＯＳトランジスタＮ１６のドレインと接続され、このＮ１６のゲートにはＴＥＳＴの反転信号が入力されている。
【００２０】
次にこの電圧生成回路の回路動作について説明する。オペアンプ１１には所定電圧ＶＭＯＮと基準電圧ＶＢＧＲが入力され、この２つの電圧が比較される。所定電圧ＶＭＯＮは従来技術の図８において説明した所定電圧ＶＭＯＮと同様であり、デバイスの基準電圧ＶＲＥＦを可変抵抗Ｒ１０５と固定抵抗Ｒ１０６により抵抗分割された電圧である。基準電圧ＶＢＧＲは基準電圧生成回路（ＢＧＲ回路）１で生成された基準電圧である。
【００２１】
ここで、オペアンプ１１のＮ１３は、ゲートに入力している定電流源ゲート電圧ＢＩＡＳＮによって貫通電流を制限し、オペアンプ１１の感度を上げている。オペアンプ１１の出力信号ＯＰＯＵＴは波形整形回路１２の初段インバータ回路１３に入力する。初段インバータ回路１３の電源は、ＴＥＳＴ信号によって制御されたＰ１３を介して供給される。したがって、ＴＥＳＴ信号がＨのときは初段インバータ回路１３へ電源が供給されるが、Ｌのときは初段インバータ回路１３には電源が供給されず、動作しない。この場合、ＴＥＳＴの反転信号はＮ１６のゲートに入力し、Ｎ１６がオンとなりＦＬＧ信号の電位は固定される。また、初段インバータ回路１３の接地側は、定電流源ゲート電圧ＢＩＡＳＮにより制御されたＮ１５を介して接地されている。初段インバータ回路１３と接地との間に介在されたＮ１５は、オペアンプ１１と同様に定電流源ゲート電圧ＢＩＡＳＮによって初段インバータ回路１３の貫通電流を制限している。したがって、電源からの充電パスと接地への放電パスの電流バランスを変えることにより、インバータの回路しきい値電圧を調整している。また、この定電流源ゲート電圧ＢＩＡＳＮはオペアンプ１１にも用いられているので、オペアンプ１１の出力電圧の電圧依存、温度依存、トランジスタしきい値依存に対して、初段インバータ回路１３の回路しきい値電圧の電圧依存、温度依存、トランジスタしきい値依存が同じように変化する。したがって、オペアンプ１１の出力電圧の判定されるポイントはばらつきを持たず、判定誤差を小さくすることができる。
【００２２】
［第２の実施形態］次に本発明の第２の実施形態について図３を用いて説明する。図３はオペアンプ２１と波形整形回路２２からなる電圧生成回路の一部であり、本発明の第２の実施形態の一例である。図３に示す第２の実施形態では、第１の実施形態におけるオペアンプの構成と、貫通電流を制限するトランジスタを挿入する位置が異なる。
【００２３】
オペアンプ２１は、ＮＭＯＳトランジスタＮ２１，Ｎ２２によるカレントミラーを構成し、Ｎ２１，Ｎ２２の各ドレインとＰＭＯＳトランジスタＰ２１，Ｐ２２の各ドレインとが接続されている。Ｐ２１およびＰ２２のソースをＰＭＯＳトランジスタＰ２３（貫通電流制限素子）のドレインに接続し、Ｐ２３のソースは電源に接続される。Ｐ２３のゲートには定電流源ゲート電圧ＢＩＡＳＰが入力し、定電流源ゲート電圧ＢＩＡＳＰによってＰ２３は制御される。Ｐ２２のドレインがオペアンプ２１の出力信号ＯＰＯＵＴとなり、波形整形回路２２に入力される。
【００２４】
波形整形回路２２は、ＰＭＯＳトランジスタＰ２５とＮＭＯＳトランジスタＮ２３からなる初段インバータ回路２３などの複数のインバータ回路から構成されている。初段インバータ回路２３のＰ２５のソースにはＰＭＯＳトランジスタＰ２４（貫通電流制限素子）のドレインが接続されており、Ｐ２４のゲートは定電流発生回路２で生成された定電流源ゲート電圧ＢＩＡＳＰが入力されている。また、初段インバータ回路２３のＮ２３のソースにはＮＭＯＳトランジスタＮ２４のドレインが接続されており、Ｎ２４のゲートはテストモード切替え信号であるＴＥＳＴ信号が入力されている。初段インバータ回路２３の出力は複数のインバータ回路群を介して波形整形され電圧判定ＦＬＧ信号を出力する。初段インバータ回路２３の出力はＰＭＯＳトランジスタＰ２６のドレインと接続され、このＰ２６のゲートにはＴＥＳＴ信号が入力されている。
【００２５】
次にこの電圧生成回路の回路動作について説明する。ＶＭＯＮとＶＢＧＲとの電圧をオペアンプ２１によって比較する。ここで、オペアンプ２１のＰ２３はゲートに入力している定電流源ゲート電圧ＢＩＡＳＰによって貫通電流を制限し、オペアンプ２１の感度を上げている。オペアンプ２１の出力信号ＯＰＯＵＴは波形整形回路２２の初段インバータ回路２３に入力する。初段インバータ回路２３は、定電流源ゲート電圧ＢＩＡＳＰによって制御されたＰ２４での電源からの充電パスの電流と、Ｎ２３での接地への放電パスの電流バランスを変えることによって、初段インバータ回路２３の回路しきい値を調整している。ＴＥＳＴ信号がＬの場合、初段インバータ回路２３と接地との間に介在されたＮ２４のゲートにはＴＥＳＴ信号が入力されているのでＮ２４はオフするが、Ｐ２６はオンするためＦＬＧ信号の電位は固定される。定電流源ゲート電圧ＢＩＡＳＰはオペアンプ２１にも用いられているので、オペアンプ２１の出力電圧の電圧依存、温度依存、トランジスタしきい値依存に対して、初段インバータ回路２３の回路しきい値電圧の電圧依存、温度依存、トランジスタしきい値依存が同じように変化する。したがって、オペアンプ２１の出力電圧の判定されるポイントはばらつきを持たず、判定誤差を小さくすることができる。
【００２６】
［第３の実施形態］次に本発明の第３の実施形態について図４を用いて説明する。図４はオペアンプ３１と波形整形回路３２からなる電圧生成回路の一部であり、本発明の第３の実施形態の一例である。図４に示す第３の実施形態では、第１の実施形態におけるＴＥＳＴ信号の入力がなく、テストモードによる活性化、非活性化のスイッチ（図２におけるＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１６または図３におけるＮＭＯＳトランジスタＮ２４およびＰＭＯＳトランジスタＰ２６）がないものである。
【００２７】
オペアンプ３１は、ＰＭＯＳトランジスタＰ３１，Ｐ３２によるカレントミラーを構成し、Ｐ３１，Ｐ３２の各ドレインとＮＭＯＳトランジスタＮ３１，Ｎ３２の各ドレインとが接続されている。Ｎ３１およびＮ３２のソースをＮＭＯＳトランジスタＮ３３（貫通電流制限素子）のドレインに接続する。Ｎ３３のゲートは定電流源ゲート電圧ＢＩＡＳＮが入力し、定電流源ゲート電圧ＢＩＡＳＮによってＮ３３は制御される。Ｐ３２のドレインがオペアンプ３１の出力信号ＯＰＯＵＴとなり、波形整形回路３２に入力される。
【００２８】
波形整形回路３２は、ＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３４からなる初段インバータ回路３３などの複数のインバータ回路から構成されている。初段インバータ回路３３のＮ３４のソースにはＮＭＯＳトランジスタＮ３５（貫通電流制限素子）のドレインが接続されており、Ｎ３５のゲートは定電流発生回路２で生成された定電流源ゲート電圧ＢＩＡＳＮが入力されている。初段インバータ回路３３の出力は複数のインバータ回路群を介して波形整形され電圧判定ＦＬＧ信号を出力する。
【００２９】
次にこの電圧生成回路の回路動作について説明する。ＶＭＯＮとＶＢＧＲとの電圧をオペアンプ３１によって比較する。ここで、オペアンプ３１のＮ３３はゲートに入力している定電流源ゲート電圧ＢＩＡＳＮによって貫通電流を制限し、オペアンプ３１の感度を上げている。オペアンプ３１の出力信号ＯＰＯＵＴは波形整形回路３２の初段インバータ回路３３に入力する。初段インバータ回路３３の接地側は、定電流源ゲート電圧ＢＩＡＳＮにより制御されたＮ３５を介して接地している。初段インバータ回路３３と接地との間に介在しているＮ３５は、オペアンプ３１と同様に定電流源ゲート電圧ＢＩＡＳＮによって初段インバータ回路３３の貫通電流を制限している。したがって、電源からの充電パスと接地への放電パスの電流をアンバランスにすることによるインバータ回路の回路しきい値電圧を調整している。この定電流源ゲート電圧ＢＩＡＳＮはオペアンプ３１にも用いられているので、オペアンプ３１の出力電圧の電圧依存、温度依存、トランジスタしきい値依存に対して、初段インバータ回路３３の回路しきい値電圧の電圧依存、温度依存、トランジスタしきい値依存が同じように変化する。したがって、オペアンプ３１の出力電圧の判定されるポイントはばらつきを持たず、判定誤差を小さくすることができる。
【００３０】
【発明の効果】
以上詳述したように本発明は、電圧生成回路内のオペアンプの出力検出のばらつきを小さくする半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかる電圧生成回路のブロック図である。
【図２】本発明の第１の実施形態にかかる電圧生成回路の具体例である。
【図３】本発明の第２の実施形態にかかる電圧生成回路の具体例である。
【図４】本発明の第３の実施形態にかかる電圧生成回路の具体例である。
【図５】従来技術にかかる電圧生成回路のブロック図である。
【図６】従来技術にかかる定電流発生回路の具体例である。
【図７】従来技術にかかるＢＧＲ回路の具体例である。
【図８】従来技術にかかるＶＲＥＦ発生回路の具体例である。
【図９】従来技術にかかる波形整形回路の具体例である。
【符号の説明】
１…基準電圧発生回路（ＢＧＲ回路）、２…定電流発生回路、３…電圧生成回路、４…ＶＲＥＦ生成回路、５…波形整形回路、１１，２１，３１…オペアンプ、１２，２２，３２…波形整形回路、１３，２３，３３…初段インバータ回路

Claims

所定電圧を基準電圧と比較する差動増幅器と、複数のインバータ回路で構成され、前記差動増幅器の出力に応じてディジタル信号を出力する波形整形回路と、を備え、
前記波形整形回路の、前記差動増幅器の出力が入力される初段インバータ回路と第１の電源との間または前記初段インバータ回路と第２の電源との間に挿入された第１の貫通電流制限素子と、
前記差動増幅器と前記第１の電源との間または前記差動増幅器と前記第２の電源との間に挿入された第２の貫通電流制限素子と、
前記第１の貫通電流制限素子および前記第２の貫通電流制限素子のそれぞれのゲートへ、前記波形整形回路および前記差動増幅器の貫通電流を制限する定電流ゲート電圧を共通に供給する定電流発生回路と
を有することを特徴とする半導体集積回路。
所定電圧を基準電圧と比較する差動増幅器と、
この差動増幅器の出力によりオンオフを制御され、一端が電源と接続された第１のスイッチと、
この第１のスイッチの他端が接続され、固定抵抗と可変抵抗とから構成された抵抗分割部と、
複数のインバータ回路で構成され、前記差動増幅器の出力に応じてディジタル信号を出力する波形整形回路と、
前記波形整形回路の、前記差動増幅器の出力が入力される初段インバータ回路と第１の電源との間または前記初段インバータ回路と第２の電源との間に挿入された第１の貫通電流制限素子と、
前記差動増幅器と前記第１の電源との間または前記差動増幅器と前記第２の電源との間に挿入された第２の貫通電流制限素子と、
前記第１の貫通電流制限素子および前記第２の貫通電流制限素子のそれぞれのゲートへ、前記波形整形回路および前記差動増幅器の貫通電流を制限する定電流ゲート電圧を共通に供給する定電流発生回路とを具備し、
前記所定電圧は前記抵抗分割部により分圧された電圧であることを特徴とする半導体集積回路。
前記第１のスイッチと電源との間に挿入された第２のスイッチと、
前記波形整形回路の前記初段インバータ回路と前記第１の電源との間または前記第２の電源との間に挿入された第３のスイッチとを具備し、
前記所定電圧が所望の電圧となるような前記抵抗分割部の可変抵抗値を設定するために、前記第２のスイッチをオフおよび前記前記第３のスイッチをオンし、前記第１のスイッチと前記抵抗分割部との接続部から所望のトリミング電圧を供給し、前記差動増幅器の出力に応じた前記波形整形回路のディジタル信号を計測し、前記可変抵抗値を決定するテストモードを備えることを特徴とする請求項２記載の半導体集積回路。
前記テストモードのオフ時に前記波形整形回路の出力が固定されることを特徴とする請求項３記載の半導体集積回路。