JP4094006B2 - 相変化材料メモリにプログラムする方法 - Google Patents

Description

本発明は、構造相変化材料にプログラムするための技術に関し、より詳細には、データを記憶するために異なる比抵抗の状態にプログラムされることができるカルコゲナイド材料を使用する技術に関する。

データ記憶機構（ここでは、簡単に‘相変化メモリ’という）として構造相変化材料を使用する固体メモリデバイスは、メモリに基づく従来の電荷蓄積に対する性能及びコストの両方において著しい優位性を提供する。相変化メモリは、各々のセルがセルのデータを記憶するために、ある構造相変化材料を有する、構成セルのアレイから成る。この材料は、例えば、非晶質から結晶質への可逆的は構造相変化を示すカルコゲナイドアロイであることが可能である。小さいボリュームのカルコゲナイドアロイを、セルが速いスイッチング且つプログラム可能な抵抗器として機能することを可能にする回路に集積される。このプログラム可能抵抗器は、結晶質状態（小さい比抵抗）と非晶質状態（大きい比抵抗）との間の比抵抗の４０倍より大きいダイナミックレンジを示し、又、各々のセルにおけるマルチビット記憶を可能にする複数の中間状態を示す。セルに記憶されたデータは、セルの抵抗を測定することにより読み出される。カルコゲナイドアロイセルは又、不揮発性である。

従来の相変化メモリセルにプログラムするための技術は、相変化材料に対するスイッチング閾値より大きい電圧で、セルに電流の方形波（一定の大きさを有する）を供給することであり、これにより、その材料をリセット状態（非晶質及び大きい比抵抗）のまま保つ。これは、スイッチング閾値より大きい電圧において又、続く方形波パルスの供給により続けられることが可能であり、これにより、セット状態（結晶質及び小さい比抵抗）にその材料を変化させる。相変化材料が、急激に冷却され、非晶質状態のままにされる前に、相変化材料の温度をアモルファス化温度Ｔ_ｍに上げるように、リセットパルスは、セットパルスより大きい値の電流を有する。結晶質状態に変化させるために、その材料は、Ｔ_ｍより低い最適温度Ｔ_ｏｐｔまでヒートバックされることができる。その温度Ｔ_ｏｐｔは、セルにおける材料が、比較的短い時間インタバルにおいて結晶化し、比較的小さい比抵抗になるようにする温度である。理想的には、これは、その相変化材料が非晶質化温度に達しないようにするために、セットパルスの大きさをリセットパルスの大きさより小さいが、その材料がＴ_ｏｐｔに達するのに十分大きくすることにより、達成することが可能である。

相変化メモリにおける製造プロセス及び材料変化のために、製造される装置のセルにおける相変化材料の実際の温度は、セットパルスにより得られる所定のプログラムミング電流／電圧レベルに対して、セル毎に著しく変動する。この変動は、装置の１つ又はそれ以上のセルにおける材料が従来のセット方形波パルスの適用の間にＴ_ｍに不注意に達するようにすることがあり、それ故、それらのセルはセット状態への変化するではなく、誤ってリセット状態のままになることがある。この問題を回避するために、従来のプログラミング技術は、図１に示すように、大きさの減少を有するセット方形波パルス（装置における全てのセルに適用される）を用いる。セット電流の大きさは、その大きさにおいてセル温度における予測変動の観点から、セットパルスを適用する間、デバイスのセルがＴ_ｍに達しないことを保証するために十分小さい。しかしながら、より小さい大きさのセットパルスにより生成される最適温度より低いためにより長いセット方形波が必要とされるため、この解はメモリデバイスのプログラミング速度を低下させることとなる。更に、そのメモリの多くのセルは、セルのセット状態とリセット状態との間の比抵抗におけるダイナミックレンジを減少させる最適な結晶化温度より著しく小さくなる傾向にある。

本発明の実施形態に従って、相変化メモリにプログラムするためのセットパルスは、一般的には、方形波ではなく三角波の形状である。そのようなパルスは又、ここでは、‘セットスイープ’という。セットスイープを用いると、セットパルス電流の大きさを増加させることができ、それ故、デバイスのセル全てにおける相変化材料は、パルスのトレーリング部分における立ち下がり勾配のために、セット状態へのセットパルスの続く変化の間に、少なくともＴ_ｏｐｔの温度に達する。製造プロセス及び材料の変動にも拘らず、メモリにおいて良好な結晶化が生じる。良好な結晶化により、セット状態とリセット状態との間の比抵抗差はより明確になる。これは、メモリにおける変化の許容範囲が増大し、それ故、製造及び検査フローからの大きい歩留まりを可能にすることにより製造コストを低減することを意味する。

メモリデバイスは、セット三角波パルスの大きさが従来のセット電流の大きさより大きいとき、Ｔ_ｍと同じ温度に達することが可能であるが、三角波パルスは、Ｔｍに達したセルさえ、Ｔ_ｏｕｔの温度に又はそれに近い温度に偶然に低下し、結晶化する必要がある、減衰する又は立ち下がり勾配のトレーリング部分を有する。トレーリング部分の間の減衰は、それらのセルにおいてさえ良好な結晶化をもたらすように、セルが約Ｔ_ｏｕｔにおいて必要とされる最小時間インタバルを費やすことを確実にするに十分遅いものである。それらのセルのポピュレーションにおいて大きい変化を有すると予測されるデバイスに対して、トレーリング部分の勾配に対する最大値から最小値への電流の遷移の時間は、比較的小さい変化を示すとして予測されたデバイスに対するより長いことが必要とされる。

本発明の実施形態は、同様の参照番号が同様の要素を示す添付図面を伴って、例として示しているものであり、制限として示すものではない。

図２は、本発明の実施形態に従った、相変化メモリプログラミングパルスのシーケンスを示している。第１パルス２０４は、相変化メモリの一貫したセルに印加される。このパルスは、いずれの従来のタイプであることが可能である。典型的な形状は、図示しているように、一定の電流の大きさを有する方形波である。方形波パルスは、単一のスイッチングトランジスタ（図示せず）を用いて、比較的容易に生成される。第１パルス２０４は、上記の背景技術の部分で述べたように、セルにおける相変化材料が材料の非晶質化温度、即ち、Ｔｍに達するような十分高い温度である、電流の大きさＩｒｅｓｅｔを有するリセットパルス又は非晶質化パルスであることが可能である。代替として、電流の大きさは、第１パルス２０４がセルを所定の状態ままにする限り、異なることが可能である。第１パルス２０４のパルス幅は、所定の状態を達成するために十分長くするように又、選択される。

第１パルス２０４の印加は、図に示しているように、一般に、三角波である第２パルス２０８がその後を続く。第２パルス２０８は、大きさ又は最大値Ｉ２（ｍａｘ）にピークを有するリーディング部分と、最小値Ｉ２（ｍｉｎ）まで減衰するトレーリング部分とを有する。リーディング部分は、トレーリング部分より非常に大きい勾配を有することが可能である。第２パルス２０８の形状は、製造プロセスと、相変化材料における材料変化と、メモリデバイスの全てのセルが、それらの各々に第２パルス２０８が適用される場合に、第１状態から第２状態、即ち異なる状態に変化するように、メモリデバイスの構成セルにおける回路構成との観点から選択されることができる。第１状態及び第２状態は、上記の背景技術のところで述べた、リセット状態及びセット状態であることが可能である。第２パルス２０８の整形は、最大値及び最小値を有するパラメータ数の設定と、使用される相変化材料の種類及び構造並びにメモリデバイスの動作温度環境の観点からの遅延速度／パルス幅とを有する。

Ｉ_{２（ｍａｘ）}及びＩ_{２（ｍｉｎ）}のレベルは広い値の範囲を仮定することが可能である。例えば、Ｉ_{２（ｍａｘ）}はＩ_{ｒｅｓｅｔ}より実質的に大きくすることが可能であり、又は、それは、パルスが適用されるセルにおける相変化材料が結晶化することを確実にするにパルス幅が十分大きい限り、実質的により小さいことが可能である。結晶化は、温度と、材料がその温度で費やす時間量との両方の関数である。これは、相変化材料の温度の関数として（相変化材料のメモリセルにおける）結晶化時間の例示としてのプロットを示す図３により説明することができる。そのプロットは、Ｔ_ｏｐｔより小さい温度において、その材料が結晶化に対して長い時間インタバルを必要とすることを示している。それ故、より小さい電流の大きさ（相変化材料において生成されるより低い温度に略変換される）において、より大きいパルス幅が相変化メモリセルを設定するために必要とされる。理想的には、セットパルスは、セルに対する最も小さいセット状態抵抗と同様に、最も短いセットプログラミングインタバルＴ_ｍｉｎを提供するために、メモリデバイスにおけるできるだけ多くのセルに対して、Ｔ_ｏｐｔをもたらす電流の大きさを有する必要がある。

Ｉ_{２（ｍｉｎ）}のレベルは又、０を含む値の広い範囲に亘って変化することが可能である。理想的には、セットパルスに対するＩ_{２（ｍｉｎ）}における上限は、パルスが印加されるセル全てにおける相変化材料の温度がパルスの端部（Ｉ_{２（ｍｉｎ）}に達したとき）においてＴ_ｍより低いことを確実にする上限であることが可能である。

図４は、他の相変化メモリプログラミングパルスのシーケンスを示している。この例における第２パルス（セットスイープ）３０８は、一般には、尚も三角波というが、リーディング部分とトレーリング部分との間の比較的短い中間部分を有し、その中間部分はリーディング部分とトレーリング部分に対して実質的に０勾配を有する。又、図２の線形減衰速度とは対照的に、図４のトレーリング部分は非線型勾配を有する。一般に、トレーリング部分においてデバイスにおける関連セル全てが速い結晶化温度インタバルを通してスイープするようにされる限り、トレーリング部分の減衰速度は広い範囲を有し、多項式、対数及び指数を有する。

位相変化メモリにおけるセル温度への三角波セットパルスの効果について、図５の代表的なプロットに示している。三角波セットパルスにおける所定の大きさ及び減衰速度に対する大きい変化有する場合でさえ、最適な、即ち、最も小さいセット抵抗がデバイスにおけるセル全てに対して得られるように、全体のメモリデバイスが速い結晶化温度インタバルを通してスイープされることが理解できる。これは又、特定の相変化メモリデバイスに対する、メモリセル抵抗対セット電流のプロットである図６に示されている。リセット状態において開始するメモリセルがプログラミング電流の種々のレベルに応じるように、抵抗がプロットされている。プログラミング電流の種々のレベルを適用するためのシーケンスは、左側から開始し、次いで、右側に移動し、次いで、左側に戻る、矢印により示されている。図から理解できるように、最も小さいセット抵抗は、リセットレベルの方へのその速い立ち上がりのすぐ前に、セット電流の値において得られる。有利なことに、セットパルスの三角波の性質により、セットスイープパルスがそのピーク値から低下しながら戻るにつれ、この最も小さいセット抵抗が‘固定される’ようになる。メモリデバイスにおける各々のセルに対して最も小さいセット抵抗を確実にすることにより、メモリ読み出し動作のための優れたマージン、より高い製造歩留まり及びより良好なプロダクトの信頼性を提供することができる。

セットスイープの有利点は又、メモリデバイスにおけるメモリセルの大きいポピュレーションに対して、メモリセル抵抗体プログラミング電流のプロットを示す図７を考察することにより理解することができる。このデバイスは、構成メモリセルのポピュレーションにおける比較的大きい変化を受ける。セルの全てをセット状態からリセット状態にするためには、大きさＩ_{ｒｅｓｅｔ}の従来の方形波パルスの（各々のセルへの）適用が機能する。しかしながら、同じ方形波セットパルス（一定の大きさ）を適用する従来のプログラミング技術はセット状態にデバイス中の全てのセルを戻すことができない。そのことが、電流の大きさが少なくともＩ_ｃｏｎｖと同じ大きさである必要がある理由である。その大きさにおいて、セルの一部、即ち、領域７０４の範囲内にあるセルは、パルスが突然終了したリセット状態のままである。対照的に、領域７０４中のセル及び領域７０８中のセルを有するセル全ては、パルスがＩ_{２（ｍｉｎ）}までゆっくり減衰した時点まで、結晶化温度インタバルを通してスイープされる（それ故、セット状態に戻ることを確実にする）ため、図に示すようにＩ_{２（ｍｉｎ）}が選択される場合、これは、セットスイープを用いて生じない。セットスイープは、トレーリング部分が破線で示されているループ７１２により示されている。

ここで、図８を参照するに、示している内容は、相変化材料メモリデバイスのブロック図であって、電圧を供給するために設計された波形及び駆動回路構成と、デバイスの構成セルにプログラムするために必要とされる電圧及び電流レベルとを有する、ブロック図である。デバイスは、各々のセル６０４を垂直方向の導体６１４及び水平方向の導体６１０の一意の対によりアクセスすることができる、メモリセル６０４のアレイにより特徴付けられる。この実施形態においては、水平方向の導体６１０は、タイミングロジック６２０からの制御信号が、固体スイッチを閉状態又は開状態にするために各々のセル６０４に供給されるようにする。この固体スイッチは、他のターミナルが電力供給又は復電ノードに接続された相変化材料のボリュームと直列状態にある。電流は、それ故、スイッチが閉状態であるとき、相変化材料を通して供給される又は流入される。このプログラミング電流は垂直方向の導体６１４を通って供給される。プログラミング電流の供給又は流入は、書き込み動作又は読出し動作のどちらが実行されるかに依存して、読み出し回路構成６１８又は波形整形及び駆動回路構成６０８のどちらかにより実行される。読み出し回路構成６１８は全く従来通りであることが可能である。

波形整形及び駆動回路構成６０８は、上記の第１及び第２パルスに従って、セル６０４にプログラムするために必要な電圧及び電流レベルを提供するために設計され、第２パルスは、一般に、三角波形状を有する。積分器／ランプ回路、指数及び対数回路等のような従来のアナログ波形整形回路を用いて、波形整形回路構成を実施することができる。垂直方向の導体６１４に接続されている各々のセル６０４が、セットスイープを達成するために好ましい電流及び電圧のレベルを受けることを確実にするように、整形されたパルスは、次いで、従来のファンアウト（ｆａｎｏｕｔ）回路構成により駆動される。

パルスの生成に関連付けられるタイミングはタイミングロジック６２０により決定されることが可能である。タイミングロジック６２０は、波形整形及び駆動回路構成６０８及び読出し回路構成６１８にディジタル制御信号を供給し、それ故、後者の回路構成は、メモリセル６０４（読み込み動作）の抵抗を測定するか又は、選択されたメモリセル６０４に及び正確なタイミングでリセット及びセットパルスを供給する。セル６０４へのアクセスは、より高いレベルのメモリシステムの要求に依存して、各々のセルに個々にアクセスすることができるランダム方式であることが可能であり、又は、基本的に行毎に統合されることが可能である。

図８に示しているメモリデバイスは、従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジック製造プロセスの僅かに修正されたバージョンを有する、広い範囲の種々の製造プロセスを用いて、構築されることが可能である。セル６０４のアレイ並びに波形整形及び駆動回路構成６０８は、同じ集積回路（ＩＣ）ダイに形成することが単一チップにおけるシステム集積の低コスト化をうまく利用できる場合、そうすることが可能である。

図９は、上記の相変化メモリプログラミングプロセスの携帯用アプリケーション９０４のブロック図を示している。相変化メモリ９０８は、上記のプログラミングプロセスの実施形態に従って、動作される。相変化メモリ９０８は、図１乃至８において説明したプログラミング技術の種々の実施形態に従ってプログラムされたメモリアレイを各々のダイが有する、１つ又はそれ以上の集積回路ダイを有することが可能である。これらのＩＣダイは、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）モジュールのような、個別のスタンドアロン型メモリデバイスであることが可能であり、又は、それらは他のオンチップ機能と共に集積されることが可能である。後者の実施形態においては、相変化メモリ９０８はＩ／Ｏプロセッサ又はマイクロ制御器の一部であることが可能である。

アプリケーション９０４は、例えば、携帯用ノートブック型コンピュータ、ディジタルスチルカメラ及び／又はビデオカメラ、携帯端末又は携帯（セルラー）電話器であることが可能である。これらのアプリケーションの全てにおいて、電子システムは、実効のためにデータ及びコードを記憶するためのプログラムメモリとして相変化メモリ９０８を用いるプロセッサ９１０を有する。代替として、相変化メモリ９０８は、コード及びデータ野不揮発性記憶のための大容量記憶デバイスとして用いられることが可能である。携帯用アプリケーション９０４は、Ｉ／Ｏインタフェース９１４によりパーソナルコンピュータ又はコンピュータのネットワークのような他の装置と通信する。このＩ／Ｏインタフェース９１４は、コンピュータ周辺バス、高速ディジタル通信伝送ライン又は非誘導伝送のためのアンテナへのアクセスを提供することが可能である。プロセッサと相変化メモリ９０８との間の通信及びプロセッサとＩ／Ｏインタフェース９１４との間の通信は、従来のコンピュータバスアーキテクチャを用いて達成されることが可能である。

上記の携帯用アプリケーション９０４の構成要素は、電力供給バス９１６を介してバッテリ９１８により電力供給される。そのアプリケーション９０４は、通常はバッテリにより電力供給されるため、相変化メモリ９０８を有するその機能の構成要素は、低電力消費レベルで所望の性能を提供するように設計される必要がある。更に、制限された携帯用アプリケーションのサイズのために、相変化メモリ９０８を有する図９に示す種々の構成要素は、比較的高密度の機能性を提供する必要がある。勿論、図示していない相変化メモリ９０８についての他の非携帯用アプリケーションが存在する。それらには、例えば、相変化メモリのような不揮発性メモリデバイスから恩恵を受けることが可能である、大きいネットワークサービス又は他のコンピュータ装置がある。

例として、相変化材料はＧｅ_２Ｓｂ_２Ｔｅ_５であることが可能である。例示としてのパルスは、Ｉ_{ｒｅｓｅｔ}のピーク電流の大きさを有することが可能であり、そのＩ_{ｒｅｓｅｔ}は、アレイのセルがリセット状態にプログラムされるようにするに十分大きい。例示としてのパルスは又、２００ｎｓｅｃでＩ_{ｒｅｓｅｔ}から０電流まで減少する立ち下がり端部を有することが可能である。これらの明細書の内容は、しかしながら、単に例示であって、プログラミング技術は、異なる相変化材料の広い範囲と比較的なだらかな勾配の端部を有するパルス形状とを伴って機能することが可能である。

要約すると、セットスイープという、相変化材料メモリプログラミング技術の種々の実施形態について説明した。上記の明細書において、本発明について、特定の例示としての実施形態に関連して説明した。しかしながら、同時提出の特許請求の範囲に記載している本発明の範囲及び主旨から逸脱することなく、種々の修正及び変形を施すことが可能であることが理解されるであろう。例えば、相変化材料は、プログラミング抵抗として機能するカルコゲナイドアロイ又は他の適切な構造相変化材料であることが可能である。明細書及び図面は、従って、制限的なものではなく例示とみなされる必要がある。

相変化メモリにプログラムするための、従来のパルスのシーケンスを示す図である。 本発明の実施形態に従った、セットスイープを有する相変化メモリプログラミングパルスのシーケンスを示す図である。 相変化材料の温度の関数としての相変化材料メモリセルにおける結晶化時間のプロットを示す図である。 セットスイープを有する他の相変化メモリプログラミングパルスのシーケンスを示す図である。 セルに印加される、本発明の実施形態に従ったセットスイープの間に、メモリセルにおける相変化材料の温度対時間の変化を示す図である。 特定の相変化メモリデバイスに対して、メモリセル抵抗対プログラミング電流のプロットを示す図である。 比較的広いポピュレーションの変化の例を示す、大きいメモリセルのポピュレーションに対するメモリセル抵抗対プログラミング電流のプロットを示す図である。 デバイスの構成セルにプログラムするために必要な電圧及び電流レベルを供給するように設計された波形整形及び駆動回路構成を有する、相変化材料メモリデバイスのブロック図である。 プログラミングプロセスを組み込んだ相変化メモリの携帯用アプリケーションの実施形態のブロック図である。

Claims (20)

1. メモリデバイスをプログラミングするための方法であって：
   前記メモリデバイスの構成セルに第１パルスを印加する段階であって、前記セルは、該セルのデータを記憶するように、構造相変化材料を第１状態のままにするように前記構造相変化材料を有する、段階；及び
   第１状態から異なる第２状態に前記材料を変化させるように前記セルに第２パルスを印加する段階であって、前記第２パルスは一般に三角波形状を有する、段階；
   を有する方法であり、
   前記第２パルスはリーディング部分と該リーディング部分により先行されるトレーリング部分とを有し、前記リーディング部分は前記トレーリング部分より急な勾配を有し、大きさ又は最大値においてピークを有し、前記トレーリング部分はゼロレベルにない最小値まで減少する；
   ことを特徴とする方法。
2. 請求項１に記載の方法であって、前記第２パルスは、前記リーディング部分と前記トレーリング部分との間に中間部分を有し、該中間領域は前記リーディング部分と前記トレーリング部分とに対して実質的に０勾配を有する、ことを特徴とする方法。
3. 請求項１に記載の方法であって、前記第１パルスは前記材料を高抵抗状態のままにするように整形され、前記第２パルスは前記材料を低抵抗状態のままにするように整形される、ことを特徴とする方法。
4. 請求項３に記載の方法であって、前記第２パルスの大きさ及び減衰速度は、デバイスにおける製造プロセス及び材料変化に拘らず、前記第１パルス及び前記第２パルスが適用された場合、前記メモリデバイスの全ての成分セルが前記第１状態から前記第２状態に変化するようなものである、ことを特徴とする方法。
5. 請求項４に記載の方法であって、前記大きさは、前記第２パルスがセルに印加される場合、前記デバイスの構成セルの少なくとも一部における前記相変化材料が非晶質化温度に達するようにするに十分大きい、ことを特徴とする方法。
6. 請求項５に記載の方法であって、前記減衰速度は、前記セルにおける前記相変化材料が前記第１状態から前記第２状態に変化するように、非晶質化温度に達したそれらの構成セルが十分遅い速度で冷却するようにするに十分遅い、ことを特徴とする方法。
7. 複数の構成セルを有するアレイであって、各々のセルは該セルのデータを記憶するために構造相変化材料を有する、アレイ；並びに
   前記の複数の構成セルに必要な電圧及び電流レベルを提供するために結合された波形形成及び駆動回路構成であって、該駆動回路構成は、前記構成セルの前記材料を第１状態のままにするために前記の複数のメモリデバイスの構成セルの１つに印加される第１パルスを生成し、次いで、第２パルスが、前記第１状態から異なる第２状態にその材料を変化させるために前記構成セルに印加される、波形形成及び駆動回路構成；
   を有するメモリデバイスであり、
   前記第２パルスはリーディング部分と該リーディング部分により先行されるトレーリング部分とを有し、前記リーディング部分は前記トレーリング部分より急な勾配を有し、大きさ又は最大値においてピークを有し、前記トレーリング部分はゼロレベルにない最小値まで減少する；
   ことを特徴とするメモリデバイス。
8. 請求項７に記載のメモリデバイスであって、前記材料は高抵抗状態から低抵抗状態に応答により変化することができ、前記回路構成は、印加されるときに前記構成セルにおける前記材料を高抵抗状態のままにするように整形し、及び印加されるときに前記構成セルにおける前記材料を低抵抗状態のままにするように整形する、ことを特徴とするメモリデバイス。
9. 請求項８に記載のメモリデバイスであって、前記回路構成は、前記デバイスにおける製造プロセス及び材料変化に拘らず、前記第１パルス及び前記第２パルスが印加される場合、前記メモリデバイスの全ての構成セルが前記第１状態から前記第２状態に変化するような大きさと減衰速度とを有する前記第２パルスを整形する、ことを特徴とするメモリデバイス。
10. 請求項９に記載のメモリデバイスであって、前記回路構成は、前記第２パルスがセルに印加される場合、前記デバイスの構成セルの少なくとも一部における前記相変化材料が非晶質化温度に達するようにするに十分大きい大きさを用いて前記第２パルスを整形する、ことを特徴とするメモリデバイス。
11. 請求項１０に記載のメモリデバイスであって、前記減衰速度は、セルにおける相変化材料が前記第１状態から前記第２状態に変化するように、非晶質化温度に達した構成セルが十分遅い速度で冷却するようにするに十分小さい遅延速度を用いて、前記第２パルスを整形する、ことを特徴とするメモリデバイス。
12. 請求項７に記載のメモリデバイスであって、前記アレイ並びに前記波形形成及び駆動回路構成は同じ集積回路（ＩＣ）ダイに形成されている、ことを特徴とするメモリデバイス。
13. メモリデバイスをプログラミングするための方法であって：
    前記メモリデバイスの構成セルに第１パルスを印加する段階であって、前記セルは、該セルのデータを記憶するため、構造相変化材料を第１状態のままにするために前記構造相変化材料を有する、段階；及び
    前記第１状態から異なる第２状態に前記材料を変化させるように前記セルに第２パルスを印加する段階であって、前記第２パルスは、前記第２パルスの信号レベルが時間と共に連続的に変化するアクティブなインタバルを有し、前記セルは前記アクティブなインタバル中、前記第１状態から前記第２状態に変化する、段階；
    を有する方法であり、
    前記第２パルスはリーディング部分と該リーディング部分により先行されるトレーリング部分とを有し、前記リーディング部分は前記トレーリング部分より急な勾配を有し、大きさ又は最大値においてピークを有し、前記トレーリング部分はゼロレベルにない最小値まで減少する；
    ことを特徴とする方法。
14. 請求項１３に記載の方法であって、前記信号レベルは前記アクティブなインタバル中、時間と共に連続的に減少する、ことを特徴とする方法。
15. 請求項１３に記載の方法であって、前記第１パルスは、前記材料を高抵抗状態のままにするように整形され、前記第２パルスは、前記材料を低抵抗状態のままにするように整形されている、ことを特徴とする方法。
16. 請求項１５に記載の方法であって、第２パルスの大きさ及び減衰速度は、デバイスにおける製造プロセス及び材料変化に拘らず、前記第１パルス及び第２パルスが適用された場合、前記メモリデバイスの全ての成分セルが前記第１状態から前記第２状態に変化するようなものである、ことを特徴とする方法。
17. 複数の構成セルを有するアレイであって、各々のセルは該セルのデータを記憶するために構造相変化材料を有する、アレイ；並びに
    前記の複数の構成セルに必要な電圧及び電流レベルを提供するために結合された波形形成及び駆動回路構成であって、該駆動回路構成は、前記構成セルの前記材料を第１状態のままにするために前記の複数のメモリデバイスの構成セルの１つに印加される第１パルスを生成し、次いで、第２パルスが、前記第１状態から異なる第２状態にその材料を変化させるために前記構成セルに印加され、前記第２パルスは、前記第２パルスの信号レベルが時間と共に連続的に変化するアクティブなインタバルを有し、前記構成セルは、前記アクティブなインタバルの間に前記第１状態から前記第２状態に変化する、波形形成及び駆動回路構成；
    を有するメモリデバイスであり、
    前記第２パルスはリーディング部分と該リーディング部分により先行されるトレーリング部分とを有し、前記リーディング部分は前記トレーリング部分より急な勾配を有し、大 きさ又は最大値においてピークを有し、前記トレーリング部分はゼロレベルにない最小値まで減少する；
    ことを特徴とするメモリデバイス。
18. 請求項１７に記載のメモリデバイスであって、信号レベルが、前記アクティブなインタバル中、時間と共に連続的に減少するように、前記回路構成は前記第２パルスを整形する、ことを特徴とするメモリデバイス。
19. 請求項１７に記載のメモリデバイスであって、前記第１パルスは、前記材料を高抵抗状態のままにするように整形され、前記第２パルスは、前記材料を低抵抗状態のままにするように整形されている、ことを特徴とするメモリデバイス。
20. 請求項１９に記載のメモリデバイスであって、第２パルスの大きさ及び減衰速度は、デバイスにおける製造プロセス及び材料変化に拘らず、前記第１パルス及び第２パルスが適用された場合、前記メモリデバイスの全ての成分セルが前記第１状態から前記第２状態に変化するようなものである、ことを特徴とするメモリデバイス。

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