JP4083725B2 - 薄膜トランジスタの製造方法及びその製造装置 - Google Patents

薄膜トランジスタの製造方法及びその製造装置 Download PDF

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Description

本発明は、薄膜トランジスタの製造方法に関し、特に半導体製造プロセスを取り替えることのできる薄膜トランジスタの製造方法及び製造装置に関する。
一般的に、従来の薄膜トランジスタの製造方法は、半導体製造プロセスの技術よりなされ、薄膜や黄色光やエッチングなどの技術を含み、製造時間が掛かり過ぎ、かつ、製造設備の費用が高いなどの問題があるため望ましくない。
従来の半導体プロセスでは、先に化学蒸着法(CVD)より半導体と絶縁体薄膜を積層し、物理蒸着法(PVD)より導体薄膜を積層しなければならなく、そして、さらに黄色光工程とエッチング工程よりパターンが定義されており、上記のような積層装置およびエッチング装置はともに高価なものである。
図1A〜図1Dに示すように、第1の先行技術は、従来の感光圧印製造プロセスであり、透明型板1aに光透過性のある突起が設けられ、その透明型板1aをガラス基板2aに近接させるとき、その間隔内に感光材3aを注入し、紫外線より露光、硬化定形された後、ドライエッチング或はウェットエッチングを行い一部余分の感光材3aを除去することより、薄膜トランジスタが作成されるが、従来の感光圧印で作成される該突起は、光透過性があるため、感光材3aが全て露光、成形され、別途で利用されるエッチング工程は、一部の要はない感光材3aを除去する以外、さらにフォトレジストとしてパターン成形の深さまでに達する意義がある。
図2は、米国特許US6,518,189号に掲示されるナノインプリント法を示すフローチャートであり、図2に示すように、第2の先行技術は、不透明型板1bに突起が設けられ、その不透明型板1bが熱塑性高分子材3bを塗布した基板2bに圧印されており、熱塑性高分子材の独特性質の理由で、加熱(300℃以上)と加圧より分子を溶融させ一体に硬化する必要があるため、熱塑性高分子材が必要ある工程条件は十分に注意して条件に合わせてその圧印設備を使用しなければならなく、また、熱塑性高分子材は冷却成形に経った後も、さらにエッチング工程を行い必要のパターンを残留させなければならない。
図3は、米国特許US5,900,160号に掲示されるマイクロコンタクトプリンティングを示すフローチャートであり、図3に示すように、第3の先行技術は、渦輪式金型1cが回転ローリングの方式で、微粒子分子層3cのある基板2cに圧印加工するが、このような方式はアラインメントの安定性や正確性が欠けており、また、金型材はジメチルシロキサン(PDMS)より作成され、摩耗変形しやすく、さらにパターン圧印の正確性に影響することになる。
図4は、米国特許US6,060,121号に掲示されるマイクロコンタクトプリンティングを示すフローチャートであり、図4に示すように、第4の先行技術は、表面に圧印材3dが塗布され突起のある型板1dを用い、基板2dに薄膜4dが圧印されるが、このような方法で成形される材料は薄すぎて、パターン厚さを増加させる為、その上に他の工程で他の材質が形成しなければならない。
図5A〜図5Dは、米国特許US6,380,101号に掲示されるマイクロコンタクトプリンティングを示すフローチャートであり、図5A〜図5Dに示すように、第5の先行技術は、表面に圧印材3eが塗布され突起のある型板1eを用い、基板2eに薄膜4eが圧印されるが、このような方法は、第1の先行技術の従来の感光圧印製造プロセスに似ており、圧印材3eも同じフォトレジストとして後続のエッチング工程に用いる。
図6A〜図6Dは、米国特許US6,413,587号に掲示されるマイクロコンタクトプリンティングを示すフローチャートであり、図6A〜図6Dに示すように、第6の先行技術は、表面に圧印材3fが塗布され突起のある型板1fを用い、基板2fに薄膜4fが圧印されるが、このような方法は、第4の先行技術のマイクロコンタクトプリンティングに似ており、圧印材が薄すぎて、パターン厚さを増加させる為、その上に他の材質が形成しなければならない。
また、第3〜第6の先行技術が掲示されたコンタクトプリンティングは、先ず、ともに高分子材のプリント鋳込み型を作成しなければならなく、このプリント鋳込み型は十分な変形が可能かつ圧印の後に基板と分離しやすくなるが、柔軟性物は弾性特性があるため、金型上のパターンはプレスの影響を受けプリントのときに欠陥が発生し、圧印の正確性まで影響する。また、高分子材自身の化学特性のため、金型は非極性有機溶剤(例えば、トルエン、ヘキサン)と反応しやすく体積を膨張させることになるので、製造環境を制御しなければならなくなる。
ここで、本発明者は、上記の欠点を鑑みて、熱心な研究により、やっと合理な設計且つ前記の欠点を有効に改善できた本発明を提案した。
本発明の目的は、簡単な工程で半導体製造プロセスに代わり、作成効率向上並びにコストを下げることができる薄膜トランジスタの製造方法及びその製造装置を提供することにある
本発明のもう一つの目的は、直接パターン成形の深さを制御でき、また、エッチング或は他の工程が必要ない薄膜トランジスタの製造方法及びその製造装置を提供することにある
上記の目的を達成する為に、本発明は、ガラス基板上にネガ感光材を塗布する工程と、透明型板上に所定パターンからなる光を通さない突起を設ける工程と、この透明型板をガラス基板に加圧する工程と、紫外線(UV)でこのネガ感光材を露光、硬化成形する工程と、この透明型板とガラス基板を分離した後、化学溶液で洗浄し光を通さない突起によって硬化成形されないネガ感光材を除去する工程とを含む薄膜トランジスタの製造方法を提供する。
上記の目的を達成する為に、本発明は、透明型板と、この透明型板に設けられ、所定パターンからなる、光を通さない突起と、を含む薄膜トランジスタの製造装置を提供する。前記透明型板は、ネガ感光材が塗布されたガラス基板に、前記突起と当該ネガ感光材を介して加圧され、前記突起は、マスクとして当該ネガ感光材を露光、硬化成形させ、前記透明型板と当該ガラス基板を分離した後は、化学溶液で洗浄することによって硬化成形されないネガ感光材を除去する。
上記の目的を達成する為に、本発明は、透明型板と、この透明型板に設けられ、所定パターンからなる、光を通さない突起と、前記透明型板と前記突起の間に形成され、前記透明型板と前記突起の熱膨張係数の中間の値を有する熱膨張係数を持つ付着層と、を含む薄膜トランジスタの製造装置を提供する。前記透明型板は、ネガ感光材が塗布されたガラス基板に、前記突起と当該ネガ感光材を介して加圧され、前記突起は、マスクとして当該ネガ感光材を露光、硬化成形させ、前記透明型板と当該ガラス基板を分離した後は、化学溶液で洗浄することによって硬化成形されないネガ感光材を除去する。

本発明の特徴及び技術内容を更に理解させるため、以下の本発明に係わる詳細な説明及び添付図面を参考にできるが、添付図面は参考及び説明用だけに提供され、本発明に制限するものではない。
本発明は、透明型板に光を通さない突起が設けられ、さらにネガ感光材が塗布された基板上に圧印され、この光を通さない突起が、一部の感光材をマスキングでき、紫外線の照射より硬化されることを避けられ、さらに化学溶液で硬化成形されないネガ感光材を洗浄し除去され、エッチング又は他の工程が別途で利用されることなく、直接基板上のパターン定義が完成でき、かつ直接パターンの深さが定義できる。本発明は、性質が異なる感光材を用い薄膜トランジスタの各層構造に適応でき、例えば、活性層やオーミックコンタクト層などの半導体材を半導体層とし、ゲート電極やソース・ドレイン電極やコンタクトパッドやキャパシタンス電極やサーキットラインなどの導電材を導線又は電極層とし、並びに、絶縁層や誘電体層やパッシベーション層などの絶縁材で分離に用いることができる。それは明らかに半導体製造プロセスの複雑な工程より簡単かつ快速の製造フローがあり、半導体設備のコストも節約できる。
図7A〜図7Cは、薄膜トランジスタの製造方法を実施することを示す図であり、図7Aに示すように、先ず、ガラス基板2を配置し、このガラス基板2上にネガ感光材3がスピンコーティング、また透明型板1を配置し所定のパターンに光を通さない突起11を設けることを含む。図7Bに示すように、この透明型板1をガラス基板2に水平に圧し、ネガ感光材3に均一の圧力を与え、この透明型板1を所定の深さまでにネガ感光材3に圧下されることが制御でき、かつネガ感光材3は透明型板1とガラス基板2との間に流れ充填でき、さらに紫外線(UV)4でこのネガ感光材3を露光、硬化成形させ、その時、光を通さない突起11がその直下のネガ感光材3をマスキング出来、紫外線4の照射より硬化されことを避けられる。図7Cに示すように、この透明型板1とガラス基板2を分離した後、特定の化学溶液で洗浄し光を通さない突起11の遮蔽によって硬化成形されないネガ感光材3を除去し、ガラス基板2上のパターン化する工程が完成する。光を通さない突起11を有する透明型板1よりネガ感光材3を圧印し硬化成形されることで、性質が異なる感光材(例えば、半導体材や導電材或は絶縁材)を用い薄膜トランジスタの各層構造に適応でき、必要の薄膜トランジスタが形成できる。
この透明型板1は、例えば、ガラス或は石英である透光材より作成され、また作成された光を通さない突起11は、例えば、クロム(Cr)、モリブデン(Mo)、タングステン(W)である金属などの光を通さない材料で作成され、光を通さない突起11の作成高度は、プロセスが要求する高度よりやや低い。
この透明型板1の作成は、半導体製造プロセスで清浄し、物理蒸着法(PVD)より付着層5(例えば、金属酸化物)をめっきした後、さらに、光を通さない突起11(例えば、金属薄膜)がめっきされており、図8に示すように、付着層5は、この光を通さない突起11とこの透明型板1との間に設けられ、付着層5の熱膨張係数の値は、この光を通さない突起11の熱膨張係数の値とこの透明型板1の熱膨張係数の値との間にあり、また、付着層5は、この光を通さない突起11の金属材が形成する金属酸化物材より作成される。好ましい態様は、クロムを用いるとき、先ず厚さが500Å以下である酸化クロム層をめっきし、さらにクロムの実際の厚さを後ろの圧印が予期するパターンの高さより略低くするようにクロムをめっきし、その差は後続の圧力及び材料接着度に関わり、好ましい差は約10%以内である。金属薄膜をめっきした後に、さらに黄色光やエッチング(プラズマエッチングやウェットエッチング、E−beamフォトエッチング或はレーザー描きなど)の工程でパターンを定義し、さらに透明な材料(例えば、テフロン(登録商標))を均一に塗布し、テフロン(登録商標)は圧印材に対しデウェッティング(de−Wetting)効果があるため、その層をデウェッティング層6に称する。
透明型板加圧する前に、感光素子で透明型板1ガラス基板2にアラインメントするこの感光素子は、電荷結合素子CCD或は相補性金属酸化膜半導体CMOSである
本発明の薄膜トランジスタの製造方法及びその構造は、以下の利点がある。
1.本発明は、半導体製造プロセスの複雑な工程より簡単かつ快速の製造フローがあり、半導体設備のコストも節約できる。
2.本発明は、直接パターン成形の深さが制御でき、また他の工程が必要なくコストが下げられる。
3.本発明は、全て又は部分的な半導体製造プロセスに代わり薄膜トランジスタの各層構造を作成でき、必要に応じて作成しコストを下げる。
4.本発明は、長持ちできる金属突起を設け圧印することで、変形し難いため、パターン圧印の正確性や安定性はともに従来の技術より高い。
図1Aは、従来の感光圧印製造プロセスを示すフローチャートである。 図1Bは、従来の感光圧印製造プロセスを示すフローチャートである。 図1Cは、従来の感光圧印製造プロセスを示すフローチャートである。 図1Dは、従来の感光圧印製造プロセスを示すフローチャートである。 図2は、米国特許US6,518,189号に掲示されるナノインプリント法を示すフローチャートである。 図3は、米国特許US5,900,160号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図4Aは、米国特許US6,060,121号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図4Bは、米国特許US6,060,121号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図4Cは、米国特許US6,060,121号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図4Dは、米国特許US6,060,121号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図5Aは、米国特許US6,380,101号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図5Bは、米国特許US6,380,101号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図5Cは、米国特許US6,380,101号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図5Dは、米国特許US6,380,101号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図6Aは、米国特許US6,413,587号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図6Bは、米国特許US6,413,587号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図6Cは、米国特許US6,413,587号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図6Dは、米国特許US6,413,587号に掲示されるマイクロコンタクトプリンティングを示すフローチャートである。 図7Aは、本発明の好ましい実施例で、薄膜トランジスタの製造方法を実施することを示す図である。 図7Bは、本発明の好ましい実施例で、薄膜トランジスタの製造方法を実施することを示す図である。 図7Cは、本発明の好ましい実施例で、薄膜トランジスタの製造方法を実施することを示す図である。 図8は、本発明の型板を示す側面図である。
符号の説明
1 透明型板
2 ガラス基板
3 ネガ感光材
4 紫外線(UV)
5 付着層
6 デウェッティング層
11 光を通さない突起

Claims (24)

  1. ガラス基板上に、半導体材、導電材又は絶縁材からなるネガ感光材を塗布する工程と、
    透明型板上に所定パターンからなる、光を通さない突起を設ける工程と、
    前記透明型板を、前記ネガ感光材を介して前記ガラス基板に加圧する工程と、
    前記突起をマスクとして、紫外線(UV)で前記ネガ感光材を露光、硬化成形する工程と、
    前記透明型板と前記ガラス基板を分離した後、化学溶液で洗浄することにより、硬化成形されないネガ感光材を除去する工程とを含む、
    薄膜トランジスタの製造方法。
  2. スピンコーティングより前記ネガ感光材を塗布することを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
  3. 前記透明型板は所定の深さまでに前記ネガ感光材を加圧することを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
  4. 前記透明型板はガラス又は石英であり、前記光を通さない突起は金属材であることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
  5. 前記光を通さない突起と前記透明型板との間に、両者の熱膨張係数の中間の値を有する熱膨張係数を持つ付着層が形成されることを特徴とする請求項4に記載の薄膜トランジスタの製造方法。
  6. 前記付着層は前記金属材の酸化物であることを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
  7. 前記金属材はクロム(Cr)、モリブデン(Mo)又はタングステン(W)を含む遷移金属元素であり、前記金属材の酸化物はクロム(Cr)、モリブデン(Mo)又はタングステン(W)を含む遷移金属元素の酸化物であることを特徴とする請求項6に記載の薄膜トランジスタの製造方法。
  8. 前記金属材には、前記ネガ感光材に対しデウェッティング性を有するデウェッティング層がめっきされていることを特徴とする請求項4に記載の薄膜トランジスタの製造方法。
  9. 前記デウェッティング層はテフロン(登録商標)であることを特徴とする請求項8に記載の薄膜トランジスタの製造方法。
  10. 前記透明型板を加圧する前に、感光素子で前記透明型板をガラス基板にアラインメントすることを特徴とする請求項1に記載の薄膜トランジスタの製造方法。
  11. 前記感光素子は、電荷結合素子CCD又は相補性金属酸化膜半導体CMOSであることを特徴とする請求項10に記載の薄膜トランジスタの製造方法。
  12. 薄膜トランジスタを製造するための薄膜トランジスタ製造装置であって、
    半導体材、導電材又は絶縁材からなるネガ感光材が塗布されたガラス基板に加圧する透明型板と、
    前記ネガ感光材に面する前記透明型板の一方側に設けられ、光を通さない突起パターンであって、外部から入射する紫外線により前記ネガ感光材を露光する際にマスクとして用いる突起パターンと、
    を含み、
    前記透明型板は、前記ネガ感光材を露光する前に、前記突起パターンを介して前記ガラス基板の前記ネガ感光材に加圧され、
    前記透明型板は、前記ネガ感光材を露光した後に、前記ガラス基板と分離され、前記ネガ感光材に所定のパターンが形成される、
    薄膜トランジスタ製造装置。
  13. 前記透明型板はガラス又は石英であり、前記光を通さない突起パターンは金属材であることを特徴とする請求項12に記載の薄膜トランジスタ製造装置。
  14. 前記光を通さない突起パターンと前記透明型板との間に、両者の熱膨張係数の中間の値を有する熱膨張係数を持つ付着層が更に含まれることを特徴とする請求項13に記載の薄膜トランジスタ製造装置。
  15. 前記付着層は前記金属材の酸化物であることを特徴とする請求項14に記載の薄膜トランジスタ製造装置。
  16. 前記金属材はクロム(Cr)、モリブデン(Mo)又はタングステン(W)を含む遷移金属元素であり、前記金属材の酸化物はクロム(Cr)、モリブデン(Mo)又はタングステン(W)を含む遷移金属元素の酸化物であることを特徴とする請求項15に記載の薄膜トランジスタ製造装置。
  17. 前記金属材には、前記ネガ感光材に対しデウェッティング性を有するデウェッティング層がめっきされていることを特徴とする請求項13に記載の薄膜トランジスタ製造装置。
  18. 前記デウェッティング層はテフロン(登録商標)であることを特徴とする請求項17に記載の薄膜トランジスタ製造装置。
  19. 薄膜トランジスタを製造するための薄膜トランジスタ製造装置であって、
    半導体材、導電材又は絶縁材からなるネガ感光材が塗布されたガラス基板に加圧する透明型板と、
    前記ネガ感光材に面する前記透明型板の一方側に設けられ、光を通さない突起パターンであって、外部から入射する紫外線により前記ネガ感光材を露光する際にマスクとして用いる突起パターンと、
    前記透明型板と前記突起パターンの間に形成され、前記透明型板と前記突起パターンの熱膨張係数の中間の値を有する熱膨張係数を持つ付着層と、
    を含み、
    前記透明型板は、前記ネガ感光材を露光する前に、前記突起パターンを介して前記ガラス基板の前記ネガ感光材に加圧され、
    前記透明型板は、前記ネガ感光材を露光した後に、前記ガラス基板と分離され、前記ネガ感光材に所定のパターンが形成される、
    薄膜トランジスタ製造装置。
  20. 前記透明型板はガラス又は石英であり、前記光を通さない突起パターンは金属材であることを特徴とする請求項19に記載の薄膜トランジスタ製造装置。
  21. 前記付着層は前記金属材の酸化物であることを特徴とする請求項20に記載の薄膜トランジスタ製造装置。
  22. 前記金属材はクロム(Cr)、モリブデン(Mo)又はタングステン(W)を含む遷移金属元素であり、前記金属材の酸化物はクロム(Cr)、モリブデン(Mo)又はタングステン(W)を含む遷移金属元素の酸化物であることを特徴とする請求項21に記載の薄膜トランジスタ製造装置。
  23. 前記金属材には、前記ネガ感光材に対しデウェッティング性を有するデウェッティング層がめっきされていることを特徴とする請求項20に記載の薄膜トランジスタ製造装置。
  24. 前記デウェッティング層はテフロン(登録商標)であることを特徴とする請求項23に記載の薄膜トランジスタ製造装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4281773B2 (ja) * 2006-09-25 2009-06-17 ヤマハ株式会社 微細成形モールド及び微細成形モールドの再生方法
JP4958087B2 (ja) * 2007-09-27 2012-06-20 リソテック ジャパン株式会社 光インプリント用の光照射ユニット
JP4862033B2 (ja) * 2007-12-19 2012-01-25 旭化成株式会社 光吸収性を有するモールド、該モールドを利用する感光性樹脂のパターン形成方法、及び印刷版の製造方法
JP5428449B2 (ja) * 2009-03-30 2014-02-26 大日本印刷株式会社 マイクロコンタクトプリンティング用スタンプ作製用マスター版の製造方法、およびマイクロコンタクトプリンティング用スタンプ作製用マスター版
CN111354508B (zh) * 2016-07-15 2022-08-19 昇印光电(昆山)股份有限公司 一种柔性电极薄膜及应用
CN109031881A (zh) * 2018-07-27 2018-12-18 李文平 掩膜模具及其制备三维结构的方法
CN113851577B (zh) * 2021-09-23 2024-02-20 业成光电(深圳)有限公司 压电传感器的制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900160A (en) * 1993-10-04 1999-05-04 President And Fellows Of Harvard College Methods of etching articles via microcontact printing
US6518189B1 (en) * 1995-11-15 2003-02-11 Regents Of The University Of Minnesota Method and apparatus for high density nanostructures
US6060121A (en) * 1996-03-15 2000-05-09 President And Fellows Of Harvard College Microcontact printing of catalytic colloids
US6413587B1 (en) * 1999-03-02 2002-07-02 International Business Machines Corporation Method for forming polymer brush pattern on a substrate surface
US6380101B1 (en) * 2000-04-18 2002-04-30 International Business Machines Corporation Method of forming patterned indium zinc oxide and indium tin oxide films via microcontact printing and uses thereof
US7101644B2 (en) * 2000-06-23 2006-09-05 Dai Nippon Printing Co., Ltd. Hologram transfer foil
JP2002072445A (ja) * 2000-09-04 2002-03-12 Dainippon Printing Co Ltd ハーフトーン位相シフトフォトマスク及びハーフトーン位相シフトフォトマスク用ブランクス
US6501525B2 (en) * 2000-12-08 2002-12-31 Industrial Technology Research Institute Method for interconnecting a flat panel display having a non-transparent substrate and devices formed
US7037639B2 (en) * 2002-05-01 2006-05-02 Molecular Imprints, Inc. Methods of manufacturing a lithography template
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法

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