JP4077786B2

JP4077786B2 - パルス回路

Info

Publication number: JP4077786B2
Application number: JP2003423367A
Authority: JP
Inventors: 恵美高尾; 英樹西野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2008-04-23
Anticipated expiration: 2023-12-19
Also published as: JP2005184543A

Description

本発明は、ブリッジ回路を駆動させるパルス回路において、入力パルス幅に応じて変化する出力パルス幅を効率よく出力させると共に、細い入力パルスでも出力リニアリティーを向上したパルス回路に関するものである。

大電流が必要な負荷がつながるブリッジ回路は、トランジスタのサイズが大きく電流能力も非常に高い。そのため電流切り替わり時には、同相の上下トランジスタが同時に通電状態となる貫通電流による回路誤動作、および出力トランジスタの破壊が大きな問題となる。この貫通電流を防ぐために、一般的に導通状態の一方のトランジスタを先に非導通状態にしてから一定遅延時間後、他方のトランジスタを非導通状態から導通状態にする方法が取られている。

図４（ａ）は従来のブリッジ回路に用いる駆動用パルス生成するパルス回路の概略図、（ｂ）は各端子におけるパルス波形のタイミングチャートである。図４（ａ）において、１は遅延回路、３は論理積回路、４は論理和回路、５は電源、６はＮチャンネルＭＯＳトランジスタの上側トランジスタ、７はＮチャンネルＭＯＳトランジスタの下側トランジスタ、８は負荷、９は入力端子、１０は出力端子である。

図４（ａ）に示すように、入力端子９は遅延回路１に接続される。遅延回路１の出力と入力端子９は論理積回路３の入力に接続され、論理積回路３の出力は上側トランジスタ６のゲートに接続される。また、入力端子９と遅延回路１の出力を論理和回路４の入力に接続し、論理和回路４の出力は下側トランジスタ７のゲートに接続する。上側トランジスタ６のドレインは電源５に接続し、下側トランジスタ７のソースは接地する。上側トランジスタ６のソースと下側トランジスタ７のドレインを接続し、これが負荷８を接続する出力端子１０とする。

また、図４（ｂ）に示すタイミングチャートにおいて、Ｖin４９は入力端子９に入力するパルス波形、Ｖｄ４１は遅延回路１の遅延出力のパルス波形、Ｖｎ４３は論理積回路３の出力パルス波形、Ｖｎ４４は論理和回路４の出力パルス波形、Ｖout４１０は出力端子１０のパルス波形を示している。

以上のように構成された従来のパルス回路について動作を説明する。入力端子９に入力パルス信号波形Ｖin４９が入ると、この信号は遅延回路１により一定時間ｔ１遅延された波形Ｖｄ４１を得る。この遅延回路１は、一般に積分回路やゲート遅延やシフトレジスタなどで構成される。遅延回路１によって遅延された波形Ｖｄ４１と入力パルス信号波形Ｖin４９を論理積回路３、論理和回路４の入力信号として上，下側トランジスタ６，７を駆動する信号波形Ｖｎ４３，Ｖｎ４４を得る。このようにして得られた駆動信号波形Ｖｎ４３，Ｖｎ４４は上，下側トランジスタ６，７が同時に導通しない期間ｔ１を得る。

この時、出力パルス信号波形Ｖout４１０は入力パルス信号波形Ｖin４９に比べて遅延時間ｔ１分短くなった信号となる。このような駆動方式によって、上，下側トランジスタ６，７が同時に導通する貫通は生じなくなる。

しかしながら、前記従来の方法では、入力パルス信号波形Ｖin４９に比べて遅延時間ｔ１分短くなった出力パルス信号波形Ｖout４１０となるため、入力パルス信号波形Ｖin４９のパルス幅がある程度小さくなってくると入力パルス信号に対して遅延時間ｔ１の占める時間が増大してきて、出力パルス信号波形Ｖout４１０は入力パルス信号に比べ小さくなる。さらに入力パルス信号を小さくしていくと、やがてパルス幅が遅延時間ｔ１以下では出力パルス信号が出なくなる。この状態では入力パルス信号に対して出力パルス信号が応答しなくなり、出力端子につながる負荷８を線形性よく制御することが不可能となるという問題があった。

本発明は、前記従来技術の問題を解決することに指向するものであり、上側トランジスタ６と下側トランジスタ７間に生じる貫通電流を防ぎ、さらに出力パルス信号のパルス幅として入力パルス信号のパルス幅を確保して、出力端子に接続した負荷を線形性よく制御できる、出力リニアリティーの良好なパルス回路を提供することを目的とする。

この目的を達成するために、本発明に係る請求項１に記載されたパルス回路は、ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した駆動信号の第１遅延パルス信号を上側トランジスタに出力する１番目の遅延回路と、入力された第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、パルス信号および第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、１番目の遅延回路と２番目の遅延回路とを直列接続したことを特徴とする。

また、請求項２に記載されたパルス回路は、ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した第１遅延パルス信号を出力する１番目の遅延回路と、入力された第１遅延パルス信号を昇圧した駆動信号の昇圧パルス信号を上側トランジスタに出力する昇圧回路と、入力された第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、パルス信号および第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、１番目の遅延回路と２番目の遅延回路とを直列接続したことを特徴とする。

また、請求項３に記載されたパルス回路は、ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した駆動信号の第１遅延パルス信号を上側トランジスタに出力する１番目の遅延回路と、入力された第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、パルス信号および第１遅延パルス信号および第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、１番目の遅延回路と２番目の遅延回路とを直列接続したことを特徴とする。

また、請求項４に記載されたパルス回路は、ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した第１遅延パルス信号を出力する１番目の遅延回路と、入力された第１遅延パルス信号を昇圧した駆動信号の昇圧パルス信号を上側トランジスタに出力する昇圧回路と、入力された第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、パルス信号および第１遅延パルス信号および第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、１番目の遅延回路と２番目の遅延回路とを直列接続したことを特徴とする。

前記構成によれば、上側トランジスタの駆動信号は、入力パルス信号を遅延させた第１遅延パルス信号、あるいは昇圧した昇圧パルス信号をの入力パルス信号パルス幅のまま使用し、下側トランジスタの駆動信号は、第１遅延パルス信号を遅延させた第２遅延パルス信号および入力パルス信号、あるいは第２遅延パルス信号および入力パルス信号および第１遅延パルス信号を入力信号とする論理回路の出力パルス信号を使用して、各駆動信号によって上側トランジスタと下側トランジスタ間の貫通電流を防ぎ、さらに出力パルス信号のパルス幅として入力パルス信号のパルス幅を確保し、出力端子に接続の負荷を線形性よく制御することができる。

以上説明したように、本発明によれば、各駆動信号によって上側トランジスタと下側トランジスタ間の貫通電流を防ぎ、さらに出力パルス信号のパルス幅として入力された前記パルス信号のパルス幅を確保して、細いパルス幅であってもブリッジ回路を効率よく制御できるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１（ａ）は本発明の実施の形態１におけるブリッジ回路に用いる駆動用パルス生成するパルス回路の概略図、図１（ｂ）は各端子におけるパルス波形のタイミングチャートである。ここで、前記従来例を示す図４において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示し、以下の各図においても同様とする。

図１（ａ）において、１は遅延回路列の１番目の遅延回路（以下、第１遅延回路という）、２は２番目の遅延回路（以下、第２遅延回路という）、４は論理和回路、５は電源、６は上側トランジスタ、７は下側トランジスタ、８は負荷、９は入力端子、１０は出力端子である。図１（ａ）に示すように、入力端子９は第１遅延回路１に接続する。第１遅延回路１の出力は上側トランジスタ６のゲートと、第２遅延回路２に接続する。また、第２遅延回路２の出力と入力端子９は論理和回路４の入力に接続され、その出力は下側トランジスタ７のゲートに接続される。上側トランジスタ６のドレインは電源５に接続し、下側トランジスタ７のソースは接地する。上側トランジスタ６のソースと下側トランジスタ７のドレインを接続し、これが負荷８を接続する出力端子１０とする。

また、図１（ｂ）に示すタイミングチャートにおいて、Ｖin１９は入力端子９に入力するパルス波形、Ｖｄ１１は第１遅延回路１の出力する第１遅延パルス信号のパルス波形、Ｖｄ１２は第２遅延回路２の出力する第２遅延パルス信号のパルス波形、Ｖｎ１４は論理和回路４の出力する論理和パルス信号のパルス波形、Ｖout１１０は出力端子１０のパルス波形を示している。

以上のように構成された本実施の形態１のパルス回路について動作を説明する。入力端子９に入力パルス信号波形Ｖin１９が入ると、この信号は第１遅延回路１により一定時間ｔ１遅延されたパルス信号波形Ｖｄ１１が得られる。さらに第１遅延回路１により遅延されたパルス信号波形Ｖｄ１１は、後続の第２遅延回路２により、ｔ２遅延したパルス信号波形Ｖｄ１２を得る。ここで、第１，第２遅延回路１，２は従来技術と同様に積分回路やゲート遅延やシフトレジスタなどで構成される。

パルス信号波形Ｖｄ１１は入力パルス信号の波形Ｖin１９に比べｔ１遅延した信号が得られる。第１遅延回路１により遅延されたパルス信号波形Ｖｄ１１は上側トランジスタ６を駆動するパルス信号とする。第１遅延回路１によって遅延されたパルス信号波形Ｖｄ１１の信号を、さらに第２遅延回路２によってｔ２遅延したパルス信号波形Ｖｄ１２と入力パルス信号波形Ｖin１９を論理和回路４の入力とする。論理和回路４の出力パルス信号波形Ｖｎ１４が下側トランジスタ７を駆動させる信号とし、上，下側トランジスタ６，７が同時に導通しない期間ｔ１、ｔ２が得られる。

以上説明したように、本実施の形態１によれば、上側トランジスタ６、下側トランジスタ７の各駆動信号（波形Ｖｄ１１，Ｖｎ１４）によって、上側トランジスタと下側トランジスタ間の貫通電流を防ぎ、さらに出力パルス信号（波形Ｖout１１０）のパルス幅として入力パルス信号（波形Ｖin１９を遅延した波形Ｖｄ１１）のパルス幅を確保して、細いパルス幅であってもブリッジ回路を効率よく制御することができる。

図２（ａ）は本発明の実施の形態２におけるブリッジ回路に用いる駆動用パルス生成するパルス回路の概略図、図２（ｂ）は各端子におけるパルス波形のタイミングチャートである。

図２（ａ）において、１は第１遅延回路、２は第２遅延回路、４は論理和回路、５は電源、６は上側トランジスタ、７は下側トランジスタ、８は負荷、９は入力端子、１０は出力端子、１１は昇圧回路である。図２（ａ）に示すように、入力端子９は第１遅延回路１に接続する。第１遅延回路１の出力は昇圧回路１１に接続される。昇圧回路１１の出力は上側トランジスタ６のゲートに接続される。また、第１遅延回路１の出力は第２遅延回路２に接続され、第２遅延回路２の出力と入力端子９は論理和回路４の入力に接続され、その出力は下側トランジスタ７のゲートに接続される。上側トランジスタ６のドレインは電源５に接続し、下側トランジスタ７のソースは接地する。上側トランジスタ６のソースと下側トランジスタ７のドレインを接続し、これが負荷８を接続する出力端子１０とする。

また、図２（ｂ）に示すタイミングチャートにおいて、Ｖin２９は、入力端子９に入力するパルス波形、Ｖｄ２１は第１遅延回路１の出力パルス波形、Ｖｄ２１１は昇圧回路１１の出力する昇圧パルス信号のパルス波形、Ｖｄ２２は第２遅延回路２の出力パルス波形、Ｖｎ２４は論理和回路４の出力パルス波形、Ｖout２１０は出力端子１０のパルス波形を示している。

本実施の形態２における構成において、前述の実施の形態１の効果に加え、上側トランジスタ６の駆動信号を昇圧回路１１を通すことにより、ゲート信号が高電圧で駆動され効率がよくなる。

図３（ａ）は本発明の実施の形態３におけるブリッジ回路に用いる駆動用パルス生成するパルス回路の概略図、図３（ｂ）は各端子におけるパルス波形のタイミングチャートである。

図３（ａ）において、１は第１遅延回路、２は第２遅延回路、４’は論理和回路、５は電源、６は上側トランジスタ、７は下側トランジスタ、８は負荷、９は入力端子、１０は出力端子である。図３（ａ）に示すように、入力端子９は第１遅延回路１に接続する。第１遅延回路１の出力は上側トランジスタ６のゲートに接続される。また、第１遅延回路１の出力は第２遅延回路２に接続され、第１遅延回路１の出力と入力端子９と第２遅延回路２は３端子入力型の論理和回路４’の入力に接続され、その出力は下側トランジスタ７のゲートに接続される。上側トランジスタ６のドレインは電源５に接続し、下側トランジスタ７のソースは接地する。上側トランジスタ６のソースと下側トランジスタ７のドレインを接続し、これが負荷８を接続する出力端子１０とする。

また、図３（ｂ）に示すタイミングチャートにおいて、Ｖin３９は入力端子９に入力するパルス波形、Ｖｄ３１は第１遅延回路１の出力パルス波形、Ｖｄ３２は第２遅延回路２の出力パルス波形、Ｖｎ３４は論理和回路４’の出力パルス波形、Ｖout３１０は出力端子１０のパルス波形を示している。

入力パルス信号波形Ｖin３９のパルス幅が遅延時間（ｔ１＋ｔ２）よりも小さい場合では、入力パルス信号波形Ｖin３９と（ｔ１＋ｔ２）遅延後のパルス波形Ｖｄ３２が重なり合わない。そのため２端子入力型の論理和回路４においては、入力パルス信号波形Ｖin３９と第１，第２遅延回路１，２を通した波形Ｖｄ３において、図３（ｂ）の波形Ｖｎ１’に示すように反転区間が生じる。

そのために、入力パルス信号波形Ｖin３９および第１遅延回路１の出力パルス波形Ｖｄ３１および第２遅延回路２の出力パルス波形Ｖｄ３２を入力する論理和回路４’は３端子入力型を使用する。

これにより、図３（ｂ）に示すように、入力パルス信号波形Ｖin３９と第１遅延回路１の出力パルスは遅延時間ｔ１であり、第１遅延回路１の出力パルスと第２遅延回路２の出力パルスとの遅延時間ｔ２であって、入力パルス信号波形Ｖin３９のパルス幅は遅延時間（ｔ１＋ｔ２）よりも小さい値であるが、論理和回路４’の出力パルスの波形Ｖｎ２４に反転区間は生じない。また、前述した実施の形態２で説明した上側トランジスタ６の駆動信号を第１遅延回路１から昇圧回路１１を経由する構成としてもよい。

以上のように、入力パルス信号波形Ｖin４３のパルス幅がある程度小さくなり遅延時間の占める時間が増大しても、ブリッジ回路の駆動用パルスを生成することができる。

なお、実施の形態１〜３においては、ブリッジ回路の上，下側トランジスタ６，７として、ＮチャンネルＭＯＳトランジスタを例としているが、Ｎ型トランジスタ駆動でも可能であり、またＰチャンネルＭＯＳトランジスタ、Ｐ型トランジスタの場合でも駆動信号を反転させた信号によって、同様の遅延方法で駆動することで同様の効果を得ることが可能である。

本発明に係るパルス回路は、ブリッジ回路の上側トランジスタと下側トランジスタ間の貫通電流を防ぎ、出力パルス信号のパルス幅として入力パルス信号のパルス幅を確保して、ブリッジ回路を効率よく制御でき、ブリッジ回路を駆動させるパルス回路に用いて有用である。

本発明の実施の形態１における（ａ）はブリッジ回路に用いるパルス回路の概略図、（ｂ）はパルス波形のタイミングチャート本発明の実施の形態１における（ａ）はブリッジ回路に用いるパルス回路の概略図、（ｂ）はパルス波形のタイミングチャート本発明の実施の形態１における（ａ）はブリッジ回路に用いるパルス回路の概略図、（ｂ）はパルス波形のタイミングチャート従来の（ａ）はブリッジ回路に用いるパルス回路の概略図、（ｂ）はパルス波形のタイミングチャート

符号の説明

１，２遅延回路
３論理積回路
４，４’ 論理和回路
５電源
６上側トランジスタ
７下側トランジスタ
８負荷
９入力端子
１０出力端子
１１昇圧回路

Claims

ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した駆動信号の第１遅延パルス信号を上側トランジスタに出力する１番目の遅延回路と、入力された前記第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、前記パルス信号および前記第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、
前記１番目の遅延回路と前記２番目の遅延回路とを直列接続したことを特徴とするパルス回路。
ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した第１遅延パルス信号を出力する１番目の遅延回路と、入力された前記第１遅延パルス信号を昇圧した駆動信号の昇圧パルス信号を上側トランジスタに出力する昇圧回路と、入力された前記第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、前記パルス信号および前記第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、
前記１番目の遅延回路と前記２番目の遅延回路とを直列接続したことを特徴とするパルス回路。
ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した駆動信号の第１遅延パルス信号を上側トランジスタに出力する１番目の遅延回路と、入力された前記第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、前記パルス信号および前記第１遅延パルス信号および前記第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、
前記１番目の遅延回路と前記２番目の遅延回路とを直列接続したことを特徴とするパルス回路。
ブリッジ回路を駆動するパルス回路であって、入力されたパルス信号を遅延した第１遅延パルス信号を出力する１番目の遅延回路と、入力された前記第１遅延パルス信号を昇圧した駆動信号の昇圧パルス信号を上側トランジスタに出力する昇圧回路と、入力された前記第１遅延パルス信号を遅延した第２遅延パルス信号を出力する２番目の遅延回路と、前記パルス信号および前記第１遅延パルス信号および前記第２遅延パルス信号の論理和を取って駆動信号の論理和パルス信号を下側トランジスタに出力する論理和回路とを備え、
前記１番目の遅延回路と前記２番目の遅延回路とを直列接続したことを特徴とするパルス回路。