JP4067072B2 - 複合半導体装置 - Google Patents
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Description
本発明は、半導体チップ等を搭載する窒化アルミニウムからなる絶縁基板の小型化を図り、以って安価に製作できる複合半導体装置に関するものである。
【0002】
【従来の技術】
従来の複合半導体装置の構造を、図2の部分断面図及び図3の等価回路図を参照して説明する。
図2において、金属放熱板1の外周には、外部導出端子2が側壁3にインサートモールドされた両端開口の絶縁ケース4が嵌合されている。
上記の外部導出端子2の下端部2aは上記側壁3の下端内部に一部を露出させ、また、上記外部導出端子2の上端部2bは上記側壁3の上端部から外部に突出するようにインサートモールドされている。
【0003】
一方、上記金属放熱板1上には、絶縁基板が搭載・固着され、この絶縁基板上に形成した導体パターン(図示省略)上に複数の半導体チップ6,7が配置されている。そのうち一方の半導体チップ6は、例えばIGBTチップであり、他方の半導体チップ7は、シリコンからなる抵抗体である。従来ではこれらの半導体チップ6,7は1枚の絶縁基板上に搭載・固着されている。
【0004】
上記の半導体チップ6,7同士及び絶縁基板上に形成した導体パターンと外部導出端子2の下端部2aとはボンディングワイヤ8にてボンディングされている。上記IGTBチップである半導体チップ6は、図3の等価回路図に記載された半導体チップのようにソース端子S、ドレイン端子D及び抵抗体Rを介在させたゲートGを有している。
【0005】
また、上記抵抗体Rとしてシリコンからなる半導体チップ7を用いている。そして、この半導体チップ7と上記IGBTチップの半導体チップ6とが窒化アルミニウム基板等からなる1枚の絶縁基板上に搭載・固着されている。
【0006】
【発明が解決しようとする課題】
従来の複合半導体装置は、上記のように本来の機能素子としての半導体チップ6の他に抵抗体としての半導体チップ7を1枚の絶縁基板上に配置するために相当の面積を必要とし、装置の小型化が実現し難かった。また、絶縁基板として熱伝導性の良い窒化アルミニウム基板を使用しているが、この材料は高価であるため、大きな面積の基板ではコストアップとなるという解決すべき課題があった。
【0007】
本発明は上記のような課題を解決するためになされたもので、従来においては絶縁基板上に搭載されていた複数の半導体チップのうちの一部を、外部導出端子の下端部に分散配置し、絶縁基板の小型化により装置全体の小型化を図ると共に、小さい絶縁基板を使用して製造原価の低減を図ることができる複合半導体装置を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
請求項1に記載の発明によれば、金属放熱板(1)上に絶縁基板(16)を介してスイッチング用半導体チップ(6)が搭載され、
両端開口の絶縁ケース(4)の側壁(3)に外部導出端子(2)がインサートモールドされ、
前記絶縁ケース(4)が前記金属放熱板(1)の外周部に嵌合され、
前記外部導出端子(2)の下端部(2a)上に、前記スイッチング用半導体チップ(6)のゲートに直列に挿入される抵抗体としての半導体チップ(7)が配置されている複合半導体装置において、
前記絶縁基板(16)上に配置された前記スイッチング用半導体チップ(6)の表面の電極と、前記外部導出端子(2)の下端部(2a)上に配置された前記抵抗体としての半導体チップ(7)の表面とを、ボンディングワイヤ(8)で接続したことを特徴とする複合半導体装置が提供される。
【0010】
【実施例】
以下に本発明の実施例を、図を参照して説明する。図1は本発明の複合半導体装置の一部を示す断面図である。図1において、16は絶縁基板であり、窒化アルミニウム基板により形成されている。この絶縁基板16の縦・横の寸法をL1とし、図2に示した従来の絶縁基板の縦・横の寸法をL2とすると、L1=29.5mm、L2=35mmとなり、L1の方がかなり小さくなっている。
【0011】
上記の絶縁基板16を金属放熱板1上に配置する。この放熱板1上には機能素子(IGBT等)としての半導体チップ6のみを搭載・固着させる。
一方、抵抗体としての半導体チップ7は、絶縁ケース4にインサートモールドされた外部導出端子2の下端部2a上に配置する。次いで、半導体チップ6の表面に形成した電極と、同じく半導体チップ7の表面に形成した電極とはボンディングワイヤ8によりワイヤボンディングされる。
なお、上記の外部導出端子2は、図3に示した半導体素子のゲート端子としての役割を果たすものである。
【0012】
【発明の効果】
以上説明したように本発明は、外部導出端子の下端部に複数の半導体チップのうちの一部を分散配置するようにしたので、高価な窒化アルミニウム製の絶縁基板の大きさを小さくすることができる。このため、使用面積の減少により装置全体の製作コストを削減することができると共に、複合半導体装置の小型化が実現できる。
【図面の簡単な説明】
【図1】本発明の複合半導体装置の一部を示す断面図である。
【図2】従来の複合半導体装置の一部を示す断面図である。
【図3】上記複合半導体装置の絶縁基板に搭載・固着させる半導体チップの等価回路である。
【符号の説明】
1 金属放熱板
2 外部導出端子
3 側壁
4 絶縁ケース
16 絶縁基板
6 半導体チップ(IGBT)
7 半導体チップ(抵抗体)
8 ボンディングワイヤ
Claims (1)
- 金属放熱板(1)上に絶縁基板(16)を介してスイッチング用半導体チップ(6)が搭載され、
両端開口の絶縁ケース(4)の側壁(3)に外部導出端子(2)がインサートモールドされ、
前記絶縁ケース(4)が前記金属放熱板(1)の外周部に嵌合され、
前記外部導出端子(2)の下端部(2a)上に、前記スイッチング用半導体チップ(6)のゲートに直列に挿入される抵抗体としての半導体チップ(7)が配置されている複合半導体装置において、
前記絶縁基板(16)上に配置された前記スイッチング用半導体チップ(6)の表面の電極と、前記外部導出端子(2)の下端部(2a)上に配置された前記抵抗体としての半導体チップ(7)の表面とを、ボンディングワイヤ(8)で接続したことを特徴とする複合半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16202899A JP4067072B2 (ja) | 1999-06-09 | 1999-06-09 | 複合半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16202899A JP4067072B2 (ja) | 1999-06-09 | 1999-06-09 | 複合半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000349232A JP2000349232A (ja) | 2000-12-15 |
JP4067072B2 true JP4067072B2 (ja) | 2008-03-26 |
Family
ID=15746711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16202899A Expired - Lifetime JP4067072B2 (ja) | 1999-06-09 | 1999-06-09 | 複合半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4067072B2 (ja) |
-
1999
- 1999-06-09 JP JP16202899A patent/JP4067072B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000349232A (ja) | 2000-12-15 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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RD02 | Notification of acceptance of power of attorney |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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