JP4062251B2 - 多重化システムおよびプロセッサモジュール - Google Patents
多重化システムおよびプロセッサモジュール Download PDFInfo
- Publication number
- JP4062251B2 JP4062251B2 JP2003426277A JP2003426277A JP4062251B2 JP 4062251 B2 JP4062251 B2 JP 4062251B2 JP 2003426277 A JP2003426277 A JP 2003426277A JP 2003426277 A JP2003426277 A JP 2003426277A JP 4062251 B2 JP4062251 B2 JP 4062251B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- processor
- timing
- module
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Description
互いに同期して動作する少なくとも2つの動作モジュールを備える多重化システムであって、
各動作モジュールは、
動作クロックに応答して動作するプロセッサと、
前記プロセッサの動作タイミングを示す信号と同期対象の他の動作モジュール内のプロセッサの動作タイミングを示す信号とに基づいて、自動作モジュール内のプロセッサの動作タイミングと同期対象の他の動作モジュール内のプロセッサの動作タイミングのズレの量を検出する動作ズレ量検出手段と、
前記動作ズレ量検出手段により検出された動作ズレの量に応じた周波数の前記動作クロックを生成し、自動作モジュール内のプロセッサに供給する動作クロック供給手段と、を備える、
ことを特徴とする。
自動作モジュール内のプロセッサの出力信号の出力タイミングと同期対象の他の動作モジュール内のプロセッサの出力信号の出力タイミングとに基づいて、自動作モジュール内のプロセッサの動作タイミングと同期対象の他の動作モジュール内のプロセッサの動作タイミングとにズレが発生していることを検出する動作ズレ検出手段と、
前記動作ズレ検出手段が動作タイミングにズレが発生していることを検出した場合に、自動作モジュール内のプロセッサの動作タイミングを示す信号と、同期対象の他の動作モジュール内のプロセッサの動作タイミングを示す信号との位相差を求める位相差検出手段と、を備え、
前記動作クロック供給手段は、
前記位相差検出手段により求められた位相差に対応する信号レベルを有する周波数制御信号を生成する周波数制御信号生成手段と、
前記周波数制御信号生成手段により生成された周波数制御信号の信号レベルに応じた周波数の動作クロックを生成し、自動作モジュール内のプロセッサに供給する動作クロック生成手段と、を備えてもよい。
前記位相差検出手段は、自動作モジュール内の位相差検出手段により生成された動作タイミングを示す信号の、同期対象の他の動作モジュール内の位相差検出手段により生成された動作タイミングを示す信号に対する、位相の進み量に対応するパルス幅を有する位相先行信号、又は、位相の遅れ量に対応するパルス幅を有する位相遅れ信号を出力し、
前記周波数制御信号生成手段は、前記位相差検出手段により出力された位相先行信号又は位相遅れ信号のパルス幅に対応する信号レベルを有する周波数制御信号を生成してもよい。
前記周波数制御信号生成手段は、前記位相差検出手段により出力された位相先行信号に基づいて前記動作クロック生成手段が生成する動作クロックの周波数が下がるように、前記位相差検出手段により出力された位相遅れ信号に基づいて前記動作クロック生成手段が生成する動作クロックの周波数が上がるように、周波数制御信号の信号レベルを設定してもよい。
前記少なくとも2つの動作モジュールは、ロックステップ動作を行う動作モジュールであってもよい。
前記出力信号は、アドレスストローブ信号であってもよい。
動作クロックに応答して動作するプロセッサと、
前記プロセッサの動作タイミングを示す信号と同期対象の他の動作モジュール内のプロセッサの動作タイミングを示す信号とに基づいて、自動作モジュール内のプロセッサの動作タイミングと同期対象の他の動作モジュール内のプロセッサの動作タイミングのズレの量を検出する動作ズレ量検出手段と、
前記動作ズレ量検出手段により検出された動作ズレの量に応じた周波数の前記動作クロックを生成し、自動作モジュール内のプロセッサに供給する動作クロック供給手段と、を備える、ことを特徴とする。
システムモジュール1と2との間のデータ交換はI/O13、23を介して行う。
10、20 CPU
11、21 チップセット
12、22 主メモリ
13、23 I/O
14、24 クロック生成部
140、240 動作ズレ検出回路
141、241 タイミング発生回路
142、242 位相信号発生回路
143、243 位相差検出回路
1431、1432 Dフリップフロップ
144、244 電圧調整回路
145、245 VCO
146、246 二重化状態保持回路
S10、S20 バス動作を示す信号
S11、S21 動作ズレ検出信号
S12、S22 動作開始信号
S13、S23 位相信号
S14、S24 二重化同期ステータス信号
S15、S25 位相先行信号
S16、S26 位相遅れ信号
S17、S27 リファレンス電圧信号
S18、S28 電圧一定信号
Claims (8)
- 互いに同期して動作する少なくとも2つの動作モジュールを備える多重化システムであって、
各動作モジュールは、
動作クロックに応答して動作するプロセッサと、
前記プロセッサの動作タイミングを示す信号と同期対象の他の動作モジュール内のプロセッサの動作タイミングを示す信号とに基づいて、自動作モジュール内のプロセッサの動作タイミングと同期対象の他の動作モジュール内のプロセッサの動作タイミングのズレの量を検出する動作ズレ量検出手段と、
前記動作ズレ量検出手段により検出された動作ズレの量に応じた周波数の前記動作クロックを生成し、自動作モジュール内のプロセッサに供給する動作クロック供給手段と、を備える、
ことを特徴とする多重化システム。 - 前記動作ズレ量検出手段は、
自動作モジュール内のプロセッサの出力信号の出力タイミングと同期対象の他の動作モジュール内のプロセッサの出力信号の出力タイミングとに基づいて、自動作モジュール内のプロセッサの動作タイミングと同期対象の他の動作モジュール内のプロセッサの動作タイミングとにズレが発生していることを検出する動作ズレ検出手段と、
前記動作ズレ検出手段が動作タイミングにズレが発生していることを検出した場合に、自動作モジュール内のプロセッサの動作タイミングを示す信号と、同期対象の他の動作モジュール内のプロセッサの動作タイミングを示す信号との位相差を求める位相差検出手段と、を備え、
前記動作クロック供給手段は、
前記位相差検出手段により求められた位相差に対応する信号レベルを有する周波数制御信号を生成する周波数制御信号生成手段と、
前記周波数制御信号生成手段により生成された周波数制御信号の信号レベルに応じた周波数の動作クロックを生成し、自動作モジュール内のプロセッサに供給する動作クロック生成手段と、を備える、
ことを特徴とする請求項1に記載の多重化システム。 - 前記位相差検出手段は、前記動作ズレ検出手段が動作タイミングにズレが発生していることを検出した場合に、自動作モジュール内のプロセッサの出力信号を動作クロックに基づいて遅延させた信号と、動作クロックとに基づいて、自動作モジュール内のプロセッサの動作タイミングを反映した前記動作タイミングを示す信号を生成し、生成した動作タイミングを示す信号と、同期対象の他の動作モジュール内の位相差検出手段により生成された動作タイミングを示す信号との位相差を求める、
ことを特徴とする請求項2に記載の多重化システム。 - 前記位相差検出手段は、自動作モジュール内の位相差検出手段により生成された動作タイミングを示す信号の、同期対象の他の動作モジュール内の位相差検出手段により生成された動作タイミングを示す信号に対する、位相の進み量に対応するパルス幅を有する位相先行信号、又は、位相の遅れ量に対応するパルス幅を有する位相遅れ信号を出力し、
前記周波数制御信号生成手段は、前記位相差検出手段により出力された位相先行信号又は位相遅れ信号のパルス幅に対応する信号レベルを有する周波数制御信号を生成する、
ことを特徴とする請求項3に記載の多重化システム。 - 前記周波数制御信号生成手段は、前記位相差検出手段により出力された位相先行信号に基づいて前記動作クロック生成手段が生成する動作クロックの周波数が下がるように、前記位相差検出手段により出力された位相遅れ信号に基づいて前記動作クロック生成手段が生成する動作クロックの周波数が上がるように、周波数制御信号の信号レベルを設定する、
ことを特徴とする請求項4に記載の多重化システム。 - 前記少なくとも2つの動作モジュールは、ロックステップ動作を行う動作モジュールである、
ことを特徴とする請求項1に記載の多重化システム。 - 前記出力信号は、アドレスストローブ信号である、
ことを特徴とする請求項2に記載の多重化システム。 - 動作クロックに応答して動作するプロセッサと、
前記プロセッサの動作タイミングを示す信号と同期対象の他の動作モジュール内のプロセッサの動作タイミングを示す信号とに基づいて、自動作モジュール内のプロセッサの動作タイミングと同期対象の他の動作モジュール内のプロセッサの動作タイミングのズレの量を検出する動作ズレ量検出手段と、
前記動作ズレ量検出手段により検出された動作ズレの量に応じた周波数の前記動作クロックを生成し、自動作モジュール内のプロセッサに供給する動作クロック供給手段と、を備える、
ことを特徴とするプロセッサモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003426277A JP4062251B2 (ja) | 2003-12-24 | 2003-12-24 | 多重化システムおよびプロセッサモジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003426277A JP4062251B2 (ja) | 2003-12-24 | 2003-12-24 | 多重化システムおよびプロセッサモジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005182693A JP2005182693A (ja) | 2005-07-07 |
JP4062251B2 true JP4062251B2 (ja) | 2008-03-19 |
Family
ID=34785854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003426277A Expired - Fee Related JP4062251B2 (ja) | 2003-12-24 | 2003-12-24 | 多重化システムおよびプロセッサモジュール |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4062251B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5380884B2 (ja) * | 2008-04-04 | 2014-01-08 | 日本電気株式会社 | データ処理装置及び同期方法 |
JP5481889B2 (ja) * | 2009-03-11 | 2014-04-23 | 日本電気株式会社 | フォールトトレラントコンピュータ、その同期制御方法及びコンピュータプログラム |
US8862934B2 (en) | 2009-12-02 | 2014-10-14 | Nec Corporation | Redundant computing system and redundant computing method |
-
2003
- 2003-12-24 JP JP2003426277A patent/JP4062251B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005182693A (ja) | 2005-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1380952B1 (en) | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof | |
KR930005797B1 (ko) | 마이크로 프로세서 리세트회로 및 방법과 컴퓨터시스템 | |
JP4751178B2 (ja) | 同期型半導体装置 | |
JP2004046599A (ja) | フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム | |
JP2009147869A (ja) | 同期化回路 | |
JPS6227813A (ja) | 位相同期方式 | |
EP2221684A2 (en) | Distributed control system | |
JP2008046942A (ja) | フォールトトレラントコンピュータ、そのトランザクション同期制御方法 | |
JP4062251B2 (ja) | 多重化システムおよびプロセッサモジュール | |
JP3821806B2 (ja) | フォールトトレラントコンピュータ、そのトランザクション同期制御方法及びプログラム | |
KR100583214B1 (ko) | 정보 처리 장치 | |
US11804159B2 (en) | Timing controller, clock reset method, and display panel | |
JP3861650B2 (ja) | インターフェース回路 | |
US8276014B2 (en) | Stalling synchronisation circuits in response to a late data signal | |
US7010709B2 (en) | Information processing device | |
JP5892083B2 (ja) | パラメータ設定装置、パラメータ設定プログラム及びパラメータ設定方法 | |
JP7120599B2 (ja) | 情報処理システム及び制御方法 | |
JP2000187612A (ja) | データフェッチタイミング切り替え回路 | |
JP6410538B2 (ja) | 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 | |
JP3918847B2 (ja) | 非同期信号転送システム、非同期信号転送装置及びそれらに用いる非同期信号転送方法 | |
JP5604799B2 (ja) | フォールトトレラントコンピュータ | |
JP2015194847A (ja) | フォールトトレラントサーバ、同期化方法、及びプログラム | |
US9076374B2 (en) | Display device and driving method applicable thereto | |
JP5380884B2 (ja) | データ処理装置及び同期方法 | |
JPH07261814A (ja) | Pcのデュアルシステムにおける割込み同期方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070717 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070918 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071217 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |