JP4056666B2 - メモリアクセス処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリアクセス処理装置に関し、更に詳しくはＣＰＵとデータ書換可能な不揮発性のメモリとの間に介在してＣＰＵからの各種メモリアクセスに係る指令を実行制御するメモリアクセス処理装置に関する。
【０００２】
この種のメモリ（フラッシュメモリ等）はローコストで大量のデータを不揮発に記憶可能であることから、各種の主信号処理（画像処理，データ通信処理等）の制御（設定）データを格納する目的で広く使用されている。また制御（設定）データを適宜に書き換えることで、主信号処理の迅速な応答及び改善が期待できる。そこで、この様な制御（設定）データの利用と更新とが迅速かつ安全に行えることが望まれる。
【０００３】
【従来の技術】
図３８は従来のメモリアクセス処理方式の構成を示す図で、赤外線撮像装置への適用例を示している。図において、１０１は装置の主（全体）制御を行うＣＰＵ、２０１は赤外線による撮像部、２０２は主信号（撮像）のフレームデータを処理する主信号処理ブロック、２０２1 〜２０２n はフレームデータの各種主信号処理（ノイズ除去処理、シェーディング補正処理等）を時系列（パイプライン方式的）に行う主信号処理部、２０３は処理後の映像を表示する表示部である。
【０００４】
更に、１０２はＣＰＵ１０１と上記主信号処理系との間に介在して各種主信号処理に係る制御（設定）データの記憶及び主信号処理系への読出・分配を行うメモリ部、１１はＣＰＵ１０１とメモリ部１０２間のインタフェースを行うＣＰＵＩＦ部、１２は主信号処理系で使用する各種設定情報及び主信号データを処理するための各種データ等を格納するメモリ（フラッシュメモリ）、１４は装置の立ち上げ時にメモリ１２からの初期設定値が転送され、装置の動作情報を保持する設定メモリ（ＲＡＭ）、１６は主信号処理系からの時系列なアクセス要求に従ってメモリ１２／１４からの読出データを主信号処理系に提供すると共に、メモリ１２／１４のアクセスが輻輳した場合はメモリ１２／１４からのデータをマスクする主信号ＩＦ処理部、１３はメモリ１２のアクセスを行うためのアドレスカウンタ、１５は設定メモリ１４にＣＰＵ１０１からの情報を書き込むか又はメモリ１２からの情報を書き込むかの選択を行うセレクタ（ＳＥＬ）である。
【０００５】
係る構成により、装置の立ち上げ時には初期化フラグ＝「１」により、メモリ１２からの読出データが設定メモリ１４に書き込まれ、装置の立ち上げ（初期化）後は、上記メモリ１２に代えて、設定メモリ１４から主信号処理系に制御データを提供可能である。
【０００６】
【発明が解決しようとする課題】
ところで、一般にフラッシュメモリ１２は内部で自己のアクセス状態を保持しており、動作完了によってレディー（スタンバイ）状態に復帰する。しかるに、上記従来方式では、ＣＰＵ１０１が実質的に直接メモリ１２をアクセスする構成となっているため、例えばメモリ１２のアクセス実行中に、ＣＰＵ１０１から新たなメモリアクセスを行うと、新旧どちらのアクセスについても正常には行なえず、このためＣＰＵ１０１は前のアクセス完了を見計らって、新たなメモリアクセスを行なう必要があった。
【０００７】
しかも、特にメモリ消去等のアクセス実行には長時間を要するため、ＣＰＵ１０１はメモリ１２に対する以外のアクセスであっても、前のメモリアクセスが完了するまで自らの制御で待機する必要があった。
【０００８】
またメモリ１２への書込エラーが発生した場合には、ＣＰＵ１０１からメモリ１２にリセット、消去、データ再書込の各アクセスを個別に入力する必要があり、ＣＰＵの処理負担が大きかった。
【０００９】
またＣＰＵ１０１からメモリ１２へのアクセスと、主信号系からメモリ１２へのアクセスとが競合（輻輳）した場合には、ＣＰＵ１０１からメモリ１２へのアクセス（設定データの更新）を優先させる必要があるため、主信号ＩＦ処理部１６では各主信号処理部２０２に入力されるデータのマスク処理を行っており、このため各主信号処理部２０２に提供されているデータを保証できない構成となっていた。
【００１０】
またメモリ１２でアクセスエラーが発生した場合には、ＣＰＵ１０１にエラーを通知することはできたが、ＣＰＵ１０１はどのメモリ動作シーケンスで発生したエラーなのかを特定することができず、このためにメモリ１２内のデータについても正常なデータなのか否かを保証できなかった。
【００１１】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とする所は、フラッシュＲＯＭ等の記憶データを安全に保持、更新可能なメモリアクセス処理装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の態様によるメモリアクセス処理装置は、ＣＰＵ１０１とデータ書換可能な不揮発性のメモリ１２との間に介在してＣＰＵからの各種メモリアクセスに係る指令を実行制御するメモリアクセス処理装置において、ＣＰＵからの指令に従って対応するメモリアクセスの実行制御に係る状態信号を生成し制御するメモリ状態管理部と、メモリ状態管理部の状態信号に基づきメモリへのアクセス入力信号を生成するメモリ入力信号生成部と、メモリの実動作信号を監視してメモリアクセスの完了／エラーを検出し、メモリ状態管理部に通知するメモリ状態検出部と、メモリ状態管理部における状態信号の最終的な変化をもってＣＰＵにメモリアクセス完了の通知を行うＣＰＵインタフェース部と、特定のメモリアクセスの指令信号を記憶する指令保持部とを備え、前記ＣＰＵインタフェース部は指令保持部への指令書込完了時にＣＰＵへのビジー状態を解除するものである。
【００１３】
本発明においては、ＣＰＵ１０１とメモリ１２との間に介在してメモリアクセスに関するより高度、複雑な制御を自らの状態制御で行う構成により、ＣＰＵの処理負担が大幅に軽減される。また状態信号の最終的な変化をもってＣＰＵ１０１にメモリアクセス完了の状態を通知する構成により、ＣＰＵ１０１からの重複指令を有効に回避できると共に、記憶データを安全に保持できる。
【００１５】
更に、ＣＰＵ１０１に対してより高度、安全なメモリアクセスサービスを提供可能である。
【００１７】
ここで、特定のメモリアクセスとは、例えばアクセスの実行に時間を要するメモリアクセス（メモリ消去アクセス等）を言う。本発明においては、指令保持部４１Ａへの指令書込完了時にＣＰＵ１０１へのビジー状態を解除する構成により、メモリ１２がアクセス実行中でも、ＣＰＵ１０１からメモリ１２に対する以外のアクセスを実行可能である。
【００１８】
また好ましくは本発明の第２の態様では、例えば図１１に示す如く、メモリ状態管理部２２は、メモリの書込／消去状態でメモリ状態検出部（メモリ受信処理部）２５がエラーを検出したことにより自動的にメモリリセットの実行状態に遷移する。従って、ＣＰＵ１０１はリセット指令の送出を省略できる。
【００１９】
また好ましくは本発明の第３の態様では、例えば図１３，図１５に示す如く、メモリ状態管理部２２は、ＣＰＵ１０１からの指令によりいかなる実行状態からでもメモリリセットの実行状態に遷移する。従って、アクセス実行に時間を要する消去アクセスを中断したり、又はメモリアクセスの実行制御が途中でハングアップしてしまう様な状況を有効に回避できる。
【００２０】
また好ましくは本発明の第４の態様では、例えば図１７に示す如く、ＣＰＵからの指令によるメモリへの書込アドレス及び書込データを保持する書込アドレス・データ保持部５１と、前記書込データとメモリ１２からの読出データとを比較する比較部５２とを備え、メモリ状態管理部２２は、メモリ書込時にメモリ状態検出部２５がエラーを検出したことによりメモリリセット状態に遷移し、このリセット完了後に前記書込アドレスを使用してメモリ１２からデータを読み出し、前記比較部５２が比較不一致を検出した場合は、メモリ１２の前記書込アドレスに前記書込データを再書込するものである。
【００２１】
本発明においては、メモリ書込失敗時の再書込動作を自動化した構成により、ＣＰＵ１０１のアクセス負担を大幅に軽減できる。
【００２２】
また好ましくは本発明の第５の態様では、例えば図２０に示す如く、複数種のリセット発生条件に従って各対応するリセットトリガ信号を生成するリセットトリガ生成部と、リセット方法の選択情報を保持する選択情報保持部（リセット方法設定レジスタ）４１Ｃとを備え、リセット方法の選択情報に従って対応するリセットトリガ信号（強制，自動，コマンド））を付勢／消勢するものである。従って、ＣＰＵ１０１は様々なリセット方法を容易に選択・実行でき、ＣＰＵ１０１に対して多様なリセット機能を提供できる。
【００２３】
また好ましくは本発明の第６の態様では、例えば図２２に示す如く、メモリアクセスに関するエラーを計数するカウント部４０Ｂ，４０Ｃと、エラー個数の閾値を保持する閾値保持部（閾値設定レジスタ）４１Ｄと、所定周期におけるエラーカウント値と閾値とを比較してエラーカウント値≧閾値によりアラーム信号を生成するアラーム検出部（比較部）４０Ｄとを備える。従って、ＣＰＵ１０１によるメモリアクセスの品質監視が可能となる。
【００２４】
また好ましくは本発明の第７の態様では、閾値及び又はエラーの監視周期はＣＰＵ１０１から設定可能に構成されている。従って、多様なエラー監視が可能となる。
【００２５】
また好ましくは本発明を利用した主信号処理装置は、例えば図２６に示す如く、ＣＰＵ１０１からの設定情報を記憶する不揮発性の設定情報格納メモリ（ＲＯＭ）１２と、装置の初期設定時に設定情報格納メモリ１２の内容を転送されて記憶する設定情報保持メモリ（ＲＡＭ）１４と、設定情報格納メモリ１２及び又は設定情報保持メモリ１４の設定情報を利用して主信号処理を行う複数の主信号処理部２０２と、各主信号処理部２０２からの時系列なメモリアクセス要求に従って設定情報格納メモリ１２及び又は設定情報保持メモリ１４の設定情報を時系列に読み出し、対応する主信号処理部２０２に提供する主信号インタフェース処理部１６と、ＣＰＵ１０１、設定情報格納メモリ１２、設定情報保持メモリ１４及び主信号インタフェース処理部１６の間に介在してこれらの間のメモリアクセスの制御を行うメモリアクセス処理部２０とを備えるものである。
【００２６】
この主信号処理装置では、多様なルートのメモリアクセスをリアルタイムに可能とするメモリアクセス処理部２０を備える構成により、制御データの様々な運用及び更新が実質リアルタイムで可能となる。例えばＲＡＭ１４の制御データを更新して各主信号処理部２０２における主信号処理をリアルタイムに変更できる。また同時にＲＯＭ１２にも同一データを書き込む（コピーする）ことにより、装置が不用意に電源ＯＦＦされた場合でも、装置の立ち上げ後はＲＯＭ１２のデータをＲＡＭ１４にコピーすることで装置は直ちに現状に復帰できる。
【００２７】
好ましくは、例えば図２４に示す如く、設定情報格納メモリ１２及び又は設定情報保持メモリ１４（ここでは６３に対応）のアクセス輻輳状態を監視して、監視情報をＣＰＵに通知するコマンド監視制御部６１を備える。
【００２８】
コマンド監視制御部６１が設定情報格納メモリ１２及び又は設定情報保持メモリ６３のアクセス輻輳状態（主信号処理系で使用）をＣＰＵ１０１に通知することで、ＣＰＵ１０１はこの区間における自己のアクセスを抑制でき、よって主信号系処理が安全、円滑に行われる。
【００２９】
また好ましくは、例えば図２７に示す如く、メモリアクセス処理部２０は、設定情報格納メモリ１２からの読出データを設定情報保持メモリ１４に書き込む第１の書込アクセスと、ＣＰＵ１０１から設定情報保持メモリ１４への第２の書込アクセスとの間のアクセスの競合を、これらのアクセスタイミングをずらす制御により調停する書込制御部２０Ａを備える。
【００３０】
また好ましくは、同じく図２７に示す如く、メモリアクセス処理部２０は、設定情報保持メモリ１４から主信号インタフェース処理部１６への第１の読出アクセスと、設定情報保持メモリ１４からＣＰＵ１０１への第２の読出アクセスとの間のアクセスの競合を、これらのアクセスタイミングをずらす調整により調停する読出制御部２０Ｂを備える。
【００３１】
また好ましくは、例えば図３１に示す如く、主信号処理部２０２は、ＣＰＵ１０１からのアクセスに従って主信号処理に関する制御及び又は状態に係る情報をＣＰＵ１０１に出力するＣＰＵインタフェース部（７６等）を備える。従って、ＣＰＵ１０１から主信号処理部２０２の動作状況等を直接的にリアルタイムでモニタ可能となる。
【００３２】
また本発明を利用した他の例の主信号処理装置は、例えば図３６に示す如く、ＣＰＵ１０１からの設定情報を記憶するメモリ１４と、入力の主信号ＳＩＤを時系列に処理する複数の主信号処理部２０２1 〜２０２n と、入力の主信号ＳＩＤに同期してメモリ１４から各主信号処理部２０２1 〜２０２n に対する設定情報ＲＤＴを読み出し、これらを各主信号処理部２０２1 〜２０２n に分配する主信号インタフェース処理部１６と、前記メモリから読み出された各設定情報ＲＤＴを夫々に所定時間だけ遅延させる遅延部８０と、前記遅延後の各設定情報ＲＤＴ1 〜ＲＤＴn を出力の主信号ＳＯＤに同期して一斉に出力する設定情報出力部８６とを備えるものである。
【００３３】
本装置では、例えば図３７に示す如く、各主信号処理部２０２1 〜２０２n は入力の主信号ＳＩＤに同期してメモリ１４から読み出された各制御情報Ａ，Ｂ等に基づき夫々に該主信号ＳＩＤの処理を時系列に行うと共に、前記読み出された各制御情報Ａ，Ｂ等を別途に所定時間Ｄだけ遅延させて、これらを一斉にモニタ可能としている。これにより、今、出力の主信号ＳＯＤをタイミングＴ１で観測すると、この主信号ＳＯＤの処理に寄与した制御情報Ａ，Ｂ等が一斉に出力され、また出力の主信号ＳＯＤをタイミングＴ２で観測すると、この主信号ＳＯＤの処理に寄与した制御情報Ａ，Ｂ，Ｃ等が一斉に出力され、こうして、各出力の主信号ＳＯＤに同期して、該各主信号ＳＯＤの処理に寄与した制御情報をリアルタイムにモニタ可能となる。従って、制御情報の設定変更とその処理結果の関係をリアルタイムに把握でき、よって主信号処理の品質制御をリアルタイムに行える。
【００３４】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００３５】
図２は実施の形態による信号処理装置の概略構成図で、本発明によるメモリアクセス方式の赤外線撮像装置への適用例を示している。図において、１０１は装置の主（全体）制御を行うＣＰＵ、１０３は実施の形態によるメモリ部、１１はメモリ部１０３とＣＰＵ１０１との間で情報のやり取りを行うＣＰＵＩＦ部、１２は主信号制御に係る各種設定／制御情報等を記憶する不揮発性のメモリ（例えば市販のフラッシュメモリ：ＭＢＭ２９Ｆ８００ＴＡ／ＢＡ）、１４は装置の立上時にメモリ１２の制御情報を初期設定されて、その後は主信号処理部２０２に制御情報を提供する設定メモリ（ＲＡＭ）、２０はＣＰＵ１０１とメモリ１２間及び主信号処理部２０２とメモリ１２間等におけるメモリアクセスを管理・調停するメモリアクセス処理部、４０はＣＰＵ１０１からのコマンド及びメモリ１２のアクセスに関するエラー状態を検出してＣＰＵ１０１に通知するアラーム検出部、１６は各主信号処理部２０２1 〜２０２n からの制御情報の要求に従って対応する制御情報をメモリ１２（又はメモリ１４）から提供する主信号処理ＩＦ部、２０１は赤外線等による撮像部、２０２は主信号処理ブロック、２０２1 〜２０２n は赤外線撮像データに関する各種の主信号処理（ノイズ除去処理，シェーディング補正処理等）を行う主信号処理部、２０３は出力映像を表示する表示部である。
【００３６】
なお、図２は紙面の都合により概略構成を示したが、各部の詳細構成等は後述の各動作説明図によって一層明らかとなる。また、以下は、まずＣＰＵ１０１からメモリ１２への各種アクセスを詳細に説明し、次いで主信号系処理をも含めた信号処理装置についての構成及び動作を詳細に説明する。
【００３７】
図３は実施の形態によるメモリアクセス処理部の概略構成図で、１１はＣＰＵＩＦ部、１１ＡはＣＰＵ１０１からのシリアル信号ＳＤＩＮによるコマンドを受信してパラレル信号に変換するＣＰＵ受信ＩＦ部、１１ＢはＣＰＵ１０１からのコマンド情報を検査・解析してメモリ部１０３のアクセス信号に変換するＣＰＵ受信処理部、１１ＣはＣＰＵ送信処理部、１１ＤはＣＰＵ送信ＩＦ部、１２はメモリ、２０はメモリアクセス処理部、２１はＣＰＵ受信処理部１１Ｂの出力信号に基づきメモリ１２に関するアクセス信号を検出するＣＰＵメモリアクセス検出部、２２はＣＰＵメモリアクセス検出部２１等からのメモリアクセストリガ情報に従ってその後のメモリ１２のアクセス状態を管理するメモリ状態管理部、２３はメモリ状態管理部２２からの状態情報及びシーケンスカウンタ情報ＣＴＲ−Ｑに従ってメモリ１２のアクセス信号（ＣＥ，ＷＥ，ＯＥ等）を生成するメモリ入力信号生成部、２４はメモリ１２に接続するデータバスの転送方向を制御するバス信号制御部、２５はメモリ１２からの読出データＲＤＴを転送すると共に、メモリ１２からのポーリングデータＰＤＴに基づきアクセスの完了やポーリングエラー等の判定を行うメモリ受信処理部、４０はアラーム検出部、４１はメモリ消去等、実行に時間を要するメモリアクセスのコマンドを記憶してその処理を進め、ＣＰＵ１０１にはメモリアクセス以外のコマンド出力を可能とする設定レジスタ部である。なお、図示しない構成等は後述の各動作説明図によって一層明らかとなる。
【００３８】
図４は実施の形態のメモリ１２に対するアクセス条件のタイミングチャートである。なお、メモリ１２に対するアクセス（読出／書込／メモリ消去／メモリ・リセット）は市販のフラッシュメモリに対するアクセス（読出／プログラム／セクタ・イレーズ／リード・リセット）に夫々対応する。「読出」アクセスは、チップイネーブルＣＥ＝「０」（真）、出力イネーブルＯＥ＝「０」（真）、書込イネーブルＷＥ＝「１」（偽）、アドレスＡ００−Ａ１８＝読出アドレスで行い、図示のタイミングに読出データが得られる。
【００３９】
「書込」アクセスは第１〜第４のバスサイクルで行う。この全バスサイクルを通してＣＥ＝「０」（真）、ＯＥ＝「１」（偽）、ＷＥ＝「０」（各書込タイミング）である。第１〜第３のバスサイクルではアドレス（下位１１ビット）及びデータ（下位８ビット）に夫々図示の規定パターンを送出し、第４のバスサイクルではアドレス＝メモリ書込アドレス、データ＝書込データとする。第４のバスサイクルが終了すると、後述のデータポーリングフェーズに入り、書込完了を待つことになる。
【００４０】
「メモリ消去」アクセスは上記同様にして第１〜第６のバスサイクルで行う。第６のバスサイクルではアドレス＝消去セクタアドレスとし、またデータ＝３０ｈ（固定）とする。ｈはヘキサデシマル表示を表す。第６のバスサイクルが終了すると、データポーリングフェーズに入り、消去完了を待つことになる。
【００４１】
「メモリ・リセット」アクセスは、ＣＥ＝「０」（真）、ＯＥ＝「１」（偽）、ＷＥ＝「０」（真）、アドレス＝任意アドレス、データ＝Ｆ０ｈ（下位８ビット固定）で行う。メモリ・リセットはメモリ１２の内部状態を読出アクセス可能状態に初期化する処理である。なお、「読出」及び「メモリ・リセット」の場合はデータポーリングフェーズには入らない。また、上記各規定パターンの上位ビットは任意で良いが、本実施の形態ではａｌｌビット＝「０」としている。
【００４２】
上記メモリ１２の書込／消去に係るアクセスを実行すると、データポーリングフェーズに入る。メモリ１２はデータポーリング機能を備えており、メモリ１２が書込／消去中か否かをメモリ１２の出力データの特定ビット（ＤＱ７）を監視することで判定できる。即ち、出力データＤＱ７は書込動作中は書込データの反転出力（ＤＱ７／）となり、書込動作を完了すると正転出力（＝データ書込ビットＤＱ７）に変化する。そこで、書込／消去アクセス後の出力データＤＱ７を監視して書込／消去完了の検出を行う。またこのメモリ１２は書込データの下位６ビット目（＝ＤＱ５）を監視することで、ポーリング継続時間超過か否かを判断可能である。即ち、出力データＤＱ５は書込開始と共にＤＱ５＝「０」となり、所定時間を経過するとＤＱ５＝「１」となる。従って、ＤＱ７＝反転中、かつＤＱ５＝「１」（時間超過）によりポーリング（メモリ書込／消去）エラーを検出できる。
【００４３】
図５はＣＰＵによるメモリ書込制御の動作説明図、図６はその動作タイミングチャートであり、以下、両図を参照してメモリ書込動作を詳細に説明する。なお、図５は上記図３からメモリ書込制御に係る構成を抽出し、及び必要なら更に詳細化したものであり、このことは以下の各動作説明図でも同様である。
【００４４】
ＣＰＵ１０１はコマンド送出前にＣＰＵリセットＲＳＴ＝「１」（リセット）とし、予めメモリ部１０３との間のインタフェースをクリアする。次いでＲＳＴ＝「０」（非リセット）とし、「メモリ書込」のコマンド情報をシリアル転送する。ＣＰＵ１０１からのコマンド情報ＳＤＩＮはクロック信号に同期して入力され、始めのアドレスサイクル｛スタートビットＳ＝「０」（Ｌ），ＸＷ＝「０」（ＣＰＵからの書込），アドレス＝メモリ１２の書込アドレス，パリティービットＰ＝「０／１」，エンドビットＥ＝「１」｝と、続くデータサイクル（メモリ１２への書込データ）とからなっている。
【００４５】
ＣＰＵ受信ＩＦ部１１Ａは受信データＳＤＩＮを取り込み、パラレル信号に変換して出力する。ＣＰＵ受信処理部１１Ｂは受信データ（ＡＤＤ，ＷＤＴ）のパリティーチェックを行い、ノーエラーの場合は、該データを取り込み、これらをメモリ入力信号生成部２３の側に出力する。但し、エラー検出時には出力しない。またエラー検出時には図３のアラーム検出部４０にＣＰＵアクセスエラートリガＣＡＥＲを出力する。
【００４６】
またＣＰＵ受信処理部１１ＢはＣＰＵメモリアクセス検出部２１に書込アドレスＡＤＤとＲ／Ｗ＝Ｗ（書込）とを出力する。またＣＰＵ送信処理部１１ＣにはＣＰＵアクセスビジートリガＣＡＢＳＹを出力し、これによりＣＰＵ送信処理部１１Ｃではビジー信号ＢＳＹがセットされ、またこれによりＣＰＵ送信ＩＦ部１１ＤからはＣＰＵ１０１にビジー信号ＢＳＹ＝「１」（ビジー）が出力される。
【００４７】
一方、ＣＰＵメモリアクセス検出部２１は入力のアドレス信号ＡＤＤがメモリ１２のアドレス空間を指すか否かを判断後、指す場合はＲ／Ｗ＝Ｗ（書込）をもとに、メモリ状態管理部２２にメモリ書込トリガＷＲを出力する。メモリ状態管理部２２では、メモリ書込トリガＷＲの入力により、内部のメモリ状態レジスタが「レディー状態」から「メモリ書込状態」にセットされ、この状態信号をメモリ入力信号生成部２３に出力する。またメモリ状態管理部２２では「レディー状態」から「メモリ書込状態」への状態変化を検出して、内部のメモリアドレス用カウンタ（即ち、図４のバスサイクルのシーケンス用カウンタ）が始動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
【００４８】
メモリ入力信号生成部２３はアドレス用カウント値ＣＴＲ−Ｑと状態信号、並びにＣＰＵ受信処理部１１Ｂからの書込アドレスＷＡＤ及び書込データＷＤＴをもとに、メモリ１２の制御信号（ＣＥ／ＯＥ／ＷＥ）及びメモリアドレスＡ００−Ａ１８を生成し、メモリ１２に出力する。またメモリ入力信号生成部２３はバス制御信号ＢＣＴＬ＝書込方向（バス→メモリ１２）と、書込データＷＤＴとをバス信号制御部２４に出力する。なお、このバス制御信号は上記メモリ書込アクセス完了（即ち、データポーリング開始）後はポーリングデータＰＤＴの監視のために読出方向に変化する。因みに、バス制御信号ＢＣＴＬはメモリ書込、ＲＡＭ転写、メモリ消去、メモリ・リセット時以外は読出方向（バス←メモリ１２）である。
【００４９】
バス信号制御部２４では、バス制御信号（書込方向）をもとに書込データＤ００−Ｄ１５がメモリ１２に出力され、また書込アクセス完了（データポーリング開始）後は、メモリ１２からのポーリングデータＰＤＴを取り込み、メモリ受信処理部２５に出力する。メモリ受信処理部２５はポーリングデータＰＤＴを監視すると共に、ポーリングデータ中の完了ビットの変化（ＤＱ５＝「０」，ＤＱ７＝正転）を検出することにより、書込完了フラグをメモリ状態管理部２２及びＣＰＵ送信処理部１１Ｃに出力する。メモリ状態管理部２２は書込完了フラグを受けて、内部のメモリ状態レジスタが「メモリ書込状態」から「レディー状態」にセットされる。
【００５０】
一方、ＣＰＵ送信処理部１１Ｃは書込完了フラグの入力により、書込開始時にセットされたビジー信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。またＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レディー）をＣＰＵ１０１に出力する。図６に示す如く、ＣＰＵ１０１のコマンド入力からメモリ１２への１ワード書込完了まで、ＣＰＵ１０１に対してはビジー状態である。この間、ＣＰＵ１０１からの新たなメモリアクセスは行われない。また上記メモリ１２への書込アクセス中は主信号メモリアクセスディセーブル信号ＤＩＳ＝「１」（ディセーブル）となっており、この区間は主信号系からのメモリアクセスも行われない。従って、メモリ１２へのアクセスが輻輳することは無く、こうしてメモリ１２への書込アクセスが正しく行われる。
【００５１】
図７はＣＰＵによるメモリ読出制御の動作説明図、図８はその動作タイミングチャートである。ＣＰＵ受信ＩＦ部１１Ａは受信データＳＤＩＮよりアドレス、データ、Ｒ／Ｗ情報を取り込みＣＰＵ受信処理部１１Ｂにパラレル出力する。ＣＰＵ受信処理部１１Ｂは入力データの有効／無効を判断し、Ｒ／Ｗ情報＝Ｒによりアドレスのみをパリティーチェックの後、ノーエラー検出の場合は、ＣＰＵ送信処理部１１ＣにＣＰＵアクセスビジートリガＣＡＢＳＹを出力する。またＣＰＵメモリアクセス検出部２１には読出アドレスＲＡＤとＲ／Ｗ＝Ｒ（読出）を出力する。ＣＰＵ送信処理部１１Ｃでは、ＣＰＵアクセスビジートリガＣＡＢＳＹの入力によりビジー信号ＢＳＹがセットされ、更にＣＰＵ送信ＩＦ部１１Ｄからはビジー信号ＢＳＹ＝「１」がＣＰＵ１０１に出力される。
【００５２】
一方、ＣＰＵメモリアクセス検出部２１は、入力のアドレスＲＡＤがメモリ１２のアドレス空間を指すか否かを判断後、指す場合はＲ／Ｗ＝Ｒをもとに、メモリ読出トリガＲＤを出力する。メモリ状態管理部２２では、メモリ読出トリガＲＤの入力により、内部のメモリ状態レジスタが「レディー状態」から「メモリ読出状態」にセットされ、この内部状態信号をメモリ入力信号生成部２３に出力する。またメモリ状態管理部２２では「レディー状態」から「メモリ読出状態」への状態変化を検出して内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
【００５３】
メモリ入力信号生成部２３ではアドレス用カウント値ＣＴＲ−Ｑと状態信号、及びＣＰＵ受信処理部１１Ｂからの読出アドレスＲＡＤをもとに、メモリ１２の制御信号（ＣＥ，ＯＥ，ＷＥ）、メモリアドレスＡ００−Ａ１８を生成し、メモリ１２に出力する。またバス制御信号ＢＣＴＬ＝読出方向をバス信号制御部２４に出力する。バス信号制御部２４は入力のバス制御信号（読出方向）をもとに、メモリ１２から読み出された読出データＲＤＴをメモリ受信処理部２５に出力する。メモリ受信処理部２５は入力の読出データＲＤＴをラッチ後、ＣＰＵ送信処理部１１Ｃに出力する。一方、メモリ状態管理部２２では、内部のカウント値が読出完了のタイミングになったことによりメモリ読出完了フラグを生成し、ＣＰＵ送信処理部１１Ｃに出力する。そして、内部のメモリ状態レジスタを「メモリ読出状態」から「レディー状態」にセットする。
【００５４】
ＣＰＵ送信処理部１１Ｃは読出完了フラグを受けたことにより、ＣＰＵ１０１からの読出アクセス開始時にセットされたビジ−信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。またメモリ読出データＲＤＴをＣＰＵ送信ＩＦ部１１Ｄに出力する。ＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レディー）をＣＰＵ１０１に出力し、ＣＰＵ１０１はそれにより新たなアクセスを開始する。またＣＰＵ送信ＩＦ部１１Ｄは入力の読出データＲＤＴをシリアル化してＣＰＵ１０１に出力する。ＣＰＵ１０１はこのレディー状態を待って次のメモリアクセスを行う。また上記メモリ１２への読出アクセス中は主信号メモリアクセスディセーブル信号ＩＤＩＳ＝「１」（ディセーブル）となっており、この区間は主信号系からのメモリアクセスも行われない。従って、メモリ１２へのアクセスが輻輳することは無く、こうしてメモリ１２からの読出アクセスが正しく行われる。
【００５５】
なお、図示しないが、上記同様にしてＣＰＵ１０１からメモリ消去も、メモリ・リセットも行える。但し、本実施の形態では実行に時間を要するメモリ消去中でもＣＰＵ１０１がメモリ１２以外のアクセスを行える様に工夫されている。以下、これを説明する。
【００５６】
図９はＣＰＵによるメモリ消去制御の動作説明図、図１０はその動作タイミングチャートである。実行に長時間を要する任意メモリ消去及びＲＡＭ情報転写時等にはメモリ状態はビジーであるが、ＣＰＵ送信処理部１１Ｃからの出力をビジーとせず、メモリ動作中においても、ＣＰＵ１０１からメモリ１２以外の構成（設定レジスタ部４１，ＲＡＭ１４等）のアクセスは受付けることにより、ＣＰＵアクセスの効率的使用が実現可能となる。以下、詳細に説明する。
【００５７】
ＣＰＵ１０１からメモリ消去コマンドが入力されると、ＣＰＵ受信処理部１１Ｂではそのアドレス（指令レジスタ４１Ａを指す）及びデータ（消去セクタアドレスを指す）をパリティーチェックの後、エラー無しの場合は、アドレス及びデータを取り込み、設定レジスタ部４１に出力する。なお、ＣＰＵメモリアクセス検出部２１では、アドレスがメモリ１２に割り当てられたアドレス空間を指していないため、メモリアクセストリガを生成しない。またＣＰＵ受信処理部１１ＢはＣＰＵ送信処理部１１ＣにＣＰＵアクセスビジートリガＣＡＢＳＹを出力する。ＣＰＵ送信処理部１１Ｃではこのビジートリガによりビジー信号ＢＳＹがセットされ、ＣＰＵ送信ＩＦ部１１Ｄよりビジー信号ＢＳＹ＝「１」がＣＰＵ１０１に出力される。
【００５８】
一方、設定レジスタ部４１では、入力のアドレス情報がメモリ消去を指すことにより指令レジスタ４１Ａの消去指令ビット＝「１」（消去指令）がセットされ、この消去指令ビットはメモリ状態管理部２２に出力される。また設定レジスタ部４１は、指令レジスタ４１Ａへの指令の書込完了によりレジスタ書込完了トリガを生成し、これをＣＰＵ送信処理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃはレジスタ書込完了トリガの入力により、ビジー信号ＢＳＹがクリアされ、更にＣＰＵ送信ＩＦ部１１Ｄよりレディー信号がＣＰＵ１０１に通知される。従って、実際のメモリ消去完了以前に、ＣＰＵ１０１からの新たなアクセスの受付が可能となる。
【００５９】
一方、メモリ状態管理部２２は入力の消去指令により、内部のメモリ状態レジスタを「レディー状態」から「メモリ消去状態」にセットし、その状態信号をメモリ入力信号生成部２３に出力する。またメモリ状態管理部２２は「レディー状態」から「メモリ消去状態」への状態変化を検出して、内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
【００６０】
メモリ入力信号生成部２３は入力のアドレス用カウント値と状態信号（＝メモリ消去状態）とから、メモリ消去コマンドのアドレス，制御信号（ＣＥ／ＯＥ／ＷＥ），データ及びバス制御信号を生成し、アドレス及び制御信号は直接メモリ１２に、またデータ及びバス制御信号はバス信号制御部２４及びメモリ１２に出力される。このバス制御信号はメモリ消去アクセス中は「０」（書込方向）であり、メモリ消去アクセス完了以降は「１」（読出方向）となる。
【００６１】
メモリ受信処理部２５は、入力のポーリングデータＰＤＴを監視すると共に、ポーリングデータ中の完了ビットの変化を検出することにより、消去完了フラグを生成し、これをメモリ状態管理部２２及び設定レジスタ部４１に出力する。メモリ状態管理部２２では消去完了フラグを受けたことにより内部のメモリ状態レジスタを「メモリ消去状態」から「レディー状態」にセットする。これによりメモリ１２が「レディー状態」に遷移すると、ＣＰＵ１０１からのメモリアクセスが受付可能となる。設定レジスタ部４１は消去完了フラグを受けたことにより消去指令ビットをクリアする。
【００６２】
なお、上記メモリ消去中におけるＣＰＵ１０１からメモリ１２へのアクセスはメモリ内部の書込が完了するまでは受付けないものとする。一方、主信号系からのアクセスは主信号メモリアクセスディセーブル信号ＤＩＳが解除「０」後にアクセス可能となる。
【００６３】
以上は、メモリ１２の書込、読出，消去に係る特徴的内容を述べたが、更に本実施の形態では以下の３種のリセット方法を設けることにより、いかなる状態でも能率良くメモリ・リセットを可能とし、メモリ１２のハングアップ及びメモリ内部状態のデッドロックを回避可能となっている。
【００６４】
図１１はメモリ書込／消去中のポーリングエラー検出からメモリ自動リセット完了までの動作説明図、図１２はその動作タイミングチャートである。メモリ書込失敗によるポーリングエラーの発生の際はメモリ１２の状態初期化（メモリ・リセット）を行なう必要があるが、メモリ状態管理部２２においてポーリングエラー検出の入力をもとに自動的にメモリ・リセット状態に遷移し、メモリ１２にリセット信号ＸＲＳＴを発生させる。以下、詳細に説明する。
【００６５】
メモリ書込／消去に関する動作は上記と同様である。ここではポーリングデータの監視から説明する。メモリ受信処理部２５は入力のポーリングデータＰＤＴを監視すると共に、ポーリングエラー（ポーリング時間超過ビットＤＱ５＝「１」となった時に、ポーリング完了ビットＤＱ７＝反転状態）を検出すると、メモリ状態管理部２２にポーリングエラーフラグを出力する。メモリ状態管理部２２は、メモリ書込／消去中のポーリング状態でポーリングエラーフラグを受けたことにより、これをメモリ自動リセットのトリガと解釈し、内部のメモリ状態レジスタを「メモリ書込／消去状態」から「メモリ・リセット状態」にセットする。また「メモリ書込／消去状態」から「メモリ・リセット状態」への状態変化を検出して内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑと状態信号「メモリ・リセット状態」とをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３はアドレス用カウント値ＣＴＲ−Ｑと状態信号とをもとにメモリ１２のリセット信号ＸＲＳＴを生成し、メモリ１２に出力する。
【００６６】
更に、メモリ状態管理部２２では内部でメモリ・リセット完了のタイミングになると、内部のメモリ状態レジスタを「メモリ・リセット状態」から「レディー状態」にセットし、ＣＰＵ送信処理部１１Ｃに自動リセット完了フラグを出力する。これによりＣＰＵ送信処理部１１Ｃのビジー信号ＢＳＹがリセットされ、ＣＰＵ送信ＩＦ部１１ＤはＣＰＵ１０１にエラー信号（ビジー信号ＢＳＹ＝「０」，送信データＳＤＯＵＴ＝「０」）を出力する。これにより、ＣＰＵ１０１はメモリ１２に再書込可能となる。
【００６７】
図１３はメモリ書込／消去中のポーリング無反応からメモリ強制リセット完了までの動作説明図、図１４はその動作タイミングチャートである。メモリ書込／消去の際に、メモリ１２がポーリング無反応（ポーリング完了ビットＤＱ７，ポーリング時間超過ビットＤＱ５が未変化）であると、所定時間を経過してもＣＰＵ１０１はレディー／エラー状態を受信できない。そこで、この場合はＣＰＵ１０１からメモリ強制リセットを行う。以下、詳細に説明する。
【００６８】
ＣＰＵ１０１は、所定のポーリング継続時間を経過してもＣＰＵ送信ＩＦ部１１Ｄからレディー／エラー状態を受信しない（ＢＳＹ＝「１」）場合は、外部よりＣＰＵリセットＲＳＴ＝「１」を入力する。ＣＰＵ受信ＩＦ部１１Ａは受信したＣＰＵリセットＲＳ＝「１」（ＣＰＵリセットトリガ）をメモリ状態管理部２２に出力する。メモリ状態管理部２２は、ＣＰＵリセットトリガを受けたことにより内部のメモリ状態レジスタを「ポーリング状態」から「メモリ・リセット状態」にセットする。また「ポーリング状態」から「メモリ・リセット状態」への状態変化を検出して内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑと状態信号（＝「メモリ・リセット状態」）とをメモリ入力信号生成部２３に出力する。
【００６９】
メモリ入力信号生成部２３はアドレス用カウント値ＣＴＲ−Ｑと状態信号とをもとにメモリ１２のリセット信号ＸＲＳＴを生成し、これをメモリ１２に出力する。一方、メモリ状態管理部２２は、メモリ・リセット完了のタイミングになると、内部のメモリ状態レジスタを「メモリ・リセット状態」から「レディー状態」にセットし、かつＣＰＵ送信処理部１１Ｃに強制リセット完了フラグを出力する。これによりＣＰＵ送信ＩＦ部１１Ｄはビジー状態を解除（ＢＳＹ＝「０」）する。
【００７０】
図１５はメモリ消去中におけるコマンド・リセット実行の動作説明図、図１６はその動作タイミングチャートである。メモリ消去やＲＡＭ情報転写時には、ＣＰＵ１０１からのメモリ１２以外のアクセスを受付けているので、コマンド送信の直前にＣＰＵアクセスのリセット信号ＲＳＴ＝「１」が入力される場合があるが、この例では、上記図１３の例とは異なり、このＣＰＵリセット信号ＲＳＴ＝「１」によってはメモリ・リセットを行なうことはできない様になっている。そこで、この例では設定レジスタ部４１の指令レジスタ４１Ａにリセット指令用のビットを設け、メモリ消去実行中のＣＰＵ１０１からのコマンドリセットの書込によりリセットトリガ（リセット指令）を出力し、そのトリガによりメモリ状態管理部２２の状態を「メモリ消去中」から「メモリ・リセット状態」に遷移させ、メモリ１２にリセット信号ＸＲＳＴを発生させる様にしている。以下、詳細に説明する。
【００７１】
メモリ消去のポーリング中はＣＰＵ１０１からのアクセス可能（ＢＳＹ＝「０」）であり、ＣＰＵ１０１は設定レジスタ部４１宛にコマンド・リセットを出力する。ＣＰＵ受信処理部１１Ｂはアドレス及びデータの夫々をパリティーチェックの後、エラー無しの場合は、書込アドレスとデータを取り込み、設定レジスタ部４１に出力する。またＣＰＵ送信処理部１１ＣにはＣＰＵアクセスビジ−トリガＣＡＢＳＹを出力する。ＣＰＵ送信処理部１１Ｃはこのビジートリガによりビジー信号ＢＳＹをセットし、ＣＰＵ送信ＩＦ部１１ＤよりＣＰＵ１０１にＰＵアクセスビジー（ＢＳＹ＝「１」）が通知される。
【００７２】
一方、設定レジスタ部４１では入力のアドレスで指す指令レジスタ４１Ａにリセット指令ビット＝「１」をセットし、この書込まれたメモリ・リセット指令はメモリ状態管理部２２に出力される。また設定レジスタ部４１はコマンド・リセット指令の書込完了によりレジスタ書込完了トリガを生成し、これをＣＰＵ送信処理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃはレジスタ書込完了トリガの入力によりビジー信号ＢＳＹをクリアし、これによりＣＰＵ送信ＩＦ部１１ＤからはＣＰＵ１０１にＣＰＵアクセスレディー（ＢＳＹ＝「０」）が通知される。従って、このコマンド・リセットの完了以前でも、新たなＣＰＵアクセスを受付け可能となる。
【００７３】
一方、メモリ状態管理部２２は入力のメモリ・リセット指令により、内部のメモリ状態レジスタを「メモリ消去ポ−リング状態」から「メモリ・リセット状態」にセットし、その状態信号をメモリ入力信号生成部２３に出力する。また「メモリ消去ポ−リング状態」から「メモリ・リセット状態」への状態変化を検出して、内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴ−Ｑをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３はアドレス用カウント値ＣＴ−Ｑと状態信号とをもとにメモリ・リセット信号ＸＲＳＴを生成し、メモリ１２に出力する。
【００７４】
更に、メモリ状態管理部２２はやがてメモリ・リセット完了のタイミングになると、内部のメモリ状態レジスタを「メモリ・リセット状態」から「レディー状態」にセットし、かつコマンド・リセット完了フラグを生成して、これを設定レジスタ部４１に出力する。これにより指令レジスタ４１Ａのコマンド・リセット指令がリセットされる。なお、メモリ消去時以外の場合でも、ＣＰＵアクセスビジー出力＝「０」（レディー）の時は、上記コマンド・リセットを実行可能である。
【００７５】
図１７はメモリ書込エラーから再書込完了までの動作説明図、図１８，図１９はメモリ書込エラー時のメモリ状態管理部の状態遷移説明図（１），（２）である。但し、図１８は図１７のハードウェア構成による自動再書込の場合、図１９はＣＰＵ１０１の個別コマンド制御（図１１の構成）による再書込の場合を夫々示している。
【００７６】
図１９において、メモリ書込エラーを起こしたアドレスに対して再度データを書込む場合は、ＣＰＵ１０１の個別コマンド制御（図１１の構成）によると、最悪の場合で、次の動作が必要となる。ＣＰＵ１０１はレディー状態Ｓ０でメモリ書込を行いメモリ書込状態Ｓ１に遷移する。メモリ書込状態Ｓ１でポーリングエラーが発生すると、メモリ自動リセット状態Ｓ２を経てレディー状態Ｓ０に戻る。ＣＰＵ１０１はレディー状態Ｓ０でメモリ読出を行い上記書込アドレスのデータを読み出す（状態Ｓ３）。ＣＰＵ１０１は自己の書込データとメモリ１２からの読出データとを比較して、不一致（書込失敗）の場合は当該書込アドレスのセクタ消去を行う（状態Ｓ４）。セクタ消去後、ＣＰＵ１０１は書込エラーアドレスに同一のデータを書き込む（状態Ｓ５）。メモリ書込状態Ｓ５で書込完了するとレディー状態Ｓ０に戻る。しかし、メモリ書込状態Ｓ５でポーリングエラーが発生すると、メモリ自動リセット状態Ｓ６を経てレディー状態Ｓ０に戻る。
【００７７】
図１８において、上記図１７の構成ではメモリ書込エラーから再書込完了までを自動化することでメモリ書込アクセスの効率改善と共にＣＰＵ１０１の負担軽減を図っている。以下、図１７，図１８を参照してメモリ書込エラーから再書込完了までの動作を詳細に説明する。
【００７８】
ＣＰＵ１０１からのメモリ書込時には、通常のメモリ書込動作を行うと共に、書込アドレスＷＡＤと書込データＷＤＴとを書込アドレス・データラッチ部５１に保持する。この書込動作中に、メモリ受信処理部２５はポーリングエラーを検出すると、ポーリングエラーフラグをメモリ状態管理部２２及びＣＰＵ送信処理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃは書込ポーリングエラーによりＣＰＵ１０１にエラー（ＢＳＹ＝「０」，送信データ＝「０」）を出力する。
【００７９】
一方、メモリ状態管理部２２は書込ポーリングエラーを受けたことにより、内部のメモリ状態レジスタを「メモリ書込状態」から「メモリ再読出状態」にセットする。また「メモリ書込状態」から「メモリ再読出状態」への変化を検出して内部のアドレス用カウンタが動作を開始し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３は入力のカウント値と書込アドレス・データラッチ部５１からの書込アドレスをもとにメモリ１２の読出アドレス、制御信号、バス制御信号を生成し、これらをメモリ１２及びバス信号制御部２４に出力する。
【００８０】
メモリ１２からの読出データＲＤＴは、バス信号制御部２４、メモリ受信処理部２５を介して比較部５２に加えられる。比較部５２は入力の読出データＲＤＴと、書込アドレス・データラッチ部５１から入力された書込データＷＤＴとを比較し、不一致（書込失敗）の場合はその比較出力を自動メモリ消去トリガとしてメモリ状態管理部２２に出力する。メモリ状態管理部２２は自動メモリ消去トリガを受けたことにより、内部のメモリ状態レジスタを「メモリ再読出状態」から「自動メモリ消去状態」にセットする。また「メモリ再読出状態」から「自動メモリ消去状態」への変化を検出してメモリアドレス用カウンタが動作を開始し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３は入力のアドレス用カウント値と状態信号（＝「自動メモリ消去状態」）とから、メモリ消去コマンドに相当するアドレス、制御信号、データ、バス制御信号を生成し、この内のアドレス及び制御信号はメモリ１２に、またデータ及びバス制御信号はバス信号制御部２４に出力される。
【００８１】
メモリ受信処理部２５はメモリ消去中のポーリングデータＰＤＴを監視すると共に、消去完了を検出すると、消去完了フラグをメモリ状態管理部２２に出力する。メモリ状態管理部２２は消去完了フラグを受けたことにより内部のメモリ状態レジスタを「自動メモリ消去状態」から「メモリ再書込状態」にセットする。またこの状態変化を検出して内部のメモリアドレス用カウンタが動作を開始し、そのカウント値ＣＴＲ−Ｑと状態信号とをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３はアドレス用カウント値と状態信号、並びに書込アドレス・データラッチ部５１からの書込アドレスＷＡＤ及び書込データＷＤＴをもとにメモリ１２の制御信号及びメモリアドレスを生成し、メモリ１２に出力する。またバス制御信号（書込方向）及び書込データをバス信号制御部２４に出力する。
【００８２】
バス信号制御部２４は入力のバス制御信号（書込方向）をもとに、書込データＷＤＴがメモリ１２に出力され、書込アクセス完了後は、メモリ１２からポーリングデータＰＤＴを取り込み、メモリ受信処理部２５に出力する。メモリ受信処理部２５はポーリングデータＰＤＴを監視すると共に、書込完了を検出すると、書込完了フラグをメモリ状態管理部２２及びＣＰＵ送信処理部１１Ｃに出力する。メモリ状態管理部２２は書込完了フラグを受けたことにより内部のメモリ状態レジスタを「メモリ再書込状態」から「レディー状態」にセットする。ＣＰＵ送信処理部１１Ｃは書込完了フラグの入力により最初の書込開始時にセットされたビジー信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。これによりＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レディー）をＣＰＵ１０１に出力する。ＣＰＵ１０１はこのレディー状態を待って新たなメモリアクセスを開始する。
【００８３】
なお、図１８のメモリ読出状態Ｓ３で書込データ＝読出データの場合は、メモリ再書込の必要がないので、制御はレディー状態Ｓ０に戻る。また図１８のメモリ再書込状態Ｓ５でメモリ再書込エラーの場合はメモリ自動リセット状態Ｓ６に遷移後、セクタ消去状態Ｓ４又はメモリ再書込状態Ｓ５に遷移する。こうしてリトライを所定回数行っても書込成功しない場合は、ＣＰＵ１０１に書込エラーを通知する。かくして、本実施の形態によれば、メモリ再書込処理が自動化され、ＣＰＵ１０１の処理負担が大幅に軽減される。
【００８４】
図２０はメモリ・リセット方法選択制御の動作説明図で、上記図１１〜図１６で述べた３種のリセット方法（ポーリングエラー検出によるメモリ自動リセット、ポーリング無反応検出によるＣＰＵ１０１からのメモリ強制リセット、メモリ消去中におけるＣＰＵ１０１からのコマンドリセット）を任意選択可能な構成を示している。
【００８５】
図において、４１ＣはＣＰＵ１０１からの設定情報により３種のリセット方法を選択するリセット方法設定レジスタ、２２Ａはレジスタ４１Ｃの設定内容に従って自動リセットトリガの発生をマスクする自動リセットマスク回路、４２は同じく強制リセットトリガＲＳをマスクする強制リセットマスク回路、４３は同じくコマンド・リセットの指令ビットをマスクするコマンド・リセットマスク回路、そして、２３Ａはレジスタ４１Ｂの設定内容に従い、ハードリセット信号ＸＲＳＴの生成に代えて、図４のリード・リセットコマンドを生成するメモリリセット生成部である。ＣＰＵ１０１は、予めリセット方法設定レジスタ４１Ｃにマスク情報を設定することで、必要なリセットのみを動作させることが可能であり、フラッシュメモリ１２の汎用的なリセット制御が可能となる。
【００８６】
図２１は一般的なフラッシュメモリ（本実施の形態ではメモリ１２）をリセットする方法の動作タイミングチャートであり、図２１（Ａ）はリセット端子ＸＲＳＴによるハードウェアリセットの場合、図２１（Ｂ）は図４のリード・リセットコマンドの書込によるソフトウェアリセットの場合を夫々示している。
【００８７】
図２２はアラーム検出処理の動作説明図、図２３はその動作タイミングチャートである。図２２において、監視タイミング生成部４１ＦはＣＰＵ１０１からの設定により対応する周期の監視タイミング信号を生成する。監視タイミング生成部４４は装置のマスタクロックを分周して所定周期の監視タイミング信号を生成する。監視タイミング選択レジスタ４１ＥはＣＰＵ１０１からの設定に従って監視タイミング生成部４１Ｆ又は監視タイミング生成部４４の選択信号を出力し、タイミング選択部４０Ａはこの選択信号に従って対応する監視タイミング信号を選択出力する。また閾値設定レジスタ４１ＤにはＣＰＵ１０１からエラー個数の閾値が設定される。
【００８８】
この状態で、ＣＰＵエラーカウント部４０Ｂはタイミング選択部４０Ａの出力の監視タイミングに従ってＣＰＵ受信処理部１１Ｂで検出された１周期毎のＣＰＵ通信エラー（パリティーエラー）の回数をカウントする。またポーリングエラーカウント部４０Ｃは同じくメモリ受信処理部２５で検出された１周期毎のポーリングエラーの回数をカウントする。ＣＰＵ通信エラー及びポーリングエラーの各カウント値は各監視タイミングでＣＰＵ送信処理部１１Ｃに出力されると共に、比較部４０Ｄにも出力される。各エラー個数は、ＣＰＵ１０１にアドレスに設け、ＣＰＵ送信処理部１１Ｃを介してＣＰＵ１０１に出力される。
【００８９】
また、比較部４０Ｄは各監視タイミングでＣＰＵ通信エラー及びポーリングエラーの各カウント値ＥＲＣＣ，ＥＲＣＰと対応する閾値ＴＨ１，ＴＨ２とを比較すると共に、１周期当たりのＣＰＵ通信エラー回数ＥＲＣＣ≧ＴＨ１の場合はＣＰＵ送信処理部１１ＣにＣＰＵアラーム信号ＡＬＭＣを出力し、また１周期当たりのポーリングエラー回数ＥＲＣＰ≧ＴＨ２の場合はＣＰＵ送信処理部１１Ｃにポーリングアラーム信号ＡＬＭＰを出力する。各アラーム信号はＣＰＵ送信処理部１１Ｃを介してＣＰＵ１０１に出力される。従って、ＣＰＵ−装置間の通信品質監視、及びメモリ１２の動作品質監視を能率良く行える。
【００９０】
図２３はハードによる監視タイミングを選択した場合を示している。ＣＰＵ通信エラー閾値ＴＨ１＝１１とすると、第２周期ではＣＰＵ通信エラー個数＝１５となったことにより、第３周期では１５≧１０と判定され、ＣＰＵアラーム信号ＡＬＭＣ＝「１」が通知される。
【００９１】
以下、主信号処理系をも含めた図２の信号処理装置についての動作（メモリアクセス方式等）を詳細に説明する。ここで、一例の主信号処理を説明しておく。撮像部２０１は横走査線１本につきフレームパルスＦＰとこれに続く１２８個分の画素データ（フレームデータ）を出力する。またこの様な横走査線１２８本で１映像データが形成される。主信号処理部２０２1 は撮像部２０１からのフレームデータＳＩＤを入力して第１の主信号処理を行う。主信号処理部２０２2 は前記処理後のフレームデータを入力して第２の主信号処理を行う。以下同様にして進み、こうして、各フレームデータに対する各種の主信号処理が主信号処理部２０２1 〜２０２n によって時系列（パイプライン方式）的に行われる。
【００９２】
図２４はＣＰＵアクセスと主信号系アクセスの調停制御を説明する図、図２５はその動作タイミングチャートである。図２４において、ＣＰＵＩＦ部１１はＣＰＵ１０１からの設定データ／コマンド情報等をメモリ部（ＬＳＩ）１０３内に取り込み、またメモリ部１０３内のデータ／アラーム／メモリアクセス輻輳状態等の情報をＣＰＵ１０１に送信する。メモリアクセス処理部２０は、図示しないが、基本的には上記図３の構成に従ってＣＰＵ１０１からの制御データをメモリ１２に書き込み、またメモリ１２からの読出データをＣＰＵＩＦ部１１に出力する。
【００９３】
メモリ１２は、上記ＣＰＵ１０１からＣＰＵＩＦ部１１，メモリアクセス処理部２０を介して送信されてくる設定／コマンド情報を取り込む（記憶する）と共に、主信号処理部２０２から主信号ＩＦ処理部１６に送信されるタイミングパルスに従って必要な設定・データを読み出し、主信号ＩＦ処理部１６に出力する。コマンド監視制御部６１は、基本的にはこの様なメモリ１２に対する各種アクセスのアドレス選択及びデータ選択制御を行う。
【００９４】
主信号ＩＦ処理部１６において、マスク処理部６２はコマンド監視制御部６１からの制御データを主信号処理部２０２から受信するタイミング（マスク処理用）で主信号処理部２０２に出力（送信）し、またレジスタ初期設定部６３はコマンド監視制御部６１からの制御データを主信号処理部２０２から受信するタイミング（取込用）で主信号処理部２０２に出力（送信）する。
【００９５】
各主信号処理部２０２におけるＡ側の処理は、入力の主信号データＳＩＤに対してレジスタ初期設定部６３からの設定（初期設定）制御を行うために、レジスタ初期設定部６３にタイミングパルスを送信し、レジスタ初期設定部６３から受信した設定値を取り込み、これを使用して主信号データを処理し、出力するものである。なお、この初期設定が完了すると、レジスタ初期設定部６３はデータ保持用レジスタ６３´（図２，図２６のＲＡＭ１４に相当）として動作する。
【００９６】
また各主信号処理部２０２におけるＢ側の処理は、入力の主信号データにマスク等の処理が必要な場合に、マスク処理部６２にタイミングパルスを送信し、マスク処理部６２から受信したデータにより主信号データをマスク処理し、出力するものである。
【００９７】
コマンド監視制御部６１は、メモリ１２からのメモリ監視信号（ポーリングデータＤＱ５，ＤＱ７等）に基づきメモリ１２のアクセス輻輳（混雑）状態を監視すると共に、監視結果に基づいてＣＰＵ１０１側からのデータアクセスを優先にするか、又は主信号処理部２０２側からのアクセスを優先にするかの制御を行う。例えば主信号処理系からのアクセスを優先とする場合は、ＣＰＵ１０１にその旨を通知し、これによりＣＰＵ１０１からのアクセスを軽減させる。従って、メモリ１２のアクセス輻輳時も主信号系の処理に影響を及ぼすことは無い。
【００９８】
図２５において、主信号処理部２０２が１フレームデータを処理している時に対応して有効データ区間信号ＶＡＬＩＤ＝「Ｈ」（有効）となっている。この区間に主信号処理系からメモリ１２へのアクセス（ＸＯＥ１＝「Ｌ」）があると、主信号系からのアドレスＡＤＤ３，ＡＤＤ４，…，ＡＤＤＦに対するデータＤＴ＿３，ＤＴ＿４，…，ＤＴ＿Ｆを読み出して主信号系に出力する。またこの時、同時にＣＰＵ１０１側からのアドレスＳＲ＿ＡＤを受信しても、主信号系への処理を最優先に行う。この場合のＣＰＵ１０１からのアドレスＳＲ＿ＡＤは有効データ区間信号ＶＡＬＩＤ＝「Ｌ」（無効データ）になるまでアドレス保持用のレジスタに保持される。この様に、ＣＰＵアクセスに関するデータ保持機能を付加することにより、主信号系はＣＰＵ側からのアクセスの影響を受けることなく、必要なデータを全てメモリ１２から取り込むことが可能となる。
【００９９】
また有効データ区間信号ＶＡＬＩＤ＝「Ｌ」（無効データ）の区間では、ＣＰＵ１０１からメモリ１２へのアクセスを処理するために、このままでは主信号処理系には不要なデータが送信されてしまうことになる。そこで、ここでは、主信号処理系がこの様な不要なデータを取り込まない処理を行うために、この区間では主信号系取り込みイネーブル信号＝「Ｌ」にすると共に、主信号処理系に取り込むデータをマスク（ａｌｌビット＝「０」）することで不要データ取り込みを防止している。
【０１００】
図２６は主信号処理制御情報の流れを説明する図である。初期化（装置の立ち上げ）時に、各主信号処理部２０２に対する設定情報を初期設定情報格納メモリ（ＲＯＭ）１２から読み出し、ルート▲１▼を介して一旦設定情報保持用メモリ（ＲＡＭ）１４に書き込む。初期化後（通常動作時）は、各主信号処理部２０２からの要求に従って周期的にＲＡＭ１４の制御情報を読み出し、ルート▲２▼を介して各主信号処理部２０２に時分割で提供する。
【０１０１】
この状態で、ＣＰＵ１０１は任意タイミングにＲＡＭ１４の制御情報をルート▲３▼を介して読み出すことで、ＲＡＭ１４の制御情報をリアルタイムにモニタ可能である。またＣＰＵ１０１は任意タイミングにＲＯＭ１２の制御情報をルート▲４▼を介して読み出すことで、ＲＯＭ１２の制御情報をリアルタイムにモニタ可能である。またＣＰＵ１０１はルート▲５▼を介してＣＰＵ１０１からの制御情報を各主信号処理部２０２に実質直接的に提供可能である。即ち、ＣＰＵ１０１からＲＡＭ１４に制御情報を書き込めば、該制御情報はルート▲５▼（＝▲２▼）を介して各主信号処理部２０２に提供される。またＣＰＵ１０１はルート▲６▼を介してＲＡＭ１４を書換後の制御情報をＲＯＭ１２に転送可能である。このルート▲６▼の処理により、もし装置が不用意に電源ＯＦＦされても、その立ち上げ時にはＲＯＭ１２の内容によりＲＡＭ１４の内容が初期設定され、よってＲＡＭ１４には電源ＯＦＦ直前の現制御情報が容易に復元される。
【０１０２】
図２７は上記図２６のアクセス動作を実現するメモリアクセス処理部の動作説明図、図２８，図２９はその動作タイミングチャート（１），（２）である。なお、図２７において、ＣＰＵ１０１Ａ，１０１Ｂは同一のＣＰＵ１０１，またＲＯＭ１２Ａ，１２Ｂは同一のＲＯＭ１２である。
【０１０３】
まず設定情報保持用メモリ（ＲＡＭ）１４へのデータ書込制御を説明する。書込制御部２０Ａにおいて、ＲＡＭ１４の初期化中はセレクタＳＬ１，ＳＬ２が共にＲＯＭ１２Ａ側を選択しており、これにより初期情報格納メモリ（ＲＯＭ）１２Ａから読み出した設定情報ＷＤＴはＲＡＭ１４の対応アドレスＷＡＤに書き込まれる。また初期化終了後（通常動作時）は、セレクタＳＬ１，ＳＬ２が共にＣＰＵ１０１Ａ側を選択しており、これによりＣＰＵ１０１Ａからは任意タイミングにＲＡＭ１４へデータ書込可能である。
【０１０４】
次に設定情報保持用メモリ（ＲＡＭ）１４からのデータ読出制御を説明する。読出制御部２０Ｂにおいて、初期化終了後（通常動作時）はセレクタＳＬ３が主信号ＩＦ処理部１６側を選択している。タイミング制御部１６Ａは主信号処理部２０２からのフレームパルス信号ＦＰに同期して各主信号処理部２０２1 〜２０２n に提供するための制御データの各読出アドレスＲＡＤ及び制御信号（ラッチパルス等）を時系列に生成しており、これらはＲＡＭ１４に加えられると共に、ＲＡＭ１４からの各読出（制御）データＲＤＴがレジスタＲＧに逐次ラッチされ、主信号ＩＦ処理部１６の分配部を介して対応する主信号処理部２０２1 〜２０２n に提供される。
【０１０５】
この状態で、ＣＰＵ１０１が任意タイミングにＲＡＭ１４の読出コマンドを発生すると、タイミング制御部６８が主信号系アクセスの読出サイクルに割り込んで、セレクタＳＬ３の選択を一時的にＣＰＵ１０１Ｂの側にスイッチする。これによりＲＡＭ１４からはＣＰＵ１０１Ｂからの読出アドレスＲＡＤに対応する制御データＲＤＴが読み出され、該読出データＲＤＴは予めＣＰＵ１０１によて切り替えられた分配部を介してＣＰＵ１０１Ｂ側又はＲＯＭ１２Ｂ側に分配される。これによりＣＰＵ１０１ＢによるＲＡＭ１４の情報モニタ又はＲＯＭ１２Ｂへのデータ転送（複写）が可能となる。
【０１０６】
図２８，図２９は図２７のメモリクセス処理部の動作タイミングチャート（１），（２）で、図２８は装置の「回路リセット」→「初期化」→「通常動作」の各区間に生じ得る各種のメモリアクセスを番号１〜７と共に時系列に示している。ここで、ＲＡＭ１４に対するアクセス競合の有無状態を外観しておく。番号１のメモリアクセスは単独で行われるため、競合は生じ得ない。番号２のメモリアクセスは固定的（優先的）なタイミングにより実行される。番号３〜７のメモリアクセスはＣＰＵ１０１により実行される為、これらの間では競合は生じ得ない。また番号３，７のメモリアクセスはＲＡＭ１４を介さないのでＲＡＭ１４の読／書制御には関係しない。従って、ＲＡＭ１４に関しては番号２と番号４〜６のメモリアクセス間で競合が生じ得る。
【０１０７】
図２９はＲＡＭ１４に関するアクセス輻輳回避制御のタイミングチャートを示している。［通常動作時（ＲＡＭ→主信号処理部）］において、各フレームパルスに続き夫々に１フレーム分の映像データ（１２８画素分）が入力している。この各画素データの処理毎にＲＡＭ１４から各主信号処理部２０２への読出制御が周期的に行われる。下側の図はこの一部を拡大（ズームアップ）したものである。ここでは、カウンタＣＴＲが高周波数のマスタクロックを毎回ｎ個カウントしており、これにより１画素データ処理期間分のタイミング信号を生成している。これにより、ある処理タイミングではＲＡＭ１４からｍ＿ｃｈ（ｍ番目の画素データ）に対する制御データが読み出され、また次の処理タイミングではｍ＋１＿ｃｈ（ｍ＋１番目の画素データ）に対する制御データが読み出される。
【０１０８】
［輻輳動作１，２］において、この状態でＣＰＵ１０１から任意タイミングにＣＰＵ１０１→ＲＡＭ１４の書換え、又はＲＡＭ１４→ＲＯＭ１２／ＣＰＵ１０１への読出アクセスを行うと、上記主信号系アクセスとＣＰＵアクセスとの間でＲＡＭアクセスの競合が生じ得る。この場合は図２７のタイミング制御部６７／６８でＣＰＵアクセスによるＲＡＭ１４のＲ／Ｗタイミングを１マスタクロック分遅らせることにより、主信号系アクセスとの競合を回避できる。
【０１０９】
図３０はＣＰＵから主信号処理部へのアクセスフローを説明する図で、ＣＰＵ１０１から各主信号処理部２０２に対して夫々にワンショット的な制御／監視（モニタ）が可能な場合を示している。通常動作時において、各主信号処理部２０２はＲＡＭ１４からルート▲１▼を介して制御データを定期的に取り込み、夫々の主信号処理を実行している。この状態で、ＣＰＵ１０１からは任意タイミングにルート▲２▼を介して各主信号処理部２０２に制御データを直接提供可能である。またＣＰＵ１０１は任意タイミングにルート▲３▼を介して各主信号処理部２０２から制御（監視）データを読取（モニタ）可能である。
【０１１０】
図３１は一例の主信号処理部の動作説明図で、主信号処理部２０２で主信号処理に関するエラー（アラーム）状態を計数すると共に、そのカウント値をＣＰＵ１０１から任意タイミングにリード・オン・クリア（読出後リセット）する構成を示している。図３２はその基本的動作のタイミングチャートである。図において、マスタカウンタ（ＭＣＴＲ）７４はフレームタイミング（ＦＰ）に同期して各１画素データ処理期間分に対応するタイミング信号を生成している。アドレス生成部（ＡＤＧ）７５はＭＣＴＲ７４の出力に基づいてｃｈＸ，ｃｈＹ（第Ｘ画素，第Ｙ画素）等についてのエラー数をカウントするためのＲＡＭ７３に対する読／書アドレスＲＡＣＴＲ，ＷＡＣＴＲを順次生成している。一方、アラーム検出部７１は入力の主信号データにつき画素毎にエラー状態を監視し、エラーが検出されるとアラームデータ（例えばビット「１」）を生成する。
【０１１１】
セレクタＳＬ１，ＳＬ２は通常は主信号系側を選択しており、これによりアラームカウント用メモリ（ＲＡＭ）７３から読み出されたｃｈＸのカウントデータＲＤＴはレジスタＲＧ２を介して加算器７２に帰還され、かつここで上記画素毎に検出されたｃｈＸのアラーム検出データと加算されてＲＡＭ７３の対応アドレス（ｃｈＸ）に再書込される。即ち、ＲＡＭ７３でｃｈＸ，ｃｈＹ等についてのアラームカウントが行われる。
【０１１２】
この状態で、ＣＰＵ１０１Ａからアラームカウント数の読出アクセスを行うと、Ｒ／Ｗアドレス制御部７６はＣＰＵ１０１Ａからの読出アドレスＲＡＣＰＵをセレクタＳＬ２に出力し、かつセレクタＳＬ２の選択を一時的にＣＰＵ側にスイッチする。これにより、ＲＡＭ７３からはＣＰＵ１０１Ａが指すアドレスＲＡＣＰＵのアラームカウント数ＲＤＴが読み出され、該データＲＤＴはレジスタＲＧ３を介してＣＰＵ１０１Ｂに取り込まれる。またＲ／Ｗアドレス制御部７６はセレクタＳＬ１を一時的にＣＰＵ側にスイッチしてＣＰＵ１０１からの書込アドレスＷＡＣＰＵ（＝ＲＡＣＰＵ）をＲＡＭ７３に加える。これにより、ＣＰＵ１０１Ａが指すアドレスのアラームカウント数がリード・オン・クリア制御されると共に、それ以外のアドレス（チャネルｃｈ）のアラームカウントに対しては何らの影響も及ぼさない。
【０１１３】
図３２において、ＲＡＭ７３における通常のアラームカウントは各１画素データ処理区間の前半（領域▲１▼）で行われる。即ち、マスタカウンタ＝１のタイミングでＲＡＭ７３よりｃｈＸの旧データを読み出し、かつマスタカウンタ＝４のタイミングで加算結果をＲＡＭ７３に書き込む。しかし、ＣＰＵ１０１からのアクセス要求が領域▲１▼で発生した場合は、上記のカウント処理タイミングを図のＡからＢの位相に切替える。即ち、マスタカウンタ＝ｎ−３のタイミングでＲＡＭ７３よりｃｈＸの旧データを読み出し、かつマスタカウンタ＝ｎのタイミングで加算結果をＲＡＭ７３に書き込む。以下、ＣＰＵ１０１からのアクセスが領域▲１▼，▲２▼で発生した場合の各タイミング処理を具体的に説明する。
【０１１４】
図３３はＣＰＵ１０１からの読出タイミング（リード・オン・クリア制御）が領域▲１▼にある場合（競合）を示している。この場合は、通常はＡのタイミングで行なっているアラームカウント処理をタイミングＢで行う。一方、ＣＰＵ１０１からのリード・オン・クリアアクセスは領域▲１▼で行われる。
【０１１５】
図３４はＣＰＵ１０１からの読出タイミング（リード・オン・クリア制御）が領域▲２▼にある場合（非競合）の場合を示している。この場合は、通常通りにＡのタイミングでアラームカウント処理を行い、かつＣＰＵ１０１からのリード・オン・クリアアクセスは領域▲２▼で行われる。
【０１１６】
図３５はＣＰＵ１０１がＲＡＭ１４の内容をリアルタイムにモニタする場合の動作説明図である。主信号処理系の動作時には、ＲＡＭ１４からルート▲１▼を介して各主信号制御部２０２に制御データが時分割で提供されている。この状態で、ＣＰＵ１０１はルート▲２▼を介してＲＡＭ１４の制御情報を所望の監視位相でモニタ可能である。以下、詳細に説明する。
【０１１７】
図３６は図３５の主信号ＩＦ処理部１６の動作説明図、図３７はＣＰＵによるＲＡＭ１４の設定情報変更と設定情報モニタの動作タイミングチャートである。まず図３７に従って動作の概要を説明する。主信号処理ブロック２０２には各フレームパルスに同期して各フレームデータ（主信号）が入力している。今、＃１フレームの入力周期内でＣＰＵ１０１よりＲＡＭ１４の制御データの内のＡ，Ｂ及びＣが変更されたとする。但し、この例では、制御データＡ，Ｂは＃１フレーム処理のための制御データ読出サイクルに間に合ったが、制御データＣは遅れて変更されたため、実質＃２フレーム処理のための制御データ読出サイクルに間に合うこととなる。
【０１１８】
ＲＡＭ１４から読み出された制御データＡはタイミングｔ１に処理部２０２1 に、また制御データＢはタイミングｔ２に処理部２０２2 に、そして制御データＣはタイミングｔｎに処理部２０２n に夫々設定される。これにより、処理部２０２1 はタイミングｔ１から入力の各フレームデータを制御データＡで処理し、また処理部２０２2 はタイミングｔ２から入力の各フレームデータを制御データＢで処理し、そして処理部２０２n はタイミングｔｎから入力の各フレームデータを制御データＣで処理する。
【０１１９】
一方、これを処理部２０２n の出力フレームでモニタすると、タイミングＴ１の出力フレームには制御データＡ，Ｂの効果が反映され、またタイミングＴ２の出力フレームには制御データＡ，Ｂ，Ｃの効果が反映され、そしてタイミングＴ３の出力フレームには同じく制御データＡ，Ｂ，Ｃの効果が反映されている。
【０１２０】
かかる状況の下で、ＣＰＵ１０１は自らの制御データＡ，Ｂ，Ｃ等の変更（設定）と共に、その制御データの効果がどの出力フレームに現れたかを知りたい。しかし、このままではその関係を容易に知ることができない。
【０１２１】
そこで、本実施の形態では上記＃１フレームデータの処理のためにＲＡＭ１４から読み出された制御データＡを所定時間Ｄ（即ち、制御データＡの効果が出力フレームに現れるであろう時間Ｄ）だけ遅延させて後、これをＣＰＵ１０１によって読取可能とする。制御データＢ，Ｃについても同様である。従って、今、ＣＰＵ１０１が各出力フレームに同期して上記遅延後の各制御データＡ，Ｂ，Ｃ等をスキャンすると、出力フレームのタイミングＴ１では制御データＡ，Ｂが、またタイミングＴ２では制御データＡ，Ｂ，Ｃが、そしてタイミングＴ３では同じく制御データＡ，Ｂ，Ｃが夫々観測され、こうして、ＣＰＵ１０１は各出力フレームと該出力フレームに効果を及ぼした各有効制御デ−タとの関係を正確に把握できることになる。
【０１２２】
図３６において、制御部８２は入力のフレームパルスＦＰに同期してＲＡＭ１４から入力フレームデータの処理に必要な一連の制御データＡ，Ｂ等をフレーム毎に読み出し、分配部８１に提供する。分配部８１は各主信号処理部２０２1 〜２０２n からの要求ＲＥＱ１〜ＲＥＱｎに従って対応する制御データＡ，Ｂ等を各主信号処理部２０２1 〜２０２n に提供する。また制御部８２は前記入力のフレーム処理対応に読み出した制御データＡ，Ｂ等を遅延部８０にも出力する。遅延部８０ではこれらの制御データＡ，Ｂ等を各主信号処理部２０２1 〜２０２n と対応に設けられたＲＡＭ１〜ｎ（遅延回路）に夫々記憶し、夫々は所定時間Ｄの遅延後に出力端子ＲＤＴ１〜ＲＤＴｎに読み出される。そしてこれらのデータＲＤＴ１〜ＲＤＴｎはセレクタ（データマルチプレクサ）ＳＬ１に入力される。因みに、図３７の例で言うと、出力フレームのタイミングＴ１では制御データＡ，Ｂは読み出されているが、遅れて設定された制御データＣは未だ読み出されていない。
【０１２３】
今、ＣＰＵ１０１がタイミングＴ１に同期してセレクタＳＬ１に読出アクセスを行うと、制御データＡ，Ｂ等を含む読出データＲＤＴ１〜ＲＤＴｎがスキャンされて出力され、ＣＰＵ１０１に取り込まれる。従って、ＣＰＵ１０１はタイミングＴ１の出力フレームに同期してその有効制御データＡ，Ｂ等を取り込み、またタイミングＴ２の出力フレームに同期してその有効制御データＡ，Ｂ，Ｃ等を取り込むことが可能である。
【０１２４】
なお、上記各出力フレームとその有効制御データとの同期化制御を述べたが、同様にして各出力映像（１２８×１２８画素）とその有効制御データとの同期化制御が行えることは明らかである。
【０１２５】
また、上記本発明によるメモリアクセス方式の赤外線撮像装置（主信号処理系）への適用例を述べたが、これに限らない。主信号処理系については他にも様々な構成が考えられ、例えば通信システム（交換機，伝送装置等）における主信号処理部（回線信号処理部）にも適用できるし、またある情報を複数ブロックで分散処理する様なシステムにも適用できることは言うまでも無い。
【０１２６】
また、上記本発明に係る各特徴的事項を各動作説明図と共に説明したが、本発明による様々な実施の形態はこれらの各特徴的事項の全て又は任意の組合せによって構成できることは明らかである。
【０１２７】
また、上記本発明に好適なる実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【０１２８】
【発明の効果】
以上述べた如く本発明によれば、制御データを安全に維持・利用できると共に、ＣＰＵは、主信号処理系に影響を及ぼすことなく、該主信号処理に必要な制御／設定情報等をリアルタイムで監視（モニタ）及び更新できる。また制御／設定情報の品質をリアルタイムで高めることで各主信号処理系でのデータの欠落／欠陥等を有効に回避でき、主信号処理の品質向上に寄与する所が極めて大きい。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】実施の形態による信号処理装置の概略構成図である。
【図３】実施の形態によるメモリアクセス処理部の概略構成図である。
【図４】実施の形態のメモリ１２に対するアクセス条件のタイミングチャートである。
【図５】ＣＰＵによるメモリ書込制御の動作説明図である。
【図６】ＣＰＵによるメモリ書込制御の動作タイミングチャートである。
【図７】ＣＰＵによるメモリ読出制御の動作説明図である。
【図８】ＣＰＵによるメモリ読出制御の動作タイミングチャートである。
【図９】ＣＰＵによるメモリ消去制御の動作説明図である。
【図１０】ＣＰＵによるメモリ消去制御の動作タイミングチャートである。
【図１１】メモリ書込／消去中のポーリングエラー検出からメモリ自動リセット完了までの動作説明図である。
【図１２】メモリ書込／消去中のポーリングエラー検出からメモリ自動リセット完了までの動作タイミングチャートである。
【図１３】メモリ書込／消去中のポーリング無反応からメモリ強制リセット完了までの動作説明図である。
【図１４】メモリ書込／消去中のポーリング無反応からメモリ強制リセット完了までの動作タイミングチャートである。
【図１５】メモリ消去中におけるコマンド・リセット実行の動作説明図である。
【図１６】メモリ消去中におけるコマンド・リセット実行の動作タイミングチャートである。
【図１７】メモリ書込エラーから再書込完了までの動作説明図である。
【図１８】メモリ書込エラー時のメモリ状態管理部の状態遷移説明図（１）である。
【図１９】メモリ書込エラー時のメモリ状態管理部の状態遷移説明図（２）である。
【図２０】メモリ・リセット方法選択制御の動作説明図である。
【図２１】一般的なフラッシュメモリをリセットする方法の動作タイミングチャートである。
【図２２】アラーム検出処理の動作説明図である。
【図２３】アラーム検出処理の動作タイミングチャートである。
【図２４】ＣＰＵアクセスと主信号系アクセスの調停制御を説明する図である。
【図２５】ＣＰＵアクセスと主信号系アクセスの調停制御の動作タイミングチャートである。
【図２６】主信号処理制御情報の流れを説明する図である。
【図２７】図２６のメモリアクセス処理部の動作説明図である。
【図２８】図２７のメモリアクセス処理部の動作タイミングチャート（１）である。
【図２９】図２７のメモリアクセス処理部の動作タイミングチャート（２）である。
【図３０】ＣＰＵから主信号処理部へのアクセスフローを説明する図である。
【図３１】一例の主信号処理部の動作説明図である。
【図３２】主信号処理部におけるアラームカウントの動作タイミングチャート（１）である。
【図３３】主信号処理部におけるアラームカウントの動作タイミングチャート（２）である。
【図３４】主信号処理部におけるアラームカウントの動作タイミングチャート（３）である。
【図３５】ＲＡＭ１４の内容をリアルタイムにモニタする場合の動作説明図である。
【図３６】図３５の主信号ＩＦ処理部１６の動作説明図である。
【図３７】ＣＰＵによるＲＡＭ１４の設定情報変更と設定情報モニタの動作タイミングチャートである。
【図３８】従来のメモリアクセス方式の構成を示す図である。
【符号の説明】
１１ ＣＰＵＩＦ部
１１Ａ ＣＰＵ受信ＩＦ部
１１Ｂ ＣＰＵ受信処理部
１１Ｃ ＣＰＵ送信処理部
１１Ｄ ＣＰＵ送信ＩＦ部
１２ メモリ（フラッシュＲＯＭ）
１４ 設定メモリ（ＲＡＭ）
１６ 主信号処理ＩＦ部
２０ メモリアクセス処理部
２１ ＣＰＵメモリアクセス検出部
２２ メモリ状態管理部
２３ メモリ入力信号生成部
２４ バス信号制御部
２５ メモリ受信処理部
４０ アラーム検出部
４１ 設定レジスタ部
４２ 強制リセットマスク
４３ コマンドリセットマスク
５１ 書込アドレス・データラッチ部
５２ 比較部
１０１ ＣＰＵ
１０３ メモリ部
２０１ 撮像部
２０２1 〜２０２n 主信号処理部
２０３ 表示部
【発明の属する技術分野】
本発明はメモリアクセス処理装置に関し、更に詳しくはＣＰＵとデータ書換可能な不揮発性のメモリとの間に介在してＣＰＵからの各種メモリアクセスに係る指令を実行制御するメモリアクセス処理装置に関する。
【０００２】
この種のメモリ（フラッシュメモリ等）はローコストで大量のデータを不揮発に記憶可能であることから、各種の主信号処理（画像処理，データ通信処理等）の制御（設定）データを格納する目的で広く使用されている。また制御（設定）データを適宜に書き換えることで、主信号処理の迅速な応答及び改善が期待できる。そこで、この様な制御（設定）データの利用と更新とが迅速かつ安全に行えることが望まれる。
【０００３】
【従来の技術】
図３８は従来のメモリアクセス処理方式の構成を示す図で、赤外線撮像装置への適用例を示している。図において、１０１は装置の主（全体）制御を行うＣＰＵ、２０１は赤外線による撮像部、２０２は主信号（撮像）のフレームデータを処理する主信号処理ブロック、２０２1 〜２０２n はフレームデータの各種主信号処理（ノイズ除去処理、シェーディング補正処理等）を時系列（パイプライン方式的）に行う主信号処理部、２０３は処理後の映像を表示する表示部である。
【０００４】
更に、１０２はＣＰＵ１０１と上記主信号処理系との間に介在して各種主信号処理に係る制御（設定）データの記憶及び主信号処理系への読出・分配を行うメモリ部、１１はＣＰＵ１０１とメモリ部１０２間のインタフェースを行うＣＰＵＩＦ部、１２は主信号処理系で使用する各種設定情報及び主信号データを処理するための各種データ等を格納するメモリ（フラッシュメモリ）、１４は装置の立ち上げ時にメモリ１２からの初期設定値が転送され、装置の動作情報を保持する設定メモリ（ＲＡＭ）、１６は主信号処理系からの時系列なアクセス要求に従ってメモリ１２／１４からの読出データを主信号処理系に提供すると共に、メモリ１２／１４のアクセスが輻輳した場合はメモリ１２／１４からのデータをマスクする主信号ＩＦ処理部、１３はメモリ１２のアクセスを行うためのアドレスカウンタ、１５は設定メモリ１４にＣＰＵ１０１からの情報を書き込むか又はメモリ１２からの情報を書き込むかの選択を行うセレクタ（ＳＥＬ）である。
【０００５】
係る構成により、装置の立ち上げ時には初期化フラグ＝「１」により、メモリ１２からの読出データが設定メモリ１４に書き込まれ、装置の立ち上げ（初期化）後は、上記メモリ１２に代えて、設定メモリ１４から主信号処理系に制御データを提供可能である。
【０００６】
【発明が解決しようとする課題】
ところで、一般にフラッシュメモリ１２は内部で自己のアクセス状態を保持しており、動作完了によってレディー（スタンバイ）状態に復帰する。しかるに、上記従来方式では、ＣＰＵ１０１が実質的に直接メモリ１２をアクセスする構成となっているため、例えばメモリ１２のアクセス実行中に、ＣＰＵ１０１から新たなメモリアクセスを行うと、新旧どちらのアクセスについても正常には行なえず、このためＣＰＵ１０１は前のアクセス完了を見計らって、新たなメモリアクセスを行なう必要があった。
【０００７】
しかも、特にメモリ消去等のアクセス実行には長時間を要するため、ＣＰＵ１０１はメモリ１２に対する以外のアクセスであっても、前のメモリアクセスが完了するまで自らの制御で待機する必要があった。
【０００８】
またメモリ１２への書込エラーが発生した場合には、ＣＰＵ１０１からメモリ１２にリセット、消去、データ再書込の各アクセスを個別に入力する必要があり、ＣＰＵの処理負担が大きかった。
【０００９】
またＣＰＵ１０１からメモリ１２へのアクセスと、主信号系からメモリ１２へのアクセスとが競合（輻輳）した場合には、ＣＰＵ１０１からメモリ１２へのアクセス（設定データの更新）を優先させる必要があるため、主信号ＩＦ処理部１６では各主信号処理部２０２に入力されるデータのマスク処理を行っており、このため各主信号処理部２０２に提供されているデータを保証できない構成となっていた。
【００１０】
またメモリ１２でアクセスエラーが発生した場合には、ＣＰＵ１０１にエラーを通知することはできたが、ＣＰＵ１０１はどのメモリ動作シーケンスで発生したエラーなのかを特定することができず、このためにメモリ１２内のデータについても正常なデータなのか否かを保証できなかった。
【００１１】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とする所は、フラッシュＲＯＭ等の記憶データを安全に保持、更新可能なメモリアクセス処理装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の態様によるメモリアクセス処理装置は、ＣＰＵ１０１とデータ書換可能な不揮発性のメモリ１２との間に介在してＣＰＵからの各種メモリアクセスに係る指令を実行制御するメモリアクセス処理装置において、ＣＰＵからの指令に従って対応するメモリアクセスの実行制御に係る状態信号を生成し制御するメモリ状態管理部と、メモリ状態管理部の状態信号に基づきメモリへのアクセス入力信号を生成するメモリ入力信号生成部と、メモリの実動作信号を監視してメモリアクセスの完了／エラーを検出し、メモリ状態管理部に通知するメモリ状態検出部と、メモリ状態管理部における状態信号の最終的な変化をもってＣＰＵにメモリアクセス完了の通知を行うＣＰＵインタフェース部と、特定のメモリアクセスの指令信号を記憶する指令保持部とを備え、前記ＣＰＵインタフェース部は指令保持部への指令書込完了時にＣＰＵへのビジー状態を解除するものである。
【００１３】
本発明においては、ＣＰＵ１０１とメモリ１２との間に介在してメモリアクセスに関するより高度、複雑な制御を自らの状態制御で行う構成により、ＣＰＵの処理負担が大幅に軽減される。また状態信号の最終的な変化をもってＣＰＵ１０１にメモリアクセス完了の状態を通知する構成により、ＣＰＵ１０１からの重複指令を有効に回避できると共に、記憶データを安全に保持できる。
【００１５】
更に、ＣＰＵ１０１に対してより高度、安全なメモリアクセスサービスを提供可能である。
【００１７】
ここで、特定のメモリアクセスとは、例えばアクセスの実行に時間を要するメモリアクセス（メモリ消去アクセス等）を言う。本発明においては、指令保持部４１Ａへの指令書込完了時にＣＰＵ１０１へのビジー状態を解除する構成により、メモリ１２がアクセス実行中でも、ＣＰＵ１０１からメモリ１２に対する以外のアクセスを実行可能である。
【００１８】
また好ましくは本発明の第２の態様では、例えば図１１に示す如く、メモリ状態管理部２２は、メモリの書込／消去状態でメモリ状態検出部（メモリ受信処理部）２５がエラーを検出したことにより自動的にメモリリセットの実行状態に遷移する。従って、ＣＰＵ１０１はリセット指令の送出を省略できる。
【００１９】
また好ましくは本発明の第３の態様では、例えば図１３，図１５に示す如く、メモリ状態管理部２２は、ＣＰＵ１０１からの指令によりいかなる実行状態からでもメモリリセットの実行状態に遷移する。従って、アクセス実行に時間を要する消去アクセスを中断したり、又はメモリアクセスの実行制御が途中でハングアップしてしまう様な状況を有効に回避できる。
【００２０】
また好ましくは本発明の第４の態様では、例えば図１７に示す如く、ＣＰＵからの指令によるメモリへの書込アドレス及び書込データを保持する書込アドレス・データ保持部５１と、前記書込データとメモリ１２からの読出データとを比較する比較部５２とを備え、メモリ状態管理部２２は、メモリ書込時にメモリ状態検出部２５がエラーを検出したことによりメモリリセット状態に遷移し、このリセット完了後に前記書込アドレスを使用してメモリ１２からデータを読み出し、前記比較部５２が比較不一致を検出した場合は、メモリ１２の前記書込アドレスに前記書込データを再書込するものである。
【００２１】
本発明においては、メモリ書込失敗時の再書込動作を自動化した構成により、ＣＰＵ１０１のアクセス負担を大幅に軽減できる。
【００２２】
また好ましくは本発明の第５の態様では、例えば図２０に示す如く、複数種のリセット発生条件に従って各対応するリセットトリガ信号を生成するリセットトリガ生成部と、リセット方法の選択情報を保持する選択情報保持部（リセット方法設定レジスタ）４１Ｃとを備え、リセット方法の選択情報に従って対応するリセットトリガ信号（強制，自動，コマンド））を付勢／消勢するものである。従って、ＣＰＵ１０１は様々なリセット方法を容易に選択・実行でき、ＣＰＵ１０１に対して多様なリセット機能を提供できる。
【００２３】
また好ましくは本発明の第６の態様では、例えば図２２に示す如く、メモリアクセスに関するエラーを計数するカウント部４０Ｂ，４０Ｃと、エラー個数の閾値を保持する閾値保持部（閾値設定レジスタ）４１Ｄと、所定周期におけるエラーカウント値と閾値とを比較してエラーカウント値≧閾値によりアラーム信号を生成するアラーム検出部（比較部）４０Ｄとを備える。従って、ＣＰＵ１０１によるメモリアクセスの品質監視が可能となる。
【００２４】
また好ましくは本発明の第７の態様では、閾値及び又はエラーの監視周期はＣＰＵ１０１から設定可能に構成されている。従って、多様なエラー監視が可能となる。
【００２５】
また好ましくは本発明を利用した主信号処理装置は、例えば図２６に示す如く、ＣＰＵ１０１からの設定情報を記憶する不揮発性の設定情報格納メモリ（ＲＯＭ）１２と、装置の初期設定時に設定情報格納メモリ１２の内容を転送されて記憶する設定情報保持メモリ（ＲＡＭ）１４と、設定情報格納メモリ１２及び又は設定情報保持メモリ１４の設定情報を利用して主信号処理を行う複数の主信号処理部２０２と、各主信号処理部２０２からの時系列なメモリアクセス要求に従って設定情報格納メモリ１２及び又は設定情報保持メモリ１４の設定情報を時系列に読み出し、対応する主信号処理部２０２に提供する主信号インタフェース処理部１６と、ＣＰＵ１０１、設定情報格納メモリ１２、設定情報保持メモリ１４及び主信号インタフェース処理部１６の間に介在してこれらの間のメモリアクセスの制御を行うメモリアクセス処理部２０とを備えるものである。
【００２６】
この主信号処理装置では、多様なルートのメモリアクセスをリアルタイムに可能とするメモリアクセス処理部２０を備える構成により、制御データの様々な運用及び更新が実質リアルタイムで可能となる。例えばＲＡＭ１４の制御データを更新して各主信号処理部２０２における主信号処理をリアルタイムに変更できる。また同時にＲＯＭ１２にも同一データを書き込む（コピーする）ことにより、装置が不用意に電源ＯＦＦされた場合でも、装置の立ち上げ後はＲＯＭ１２のデータをＲＡＭ１４にコピーすることで装置は直ちに現状に復帰できる。
【００２７】
好ましくは、例えば図２４に示す如く、設定情報格納メモリ１２及び又は設定情報保持メモリ１４（ここでは６３に対応）のアクセス輻輳状態を監視して、監視情報をＣＰＵに通知するコマンド監視制御部６１を備える。
【００２８】
コマンド監視制御部６１が設定情報格納メモリ１２及び又は設定情報保持メモリ６３のアクセス輻輳状態（主信号処理系で使用）をＣＰＵ１０１に通知することで、ＣＰＵ１０１はこの区間における自己のアクセスを抑制でき、よって主信号系処理が安全、円滑に行われる。
【００２９】
また好ましくは、例えば図２７に示す如く、メモリアクセス処理部２０は、設定情報格納メモリ１２からの読出データを設定情報保持メモリ１４に書き込む第１の書込アクセスと、ＣＰＵ１０１から設定情報保持メモリ１４への第２の書込アクセスとの間のアクセスの競合を、これらのアクセスタイミングをずらす制御により調停する書込制御部２０Ａを備える。
【００３０】
また好ましくは、同じく図２７に示す如く、メモリアクセス処理部２０は、設定情報保持メモリ１４から主信号インタフェース処理部１６への第１の読出アクセスと、設定情報保持メモリ１４からＣＰＵ１０１への第２の読出アクセスとの間のアクセスの競合を、これらのアクセスタイミングをずらす調整により調停する読出制御部２０Ｂを備える。
【００３１】
また好ましくは、例えば図３１に示す如く、主信号処理部２０２は、ＣＰＵ１０１からのアクセスに従って主信号処理に関する制御及び又は状態に係る情報をＣＰＵ１０１に出力するＣＰＵインタフェース部（７６等）を備える。従って、ＣＰＵ１０１から主信号処理部２０２の動作状況等を直接的にリアルタイムでモニタ可能となる。
【００３２】
また本発明を利用した他の例の主信号処理装置は、例えば図３６に示す如く、ＣＰＵ１０１からの設定情報を記憶するメモリ１４と、入力の主信号ＳＩＤを時系列に処理する複数の主信号処理部２０２1 〜２０２n と、入力の主信号ＳＩＤに同期してメモリ１４から各主信号処理部２０２1 〜２０２n に対する設定情報ＲＤＴを読み出し、これらを各主信号処理部２０２1 〜２０２n に分配する主信号インタフェース処理部１６と、前記メモリから読み出された各設定情報ＲＤＴを夫々に所定時間だけ遅延させる遅延部８０と、前記遅延後の各設定情報ＲＤＴ1 〜ＲＤＴn を出力の主信号ＳＯＤに同期して一斉に出力する設定情報出力部８６とを備えるものである。
【００３３】
本装置では、例えば図３７に示す如く、各主信号処理部２０２1 〜２０２n は入力の主信号ＳＩＤに同期してメモリ１４から読み出された各制御情報Ａ，Ｂ等に基づき夫々に該主信号ＳＩＤの処理を時系列に行うと共に、前記読み出された各制御情報Ａ，Ｂ等を別途に所定時間Ｄだけ遅延させて、これらを一斉にモニタ可能としている。これにより、今、出力の主信号ＳＯＤをタイミングＴ１で観測すると、この主信号ＳＯＤの処理に寄与した制御情報Ａ，Ｂ等が一斉に出力され、また出力の主信号ＳＯＤをタイミングＴ２で観測すると、この主信号ＳＯＤの処理に寄与した制御情報Ａ，Ｂ，Ｃ等が一斉に出力され、こうして、各出力の主信号ＳＯＤに同期して、該各主信号ＳＯＤの処理に寄与した制御情報をリアルタイムにモニタ可能となる。従って、制御情報の設定変更とその処理結果の関係をリアルタイムに把握でき、よって主信号処理の品質制御をリアルタイムに行える。
【００３４】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００３５】
図２は実施の形態による信号処理装置の概略構成図で、本発明によるメモリアクセス方式の赤外線撮像装置への適用例を示している。図において、１０１は装置の主（全体）制御を行うＣＰＵ、１０３は実施の形態によるメモリ部、１１はメモリ部１０３とＣＰＵ１０１との間で情報のやり取りを行うＣＰＵＩＦ部、１２は主信号制御に係る各種設定／制御情報等を記憶する不揮発性のメモリ（例えば市販のフラッシュメモリ：ＭＢＭ２９Ｆ８００ＴＡ／ＢＡ）、１４は装置の立上時にメモリ１２の制御情報を初期設定されて、その後は主信号処理部２０２に制御情報を提供する設定メモリ（ＲＡＭ）、２０はＣＰＵ１０１とメモリ１２間及び主信号処理部２０２とメモリ１２間等におけるメモリアクセスを管理・調停するメモリアクセス処理部、４０はＣＰＵ１０１からのコマンド及びメモリ１２のアクセスに関するエラー状態を検出してＣＰＵ１０１に通知するアラーム検出部、１６は各主信号処理部２０２1 〜２０２n からの制御情報の要求に従って対応する制御情報をメモリ１２（又はメモリ１４）から提供する主信号処理ＩＦ部、２０１は赤外線等による撮像部、２０２は主信号処理ブロック、２０２1 〜２０２n は赤外線撮像データに関する各種の主信号処理（ノイズ除去処理，シェーディング補正処理等）を行う主信号処理部、２０３は出力映像を表示する表示部である。
【００３６】
なお、図２は紙面の都合により概略構成を示したが、各部の詳細構成等は後述の各動作説明図によって一層明らかとなる。また、以下は、まずＣＰＵ１０１からメモリ１２への各種アクセスを詳細に説明し、次いで主信号系処理をも含めた信号処理装置についての構成及び動作を詳細に説明する。
【００３７】
図３は実施の形態によるメモリアクセス処理部の概略構成図で、１１はＣＰＵＩＦ部、１１ＡはＣＰＵ１０１からのシリアル信号ＳＤＩＮによるコマンドを受信してパラレル信号に変換するＣＰＵ受信ＩＦ部、１１ＢはＣＰＵ１０１からのコマンド情報を検査・解析してメモリ部１０３のアクセス信号に変換するＣＰＵ受信処理部、１１ＣはＣＰＵ送信処理部、１１ＤはＣＰＵ送信ＩＦ部、１２はメモリ、２０はメモリアクセス処理部、２１はＣＰＵ受信処理部１１Ｂの出力信号に基づきメモリ１２に関するアクセス信号を検出するＣＰＵメモリアクセス検出部、２２はＣＰＵメモリアクセス検出部２１等からのメモリアクセストリガ情報に従ってその後のメモリ１２のアクセス状態を管理するメモリ状態管理部、２３はメモリ状態管理部２２からの状態情報及びシーケンスカウンタ情報ＣＴＲ−Ｑに従ってメモリ１２のアクセス信号（ＣＥ，ＷＥ，ＯＥ等）を生成するメモリ入力信号生成部、２４はメモリ１２に接続するデータバスの転送方向を制御するバス信号制御部、２５はメモリ１２からの読出データＲＤＴを転送すると共に、メモリ１２からのポーリングデータＰＤＴに基づきアクセスの完了やポーリングエラー等の判定を行うメモリ受信処理部、４０はアラーム検出部、４１はメモリ消去等、実行に時間を要するメモリアクセスのコマンドを記憶してその処理を進め、ＣＰＵ１０１にはメモリアクセス以外のコマンド出力を可能とする設定レジスタ部である。なお、図示しない構成等は後述の各動作説明図によって一層明らかとなる。
【００３８】
図４は実施の形態のメモリ１２に対するアクセス条件のタイミングチャートである。なお、メモリ１２に対するアクセス（読出／書込／メモリ消去／メモリ・リセット）は市販のフラッシュメモリに対するアクセス（読出／プログラム／セクタ・イレーズ／リード・リセット）に夫々対応する。「読出」アクセスは、チップイネーブルＣＥ＝「０」（真）、出力イネーブルＯＥ＝「０」（真）、書込イネーブルＷＥ＝「１」（偽）、アドレスＡ００−Ａ１８＝読出アドレスで行い、図示のタイミングに読出データが得られる。
【００３９】
「書込」アクセスは第１〜第４のバスサイクルで行う。この全バスサイクルを通してＣＥ＝「０」（真）、ＯＥ＝「１」（偽）、ＷＥ＝「０」（各書込タイミング）である。第１〜第３のバスサイクルではアドレス（下位１１ビット）及びデータ（下位８ビット）に夫々図示の規定パターンを送出し、第４のバスサイクルではアドレス＝メモリ書込アドレス、データ＝書込データとする。第４のバスサイクルが終了すると、後述のデータポーリングフェーズに入り、書込完了を待つことになる。
【００４０】
「メモリ消去」アクセスは上記同様にして第１〜第６のバスサイクルで行う。第６のバスサイクルではアドレス＝消去セクタアドレスとし、またデータ＝３０ｈ（固定）とする。ｈはヘキサデシマル表示を表す。第６のバスサイクルが終了すると、データポーリングフェーズに入り、消去完了を待つことになる。
【００４１】
「メモリ・リセット」アクセスは、ＣＥ＝「０」（真）、ＯＥ＝「１」（偽）、ＷＥ＝「０」（真）、アドレス＝任意アドレス、データ＝Ｆ０ｈ（下位８ビット固定）で行う。メモリ・リセットはメモリ１２の内部状態を読出アクセス可能状態に初期化する処理である。なお、「読出」及び「メモリ・リセット」の場合はデータポーリングフェーズには入らない。また、上記各規定パターンの上位ビットは任意で良いが、本実施の形態ではａｌｌビット＝「０」としている。
【００４２】
上記メモリ１２の書込／消去に係るアクセスを実行すると、データポーリングフェーズに入る。メモリ１２はデータポーリング機能を備えており、メモリ１２が書込／消去中か否かをメモリ１２の出力データの特定ビット（ＤＱ７）を監視することで判定できる。即ち、出力データＤＱ７は書込動作中は書込データの反転出力（ＤＱ７／）となり、書込動作を完了すると正転出力（＝データ書込ビットＤＱ７）に変化する。そこで、書込／消去アクセス後の出力データＤＱ７を監視して書込／消去完了の検出を行う。またこのメモリ１２は書込データの下位６ビット目（＝ＤＱ５）を監視することで、ポーリング継続時間超過か否かを判断可能である。即ち、出力データＤＱ５は書込開始と共にＤＱ５＝「０」となり、所定時間を経過するとＤＱ５＝「１」となる。従って、ＤＱ７＝反転中、かつＤＱ５＝「１」（時間超過）によりポーリング（メモリ書込／消去）エラーを検出できる。
【００４３】
図５はＣＰＵによるメモリ書込制御の動作説明図、図６はその動作タイミングチャートであり、以下、両図を参照してメモリ書込動作を詳細に説明する。なお、図５は上記図３からメモリ書込制御に係る構成を抽出し、及び必要なら更に詳細化したものであり、このことは以下の各動作説明図でも同様である。
【００４４】
ＣＰＵ１０１はコマンド送出前にＣＰＵリセットＲＳＴ＝「１」（リセット）とし、予めメモリ部１０３との間のインタフェースをクリアする。次いでＲＳＴ＝「０」（非リセット）とし、「メモリ書込」のコマンド情報をシリアル転送する。ＣＰＵ１０１からのコマンド情報ＳＤＩＮはクロック信号に同期して入力され、始めのアドレスサイクル｛スタートビットＳ＝「０」（Ｌ），ＸＷ＝「０」（ＣＰＵからの書込），アドレス＝メモリ１２の書込アドレス，パリティービットＰ＝「０／１」，エンドビットＥ＝「１」｝と、続くデータサイクル（メモリ１２への書込データ）とからなっている。
【００４５】
ＣＰＵ受信ＩＦ部１１Ａは受信データＳＤＩＮを取り込み、パラレル信号に変換して出力する。ＣＰＵ受信処理部１１Ｂは受信データ（ＡＤＤ，ＷＤＴ）のパリティーチェックを行い、ノーエラーの場合は、該データを取り込み、これらをメモリ入力信号生成部２３の側に出力する。但し、エラー検出時には出力しない。またエラー検出時には図３のアラーム検出部４０にＣＰＵアクセスエラートリガＣＡＥＲを出力する。
【００４６】
またＣＰＵ受信処理部１１ＢはＣＰＵメモリアクセス検出部２１に書込アドレスＡＤＤとＲ／Ｗ＝Ｗ（書込）とを出力する。またＣＰＵ送信処理部１１ＣにはＣＰＵアクセスビジートリガＣＡＢＳＹを出力し、これによりＣＰＵ送信処理部１１Ｃではビジー信号ＢＳＹがセットされ、またこれによりＣＰＵ送信ＩＦ部１１ＤからはＣＰＵ１０１にビジー信号ＢＳＹ＝「１」（ビジー）が出力される。
【００４７】
一方、ＣＰＵメモリアクセス検出部２１は入力のアドレス信号ＡＤＤがメモリ１２のアドレス空間を指すか否かを判断後、指す場合はＲ／Ｗ＝Ｗ（書込）をもとに、メモリ状態管理部２２にメモリ書込トリガＷＲを出力する。メモリ状態管理部２２では、メモリ書込トリガＷＲの入力により、内部のメモリ状態レジスタが「レディー状態」から「メモリ書込状態」にセットされ、この状態信号をメモリ入力信号生成部２３に出力する。またメモリ状態管理部２２では「レディー状態」から「メモリ書込状態」への状態変化を検出して、内部のメモリアドレス用カウンタ（即ち、図４のバスサイクルのシーケンス用カウンタ）が始動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
【００４８】
メモリ入力信号生成部２３はアドレス用カウント値ＣＴＲ−Ｑと状態信号、並びにＣＰＵ受信処理部１１Ｂからの書込アドレスＷＡＤ及び書込データＷＤＴをもとに、メモリ１２の制御信号（ＣＥ／ＯＥ／ＷＥ）及びメモリアドレスＡ００−Ａ１８を生成し、メモリ１２に出力する。またメモリ入力信号生成部２３はバス制御信号ＢＣＴＬ＝書込方向（バス→メモリ１２）と、書込データＷＤＴとをバス信号制御部２４に出力する。なお、このバス制御信号は上記メモリ書込アクセス完了（即ち、データポーリング開始）後はポーリングデータＰＤＴの監視のために読出方向に変化する。因みに、バス制御信号ＢＣＴＬはメモリ書込、ＲＡＭ転写、メモリ消去、メモリ・リセット時以外は読出方向（バス←メモリ１２）である。
【００４９】
バス信号制御部２４では、バス制御信号（書込方向）をもとに書込データＤ００−Ｄ１５がメモリ１２に出力され、また書込アクセス完了（データポーリング開始）後は、メモリ１２からのポーリングデータＰＤＴを取り込み、メモリ受信処理部２５に出力する。メモリ受信処理部２５はポーリングデータＰＤＴを監視すると共に、ポーリングデータ中の完了ビットの変化（ＤＱ５＝「０」，ＤＱ７＝正転）を検出することにより、書込完了フラグをメモリ状態管理部２２及びＣＰＵ送信処理部１１Ｃに出力する。メモリ状態管理部２２は書込完了フラグを受けて、内部のメモリ状態レジスタが「メモリ書込状態」から「レディー状態」にセットされる。
【００５０】
一方、ＣＰＵ送信処理部１１Ｃは書込完了フラグの入力により、書込開始時にセットされたビジー信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。またＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レディー）をＣＰＵ１０１に出力する。図６に示す如く、ＣＰＵ１０１のコマンド入力からメモリ１２への１ワード書込完了まで、ＣＰＵ１０１に対してはビジー状態である。この間、ＣＰＵ１０１からの新たなメモリアクセスは行われない。また上記メモリ１２への書込アクセス中は主信号メモリアクセスディセーブル信号ＤＩＳ＝「１」（ディセーブル）となっており、この区間は主信号系からのメモリアクセスも行われない。従って、メモリ１２へのアクセスが輻輳することは無く、こうしてメモリ１２への書込アクセスが正しく行われる。
【００５１】
図７はＣＰＵによるメモリ読出制御の動作説明図、図８はその動作タイミングチャートである。ＣＰＵ受信ＩＦ部１１Ａは受信データＳＤＩＮよりアドレス、データ、Ｒ／Ｗ情報を取り込みＣＰＵ受信処理部１１Ｂにパラレル出力する。ＣＰＵ受信処理部１１Ｂは入力データの有効／無効を判断し、Ｒ／Ｗ情報＝Ｒによりアドレスのみをパリティーチェックの後、ノーエラー検出の場合は、ＣＰＵ送信処理部１１ＣにＣＰＵアクセスビジートリガＣＡＢＳＹを出力する。またＣＰＵメモリアクセス検出部２１には読出アドレスＲＡＤとＲ／Ｗ＝Ｒ（読出）を出力する。ＣＰＵ送信処理部１１Ｃでは、ＣＰＵアクセスビジートリガＣＡＢＳＹの入力によりビジー信号ＢＳＹがセットされ、更にＣＰＵ送信ＩＦ部１１Ｄからはビジー信号ＢＳＹ＝「１」がＣＰＵ１０１に出力される。
【００５２】
一方、ＣＰＵメモリアクセス検出部２１は、入力のアドレスＲＡＤがメモリ１２のアドレス空間を指すか否かを判断後、指す場合はＲ／Ｗ＝Ｒをもとに、メモリ読出トリガＲＤを出力する。メモリ状態管理部２２では、メモリ読出トリガＲＤの入力により、内部のメモリ状態レジスタが「レディー状態」から「メモリ読出状態」にセットされ、この内部状態信号をメモリ入力信号生成部２３に出力する。またメモリ状態管理部２２では「レディー状態」から「メモリ読出状態」への状態変化を検出して内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
【００５３】
メモリ入力信号生成部２３ではアドレス用カウント値ＣＴＲ−Ｑと状態信号、及びＣＰＵ受信処理部１１Ｂからの読出アドレスＲＡＤをもとに、メモリ１２の制御信号（ＣＥ，ＯＥ，ＷＥ）、メモリアドレスＡ００−Ａ１８を生成し、メモリ１２に出力する。またバス制御信号ＢＣＴＬ＝読出方向をバス信号制御部２４に出力する。バス信号制御部２４は入力のバス制御信号（読出方向）をもとに、メモリ１２から読み出された読出データＲＤＴをメモリ受信処理部２５に出力する。メモリ受信処理部２５は入力の読出データＲＤＴをラッチ後、ＣＰＵ送信処理部１１Ｃに出力する。一方、メモリ状態管理部２２では、内部のカウント値が読出完了のタイミングになったことによりメモリ読出完了フラグを生成し、ＣＰＵ送信処理部１１Ｃに出力する。そして、内部のメモリ状態レジスタを「メモリ読出状態」から「レディー状態」にセットする。
【００５４】
ＣＰＵ送信処理部１１Ｃは読出完了フラグを受けたことにより、ＣＰＵ１０１からの読出アクセス開始時にセットされたビジ−信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。またメモリ読出データＲＤＴをＣＰＵ送信ＩＦ部１１Ｄに出力する。ＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レディー）をＣＰＵ１０１に出力し、ＣＰＵ１０１はそれにより新たなアクセスを開始する。またＣＰＵ送信ＩＦ部１１Ｄは入力の読出データＲＤＴをシリアル化してＣＰＵ１０１に出力する。ＣＰＵ１０１はこのレディー状態を待って次のメモリアクセスを行う。また上記メモリ１２への読出アクセス中は主信号メモリアクセスディセーブル信号ＩＤＩＳ＝「１」（ディセーブル）となっており、この区間は主信号系からのメモリアクセスも行われない。従って、メモリ１２へのアクセスが輻輳することは無く、こうしてメモリ１２からの読出アクセスが正しく行われる。
【００５５】
なお、図示しないが、上記同様にしてＣＰＵ１０１からメモリ消去も、メモリ・リセットも行える。但し、本実施の形態では実行に時間を要するメモリ消去中でもＣＰＵ１０１がメモリ１２以外のアクセスを行える様に工夫されている。以下、これを説明する。
【００５６】
図９はＣＰＵによるメモリ消去制御の動作説明図、図１０はその動作タイミングチャートである。実行に長時間を要する任意メモリ消去及びＲＡＭ情報転写時等にはメモリ状態はビジーであるが、ＣＰＵ送信処理部１１Ｃからの出力をビジーとせず、メモリ動作中においても、ＣＰＵ１０１からメモリ１２以外の構成（設定レジスタ部４１，ＲＡＭ１４等）のアクセスは受付けることにより、ＣＰＵアクセスの効率的使用が実現可能となる。以下、詳細に説明する。
【００５７】
ＣＰＵ１０１からメモリ消去コマンドが入力されると、ＣＰＵ受信処理部１１Ｂではそのアドレス（指令レジスタ４１Ａを指す）及びデータ（消去セクタアドレスを指す）をパリティーチェックの後、エラー無しの場合は、アドレス及びデータを取り込み、設定レジスタ部４１に出力する。なお、ＣＰＵメモリアクセス検出部２１では、アドレスがメモリ１２に割り当てられたアドレス空間を指していないため、メモリアクセストリガを生成しない。またＣＰＵ受信処理部１１ＢはＣＰＵ送信処理部１１ＣにＣＰＵアクセスビジートリガＣＡＢＳＹを出力する。ＣＰＵ送信処理部１１Ｃではこのビジートリガによりビジー信号ＢＳＹがセットされ、ＣＰＵ送信ＩＦ部１１Ｄよりビジー信号ＢＳＹ＝「１」がＣＰＵ１０１に出力される。
【００５８】
一方、設定レジスタ部４１では、入力のアドレス情報がメモリ消去を指すことにより指令レジスタ４１Ａの消去指令ビット＝「１」（消去指令）がセットされ、この消去指令ビットはメモリ状態管理部２２に出力される。また設定レジスタ部４１は、指令レジスタ４１Ａへの指令の書込完了によりレジスタ書込完了トリガを生成し、これをＣＰＵ送信処理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃはレジスタ書込完了トリガの入力により、ビジー信号ＢＳＹがクリアされ、更にＣＰＵ送信ＩＦ部１１Ｄよりレディー信号がＣＰＵ１０１に通知される。従って、実際のメモリ消去完了以前に、ＣＰＵ１０１からの新たなアクセスの受付が可能となる。
【００５９】
一方、メモリ状態管理部２２は入力の消去指令により、内部のメモリ状態レジスタを「レディー状態」から「メモリ消去状態」にセットし、その状態信号をメモリ入力信号生成部２３に出力する。またメモリ状態管理部２２は「レディー状態」から「メモリ消去状態」への状態変化を検出して、内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
【００６０】
メモリ入力信号生成部２３は入力のアドレス用カウント値と状態信号（＝メモリ消去状態）とから、メモリ消去コマンドのアドレス，制御信号（ＣＥ／ＯＥ／ＷＥ），データ及びバス制御信号を生成し、アドレス及び制御信号は直接メモリ１２に、またデータ及びバス制御信号はバス信号制御部２４及びメモリ１２に出力される。このバス制御信号はメモリ消去アクセス中は「０」（書込方向）であり、メモリ消去アクセス完了以降は「１」（読出方向）となる。
【００６１】
メモリ受信処理部２５は、入力のポーリングデータＰＤＴを監視すると共に、ポーリングデータ中の完了ビットの変化を検出することにより、消去完了フラグを生成し、これをメモリ状態管理部２２及び設定レジスタ部４１に出力する。メモリ状態管理部２２では消去完了フラグを受けたことにより内部のメモリ状態レジスタを「メモリ消去状態」から「レディー状態」にセットする。これによりメモリ１２が「レディー状態」に遷移すると、ＣＰＵ１０１からのメモリアクセスが受付可能となる。設定レジスタ部４１は消去完了フラグを受けたことにより消去指令ビットをクリアする。
【００６２】
なお、上記メモリ消去中におけるＣＰＵ１０１からメモリ１２へのアクセスはメモリ内部の書込が完了するまでは受付けないものとする。一方、主信号系からのアクセスは主信号メモリアクセスディセーブル信号ＤＩＳが解除「０」後にアクセス可能となる。
【００６３】
以上は、メモリ１２の書込、読出，消去に係る特徴的内容を述べたが、更に本実施の形態では以下の３種のリセット方法を設けることにより、いかなる状態でも能率良くメモリ・リセットを可能とし、メモリ１２のハングアップ及びメモリ内部状態のデッドロックを回避可能となっている。
【００６４】
図１１はメモリ書込／消去中のポーリングエラー検出からメモリ自動リセット完了までの動作説明図、図１２はその動作タイミングチャートである。メモリ書込失敗によるポーリングエラーの発生の際はメモリ１２の状態初期化（メモリ・リセット）を行なう必要があるが、メモリ状態管理部２２においてポーリングエラー検出の入力をもとに自動的にメモリ・リセット状態に遷移し、メモリ１２にリセット信号ＸＲＳＴを発生させる。以下、詳細に説明する。
【００６５】
メモリ書込／消去に関する動作は上記と同様である。ここではポーリングデータの監視から説明する。メモリ受信処理部２５は入力のポーリングデータＰＤＴを監視すると共に、ポーリングエラー（ポーリング時間超過ビットＤＱ５＝「１」となった時に、ポーリング完了ビットＤＱ７＝反転状態）を検出すると、メモリ状態管理部２２にポーリングエラーフラグを出力する。メモリ状態管理部２２は、メモリ書込／消去中のポーリング状態でポーリングエラーフラグを受けたことにより、これをメモリ自動リセットのトリガと解釈し、内部のメモリ状態レジスタを「メモリ書込／消去状態」から「メモリ・リセット状態」にセットする。また「メモリ書込／消去状態」から「メモリ・リセット状態」への状態変化を検出して内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑと状態信号「メモリ・リセット状態」とをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３はアドレス用カウント値ＣＴＲ−Ｑと状態信号とをもとにメモリ１２のリセット信号ＸＲＳＴを生成し、メモリ１２に出力する。
【００６６】
更に、メモリ状態管理部２２では内部でメモリ・リセット完了のタイミングになると、内部のメモリ状態レジスタを「メモリ・リセット状態」から「レディー状態」にセットし、ＣＰＵ送信処理部１１Ｃに自動リセット完了フラグを出力する。これによりＣＰＵ送信処理部１１Ｃのビジー信号ＢＳＹがリセットされ、ＣＰＵ送信ＩＦ部１１ＤはＣＰＵ１０１にエラー信号（ビジー信号ＢＳＹ＝「０」，送信データＳＤＯＵＴ＝「０」）を出力する。これにより、ＣＰＵ１０１はメモリ１２に再書込可能となる。
【００６７】
図１３はメモリ書込／消去中のポーリング無反応からメモリ強制リセット完了までの動作説明図、図１４はその動作タイミングチャートである。メモリ書込／消去の際に、メモリ１２がポーリング無反応（ポーリング完了ビットＤＱ７，ポーリング時間超過ビットＤＱ５が未変化）であると、所定時間を経過してもＣＰＵ１０１はレディー／エラー状態を受信できない。そこで、この場合はＣＰＵ１０１からメモリ強制リセットを行う。以下、詳細に説明する。
【００６８】
ＣＰＵ１０１は、所定のポーリング継続時間を経過してもＣＰＵ送信ＩＦ部１１Ｄからレディー／エラー状態を受信しない（ＢＳＹ＝「１」）場合は、外部よりＣＰＵリセットＲＳＴ＝「１」を入力する。ＣＰＵ受信ＩＦ部１１Ａは受信したＣＰＵリセットＲＳ＝「１」（ＣＰＵリセットトリガ）をメモリ状態管理部２２に出力する。メモリ状態管理部２２は、ＣＰＵリセットトリガを受けたことにより内部のメモリ状態レジスタを「ポーリング状態」から「メモリ・リセット状態」にセットする。また「ポーリング状態」から「メモリ・リセット状態」への状態変化を検出して内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑと状態信号（＝「メモリ・リセット状態」）とをメモリ入力信号生成部２３に出力する。
【００６９】
メモリ入力信号生成部２３はアドレス用カウント値ＣＴＲ−Ｑと状態信号とをもとにメモリ１２のリセット信号ＸＲＳＴを生成し、これをメモリ１２に出力する。一方、メモリ状態管理部２２は、メモリ・リセット完了のタイミングになると、内部のメモリ状態レジスタを「メモリ・リセット状態」から「レディー状態」にセットし、かつＣＰＵ送信処理部１１Ｃに強制リセット完了フラグを出力する。これによりＣＰＵ送信ＩＦ部１１Ｄはビジー状態を解除（ＢＳＹ＝「０」）する。
【００７０】
図１５はメモリ消去中におけるコマンド・リセット実行の動作説明図、図１６はその動作タイミングチャートである。メモリ消去やＲＡＭ情報転写時には、ＣＰＵ１０１からのメモリ１２以外のアクセスを受付けているので、コマンド送信の直前にＣＰＵアクセスのリセット信号ＲＳＴ＝「１」が入力される場合があるが、この例では、上記図１３の例とは異なり、このＣＰＵリセット信号ＲＳＴ＝「１」によってはメモリ・リセットを行なうことはできない様になっている。そこで、この例では設定レジスタ部４１の指令レジスタ４１Ａにリセット指令用のビットを設け、メモリ消去実行中のＣＰＵ１０１からのコマンドリセットの書込によりリセットトリガ（リセット指令）を出力し、そのトリガによりメモリ状態管理部２２の状態を「メモリ消去中」から「メモリ・リセット状態」に遷移させ、メモリ１２にリセット信号ＸＲＳＴを発生させる様にしている。以下、詳細に説明する。
【００７１】
メモリ消去のポーリング中はＣＰＵ１０１からのアクセス可能（ＢＳＹ＝「０」）であり、ＣＰＵ１０１は設定レジスタ部４１宛にコマンド・リセットを出力する。ＣＰＵ受信処理部１１Ｂはアドレス及びデータの夫々をパリティーチェックの後、エラー無しの場合は、書込アドレスとデータを取り込み、設定レジスタ部４１に出力する。またＣＰＵ送信処理部１１ＣにはＣＰＵアクセスビジ−トリガＣＡＢＳＹを出力する。ＣＰＵ送信処理部１１Ｃはこのビジートリガによりビジー信号ＢＳＹをセットし、ＣＰＵ送信ＩＦ部１１ＤよりＣＰＵ１０１にＰＵアクセスビジー（ＢＳＹ＝「１」）が通知される。
【００７２】
一方、設定レジスタ部４１では入力のアドレスで指す指令レジスタ４１Ａにリセット指令ビット＝「１」をセットし、この書込まれたメモリ・リセット指令はメモリ状態管理部２２に出力される。また設定レジスタ部４１はコマンド・リセット指令の書込完了によりレジスタ書込完了トリガを生成し、これをＣＰＵ送信処理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃはレジスタ書込完了トリガの入力によりビジー信号ＢＳＹをクリアし、これによりＣＰＵ送信ＩＦ部１１ＤからはＣＰＵ１０１にＣＰＵアクセスレディー（ＢＳＹ＝「０」）が通知される。従って、このコマンド・リセットの完了以前でも、新たなＣＰＵアクセスを受付け可能となる。
【００７３】
一方、メモリ状態管理部２２は入力のメモリ・リセット指令により、内部のメモリ状態レジスタを「メモリ消去ポ−リング状態」から「メモリ・リセット状態」にセットし、その状態信号をメモリ入力信号生成部２３に出力する。また「メモリ消去ポ−リング状態」から「メモリ・リセット状態」への状態変化を検出して、内部のメモリアドレス用カウンタが始動し、そのカウント値ＣＴ−Ｑをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３はアドレス用カウント値ＣＴ−Ｑと状態信号とをもとにメモリ・リセット信号ＸＲＳＴを生成し、メモリ１２に出力する。
【００７４】
更に、メモリ状態管理部２２はやがてメモリ・リセット完了のタイミングになると、内部のメモリ状態レジスタを「メモリ・リセット状態」から「レディー状態」にセットし、かつコマンド・リセット完了フラグを生成して、これを設定レジスタ部４１に出力する。これにより指令レジスタ４１Ａのコマンド・リセット指令がリセットされる。なお、メモリ消去時以外の場合でも、ＣＰＵアクセスビジー出力＝「０」（レディー）の時は、上記コマンド・リセットを実行可能である。
【００７５】
図１７はメモリ書込エラーから再書込完了までの動作説明図、図１８，図１９はメモリ書込エラー時のメモリ状態管理部の状態遷移説明図（１），（２）である。但し、図１８は図１７のハードウェア構成による自動再書込の場合、図１９はＣＰＵ１０１の個別コマンド制御（図１１の構成）による再書込の場合を夫々示している。
【００７６】
図１９において、メモリ書込エラーを起こしたアドレスに対して再度データを書込む場合は、ＣＰＵ１０１の個別コマンド制御（図１１の構成）によると、最悪の場合で、次の動作が必要となる。ＣＰＵ１０１はレディー状態Ｓ０でメモリ書込を行いメモリ書込状態Ｓ１に遷移する。メモリ書込状態Ｓ１でポーリングエラーが発生すると、メモリ自動リセット状態Ｓ２を経てレディー状態Ｓ０に戻る。ＣＰＵ１０１はレディー状態Ｓ０でメモリ読出を行い上記書込アドレスのデータを読み出す（状態Ｓ３）。ＣＰＵ１０１は自己の書込データとメモリ１２からの読出データとを比較して、不一致（書込失敗）の場合は当該書込アドレスのセクタ消去を行う（状態Ｓ４）。セクタ消去後、ＣＰＵ１０１は書込エラーアドレスに同一のデータを書き込む（状態Ｓ５）。メモリ書込状態Ｓ５で書込完了するとレディー状態Ｓ０に戻る。しかし、メモリ書込状態Ｓ５でポーリングエラーが発生すると、メモリ自動リセット状態Ｓ６を経てレディー状態Ｓ０に戻る。
【００７７】
図１８において、上記図１７の構成ではメモリ書込エラーから再書込完了までを自動化することでメモリ書込アクセスの効率改善と共にＣＰＵ１０１の負担軽減を図っている。以下、図１７，図１８を参照してメモリ書込エラーから再書込完了までの動作を詳細に説明する。
【００７８】
ＣＰＵ１０１からのメモリ書込時には、通常のメモリ書込動作を行うと共に、書込アドレスＷＡＤと書込データＷＤＴとを書込アドレス・データラッチ部５１に保持する。この書込動作中に、メモリ受信処理部２５はポーリングエラーを検出すると、ポーリングエラーフラグをメモリ状態管理部２２及びＣＰＵ送信処理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃは書込ポーリングエラーによりＣＰＵ１０１にエラー（ＢＳＹ＝「０」，送信データ＝「０」）を出力する。
【００７９】
一方、メモリ状態管理部２２は書込ポーリングエラーを受けたことにより、内部のメモリ状態レジスタを「メモリ書込状態」から「メモリ再読出状態」にセットする。また「メモリ書込状態」から「メモリ再読出状態」への変化を検出して内部のアドレス用カウンタが動作を開始し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３は入力のカウント値と書込アドレス・データラッチ部５１からの書込アドレスをもとにメモリ１２の読出アドレス、制御信号、バス制御信号を生成し、これらをメモリ１２及びバス信号制御部２４に出力する。
【００８０】
メモリ１２からの読出データＲＤＴは、バス信号制御部２４、メモリ受信処理部２５を介して比較部５２に加えられる。比較部５２は入力の読出データＲＤＴと、書込アドレス・データラッチ部５１から入力された書込データＷＤＴとを比較し、不一致（書込失敗）の場合はその比較出力を自動メモリ消去トリガとしてメモリ状態管理部２２に出力する。メモリ状態管理部２２は自動メモリ消去トリガを受けたことにより、内部のメモリ状態レジスタを「メモリ再読出状態」から「自動メモリ消去状態」にセットする。また「メモリ再読出状態」から「自動メモリ消去状態」への変化を検出してメモリアドレス用カウンタが動作を開始し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３は入力のアドレス用カウント値と状態信号（＝「自動メモリ消去状態」）とから、メモリ消去コマンドに相当するアドレス、制御信号、データ、バス制御信号を生成し、この内のアドレス及び制御信号はメモリ１２に、またデータ及びバス制御信号はバス信号制御部２４に出力される。
【００８１】
メモリ受信処理部２５はメモリ消去中のポーリングデータＰＤＴを監視すると共に、消去完了を検出すると、消去完了フラグをメモリ状態管理部２２に出力する。メモリ状態管理部２２は消去完了フラグを受けたことにより内部のメモリ状態レジスタを「自動メモリ消去状態」から「メモリ再書込状態」にセットする。またこの状態変化を検出して内部のメモリアドレス用カウンタが動作を開始し、そのカウント値ＣＴＲ−Ｑと状態信号とをメモリ入力信号生成部２３に出力する。メモリ入力信号生成部２３はアドレス用カウント値と状態信号、並びに書込アドレス・データラッチ部５１からの書込アドレスＷＡＤ及び書込データＷＤＴをもとにメモリ１２の制御信号及びメモリアドレスを生成し、メモリ１２に出力する。またバス制御信号（書込方向）及び書込データをバス信号制御部２４に出力する。
【００８２】
バス信号制御部２４は入力のバス制御信号（書込方向）をもとに、書込データＷＤＴがメモリ１２に出力され、書込アクセス完了後は、メモリ１２からポーリングデータＰＤＴを取り込み、メモリ受信処理部２５に出力する。メモリ受信処理部２５はポーリングデータＰＤＴを監視すると共に、書込完了を検出すると、書込完了フラグをメモリ状態管理部２２及びＣＰＵ送信処理部１１Ｃに出力する。メモリ状態管理部２２は書込完了フラグを受けたことにより内部のメモリ状態レジスタを「メモリ再書込状態」から「レディー状態」にセットする。ＣＰＵ送信処理部１１Ｃは書込完了フラグの入力により最初の書込開始時にセットされたビジー信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。これによりＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レディー）をＣＰＵ１０１に出力する。ＣＰＵ１０１はこのレディー状態を待って新たなメモリアクセスを開始する。
【００８３】
なお、図１８のメモリ読出状態Ｓ３で書込データ＝読出データの場合は、メモリ再書込の必要がないので、制御はレディー状態Ｓ０に戻る。また図１８のメモリ再書込状態Ｓ５でメモリ再書込エラーの場合はメモリ自動リセット状態Ｓ６に遷移後、セクタ消去状態Ｓ４又はメモリ再書込状態Ｓ５に遷移する。こうしてリトライを所定回数行っても書込成功しない場合は、ＣＰＵ１０１に書込エラーを通知する。かくして、本実施の形態によれば、メモリ再書込処理が自動化され、ＣＰＵ１０１の処理負担が大幅に軽減される。
【００８４】
図２０はメモリ・リセット方法選択制御の動作説明図で、上記図１１〜図１６で述べた３種のリセット方法（ポーリングエラー検出によるメモリ自動リセット、ポーリング無反応検出によるＣＰＵ１０１からのメモリ強制リセット、メモリ消去中におけるＣＰＵ１０１からのコマンドリセット）を任意選択可能な構成を示している。
【００８５】
図において、４１ＣはＣＰＵ１０１からの設定情報により３種のリセット方法を選択するリセット方法設定レジスタ、２２Ａはレジスタ４１Ｃの設定内容に従って自動リセットトリガの発生をマスクする自動リセットマスク回路、４２は同じく強制リセットトリガＲＳをマスクする強制リセットマスク回路、４３は同じくコマンド・リセットの指令ビットをマスクするコマンド・リセットマスク回路、そして、２３Ａはレジスタ４１Ｂの設定内容に従い、ハードリセット信号ＸＲＳＴの生成に代えて、図４のリード・リセットコマンドを生成するメモリリセット生成部である。ＣＰＵ１０１は、予めリセット方法設定レジスタ４１Ｃにマスク情報を設定することで、必要なリセットのみを動作させることが可能であり、フラッシュメモリ１２の汎用的なリセット制御が可能となる。
【００８６】
図２１は一般的なフラッシュメモリ（本実施の形態ではメモリ１２）をリセットする方法の動作タイミングチャートであり、図２１（Ａ）はリセット端子ＸＲＳＴによるハードウェアリセットの場合、図２１（Ｂ）は図４のリード・リセットコマンドの書込によるソフトウェアリセットの場合を夫々示している。
【００８７】
図２２はアラーム検出処理の動作説明図、図２３はその動作タイミングチャートである。図２２において、監視タイミング生成部４１ＦはＣＰＵ１０１からの設定により対応する周期の監視タイミング信号を生成する。監視タイミング生成部４４は装置のマスタクロックを分周して所定周期の監視タイミング信号を生成する。監視タイミング選択レジスタ４１ＥはＣＰＵ１０１からの設定に従って監視タイミング生成部４１Ｆ又は監視タイミング生成部４４の選択信号を出力し、タイミング選択部４０Ａはこの選択信号に従って対応する監視タイミング信号を選択出力する。また閾値設定レジスタ４１ＤにはＣＰＵ１０１からエラー個数の閾値が設定される。
【００８８】
この状態で、ＣＰＵエラーカウント部４０Ｂはタイミング選択部４０Ａの出力の監視タイミングに従ってＣＰＵ受信処理部１１Ｂで検出された１周期毎のＣＰＵ通信エラー（パリティーエラー）の回数をカウントする。またポーリングエラーカウント部４０Ｃは同じくメモリ受信処理部２５で検出された１周期毎のポーリングエラーの回数をカウントする。ＣＰＵ通信エラー及びポーリングエラーの各カウント値は各監視タイミングでＣＰＵ送信処理部１１Ｃに出力されると共に、比較部４０Ｄにも出力される。各エラー個数は、ＣＰＵ１０１にアドレスに設け、ＣＰＵ送信処理部１１Ｃを介してＣＰＵ１０１に出力される。
【００８９】
また、比較部４０Ｄは各監視タイミングでＣＰＵ通信エラー及びポーリングエラーの各カウント値ＥＲＣＣ，ＥＲＣＰと対応する閾値ＴＨ１，ＴＨ２とを比較すると共に、１周期当たりのＣＰＵ通信エラー回数ＥＲＣＣ≧ＴＨ１の場合はＣＰＵ送信処理部１１ＣにＣＰＵアラーム信号ＡＬＭＣを出力し、また１周期当たりのポーリングエラー回数ＥＲＣＰ≧ＴＨ２の場合はＣＰＵ送信処理部１１Ｃにポーリングアラーム信号ＡＬＭＰを出力する。各アラーム信号はＣＰＵ送信処理部１１Ｃを介してＣＰＵ１０１に出力される。従って、ＣＰＵ−装置間の通信品質監視、及びメモリ１２の動作品質監視を能率良く行える。
【００９０】
図２３はハードによる監視タイミングを選択した場合を示している。ＣＰＵ通信エラー閾値ＴＨ１＝１１とすると、第２周期ではＣＰＵ通信エラー個数＝１５となったことにより、第３周期では１５≧１０と判定され、ＣＰＵアラーム信号ＡＬＭＣ＝「１」が通知される。
【００９１】
以下、主信号処理系をも含めた図２の信号処理装置についての動作（メモリアクセス方式等）を詳細に説明する。ここで、一例の主信号処理を説明しておく。撮像部２０１は横走査線１本につきフレームパルスＦＰとこれに続く１２８個分の画素データ（フレームデータ）を出力する。またこの様な横走査線１２８本で１映像データが形成される。主信号処理部２０２1 は撮像部２０１からのフレームデータＳＩＤを入力して第１の主信号処理を行う。主信号処理部２０２2 は前記処理後のフレームデータを入力して第２の主信号処理を行う。以下同様にして進み、こうして、各フレームデータに対する各種の主信号処理が主信号処理部２０２1 〜２０２n によって時系列（パイプライン方式）的に行われる。
【００９２】
図２４はＣＰＵアクセスと主信号系アクセスの調停制御を説明する図、図２５はその動作タイミングチャートである。図２４において、ＣＰＵＩＦ部１１はＣＰＵ１０１からの設定データ／コマンド情報等をメモリ部（ＬＳＩ）１０３内に取り込み、またメモリ部１０３内のデータ／アラーム／メモリアクセス輻輳状態等の情報をＣＰＵ１０１に送信する。メモリアクセス処理部２０は、図示しないが、基本的には上記図３の構成に従ってＣＰＵ１０１からの制御データをメモリ１２に書き込み、またメモリ１２からの読出データをＣＰＵＩＦ部１１に出力する。
【００９３】
メモリ１２は、上記ＣＰＵ１０１からＣＰＵＩＦ部１１，メモリアクセス処理部２０を介して送信されてくる設定／コマンド情報を取り込む（記憶する）と共に、主信号処理部２０２から主信号ＩＦ処理部１６に送信されるタイミングパルスに従って必要な設定・データを読み出し、主信号ＩＦ処理部１６に出力する。コマンド監視制御部６１は、基本的にはこの様なメモリ１２に対する各種アクセスのアドレス選択及びデータ選択制御を行う。
【００９４】
主信号ＩＦ処理部１６において、マスク処理部６２はコマンド監視制御部６１からの制御データを主信号処理部２０２から受信するタイミング（マスク処理用）で主信号処理部２０２に出力（送信）し、またレジスタ初期設定部６３はコマンド監視制御部６１からの制御データを主信号処理部２０２から受信するタイミング（取込用）で主信号処理部２０２に出力（送信）する。
【００９５】
各主信号処理部２０２におけるＡ側の処理は、入力の主信号データＳＩＤに対してレジスタ初期設定部６３からの設定（初期設定）制御を行うために、レジスタ初期設定部６３にタイミングパルスを送信し、レジスタ初期設定部６３から受信した設定値を取り込み、これを使用して主信号データを処理し、出力するものである。なお、この初期設定が完了すると、レジスタ初期設定部６３はデータ保持用レジスタ６３´（図２，図２６のＲＡＭ１４に相当）として動作する。
【００９６】
また各主信号処理部２０２におけるＢ側の処理は、入力の主信号データにマスク等の処理が必要な場合に、マスク処理部６２にタイミングパルスを送信し、マスク処理部６２から受信したデータにより主信号データをマスク処理し、出力するものである。
【００９７】
コマンド監視制御部６１は、メモリ１２からのメモリ監視信号（ポーリングデータＤＱ５，ＤＱ７等）に基づきメモリ１２のアクセス輻輳（混雑）状態を監視すると共に、監視結果に基づいてＣＰＵ１０１側からのデータアクセスを優先にするか、又は主信号処理部２０２側からのアクセスを優先にするかの制御を行う。例えば主信号処理系からのアクセスを優先とする場合は、ＣＰＵ１０１にその旨を通知し、これによりＣＰＵ１０１からのアクセスを軽減させる。従って、メモリ１２のアクセス輻輳時も主信号系の処理に影響を及ぼすことは無い。
【００９８】
図２５において、主信号処理部２０２が１フレームデータを処理している時に対応して有効データ区間信号ＶＡＬＩＤ＝「Ｈ」（有効）となっている。この区間に主信号処理系からメモリ１２へのアクセス（ＸＯＥ１＝「Ｌ」）があると、主信号系からのアドレスＡＤＤ３，ＡＤＤ４，…，ＡＤＤＦに対するデータＤＴ＿３，ＤＴ＿４，…，ＤＴ＿Ｆを読み出して主信号系に出力する。またこの時、同時にＣＰＵ１０１側からのアドレスＳＲ＿ＡＤを受信しても、主信号系への処理を最優先に行う。この場合のＣＰＵ１０１からのアドレスＳＲ＿ＡＤは有効データ区間信号ＶＡＬＩＤ＝「Ｌ」（無効データ）になるまでアドレス保持用のレジスタに保持される。この様に、ＣＰＵアクセスに関するデータ保持機能を付加することにより、主信号系はＣＰＵ側からのアクセスの影響を受けることなく、必要なデータを全てメモリ１２から取り込むことが可能となる。
【００９９】
また有効データ区間信号ＶＡＬＩＤ＝「Ｌ」（無効データ）の区間では、ＣＰＵ１０１からメモリ１２へのアクセスを処理するために、このままでは主信号処理系には不要なデータが送信されてしまうことになる。そこで、ここでは、主信号処理系がこの様な不要なデータを取り込まない処理を行うために、この区間では主信号系取り込みイネーブル信号＝「Ｌ」にすると共に、主信号処理系に取り込むデータをマスク（ａｌｌビット＝「０」）することで不要データ取り込みを防止している。
【０１００】
図２６は主信号処理制御情報の流れを説明する図である。初期化（装置の立ち上げ）時に、各主信号処理部２０２に対する設定情報を初期設定情報格納メモリ（ＲＯＭ）１２から読み出し、ルート▲１▼を介して一旦設定情報保持用メモリ（ＲＡＭ）１４に書き込む。初期化後（通常動作時）は、各主信号処理部２０２からの要求に従って周期的にＲＡＭ１４の制御情報を読み出し、ルート▲２▼を介して各主信号処理部２０２に時分割で提供する。
【０１０１】
この状態で、ＣＰＵ１０１は任意タイミングにＲＡＭ１４の制御情報をルート▲３▼を介して読み出すことで、ＲＡＭ１４の制御情報をリアルタイムにモニタ可能である。またＣＰＵ１０１は任意タイミングにＲＯＭ１２の制御情報をルート▲４▼を介して読み出すことで、ＲＯＭ１２の制御情報をリアルタイムにモニタ可能である。またＣＰＵ１０１はルート▲５▼を介してＣＰＵ１０１からの制御情報を各主信号処理部２０２に実質直接的に提供可能である。即ち、ＣＰＵ１０１からＲＡＭ１４に制御情報を書き込めば、該制御情報はルート▲５▼（＝▲２▼）を介して各主信号処理部２０２に提供される。またＣＰＵ１０１はルート▲６▼を介してＲＡＭ１４を書換後の制御情報をＲＯＭ１２に転送可能である。このルート▲６▼の処理により、もし装置が不用意に電源ＯＦＦされても、その立ち上げ時にはＲＯＭ１２の内容によりＲＡＭ１４の内容が初期設定され、よってＲＡＭ１４には電源ＯＦＦ直前の現制御情報が容易に復元される。
【０１０２】
図２７は上記図２６のアクセス動作を実現するメモリアクセス処理部の動作説明図、図２８，図２９はその動作タイミングチャート（１），（２）である。なお、図２７において、ＣＰＵ１０１Ａ，１０１Ｂは同一のＣＰＵ１０１，またＲＯＭ１２Ａ，１２Ｂは同一のＲＯＭ１２である。
【０１０３】
まず設定情報保持用メモリ（ＲＡＭ）１４へのデータ書込制御を説明する。書込制御部２０Ａにおいて、ＲＡＭ１４の初期化中はセレクタＳＬ１，ＳＬ２が共にＲＯＭ１２Ａ側を選択しており、これにより初期情報格納メモリ（ＲＯＭ）１２Ａから読み出した設定情報ＷＤＴはＲＡＭ１４の対応アドレスＷＡＤに書き込まれる。また初期化終了後（通常動作時）は、セレクタＳＬ１，ＳＬ２が共にＣＰＵ１０１Ａ側を選択しており、これによりＣＰＵ１０１Ａからは任意タイミングにＲＡＭ１４へデータ書込可能である。
【０１０４】
次に設定情報保持用メモリ（ＲＡＭ）１４からのデータ読出制御を説明する。読出制御部２０Ｂにおいて、初期化終了後（通常動作時）はセレクタＳＬ３が主信号ＩＦ処理部１６側を選択している。タイミング制御部１６Ａは主信号処理部２０２からのフレームパルス信号ＦＰに同期して各主信号処理部２０２1 〜２０２n に提供するための制御データの各読出アドレスＲＡＤ及び制御信号（ラッチパルス等）を時系列に生成しており、これらはＲＡＭ１４に加えられると共に、ＲＡＭ１４からの各読出（制御）データＲＤＴがレジスタＲＧに逐次ラッチされ、主信号ＩＦ処理部１６の分配部を介して対応する主信号処理部２０２1 〜２０２n に提供される。
【０１０５】
この状態で、ＣＰＵ１０１が任意タイミングにＲＡＭ１４の読出コマンドを発生すると、タイミング制御部６８が主信号系アクセスの読出サイクルに割り込んで、セレクタＳＬ３の選択を一時的にＣＰＵ１０１Ｂの側にスイッチする。これによりＲＡＭ１４からはＣＰＵ１０１Ｂからの読出アドレスＲＡＤに対応する制御データＲＤＴが読み出され、該読出データＲＤＴは予めＣＰＵ１０１によて切り替えられた分配部を介してＣＰＵ１０１Ｂ側又はＲＯＭ１２Ｂ側に分配される。これによりＣＰＵ１０１ＢによるＲＡＭ１４の情報モニタ又はＲＯＭ１２Ｂへのデータ転送（複写）が可能となる。
【０１０６】
図２８，図２９は図２７のメモリクセス処理部の動作タイミングチャート（１），（２）で、図２８は装置の「回路リセット」→「初期化」→「通常動作」の各区間に生じ得る各種のメモリアクセスを番号１〜７と共に時系列に示している。ここで、ＲＡＭ１４に対するアクセス競合の有無状態を外観しておく。番号１のメモリアクセスは単独で行われるため、競合は生じ得ない。番号２のメモリアクセスは固定的（優先的）なタイミングにより実行される。番号３〜７のメモリアクセスはＣＰＵ１０１により実行される為、これらの間では競合は生じ得ない。また番号３，７のメモリアクセスはＲＡＭ１４を介さないのでＲＡＭ１４の読／書制御には関係しない。従って、ＲＡＭ１４に関しては番号２と番号４〜６のメモリアクセス間で競合が生じ得る。
【０１０７】
図２９はＲＡＭ１４に関するアクセス輻輳回避制御のタイミングチャートを示している。［通常動作時（ＲＡＭ→主信号処理部）］において、各フレームパルスに続き夫々に１フレーム分の映像データ（１２８画素分）が入力している。この各画素データの処理毎にＲＡＭ１４から各主信号処理部２０２への読出制御が周期的に行われる。下側の図はこの一部を拡大（ズームアップ）したものである。ここでは、カウンタＣＴＲが高周波数のマスタクロックを毎回ｎ個カウントしており、これにより１画素データ処理期間分のタイミング信号を生成している。これにより、ある処理タイミングではＲＡＭ１４からｍ＿ｃｈ（ｍ番目の画素データ）に対する制御データが読み出され、また次の処理タイミングではｍ＋１＿ｃｈ（ｍ＋１番目の画素データ）に対する制御データが読み出される。
【０１０８】
［輻輳動作１，２］において、この状態でＣＰＵ１０１から任意タイミングにＣＰＵ１０１→ＲＡＭ１４の書換え、又はＲＡＭ１４→ＲＯＭ１２／ＣＰＵ１０１への読出アクセスを行うと、上記主信号系アクセスとＣＰＵアクセスとの間でＲＡＭアクセスの競合が生じ得る。この場合は図２７のタイミング制御部６７／６８でＣＰＵアクセスによるＲＡＭ１４のＲ／Ｗタイミングを１マスタクロック分遅らせることにより、主信号系アクセスとの競合を回避できる。
【０１０９】
図３０はＣＰＵから主信号処理部へのアクセスフローを説明する図で、ＣＰＵ１０１から各主信号処理部２０２に対して夫々にワンショット的な制御／監視（モニタ）が可能な場合を示している。通常動作時において、各主信号処理部２０２はＲＡＭ１４からルート▲１▼を介して制御データを定期的に取り込み、夫々の主信号処理を実行している。この状態で、ＣＰＵ１０１からは任意タイミングにルート▲２▼を介して各主信号処理部２０２に制御データを直接提供可能である。またＣＰＵ１０１は任意タイミングにルート▲３▼を介して各主信号処理部２０２から制御（監視）データを読取（モニタ）可能である。
【０１１０】
図３１は一例の主信号処理部の動作説明図で、主信号処理部２０２で主信号処理に関するエラー（アラーム）状態を計数すると共に、そのカウント値をＣＰＵ１０１から任意タイミングにリード・オン・クリア（読出後リセット）する構成を示している。図３２はその基本的動作のタイミングチャートである。図において、マスタカウンタ（ＭＣＴＲ）７４はフレームタイミング（ＦＰ）に同期して各１画素データ処理期間分に対応するタイミング信号を生成している。アドレス生成部（ＡＤＧ）７５はＭＣＴＲ７４の出力に基づいてｃｈＸ，ｃｈＹ（第Ｘ画素，第Ｙ画素）等についてのエラー数をカウントするためのＲＡＭ７３に対する読／書アドレスＲＡＣＴＲ，ＷＡＣＴＲを順次生成している。一方、アラーム検出部７１は入力の主信号データにつき画素毎にエラー状態を監視し、エラーが検出されるとアラームデータ（例えばビット「１」）を生成する。
【０１１１】
セレクタＳＬ１，ＳＬ２は通常は主信号系側を選択しており、これによりアラームカウント用メモリ（ＲＡＭ）７３から読み出されたｃｈＸのカウントデータＲＤＴはレジスタＲＧ２を介して加算器７２に帰還され、かつここで上記画素毎に検出されたｃｈＸのアラーム検出データと加算されてＲＡＭ７３の対応アドレス（ｃｈＸ）に再書込される。即ち、ＲＡＭ７３でｃｈＸ，ｃｈＹ等についてのアラームカウントが行われる。
【０１１２】
この状態で、ＣＰＵ１０１Ａからアラームカウント数の読出アクセスを行うと、Ｒ／Ｗアドレス制御部７６はＣＰＵ１０１Ａからの読出アドレスＲＡＣＰＵをセレクタＳＬ２に出力し、かつセレクタＳＬ２の選択を一時的にＣＰＵ側にスイッチする。これにより、ＲＡＭ７３からはＣＰＵ１０１Ａが指すアドレスＲＡＣＰＵのアラームカウント数ＲＤＴが読み出され、該データＲＤＴはレジスタＲＧ３を介してＣＰＵ１０１Ｂに取り込まれる。またＲ／Ｗアドレス制御部７６はセレクタＳＬ１を一時的にＣＰＵ側にスイッチしてＣＰＵ１０１からの書込アドレスＷＡＣＰＵ（＝ＲＡＣＰＵ）をＲＡＭ７３に加える。これにより、ＣＰＵ１０１Ａが指すアドレスのアラームカウント数がリード・オン・クリア制御されると共に、それ以外のアドレス（チャネルｃｈ）のアラームカウントに対しては何らの影響も及ぼさない。
【０１１３】
図３２において、ＲＡＭ７３における通常のアラームカウントは各１画素データ処理区間の前半（領域▲１▼）で行われる。即ち、マスタカウンタ＝１のタイミングでＲＡＭ７３よりｃｈＸの旧データを読み出し、かつマスタカウンタ＝４のタイミングで加算結果をＲＡＭ７３に書き込む。しかし、ＣＰＵ１０１からのアクセス要求が領域▲１▼で発生した場合は、上記のカウント処理タイミングを図のＡからＢの位相に切替える。即ち、マスタカウンタ＝ｎ−３のタイミングでＲＡＭ７３よりｃｈＸの旧データを読み出し、かつマスタカウンタ＝ｎのタイミングで加算結果をＲＡＭ７３に書き込む。以下、ＣＰＵ１０１からのアクセスが領域▲１▼，▲２▼で発生した場合の各タイミング処理を具体的に説明する。
【０１１４】
図３３はＣＰＵ１０１からの読出タイミング（リード・オン・クリア制御）が領域▲１▼にある場合（競合）を示している。この場合は、通常はＡのタイミングで行なっているアラームカウント処理をタイミングＢで行う。一方、ＣＰＵ１０１からのリード・オン・クリアアクセスは領域▲１▼で行われる。
【０１１５】
図３４はＣＰＵ１０１からの読出タイミング（リード・オン・クリア制御）が領域▲２▼にある場合（非競合）の場合を示している。この場合は、通常通りにＡのタイミングでアラームカウント処理を行い、かつＣＰＵ１０１からのリード・オン・クリアアクセスは領域▲２▼で行われる。
【０１１６】
図３５はＣＰＵ１０１がＲＡＭ１４の内容をリアルタイムにモニタする場合の動作説明図である。主信号処理系の動作時には、ＲＡＭ１４からルート▲１▼を介して各主信号制御部２０２に制御データが時分割で提供されている。この状態で、ＣＰＵ１０１はルート▲２▼を介してＲＡＭ１４の制御情報を所望の監視位相でモニタ可能である。以下、詳細に説明する。
【０１１７】
図３６は図３５の主信号ＩＦ処理部１６の動作説明図、図３７はＣＰＵによるＲＡＭ１４の設定情報変更と設定情報モニタの動作タイミングチャートである。まず図３７に従って動作の概要を説明する。主信号処理ブロック２０２には各フレームパルスに同期して各フレームデータ（主信号）が入力している。今、＃１フレームの入力周期内でＣＰＵ１０１よりＲＡＭ１４の制御データの内のＡ，Ｂ及びＣが変更されたとする。但し、この例では、制御データＡ，Ｂは＃１フレーム処理のための制御データ読出サイクルに間に合ったが、制御データＣは遅れて変更されたため、実質＃２フレーム処理のための制御データ読出サイクルに間に合うこととなる。
【０１１８】
ＲＡＭ１４から読み出された制御データＡはタイミングｔ１に処理部２０２1 に、また制御データＢはタイミングｔ２に処理部２０２2 に、そして制御データＣはタイミングｔｎに処理部２０２n に夫々設定される。これにより、処理部２０２1 はタイミングｔ１から入力の各フレームデータを制御データＡで処理し、また処理部２０２2 はタイミングｔ２から入力の各フレームデータを制御データＢで処理し、そして処理部２０２n はタイミングｔｎから入力の各フレームデータを制御データＣで処理する。
【０１１９】
一方、これを処理部２０２n の出力フレームでモニタすると、タイミングＴ１の出力フレームには制御データＡ，Ｂの効果が反映され、またタイミングＴ２の出力フレームには制御データＡ，Ｂ，Ｃの効果が反映され、そしてタイミングＴ３の出力フレームには同じく制御データＡ，Ｂ，Ｃの効果が反映されている。
【０１２０】
かかる状況の下で、ＣＰＵ１０１は自らの制御データＡ，Ｂ，Ｃ等の変更（設定）と共に、その制御データの効果がどの出力フレームに現れたかを知りたい。しかし、このままではその関係を容易に知ることができない。
【０１２１】
そこで、本実施の形態では上記＃１フレームデータの処理のためにＲＡＭ１４から読み出された制御データＡを所定時間Ｄ（即ち、制御データＡの効果が出力フレームに現れるであろう時間Ｄ）だけ遅延させて後、これをＣＰＵ１０１によって読取可能とする。制御データＢ，Ｃについても同様である。従って、今、ＣＰＵ１０１が各出力フレームに同期して上記遅延後の各制御データＡ，Ｂ，Ｃ等をスキャンすると、出力フレームのタイミングＴ１では制御データＡ，Ｂが、またタイミングＴ２では制御データＡ，Ｂ，Ｃが、そしてタイミングＴ３では同じく制御データＡ，Ｂ，Ｃが夫々観測され、こうして、ＣＰＵ１０１は各出力フレームと該出力フレームに効果を及ぼした各有効制御デ−タとの関係を正確に把握できることになる。
【０１２２】
図３６において、制御部８２は入力のフレームパルスＦＰに同期してＲＡＭ１４から入力フレームデータの処理に必要な一連の制御データＡ，Ｂ等をフレーム毎に読み出し、分配部８１に提供する。分配部８１は各主信号処理部２０２1 〜２０２n からの要求ＲＥＱ１〜ＲＥＱｎに従って対応する制御データＡ，Ｂ等を各主信号処理部２０２1 〜２０２n に提供する。また制御部８２は前記入力のフレーム処理対応に読み出した制御データＡ，Ｂ等を遅延部８０にも出力する。遅延部８０ではこれらの制御データＡ，Ｂ等を各主信号処理部２０２1 〜２０２n と対応に設けられたＲＡＭ１〜ｎ（遅延回路）に夫々記憶し、夫々は所定時間Ｄの遅延後に出力端子ＲＤＴ１〜ＲＤＴｎに読み出される。そしてこれらのデータＲＤＴ１〜ＲＤＴｎはセレクタ（データマルチプレクサ）ＳＬ１に入力される。因みに、図３７の例で言うと、出力フレームのタイミングＴ１では制御データＡ，Ｂは読み出されているが、遅れて設定された制御データＣは未だ読み出されていない。
【０１２３】
今、ＣＰＵ１０１がタイミングＴ１に同期してセレクタＳＬ１に読出アクセスを行うと、制御データＡ，Ｂ等を含む読出データＲＤＴ１〜ＲＤＴｎがスキャンされて出力され、ＣＰＵ１０１に取り込まれる。従って、ＣＰＵ１０１はタイミングＴ１の出力フレームに同期してその有効制御データＡ，Ｂ等を取り込み、またタイミングＴ２の出力フレームに同期してその有効制御データＡ，Ｂ，Ｃ等を取り込むことが可能である。
【０１２４】
なお、上記各出力フレームとその有効制御データとの同期化制御を述べたが、同様にして各出力映像（１２８×１２８画素）とその有効制御データとの同期化制御が行えることは明らかである。
【０１２５】
また、上記本発明によるメモリアクセス方式の赤外線撮像装置（主信号処理系）への適用例を述べたが、これに限らない。主信号処理系については他にも様々な構成が考えられ、例えば通信システム（交換機，伝送装置等）における主信号処理部（回線信号処理部）にも適用できるし、またある情報を複数ブロックで分散処理する様なシステムにも適用できることは言うまでも無い。
【０１２６】
また、上記本発明に係る各特徴的事項を各動作説明図と共に説明したが、本発明による様々な実施の形態はこれらの各特徴的事項の全て又は任意の組合せによって構成できることは明らかである。
【０１２７】
また、上記本発明に好適なる実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【０１２８】
【発明の効果】
以上述べた如く本発明によれば、制御データを安全に維持・利用できると共に、ＣＰＵは、主信号処理系に影響を及ぼすことなく、該主信号処理に必要な制御／設定情報等をリアルタイムで監視（モニタ）及び更新できる。また制御／設定情報の品質をリアルタイムで高めることで各主信号処理系でのデータの欠落／欠陥等を有効に回避でき、主信号処理の品質向上に寄与する所が極めて大きい。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】実施の形態による信号処理装置の概略構成図である。
【図３】実施の形態によるメモリアクセス処理部の概略構成図である。
【図４】実施の形態のメモリ１２に対するアクセス条件のタイミングチャートである。
【図５】ＣＰＵによるメモリ書込制御の動作説明図である。
【図６】ＣＰＵによるメモリ書込制御の動作タイミングチャートである。
【図７】ＣＰＵによるメモリ読出制御の動作説明図である。
【図８】ＣＰＵによるメモリ読出制御の動作タイミングチャートである。
【図９】ＣＰＵによるメモリ消去制御の動作説明図である。
【図１０】ＣＰＵによるメモリ消去制御の動作タイミングチャートである。
【図１１】メモリ書込／消去中のポーリングエラー検出からメモリ自動リセット完了までの動作説明図である。
【図１２】メモリ書込／消去中のポーリングエラー検出からメモリ自動リセット完了までの動作タイミングチャートである。
【図１３】メモリ書込／消去中のポーリング無反応からメモリ強制リセット完了までの動作説明図である。
【図１４】メモリ書込／消去中のポーリング無反応からメモリ強制リセット完了までの動作タイミングチャートである。
【図１５】メモリ消去中におけるコマンド・リセット実行の動作説明図である。
【図１６】メモリ消去中におけるコマンド・リセット実行の動作タイミングチャートである。
【図１７】メモリ書込エラーから再書込完了までの動作説明図である。
【図１８】メモリ書込エラー時のメモリ状態管理部の状態遷移説明図（１）である。
【図１９】メモリ書込エラー時のメモリ状態管理部の状態遷移説明図（２）である。
【図２０】メモリ・リセット方法選択制御の動作説明図である。
【図２１】一般的なフラッシュメモリをリセットする方法の動作タイミングチャートである。
【図２２】アラーム検出処理の動作説明図である。
【図２３】アラーム検出処理の動作タイミングチャートである。
【図２４】ＣＰＵアクセスと主信号系アクセスの調停制御を説明する図である。
【図２５】ＣＰＵアクセスと主信号系アクセスの調停制御の動作タイミングチャートである。
【図２６】主信号処理制御情報の流れを説明する図である。
【図２７】図２６のメモリアクセス処理部の動作説明図である。
【図２８】図２７のメモリアクセス処理部の動作タイミングチャート（１）である。
【図２９】図２７のメモリアクセス処理部の動作タイミングチャート（２）である。
【図３０】ＣＰＵから主信号処理部へのアクセスフローを説明する図である。
【図３１】一例の主信号処理部の動作説明図である。
【図３２】主信号処理部におけるアラームカウントの動作タイミングチャート（１）である。
【図３３】主信号処理部におけるアラームカウントの動作タイミングチャート（２）である。
【図３４】主信号処理部におけるアラームカウントの動作タイミングチャート（３）である。
【図３５】ＲＡＭ１４の内容をリアルタイムにモニタする場合の動作説明図である。
【図３６】図３５の主信号ＩＦ処理部１６の動作説明図である。
【図３７】ＣＰＵによるＲＡＭ１４の設定情報変更と設定情報モニタの動作タイミングチャートである。
【図３８】従来のメモリアクセス方式の構成を示す図である。
【符号の説明】
１１ ＣＰＵＩＦ部
１１Ａ ＣＰＵ受信ＩＦ部
１１Ｂ ＣＰＵ受信処理部
１１Ｃ ＣＰＵ送信処理部
１１Ｄ ＣＰＵ送信ＩＦ部
１２ メモリ（フラッシュＲＯＭ）
１４ 設定メモリ（ＲＡＭ）
１６ 主信号処理ＩＦ部
２０ メモリアクセス処理部
２１ ＣＰＵメモリアクセス検出部
２２ メモリ状態管理部
２３ メモリ入力信号生成部
２４ バス信号制御部
２５ メモリ受信処理部
４０ アラーム検出部
４１ 設定レジスタ部
４２ 強制リセットマスク
４３ コマンドリセットマスク
５１ 書込アドレス・データラッチ部
５２ 比較部
１０１ ＣＰＵ
１０３ メモリ部
２０１ 撮像部
２０２1 〜２０２n 主信号処理部
２０３ 表示部
Claims (7)
- ＣＰＵとデータ書換可能な不揮発性のメモリとの間に介在してＣＰＵからの各種メモリアクセスに係る指令を実行制御するメモリアクセス処理装置において、
ＣＰＵからの指令に従って対応するメモリアクセスの実行制御に係る状態信号を生成し制御するメモリ状態管理部と、
メモリ状態管理部の状態信号に基づきメモリへのアクセス入力信号を生成するメモリ入力信号生成部と、
メモリの実動作信号を監視してメモリアクセスの完了／エラーを検出し、メモリ状態管理部に通知するメモリ状態検出部と、
メモリ状態管理部における状態信号の最終的な変化をもってＣＰＵにメモリアクセス完了の通知を行うＣＰＵインタフェース部と、
特定のメモリアクセスの指令信号を記憶する指令保持部とを備え、
前記ＣＰＵインタフェース部は指令保持部への指令書込完了時にＣＰＵへのビジー状態を解除することを特徴とするメモリアクセス処理装置。 - メモリ状態管理部は、メモリの書込／消去状態でメモリ状態検出部がエラーを検出したことにより自動的にメモリリセットの実行状態に遷移することを特徴とする請求項１に記載のメモリアクセス処理装置。
- メモリ状態管理部は、ＣＰＵからの指令によりいかなる実行状態からでもメモリリセットの実行状態に遷移することを特徴とする請求項１に記載のメモリアクセス処理装置。
- ＣＰＵからの指令によるメモリへの書込アドレス及び書込データを保持する書込アドレス・データ保持部と、
前記書込データとメモリからの読出データとを比較する比較部とを備え、
メモリ状態管理部は、メモリ書込時にメモリ状態検出部がエラーを検出したことによりメモリリセット状態に遷移し、このリセット完了後に前記書込アドレスを使用してメモリからデータを読み出し、前記比較部が比較不一致を検出した場合は、メモリの前記書込アドレスに前記書込データを再書込することを特徴とする請求項１に記載のメモリアクセス処理装置。 - 複数種のリセット発生条件に従って各対応するリセットトリガ信号を生成するリセットトリガ生成部と、
リセット方法の選択情報を保持する選択情報保持部とを備え、
リセット方法の選択情報に従って対応するリセットトリガ信号を付勢／消勢することを特徴とする請求項１に記載のメモリアクセス処理装置。 - メモリアクセスに関するエラーを計数するカウント部と、
エラー個数の閾値を保持する閾値保持部と、
所定周期におけるエラーカウント値と閾値とを比較してエラーカウント値≧閾値によりアラーム信号を生成するアラーム検出部とを備えることを特徴とする請求項１に記載のメモリアクセス処理装置。 - 閾値及び又はエラーの監視周期はＣＰＵから設定可能に構成されていることを特徴とする請求項６に記載のメモリアクセス処理装置。
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