JP2001125834A - メモリアクセス方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明はメモリアクセス方法及びその装置に
関し、フラッシュＲＯＭ等の記憶データを安全に保持、
更新可能なメモリアクセス方法及びその装置の提供を課
題とする。 【解決手段】 ＣＰＵ１０１とデータ書換可能な不揮発
性のメモリ１２との間に介在してＣＰＵ１０１からの各
種メモリアクセスに係る指令を実行制御するメモリアク
セス方法であって、ＣＰＵ１０１からのメモリアクセス
に係る指令を解析し、解析した指令に従って対応するメ
モリアクセスの実行制御に係る状態信号及び該状態信号
に対応するメモリアクセスの制御信号を生成すると共
に、メモリ１２の実動作状態を監視して前記状態信号を
シーケンシャルに変化させ、かつ該状態信号の最終的な
変化をもってＣＰＵ１０１にメモリアクセス完了の状態
を通知する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリアクセス方法
及びその装置に関し、更に詳しくはＣＰＵとデータ書換
可能な不揮発性のメモリとの間に介在してＣＰＵからの
各種メモリアクセスに係る指令を実行制御するメモリア
クセス方法及びその装置に関する。

【０００２】この種のメモリ（フラッシュメモリ等）は
ローコストで大量のデータを不揮発に記憶可能であるこ
とから、各種の主信号処理（画像処理，データ通信処理
等）の制御（設定）データを格納する目的で広く使用さ
れている。また制御（設定）データを適宜に書き換える
ことで、主信号処理の迅速な応答及び改善が期待でき
る。そこで、この様な制御（設定）データの利用と更新
とが迅速かつ安全に行えることが望まれる。

【０００３】

【従来の技術】図３８は従来のメモリアクセス処理方式
の構成を示す図で、赤外線撮像装置への適用例を示して
いる。図において、１０１は装置の主（全体）制御を行
うＣＰＵ、２０１は赤外線による撮像部、２０２は主信
号（撮像）のフレームデータを処理する主信号処理ブロ
ック、２０２₁ 〜２０２_n はフレームデータの各種主信
号処理（ノイズ除去処理、シェーディング補正処理等）
を時系列（パイプライン方式的）に行う主信号処理部、
２０３は処理後の映像を表示する表示部である。

【０００４】更に、１０２はＣＰＵ１０１と上記主信号
処理系との間に介在して各種主信号処理に係る制御（設
定）データの記憶及び主信号処理系への読出・分配を行
うメモリ部、１１はＣＰＵ１０１とメモリ部１０２間の
インタフェースを行うＣＰＵＩＦ部、１２は主信号処理
系で使用する各種設定情報及び主信号データを処理する
ための各種データ等を格納するメモリ（フラッシュメモ
リ）、１４は装置の立ち上げ時にメモリ１２からの初期
設定値が転送され、装置の動作情報を保持する設定メモ
リ（ＲＡＭ）、１６は主信号処理系からの時系列なアク
セス要求に従ってメモリ１２／１４からの読出データを
主信号処理系に提供すると共に、メモリ１２／１４のア
クセスが輻輳した場合はメモリ１２／１４からのデータ
をマスクする主信号ＩＦ処理部、１３はメモリ１２のア
クセスを行うためのアドレスカウンタ、１５は設定メモ
リ１４にＣＰＵ１０１からの情報を書き込むか又はメモ
リ１２からの情報を書き込むかの選択を行うセレクタ
（ＳＥＬ）である。

【０００５】係る構成により、装置の立ち上げ時には初
期化フラグ＝「１」により、メモリ１２からの読出デー
タが設定メモリ１４に書き込まれ、装置の立ち上げ（初
期化）後は、上記メモリ１２に代えて、設定メモリ１４
から主信号処理系に制御データを提供可能である。

【０００６】

【発明が解決しようとする課題】ところで、一般にフラ
ッシュメモリ１２は内部で自己のアクセス状態を保持し
ており、動作完了によってレディー（スタンバイ）状態
に復帰する。しかるに、上記従来方式では、ＣＰＵ１０
１が実質的に直接メモリ１２をアクセスする構成となっ
ているため、例えばメモリ１２のアクセス実行中に、Ｃ
ＰＵ１０１から新たなメモリアクセスを行うと、新旧ど
ちらのアクセスについても正常には行なえず、このため
ＣＰＵ１０１は前のアクセス完了を見計らって、新たな
メモリアクセスを行なう必要があった。

【０００７】しかも、特にメモリ消去等のアクセス実行
には長時間を要するため、ＣＰＵ１０１はメモリ１２に
対する以外のアクセスであっても、前のメモリアクセス
が完了するまで自らの制御で待機する必要があった。

【０００８】またメモリ１２への書込エラーが発生した
場合には、ＣＰＵ１０１からメモリ１２にリセット、消
去、データ再書込の各アクセスを個別に入力する必要が
あり、ＣＰＵの処理負担が大きかった。

【０００９】またＣＰＵ１０１からメモリ１２へのアク
セスと、主信号系からメモリ１２へのアクセスとが競合
（輻輳）した場合には、ＣＰＵ１０１からメモリ１２へ
のアクセス（設定データの更新）を優先させる必要があ
るため、主信号ＩＦ処理部１６では各主信号処理部２０
２に入力されるデータのマスク処理を行っており、この
ため各主信号処理部２０２に提供されているデータを保
証できない構成となっていた。

【００１０】またメモリ１２でアクセスエラーが発生し
た場合には、ＣＰＵ１０１にエラーを通知することはで
きたが、ＣＰＵ１０１はどのメモリ動作シーケンスで発
生したエラーなのかを特定することができず、このため
にメモリ１２内のデータについても正常なデータなのか
否かを保証できなかった。

【００１１】本発明は上記従来技術の問題点に鑑みなさ
れたもので、その目的とする所は、フラッシュＲＯＭ等
の記憶データを安全に保持、更新可能なメモリアクセス
方法及びその装置を提供することにある。

【００１２】

【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）のメモリ
アクセス方法は、ＣＰＵ１０１とデータ書換可能な不揮
発性のメモリ１２との間に介在してＣＰＵ１０１からの
各種メモリアクセスに係る指令を実行制御するメモリア
クセス方法であって、ＣＰＵ１０１からのメモリアクセ
スに係る指令を解析し、解析した指令に従って対応する
メモリアクセスの実行制御に係る状態信号及び該状態信
号に対応するメモリアクセスの制御信号を生成すると共
に、メモリの実動作状態を監視して前記状態信号をシー
ケンシャルに変化させ、かつ該状態信号の最終的な変化
をもってＣＰＵ１０１にメモリアクセス完了の状態を通
知するものである。

【００１３】本発明（１）においては、ＣＰＵ１０１と
メモリ１２との間に介在してメモリアクセスに関するよ
り高度、複雑な制御を自らの状態制御で行う構成によ
り、ＣＰＵの処理負担が大幅に軽減される。また状態信
号の最終的な変化をもってＣＰＵ１０１にメモリアクセ
ス完了の状態を通知する構成により、ＣＰＵ１０１から
の重複指令を有効に回避できると共に、記憶データを安
全に保持できる。

【００１４】また本発明（２）のメモリアクセス処理装
置は、ＣＰＵとデータ書換可能な不揮発性のメモリとの
間に介在してＣＰＵからの各種メモリアクセスに係る指
令を実行制御するメモリアクセス処理装置において、Ｃ
ＰＵ１０１からの指令に従って対応するメモリアクセス
の実行制御に係る状態信号を生成し制御するメモリ状態
管理部２２と、メモリ状態管理部２２の状態信号に基づ
きメモリへのアクセス入力信号を生成するメモリ入力信
号生成部２３と、メモリ１２の実動作信号を監視してメ
モリアクセスの完了／エラーを検出し、メモリ状態管理
部２２に通知するメモリ状態検出部２５と、メモリ状態
管理部２２における状態信号の最終的な変化をもってＣ
ＰＵ１０１にメモリアクセス完了の通知を行うＣＰＵイ
ンタフェース部１１とを備えるものである。

【００１５】本発明（２）によれば、メモリアクセス処
理装置は、より高度、複雑な制御を自らの状態制御で実
行可能であると共に、記憶データを安全に保持でき、Ｃ
ＰＵ１０１に対してより高度、安全なメモリアクセスサ
ービスを提供可能である。

【００１６】好ましくは本発明（３）においては、上記
本発明（２）において、例えば図９に示す如く、特定の
メモリアクセスの指令信号を記憶する指令保持部４１Ａ
を備え、ＣＰＵインタフェース部１１は指令保持部４１
Ａへの指令書込完了時にＣＰＵ１０１へのビジー状態を
解除する。

【００１７】ここで、特定のメモリアクセスとは、例え
ばアクセスの実行に時間を要するメモリアクセス（メモ
リ消去アクセス等）を言う。本発明（２）においては、
指令保持部４１Ａへの指令書込完了時にＣＰＵ１０１へ
のビジー状態を解除する構成により、メモリ１２がアク
セス実行中でも、ＣＰＵ１０１からメモリ１２に対する
以外のアクセスを実行可能である。

【００１８】また好ましくは本発明（４）においては、
上記本発明（２）において、例えば図１１に示す如く、
メモリ状態管理部２２は、メモリの書込／消去状態でメ
モリ状態検出部（メモリ受信処理部）２５がエラーを検
出したことにより自動的にメモリリセットの実行状態に
遷移する。従って、ＣＰＵ１０１はリセット指令の送出
を省略できる。

【００１９】また好ましくは本発明（５）においては、
上記本発明（２）において、例えば図１３，図１５に示
す如く、メモリ状態管理部２２は、ＣＰＵ１０１からの
指令によりいかなる実行状態からでもメモリリセットの
実行状態に遷移する。従って、アクセス実行に時間を要
する消去アクセスを中断したり、又はメモリアクセスの
実行制御が途中でハングアップしてしまう様な状況を有
効に回避できる。

【００２０】また好ましくは本発明（６）においては、
上記本発明（２）において、例えば図１７に示す如く、
ＣＰＵからの指令によるメモリへの書込アドレス及び書
込データを保持する書込アドレス・データ保持部５１
と、前記書込データとメモリ１２からの読出データとを
比較する比較部５２とを備え、メモリ状態管理部２２
は、メモリ書込時にメモリ状態検出部２５がエラーを検
出したことによりメモリリセット状態に遷移し、このリ
セット完了後に前記書込アドレスを使用してメモリ１２
からデータを読み出し、前記比較部５２が比較不一致を
検出した場合は、メモリ１２の前記書込アドレスに前記
書込データを再書込するものである。

【００２１】本発明（６）においては、メモリ書込失敗
時の再書込動作を自動化した構成により、ＣＰＵ１０１
のアクセス負担を大幅に軽減できる。

【００２２】また好ましくは本発明（７）においては、
上記本発明（２）において、例えば図２０に示す如く、
複数種のリセット発生条件に従って各対応するリセット
トリガ信号を生成するリセットトリガ生成部と、リセッ
ト方法の選択情報を保持する選択情報保持部（リセット
方法設定レジスタ）４１Ｃとを備え、リセット方法の選
択情報に従って対応するリセットトリガ信号（強制，自
動，コマンド））を付勢／消勢するものである。従っ
て、ＣＰＵ１０１は様々なリセット方法を容易に選択・
実行でき、ＣＰＵ１０１に対して多様なリセット機能を
提供できる。

【００２３】また好ましくは本発明（８）においては、
上記本発明（２）において、例えば図２２に示す如く、
メモリアクセスに関するエラーを計数するカウント部４
０Ｂ，４０Ｃと、エラー個数の閾値を保持する閾値保持
部（閾値設定レジスタ）４１Ｄと、所定周期におけるエ
ラーカウント値と閾値とを比較してエラーカウント値≧
閾値によりアラーム信号を生成するアラーム検出部（比
較部）４０Ｄとを備える。従って、ＣＰＵ１０１による
メモリアクセスの品質監視が可能となる。

【００２４】また好ましくは本発明（９）においては、
上記本発明（８）において、閾値及び又はエラーの監視
周期はＣＰＵ１０１から設定可能に構成されている。従
って、多様なエラー監視が可能となる。

【００２５】また本発明（１０）の主信号処理装置は、
例えば図２６に示す如く、ＣＰＵ１０１からの設定情報
を記憶する不揮発性の設定情報格納メモリ（ＲＯＭ）１
２と、装置の初期設定時に設定情報格納メモリ１２の内
容を転送されて記憶する設定情報保持メモリ（ＲＡＭ）
１４と、設定情報格納メモリ１２及び又は設定情報保持
メモリ１４の設定情報を利用して主信号処理を行う複数
の主信号処理部２０２と、各主信号処理部２０２からの
時系列なメモリアクセス要求に従って設定情報格納メモ
リ１２及び又は設定情報保持メモリ１４の設定情報を時
系列に読み出し、対応する主信号処理部２０２に提供す
る主信号インタフェース処理部１６と、ＣＰＵ１０１、
設定情報格納メモリ１２、設定情報保持メモリ１４及び
主信号インタフェース処理部１６の間に介在してこれら
の間のメモリアクセスの制御を行うメモリアクセス処理
部２０とを備えるものである。

【００２６】本発明（１０）においては、多様なルート
のメモリアクセスをリアルタイムに可能とするメモリア
クセス処理部２０を備える構成により、制御データの様
々な運用及び更新が実質リアルタイムで可能となる。例
えばＲＡＭ１４の制御データを更新して各主信号処理部
２０２における主信号処理をリアルタイムに変更でき
る。また同時にＲＯＭ１２にも同一データを書き込む
（コピーする）ことにより、装置が不用意に電源ＯＦＦ
された場合でも、装置の立ち上げ後はＲＯＭ１２のデー
タをＲＡＭ１４にコピーすることで装置は直ちに現状に
復帰できる。

【００２７】好ましくは本発明（１１）においては、上
記本発明（１０）において、例えば図２４に示す如く、
設定情報格納メモリ１２及び又は設定情報保持メモリ１
４（ここでは６３に対応）のアクセス輻輳状態を監視し
て、監視情報をＣＰＵに通知するコマンド監視制御部６
１を備える。

【００２８】本発明（１１）においては、コマンド監視
制御部６１が設定情報格納メモリ１２及び又は設定情報
保持メモリ６３のアクセス輻輳状態（主信号処理系で使
用）をＣＰＵ１０１に通知することで、ＣＰＵ１０１は
この区間における自己のアクセスを抑制でき、よって主
信号系処理が安全、円滑に行われる。

【００２９】また好ましくは本発明（１２）において
は、上記本発明（１０）において、例えば図２７に示す
如く、メモリアクセス処理部２０は、設定情報格納メモ
リ１２からの読出データを設定情報保持メモリ１４に書
き込む第１の書込アクセスと、ＣＰＵ１０１から設定情
報保持メモリ１４への第２の書込アクセスとの間のアク
セスの競合を、これらのアクセスタイミングをずらす制
御により調停する書込制御部２０Ａを備える。

【００３０】また好ましくは本発明（１３）において
は、上記本発明（１０）において、同じく図２７に示す
如く、メモリアクセス処理部２０は、設定情報保持メモ
リ１４から主信号インタフェース処理部１６への第１の
読出アクセスと、設定情報保持メモリ１４からＣＰＵ１
０１への第２の読出アクセスとの間のアクセスの競合
を、これらのアクセスタイミングをずらす調整により調
停する読出制御部２０Ｂを備える。

【００３１】また好ましくは本発明（１４）において
は、上記本発明（１０）において、例えば図３１に示す
如く、主信号処理部２０２は、ＣＰＵ１０１からのアク
セスに従って主信号処理に関する制御及び又は状態に係
る情報をＣＰＵ１０１に出力するＣＰＵインタフェース
部（７６等）を備える。従って、ＣＰＵ１０１から主信
号処理部２０２の動作状況等を直接的にリアルタイムで
モニタ可能となる。

【００３２】また本発明（１５）の主信号処理装置は、
例えば図３６に示す如く、ＣＰＵ１０１からの設定情報
を記憶するメモリ１４と、入力の主信号ＳＩＤを時系列
に処理する複数の主信号処理部２０２₁ 〜２０２_n と、
入力の主信号ＳＩＤに同期してメモリ１４から各主信号
処理部２０２₁ 〜２０２_n に対する設定情報ＲＤＴを読
み出し、これらを各主信号処理部２０２₁ 〜２０２_n に
分配する主信号インタフェース処理部１６と、前記メモ
リから読み出された各設定情報ＲＤＴを夫々に所定時間
だけ遅延させる遅延部８０と、前記遅延後の各設定情報
ＲＤＴ₁ 〜ＲＤＴ_n を出力の主信号ＳＯＤに同期して一
斉に出力する設定情報出力部８６とを備えるものであ
る。

【００３３】本発明（１５）においては、例えば図３７
に示す如く、各主信号処理部２０２ ₁ 〜２０２_n は入力
の主信号ＳＩＤに同期してメモリ１４から読み出された
各制御情報Ａ，Ｂ等に基づき夫々に該主信号ＳＩＤの処
理を時系列に行うと共に、前記読み出された各制御情報
Ａ，Ｂ等を別途に所定時間Ｄだけ遅延させて、これらを
一斉にモニタ可能としている。これにより、今、出力の
主信号ＳＯＤをタイミングＴ１で観測すると、この主信
号ＳＯＤの処理に寄与した制御情報Ａ，Ｂ等が一斉に出
力され、また出力の主信号ＳＯＤをタイミングＴ２で観
測すると、この主信号ＳＯＤの処理に寄与した制御情報
Ａ，Ｂ，Ｃ等が一斉に出力され、こうして、各出力の主
信号ＳＯＤに同期して、該各主信号ＳＯＤの処理に寄与
した制御情報をリアルタイムにモニタ可能となる。従っ
て、制御情報の設定変更とその処理結果の関係をリアル
タイムに把握でき、よって主信号処理の品質制御をリア
ルタイムに行える。

【００３４】

【発明の実施の形態】以下、添付図面に従って本発明に
好適なる実施の形態を詳細に説明する。なお、全図を通
して同一符号は同一又は相当部分を示すものとする。

【００３５】図２は実施の形態による信号処理装置の概
略構成図で、本発明によるメモリアクセス方式の赤外線
撮像装置への適用例を示している。図において、１０１
は装置の主（全体）制御を行うＣＰＵ、１０３は実施の
形態によるメモリ部、１１はメモリ部１０３とＣＰＵ１
０１との間で情報のやり取りを行うＣＰＵＩＦ部、１２
は主信号制御に係る各種設定／制御情報等を記憶する不
揮発性のメモリ（例えば市販のフラッシュメモリ：ＭＢ
Ｍ２９Ｆ８００ＴＡ／ＢＡ）、１４は装置の立上時にメ
モリ１２の制御情報を初期設定されて、その後は主信号
処理部２０２に制御情報を提供する設定メモリ（ＲＡ
Ｍ）、２０はＣＰＵ１０１とメモリ１２間及び主信号処
理部２０２とメモリ１２間等におけるメモリアクセスを
管理・調停するメモリアクセス処理部、４０はＣＰＵ１
０１からのコマンド及びメモリ１２のアクセスに関する
エラー状態を検出してＣＰＵ１０１に通知するアラーム
検出部、１６は各主信号処理部２０２₁ 〜２０２_n から
の制御情報の要求に従って対応する制御情報をメモリ１
２（又はメモリ１４）から提供する主信号処理ＩＦ部、
２０１は赤外線等による撮像部、２０２は主信号処理ブ
ロック、２０２₁ 〜２０２_n は赤外線撮像データに関す
る各種の主信号処理（ノイズ除去処理，シェーディング
補正処理等）を行う主信号処理部、２０３は出力映像を
表示する表示部である。

【００３６】なお、図２は紙面の都合により概略構成を
示したが、各部の詳細構成等は後述の各動作説明図によ
って一層明らかとなる。また、以下は、まずＣＰＵ１０
１からメモリ１２への各種アクセスを詳細に説明し、次
いで主信号系処理をも含めた信号処理装置についての構
成及び動作を詳細に説明する。

【００３７】図３は実施の形態によるメモリアクセス処
理部の概略構成図で、１１はＣＰＵＩＦ部、１１ＡはＣ
ＰＵ１０１からのシリアル信号ＳＤＩＮによるコマンド
を受信してパラレル信号に変換するＣＰＵ受信ＩＦ部、
１１ＢはＣＰＵ１０１からのコマンド情報を検査・解析
してメモリ部１０３のアクセス信号に変換するＣＰＵ受
信処理部、１１ＣはＣＰＵ送信処理部、１１ＤはＣＰＵ
送信ＩＦ部、１２はメモリ、２０はメモリアクセス処理
部、２１はＣＰＵ受信処理部１１Ｂの出力信号に基づき
メモリ１２に関するアクセス信号を検出するＣＰＵメモ
リアクセス検出部、２２はＣＰＵメモリアクセス検出部
２１等からのメモリアクセストリガ情報に従ってその後
のメモリ１２のアクセス状態を管理するメモリ状態管理
部、２３はメモリ状態管理部２２からの状態情報及びシ
ーケンスカウンタ情報ＣＴＲ−Ｑに従ってメモリ１２の
アクセス信号（ＣＥ，ＷＥ，ＯＥ等）を生成するメモリ
入力信号生成部、２４はメモリ１２に接続するデータバ
スの転送方向を制御するバス信号制御部、２５はメモリ
１２からの読出データＲＤＴを転送すると共に、メモリ
１２からのポーリングデータＰＤＴに基づきアクセスの
完了やポーリングエラー等の判定を行うメモリ受信処理
部、４０はアラーム検出部、４１はメモリ消去等、実行
に時間を要するメモリアクセスのコマンドを記憶してそ
の処理を進め、ＣＰＵ１０１にはメモリアクセス以外の
コマンド出力を可能とする設定レジスタ部である。な
お、図示しない構成等は後述の各動作説明図によって一
層明らかとなる。

【００３８】図４は実施の形態のメモリ１２に対するア
クセス条件のタイミングチャートである。なお、メモリ
１２に対するアクセス（読出／書込／メモリ消去／メモ
リ・リセット）は市販のフラッシュメモリに対するアク
セス（読出／プログラム／セクタ・イレーズ／リード・
リセット）に夫々対応する。「読出」アクセスは、チッ
プイネーブルＣＥ＝「０」（真）、出力イネーブルＯＥ
＝「０」（真）、書込イネーブルＷＥ＝「１」（偽）、
アドレスＡ００−Ａ１８＝読出アドレスで行い、図示の
タイミングに読出データが得られる。

【００３９】「書込」アクセスは第１〜第４のバスサイ
クルで行う。この全バスサイクルを通してＣＥ＝「０」
（真）、ＯＥ＝「１」（偽）、ＷＥ＝「０」（各書込タ
イミング）である。第１〜第３のバスサイクルではアド
レス（下位１１ビット）及びデータ（下位８ビット）に
夫々図示の規定パターンを送出し、第４のバスサイクル
ではアドレス＝メモリ書込アドレス、データ＝書込デー
タとする。第４のバスサイクルが終了すると、後述のデ
ータポーリングフェーズに入り、書込完了を待つことに
なる。

【００４０】「メモリ消去」アクセスは上記同様にして
第１〜第６のバスサイクルで行う。第６のバスサイクル
ではアドレス＝消去セクタアドレスとし、またデータ＝
３０ｈ（固定）とする。ｈはヘキサデシマル表示を表
す。第６のバスサイクルが終了すると、データポーリン
グフェーズに入り、消去完了を待つことになる。

【００４１】「メモリ・リセット」アクセスは、ＣＥ＝
「０」（真）、ＯＥ＝「１」（偽）、ＷＥ＝「０」
（真）、アドレス＝任意アドレス、データ＝Ｆ０ｈ（下
位８ビット固定）で行う。メモリ・リセットはメモリ１
２の内部状態を読出アクセス可能状態に初期化する処理
である。なお、「読出」及び「メモリ・リセット」の場
合はデータポーリングフェーズには入らない。また、上
記各規定パターンの上位ビットは任意で良いが、本実施
の形態ではａｌｌビット＝「０」としている。

【００４２】上記メモリ１２の書込／消去に係るアクセ
スを実行すると、データポーリングフェーズに入る。メ
モリ１２はデータポーリング機能を備えており、メモリ
１２が書込／消去中か否かをメモリ１２の出力データの
特定ビット（ＤＱ７）を監視することで判定できる。即
ち、出力データＤＱ７は書込動作中は書込データの反転
出力（ＤＱ７／）となり、書込動作を完了すると正転出
力（＝データ書込ビットＤＱ７）に変化する。そこで、
書込／消去アクセス後の出力データＤＱ７を監視して書
込／消去完了の検出を行う。またこのメモリ１２は書込
データの下位６ビット目（＝ＤＱ５）を監視すること
で、ポーリング継続時間超過か否かを判断可能である。
即ち、出力データＤＱ５は書込開始と共にＤＱ５＝
「０」となり、所定時間を経過するとＤＱ５＝「１」と
なる。従って、ＤＱ７＝反転中、かつＤＱ５＝「１」
（時間超過）によりポーリング（メモリ書込／消去）エ
ラーを検出できる。

【００４３】図５はＣＰＵによるメモリ書込制御の動作
説明図、図６はその動作タイミングチャートであり、以
下、両図を参照してメモリ書込動作を詳細に説明する。
なお、図５は上記図３からメモリ書込制御に係る構成を
抽出し、及び必要なら更に詳細化したものであり、この
ことは以下の各動作説明図でも同様である。

【００４４】ＣＰＵ１０１はコマンド送出前にＣＰＵリ
セットＲＳＴ＝「１」（リセット）とし、予めメモリ部
１０３との間のインタフェースをクリアする。次いでＲ
ＳＴ＝「０」（非リセット）とし、「メモリ書込」のコ
マンド情報をシリアル転送する。ＣＰＵ１０１からのコ
マンド情報ＳＤＩＮはクロック信号に同期して入力さ
れ、始めのアドレスサイクル｛スタートビットＳ＝
「０」（Ｌ），ＸＷ＝「０」（ＣＰＵからの書込），ア
ドレス＝メモリ１２の書込アドレス，パリティービット
Ｐ＝「０／１」，エンドビットＥ＝「１」｝と、続くデ
ータサイクル（メモリ１２への書込データ）とからなっ
ている。

【００４５】ＣＰＵ受信ＩＦ部１１Ａは受信データＳＤ
ＩＮを取り込み、パラレル信号に変換して出力する。Ｃ
ＰＵ受信処理部１１Ｂは受信データ（ＡＤＤ，ＷＤＴ）
のパリティーチェックを行い、ノーエラーの場合は、該
データを取り込み、これらをメモリ入力信号生成部２３
の側に出力する。但し、エラー検出時には出力しない。
またエラー検出時には図３のアラーム検出部４０にＣＰ
ＵアクセスエラートリガＣＡＥＲを出力する。

【００４６】またＣＰＵ受信処理部１１ＢはＣＰＵメモ
リアクセス検出部２１に書込アドレスＡＤＤとＲ／Ｗ＝
Ｗ（書込）とを出力する。またＣＰＵ送信処理部１１Ｃ
にはＣＰＵアクセスビジートリガＣＡＢＳＹを出力し、
これによりＣＰＵ送信処理部１１Ｃではビジー信号ＢＳ
Ｙがセットされ、またこれによりＣＰＵ送信ＩＦ部１１
ＤからはＣＰＵ１０１にビジー信号ＢＳＹ＝「１」（ビ
ジー）が出力される。

【００４７】一方、ＣＰＵメモリアクセス検出部２１は
入力のアドレス信号ＡＤＤがメモリ１２のアドレス空間
を指すか否かを判断後、指す場合はＲ／Ｗ＝Ｗ（書込）
をもとに、メモリ状態管理部２２にメモリ書込トリガＷ
Ｒを出力する。メモリ状態管理部２２では、メモリ書込
トリガＷＲの入力により、内部のメモリ状態レジスタが
「レディー状態」から「メモリ書込状態」にセットさ
れ、この状態信号をメモリ入力信号生成部２３に出力す
る。またメモリ状態管理部２２では「レディー状態」か
ら「メモリ書込状態」への状態変化を検出して、内部の
メモリアドレス用カウンタ（即ち、図４のバスサイクル
のシーケンス用カウンタ）が始動し、そのカウント値Ｃ
ＴＲ−Ｑをメモリ入力信号生成部２３に出力する。

【００４８】メモリ入力信号生成部２３はアドレス用カ
ウント値ＣＴＲ−Ｑと状態信号、並びにＣＰＵ受信処理
部１１Ｂからの書込アドレスＷＡＤ及び書込データＷＤ
Ｔをもとに、メモリ１２の制御信号（ＣＥ／ＯＥ／Ｗ
Ｅ）及びメモリアドレスＡ００−Ａ１８を生成し、メモ
リ１２に出力する。またメモリ入力信号生成部２３はバ
ス制御信号ＢＣＴＬ＝書込方向（バス→メモリ１２）
と、書込データＷＤＴとをバス信号制御部２４に出力す
る。なお、このバス制御信号は上記メモリ書込アクセス
完了（即ち、データポーリング開始）後はポーリングデ
ータＰＤＴの監視のために読出方向に変化する。因み
に、バス制御信号ＢＣＴＬはメモリ書込、ＲＡＭ転写、
メモリ消去、メモリ・リセット時以外は読出方向（バス
←メモリ１２）である。

【００４９】バス信号制御部２４では、バス制御信号
（書込方向）をもとに書込データＤ００−Ｄ１５がメモ
リ１２に出力され、また書込アクセス完了（データポー
リング開始）後は、メモリ１２からのポーリングデータ
ＰＤＴを取り込み、メモリ受信処理部２５に出力する。
メモリ受信処理部２５はポーリングデータＰＤＴを監視
すると共に、ポーリングデータ中の完了ビットの変化
（ＤＱ５＝「０」，ＤＱ７＝正転）を検出することによ
り、書込完了フラグをメモリ状態管理部２２及びＣＰＵ
送信処理部１１Ｃに出力する。メモリ状態管理部２２は
書込完了フラグを受けて、内部のメモリ状態レジスタが
「メモリ書込状態」から「レディー状態」にセットされ
る。

【００５０】一方、ＣＰＵ送信処理部１１Ｃは書込完了
フラグの入力により、書込開始時にセットされたビジー
信号ＢＳＹをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出
力する。またＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳ
Ｙ＝「０」（レディー）をＣＰＵ１０１に出力する。図
６に示す如く、ＣＰＵ１０１のコマンド入力からメモリ
１２への１ワード書込完了まで、ＣＰＵ１０１に対して
はビジー状態である。この間、ＣＰＵ１０１からの新た
なメモリアクセスは行われない。また上記メモリ１２へ
の書込アクセス中は主信号メモリアクセスディセーブル
信号ＤＩＳ＝「１」（ディセーブル）となっており、こ
の区間は主信号系からのメモリアクセスも行われない。
従って、メモリ１２へのアクセスが輻輳することは無
く、こうしてメモリ１２への書込アクセスが正しく行わ
れる。

【００５１】図７はＣＰＵによるメモリ読出制御の動作
説明図、図８はその動作タイミングチャートである。Ｃ
ＰＵ受信ＩＦ部１１Ａは受信データＳＤＩＮよりアドレ
ス、データ、Ｒ／Ｗ情報を取り込みＣＰＵ受信処理部１
１Ｂにパラレル出力する。ＣＰＵ受信処理部１１Ｂは入
力データの有効／無効を判断し、Ｒ／Ｗ情報＝Ｒにより
アドレスのみをパリティーチェックの後、ノーエラー検
出の場合は、ＣＰＵ送信処理部１１ＣにＣＰＵアクセス
ビジートリガＣＡＢＳＹを出力する。またＣＰＵメモリ
アクセス検出部２１には読出アドレスＲＡＤとＲ／Ｗ＝
Ｒ（読出）を出力する。ＣＰＵ送信処理部１１Ｃでは、
ＣＰＵアクセスビジートリガＣＡＢＳＹの入力によりビ
ジー信号ＢＳＹがセットされ、更にＣＰＵ送信ＩＦ部１
１Ｄからはビジー信号ＢＳＹ＝「１」がＣＰＵ１０１に
出力される。

【００５２】一方、ＣＰＵメモリアクセス検出部２１
は、入力のアドレスＲＡＤがメモリ１２のアドレス空間
を指すか否かを判断後、指す場合はＲ／Ｗ＝Ｒをもと
に、メモリ読出トリガＲＤを出力する。メモリ状態管理
部２２では、メモリ読出トリガＲＤの入力により、内部
のメモリ状態レジスタが「レディー状態」から「メモリ
読出状態」にセットされ、この内部状態信号をメモリ入
力信号生成部２３に出力する。またメモリ状態管理部２
２では「レディー状態」から「メモリ読出状態」への状
態変化を検出して内部のメモリアドレス用カウンタが始
動し、そのカウント値ＣＴＲ−Ｑをメモリ入力信号生成
部２３に出力する。

【００５３】メモリ入力信号生成部２３ではアドレス用
カウント値ＣＴＲ−Ｑと状態信号、及びＣＰＵ受信処理
部１１Ｂからの読出アドレスＲＡＤをもとに、メモリ１
２の制御信号（ＣＥ，ＯＥ，ＷＥ）、メモリアドレスＡ
００−Ａ１８を生成し、メモリ１２に出力する。またバ
ス制御信号ＢＣＴＬ＝読出方向をバス信号制御部２４に
出力する。バス信号制御部２４は入力のバス制御信号
（読出方向）をもとに、メモリ１２から読み出された読
出データＲＤＴをメモリ受信処理部２５に出力する。メ
モリ受信処理部２５は入力の読出データＲＤＴをラッチ
後、ＣＰＵ送信処理部１１Ｃに出力する。一方、メモリ
状態管理部２２では、内部のカウント値が読出完了のタ
イミングになったことによりメモリ読出完了フラグを生
成し、ＣＰＵ送信処理部１１Ｃに出力する。そして、内
部のメモリ状態レジスタを「メモリ読出状態」から「レ
ディー状態」にセットする。

【００５４】ＣＰＵ送信処理部１１Ｃは読出完了フラグ
を受けたことにより、ＣＰＵ１０１からの読出アクセス
開始時にセットされたビジ−信号ＢＳＹをリセットし、
ＣＰＵ送信ＩＦ部１１Ｄに出力する。またメモリ読出デ
ータＲＤＴをＣＰＵ送信ＩＦ部１１Ｄに出力する。ＣＰ
Ｕ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ＝「０」（レデ
ィー）をＣＰＵ１０１に出力し、ＣＰＵ１０１はそれに
より新たなアクセスを開始する。またＣＰＵ送信ＩＦ部
１１Ｄは入力の読出データＲＤＴをシリアル化してＣＰ
Ｕ１０１に出力する。ＣＰＵ１０１はこのレディー状態
を待って次のメモリアクセスを行う。また上記メモリ１
２への読出アクセス中は主信号メモリアクセスディセー
ブル信号ＩＤＩＳ＝「１」（ディセーブル）となってお
り、この区間は主信号系からのメモリアクセスも行われ
ない。従って、メモリ１２へのアクセスが輻輳すること
は無く、こうしてメモリ１２からの読出アクセスが正し
く行われる。

【００５５】なお、図示しないが、上記同様にしてＣＰ
Ｕ１０１からメモリ消去も、メモリ・リセットも行え
る。但し、本実施の形態では実行に時間を要するメモリ
消去中でもＣＰＵ１０１がメモリ１２以外のアクセスを
行える様に工夫されている。以下、これを説明する。

【００５６】図９はＣＰＵによるメモリ消去制御の動作
説明図、図１０はその動作タイミングチャートである。
実行に長時間を要する任意メモリ消去及びＲＡＭ情報転
写時等にはメモリ状態はビジーであるが、ＣＰＵ送信処
理部１１Ｃからの出力をビジーとせず、メモリ動作中に
おいても、ＣＰＵ１０１からメモリ１２以外の構成（設
定レジスタ部４１，ＲＡＭ１４等）のアクセスは受付け
ることにより、ＣＰＵアクセスの効率的使用が実現可能
となる。以下、詳細に説明する。

【００５７】ＣＰＵ１０１からメモリ消去コマンドが入
力されると、ＣＰＵ受信処理部１１Ｂではそのアドレス
（指令レジスタ４１Ａを指す）及びデータ（消去セクタ
アドレスを指す）をパリティーチェックの後、エラー無
しの場合は、アドレス及びデータを取り込み、設定レジ
スタ部４１に出力する。なお、ＣＰＵメモリアクセス検
出部２１では、アドレスがメモリ１２に割り当てられた
アドレス空間を指していないため、メモリアクセストリ
ガを生成しない。またＣＰＵ受信処理部１１ＢはＣＰＵ
送信処理部１１ＣにＣＰＵアクセスビジートリガＣＡＢ
ＳＹを出力する。ＣＰＵ送信処理部１１Ｃではこのビジ
ートリガによりビジー信号ＢＳＹがセットされ、ＣＰＵ
送信ＩＦ部１１Ｄよりビジー信号ＢＳＹ＝「１」がＣＰ
Ｕ１０１に出力される。

【００５８】一方、設定レジスタ部４１では、入力のア
ドレス情報がメモリ消去を指すことにより指令レジスタ
４１Ａの消去指令ビット＝「１」（消去指令）がセット
され、この消去指令ビットはメモリ状態管理部２２に出
力される。また設定レジスタ部４１は、指令レジスタ４
１Ａへの指令の書込完了によりレジスタ書込完了トリガ
を生成し、これをＣＰＵ送信処理部１１Ｃに出力する。
ＣＰＵ送信処理部１１Ｃはレジスタ書込完了トリガの入
力により、ビジー信号ＢＳＹがクリアされ、更にＣＰＵ
送信ＩＦ部１１Ｄよりレディー信号がＣＰＵ１０１に通
知される。従って、実際のメモリ消去完了以前に、ＣＰ
Ｕ１０１からの新たなアクセスの受付が可能となる。

【００５９】一方、メモリ状態管理部２２は入力の消去
指令により、内部のメモリ状態レジスタを「レディー状
態」から「メモリ消去状態」にセットし、その状態信号
をメモリ入力信号生成部２３に出力する。またメモリ状
態管理部２２は「レディー状態」から「メモリ消去状
態」への状態変化を検出して、内部のメモリアドレス用
カウンタが始動し、そのカウント値ＣＴＲ−Ｑをメモリ
入力信号生成部２３に出力する。

【００６０】メモリ入力信号生成部２３は入力のアドレ
ス用カウント値と状態信号（＝メモリ消去状態）とか
ら、メモリ消去コマンドのアドレス，制御信号（ＣＥ／
ＯＥ／ＷＥ），データ及びバス制御信号を生成し、アド
レス及び制御信号は直接メモリ１２に、またデータ及び
バス制御信号はバス信号制御部２４及びメモリ１２に出
力される。このバス制御信号はメモリ消去アクセス中は
「０」（書込方向）であり、メモリ消去アクセス完了以
降は「１」（読出方向）となる。

【００６１】メモリ受信処理部２５は、入力のポーリン
グデータＰＤＴを監視すると共に、ポーリングデータ中
の完了ビットの変化を検出することにより、消去完了フ
ラグを生成し、これをメモリ状態管理部２２及び設定レ
ジスタ部４１に出力する。メモリ状態管理部２２では消
去完了フラグを受けたことにより内部のメモリ状態レジ
スタを「メモリ消去状態」から「レディー状態」にセッ
トする。これによりメモリ１２が「レディー状態」に遷
移すると、ＣＰＵ１０１からのメモリアクセスが受付可
能となる。設定レジスタ部４１は消去完了フラグを受け
たことにより消去指令ビットをクリアする。

【００６２】なお、上記メモリ消去中におけるＣＰＵ１
０１からメモリ１２へのアクセスはメモリ内部の書込が
完了するまでは受付けないものとする。一方、主信号系
からのアクセスは主信号メモリアクセスディセーブル信
号ＤＩＳが解除「０」後にアクセス可能となる。

【００６３】以上は、メモリ１２の書込、読出，消去に
係る特徴的内容を述べたが、更に本実施の形態では以下
の３種のリセット方法を設けることにより、いかなる状
態でも能率良くメモリ・リセットを可能とし、メモリ１
２のハングアップ及びメモリ内部状態のデッドロックを
回避可能となっている。

【００６４】図１１はメモリ書込／消去中のポーリング
エラー検出からメモリ自動リセット完了までの動作説明
図、図１２はその動作タイミングチャートである。メモ
リ書込失敗によるポーリングエラーの発生の際はメモリ
１２の状態初期化（メモリ・リセット）を行なう必要が
あるが、メモリ状態管理部２２においてポーリングエラ
ー検出の入力をもとに自動的にメモリ・リセット状態に
遷移し、メモリ１２にリセット信号ＸＲＳＴを発生させ
る。以下、詳細に説明する。

【００６５】メモリ書込／消去に関する動作は上記と同
様である。ここではポーリングデータの監視から説明す
る。メモリ受信処理部２５は入力のポーリングデータＰ
ＤＴを監視すると共に、ポーリングエラー（ポーリング
時間超過ビットＤＱ５＝「１」となった時に、ポーリン
グ完了ビットＤＱ７＝反転状態）を検出すると、メモリ
状態管理部２２にポーリングエラーフラグを出力する。
メモリ状態管理部２２は、メモリ書込／消去中のポーリ
ング状態でポーリングエラーフラグを受けたことによ
り、これをメモリ自動リセットのトリガと解釈し、内部
のメモリ状態レジスタを「メモリ書込／消去状態」から
「メモリ・リセット状態」にセットする。また「メモリ
書込／消去状態」から「メモリ・リセット状態」への状
態変化を検出して内部のメモリアドレス用カウンタが始
動し、そのカウント値ＣＴＲ−Ｑと状態信号「メモリ・
リセット状態」とをメモリ入力信号生成部２３に出力す
る。メモリ入力信号生成部２３はアドレス用カウント値
ＣＴＲ−Ｑと状態信号とをもとにメモリ１２のリセット
信号ＸＲＳＴを生成し、メモリ１２に出力する。

【００６６】更に、メモリ状態管理部２２では内部でメ
モリ・リセット完了のタイミングになると、内部のメモ
リ状態レジスタを「メモリ・リセット状態」から「レデ
ィー状態」にセットし、ＣＰＵ送信処理部１１Ｃに自動
リセット完了フラグを出力する。これによりＣＰＵ送信
処理部１１Ｃのビジー信号ＢＳＹがリセットされ、ＣＰ
Ｕ送信ＩＦ部１１ＤはＣＰＵ１０１にエラー信号（ビジ
ー信号ＢＳＹ＝「０」，送信データＳＤＯＵＴ＝
「０」）を出力する。これにより、ＣＰＵ１０１はメモ
リ１２に再書込可能となる。

【００６７】図１３はメモリ書込／消去中のポーリング
無反応からメモリ強制リセット完了までの動作説明図、
図１４はその動作タイミングチャートである。メモリ書
込／消去の際に、メモリ１２がポーリング無反応（ポー
リング完了ビットＤＱ７，ポーリング時間超過ビットＤ
Ｑ５が未変化）であると、所定時間を経過してもＣＰＵ
１０１はレディー／エラー状態を受信できない。そこ
で、この場合はＣＰＵ１０１からメモリ強制リセットを
行う。以下、詳細に説明する。

【００６８】ＣＰＵ１０１は、所定のポーリング継続時
間を経過してもＣＰＵ送信ＩＦ部１１Ｄからレディー／
エラー状態を受信しない（ＢＳＹ＝「１」）場合は、外
部よりＣＰＵリセットＲＳＴ＝「１」を入力する。ＣＰ
Ｕ受信ＩＦ部１１Ａは受信したＣＰＵリセットＲＳ＝
「１」（ＣＰＵリセットトリガ）をメモリ状態管理部２
２に出力する。メモリ状態管理部２２は、ＣＰＵリセッ
トトリガを受けたことにより内部のメモリ状態レジスタ
を「ポーリング状態」から「メモリ・リセット状態」に
セットする。また「ポーリング状態」から「メモリ・リ
セット状態」への状態変化を検出して内部のメモリアド
レス用カウンタが始動し、そのカウント値ＣＴＲ−Ｑと
状態信号（＝「メモリ・リセット状態」）とをメモリ入
力信号生成部２３に出力する。

【００６９】メモリ入力信号生成部２３はアドレス用カ
ウント値ＣＴＲ−Ｑと状態信号とをもとにメモリ１２の
リセット信号ＸＲＳＴを生成し、これをメモリ１２に出
力する。一方、メモリ状態管理部２２は、メモリ・リセ
ット完了のタイミングになると、内部のメモリ状態レジ
スタを「メモリ・リセット状態」から「レディー状態」
にセットし、かつＣＰＵ送信処理部１１Ｃに強制リセッ
ト完了フラグを出力する。これによりＣＰＵ送信ＩＦ部
１１Ｄはビジー状態を解除（ＢＳＹ＝「０」）する。

【００７０】図１５はメモリ消去中におけるコマンド・
リセット実行の動作説明図、図１６はその動作タイミン
グチャートである。メモリ消去やＲＡＭ情報転写時に
は、ＣＰＵ１０１からのメモリ１２以外のアクセスを受
付けているので、コマンド送信の直前にＣＰＵアクセス
のリセット信号ＲＳＴ＝「１」が入力される場合がある
が、この例では、上記図１３の例とは異なり、このＣＰ
Ｕリセット信号ＲＳＴ＝「１」によってはメモリ・リセ
ットを行なうことはできない様になっている。そこで、
この例では設定レジスタ部４１の指令レジスタ４１Ａに
リセット指令用のビットを設け、メモリ消去実行中のＣ
ＰＵ１０１からのコマンドリセットの書込によりリセッ
トトリガ（リセット指令）を出力し、そのトリガにより
メモリ状態管理部２２の状態を「メモリ消去中」から
「メモリ・リセット状態」に遷移させ、メモリ１２にリ
セット信号ＸＲＳＴを発生させる様にしている。以下、
詳細に説明する。

【００７１】メモリ消去のポーリング中はＣＰＵ１０１
からのアクセス可能（ＢＳＹ＝「０」）であり、ＣＰＵ
１０１は設定レジスタ部４１宛にコマンド・リセットを
出力する。ＣＰＵ受信処理部１１Ｂはアドレス及びデー
タの夫々をパリティーチェックの後、エラー無しの場合
は、書込アドレスとデータを取り込み、設定レジスタ部
４１に出力する。またＣＰＵ送信処理部１１ＣにはＣＰ
Ｕアクセスビジ−トリガＣＡＢＳＹを出力する。ＣＰＵ
送信処理部１１Ｃはこのビジートリガによりビジー信号
ＢＳＹをセットし、ＣＰＵ送信ＩＦ部１１ＤよりＣＰＵ
１０１にＰＵアクセスビジー（ＢＳＹ＝「１」）が通知
される。

【００７２】一方、設定レジスタ部４１では入力のアド
レスで指す指令レジスタ４１Ａにリセット指令ビット＝
「１」をセットし、この書込まれたメモリ・リセット指
令はメモリ状態管理部２２に出力される。また設定レジ
スタ部４１はコマンド・リセット指令の書込完了により
レジスタ書込完了トリガを生成し、これをＣＰＵ送信処
理部１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃはレジ
スタ書込完了トリガの入力によりビジー信号ＢＳＹをク
リアし、これによりＣＰＵ送信ＩＦ部１１ＤからはＣＰ
Ｕ１０１にＣＰＵアクセスレディー（ＢＳＹ＝「０」）
が通知される。従って、このコマンド・リセットの完了
以前でも、新たなＣＰＵアクセスを受付け可能となる。

【００７３】一方、メモリ状態管理部２２は入力のメモ
リ・リセット指令により、内部のメモリ状態レジスタを
「メモリ消去ポ−リング状態」から「メモリ・リセット
状態」にセットし、その状態信号をメモリ入力信号生成
部２３に出力する。また「メモリ消去ポ−リング状態」
から「メモリ・リセット状態」への状態変化を検出し
て、内部のメモリアドレス用カウンタが始動し、そのカ
ウント値ＣＴ−Ｑをメモリ入力信号生成部２３に出力す
る。メモリ入力信号生成部２３はアドレス用カウント値
ＣＴ−Ｑと状態信号とをもとにメモリ・リセット信号Ｘ
ＲＳＴを生成し、メモリ１２に出力する。

【００７４】更に、メモリ状態管理部２２はやがてメモ
リ・リセット完了のタイミングになると、内部のメモリ
状態レジスタを「メモリ・リセット状態」から「レディ
ー状態」にセットし、かつコマンド・リセット完了フラ
グを生成して、これを設定レジスタ部４１に出力する。
これにより指令レジスタ４１Ａのコマンド・リセット指
令がリセットされる。なお、メモリ消去時以外の場合で
も、ＣＰＵアクセスビジー出力＝「０」（レディー）の
時は、上記コマンド・リセットを実行可能である。

【００７５】図１７はメモリ書込エラーから再書込完了
までの動作説明図、図１８，図１９はメモリ書込エラー
時のメモリ状態管理部の状態遷移説明図（１），（２）
である。但し、図１８は図１７のハードウェア構成によ
る自動再書込の場合、図１９はＣＰＵ１０１の個別コマ
ンド制御（図１１の構成）による再書込の場合を夫々示
している。

【００７６】図１９において、メモリ書込エラーを起こ
したアドレスに対して再度データを書込む場合は、ＣＰ
Ｕ１０１の個別コマンド制御（図１１の構成）による
と、最悪の場合で、次の動作が必要となる。ＣＰＵ１０
１はレディー状態Ｓ０でメモリ書込を行いメモリ書込状
態Ｓ１に遷移する。メモリ書込状態Ｓ１でポーリングエ
ラーが発生すると、メモリ自動リセット状態Ｓ２を経て
レディー状態Ｓ０に戻る。ＣＰＵ１０１はレディー状態
Ｓ０でメモリ読出を行い上記書込アドレスのデータを読
み出す（状態Ｓ３）。ＣＰＵ１０１は自己の書込データ
とメモリ１２からの読出データとを比較して、不一致
（書込失敗）の場合は当該書込アドレスのセクタ消去を
行う（状態Ｓ４）。セクタ消去後、ＣＰＵ１０１は書込
エラーアドレスに同一のデータを書き込む（状態Ｓ
５）。メモリ書込状態Ｓ５で書込完了するとレディー状
態Ｓ０に戻る。しかし、メモリ書込状態Ｓ５でポーリン
グエラーが発生すると、メモリ自動リセット状態Ｓ６を
経てレディー状態Ｓ０に戻る。

【００７７】図１８において、上記図１７の構成ではメ
モリ書込エラーから再書込完了までを自動化することで
メモリ書込アクセスの効率改善と共にＣＰＵ１０１の負
担軽減を図っている。以下、図１７，図１８を参照して
メモリ書込エラーから再書込完了までの動作を詳細に説
明する。

【００７８】ＣＰＵ１０１からのメモリ書込時には、通
常のメモリ書込動作を行うと共に、書込アドレスＷＡＤ
と書込データＷＤＴとを書込アドレス・データラッチ部
５１に保持する。この書込動作中に、メモリ受信処理部
２５はポーリングエラーを検出すると、ポーリングエラ
ーフラグをメモリ状態管理部２２及びＣＰＵ送信処理部
１１Ｃに出力する。ＣＰＵ送信処理部１１Ｃは書込ポー
リングエラーによりＣＰＵ１０１にエラー（ＢＳＹ＝
「０」，送信データ＝「０」）を出力する。

【００７９】一方、メモリ状態管理部２２は書込ポーリ
ングエラーを受けたことにより、内部のメモリ状態レジ
スタを「メモリ書込状態」から「メモリ再読出状態」に
セットする。また「メモリ書込状態」から「メモリ再読
出状態」への変化を検出して内部のアドレス用カウンタ
が動作を開始し、そのカウント値ＣＴＲ−Ｑをメモリ入
力信号生成部２３に出力する。メモリ入力信号生成部２
３は入力のカウント値と書込アドレス・データラッチ部
５１からの書込アドレスをもとにメモリ１２の読出アド
レス、制御信号、バス制御信号を生成し、これらをメモ
リ１２及びバス信号制御部２４に出力する。

【００８０】メモリ１２からの読出データＲＤＴは、バ
ス信号制御部２４、メモリ受信処理部２５を介して比較
部５２に加えられる。比較部５２は入力の読出データＲ
ＤＴと、書込アドレス・データラッチ部５１から入力さ
れた書込データＷＤＴとを比較し、不一致（書込失敗）
の場合はその比較出力を自動メモリ消去トリガとしてメ
モリ状態管理部２２に出力する。メモリ状態管理部２２
は自動メモリ消去トリガを受けたことにより、内部のメ
モリ状態レジスタを「メモリ再読出状態」から「自動メ
モリ消去状態」にセットする。また「メモリ再読出状
態」から「自動メモリ消去状態」への変化を検出してメ
モリアドレス用カウンタが動作を開始し、そのカウント
値ＣＴＲ−Ｑをメモリ入力信号生成部２３に出力する。
メモリ入力信号生成部２３は入力のアドレス用カウント
値と状態信号（＝「自動メモリ消去状態」）とから、メ
モリ消去コマンドに相当するアドレス、制御信号、デー
タ、バス制御信号を生成し、この内のアドレス及び制御
信号はメモリ１２に、またデータ及びバス制御信号はバ
ス信号制御部２４に出力される。

【００８１】メモリ受信処理部２５はメモリ消去中のポ
ーリングデータＰＤＴを監視すると共に、消去完了を検
出すると、消去完了フラグをメモリ状態管理部２２に出
力する。メモリ状態管理部２２は消去完了フラグを受け
たことにより内部のメモリ状態レジスタを「自動メモリ
消去状態」から「メモリ再書込状態」にセットする。ま
たこの状態変化を検出して内部のメモリアドレス用カウ
ンタが動作を開始し、そのカウント値ＣＴＲ−Ｑと状態
信号とをメモリ入力信号生成部２３に出力する。メモリ
入力信号生成部２３はアドレス用カウント値と状態信
号、並びに書込アドレス・データラッチ部５１からの書
込アドレスＷＡＤ及び書込データＷＤＴをもとにメモリ
１２の制御信号及びメモリアドレスを生成し、メモリ１
２に出力する。またバス制御信号（書込方向）及び書込
データをバス信号制御部２４に出力する。

【００８２】バス信号制御部２４は入力のバス制御信号
（書込方向）をもとに、書込データＷＤＴがメモリ１２
に出力され、書込アクセス完了後は、メモリ１２からポ
ーリングデータＰＤＴを取り込み、メモリ受信処理部２
５に出力する。メモリ受信処理部２５はポーリングデー
タＰＤＴを監視すると共に、書込完了を検出すると、書
込完了フラグをメモリ状態管理部２２及びＣＰＵ送信処
理部１１Ｃに出力する。メモリ状態管理部２２は書込完
了フラグを受けたことにより内部のメモリ状態レジスタ
を「メモリ再書込状態」から「レディー状態」にセット
する。ＣＰＵ送信処理部１１Ｃは書込完了フラグの入力
により最初の書込開始時にセットされたビジー信号ＢＳ
Ｙをリセットし、ＣＰＵ送信ＩＦ部１１Ｄに出力する。
これによりＣＰＵ送信ＩＦ部１１Ｄはビジー信号ＢＳＹ
＝「０」（レディー）をＣＰＵ１０１に出力する。ＣＰ
Ｕ１０１はこのレディー状態を待って新たなメモリアク
セスを開始する。

【００８３】なお、図１８のメモリ読出状態Ｓ３で書込
データ＝読出データの場合は、メモリ再書込の必要がな
いので、制御はレディー状態Ｓ０に戻る。また図１８の
メモリ再書込状態Ｓ５でメモリ再書込エラーの場合はメ
モリ自動リセット状態Ｓ６に遷移後、セクタ消去状態Ｓ
４又はメモリ再書込状態Ｓ５に遷移する。こうしてリト
ライを所定回数行っても書込成功しない場合は、ＣＰＵ
１０１に書込エラーを通知する。かくして、本実施の形
態によれば、メモリ再書込処理が自動化され、ＣＰＵ１
０１の処理負担が大幅に軽減される。

【００８４】図２０はメモリ・リセット方法選択制御の
動作説明図で、上記図１１〜図１６で述べた３種のリセ
ット方法（ポーリングエラー検出によるメモリ自動リセ
ット、ポーリング無反応検出によるＣＰＵ１０１からの
メモリ強制リセット、メモリ消去中におけるＣＰＵ１０
１からのコマンドリセット）を任意選択可能な構成を示
している。

【００８５】図において、４１ＣはＣＰＵ１０１からの
設定情報により３種のリセット方法を選択するリセット
方法設定レジスタ、２２Ａはレジスタ４１Ｃの設定内容
に従って自動リセットトリガの発生をマスクする自動リ
セットマスク回路、４２は同じく強制リセットトリガＲ
Ｓをマスクする強制リセットマスク回路、４３は同じく
コマンド・リセットの指令ビットをマスクするコマンド
・リセットマスク回路、そして、２３Ａはレジスタ４１
Ｂの設定内容に従い、ハードリセット信号ＸＲＳＴの生
成に代えて、図４のリード・リセットコマンドを生成す
るメモリリセット生成部である。ＣＰＵ１０１は、予め
リセット方法設定レジスタ４１Ｃにマスク情報を設定す
ることで、必要なリセットのみを動作させることが可能
であり、フラッシュメモリ１２の汎用的なリセット制御
が可能となる。

【００８６】図２１は一般的なフラッシュメモリ（本実
施の形態ではメモリ１２）をリセットする方法の動作タ
イミングチャートであり、図２１（Ａ）はリセット端子
ＸＲＳＴによるハードウェアリセットの場合、図２１
（Ｂ）は図４のリード・リセットコマンドの書込による
ソフトウェアリセットの場合を夫々示している。

【００８７】図２２はアラーム検出処理の動作説明図、
図２３はその動作タイミングチャートである。図２２に
おいて、監視タイミング生成部４１ＦはＣＰＵ１０１か
らの設定により対応する周期の監視タイミング信号を生
成する。監視タイミング生成部４４は装置のマスタクロ
ックを分周して所定周期の監視タイミング信号を生成す
る。監視タイミング選択レジスタ４１ＥはＣＰＵ１０１
からの設定に従って監視タイミング生成部４１Ｆ又は監
視タイミング生成部４４の選択信号を出力し、タイミン
グ選択部４０Ａはこの選択信号に従って対応する監視タ
イミング信号を選択出力する。また閾値設定レジスタ４
１ＤにはＣＰＵ１０１からエラー個数の閾値が設定され
る。

【００８８】この状態で、ＣＰＵエラーカウント部４０
Ｂはタイミング選択部４０Ａの出力の監視タイミングに
従ってＣＰＵ受信処理部１１Ｂで検出された１周期毎の
ＣＰＵ通信エラー（パリティーエラー）の回数をカウン
トする。またポーリングエラーカウント部４０Ｃは同じ
くメモリ受信処理部２５で検出された１周期毎のポーリ
ングエラーの回数をカウントする。ＣＰＵ通信エラー及
びポーリングエラーの各カウント値は各監視タイミング
でＣＰＵ送信処理部１１Ｃに出力されると共に、比較部
４０Ｄにも出力される。各エラー個数は、ＣＰＵ１０１
にアドレスに設け、ＣＰＵ送信処理部１１Ｃを介してＣ
ＰＵ１０１に出力される。

【００８９】また、比較部４０Ｄは各監視タイミングで
ＣＰＵ通信エラー及びポーリングエラーの各カウント値
ＥＲＣＣ，ＥＲＣＰと対応する閾値ＴＨ１，ＴＨ２とを
比較すると共に、１周期当たりのＣＰＵ通信エラー回数
ＥＲＣＣ≧ＴＨ１の場合はＣＰＵ送信処理部１１ＣにＣ
ＰＵアラーム信号ＡＬＭＣを出力し、また１周期当たり
のポーリングエラー回数ＥＲＣＰ≧ＴＨ２の場合はＣＰ
Ｕ送信処理部１１Ｃにポーリングアラーム信号ＡＬＭＰ
を出力する。各アラーム信号はＣＰＵ送信処理部１１Ｃ
を介してＣＰＵ１０１に出力される。従って、ＣＰＵ−
装置間の通信品質監視、及びメモリ１２の動作品質監視
を能率良く行える。

【００９０】図２３はハードによる監視タイミングを選
択した場合を示している。ＣＰＵ通信エラー閾値ＴＨ１
＝１１とすると、第２周期ではＣＰＵ通信エラー個数＝
１５となったことにより、第３周期では１５≧１０と判
定され、ＣＰＵアラーム信号ＡＬＭＣ＝「１」が通知さ
れる。

【００９１】以下、主信号処理系をも含めた図２の信号
処理装置についての動作（メモリアクセス方式等）を詳
細に説明する。ここで、一例の主信号処理を説明してお
く。撮像部２０１は横走査線１本につきフレームパルス
ＦＰとこれに続く１２８個分の画素データ（フレームデ
ータ）を出力する。またこの様な横走査線１２８本で１
映像データが形成される。主信号処理部２０２₁ は撮像
部２０１からのフレームデータＳＩＤを入力して第１の
主信号処理を行う。主信号処理部２０２₂ は前記処理後
のフレームデータを入力して第２の主信号処理を行う。
以下同様にして進み、こうして、各フレームデータに対
する各種の主信号処理が主信号処理部２０２₁ 〜２０２
_n によって時系列（パイプライン方式）的に行われる。

【００９２】図２４はＣＰＵアクセスと主信号系アクセ
スの調停制御を説明する図、図２５はその動作タイミン
グチャートである。図２４において、ＣＰＵＩＦ部１１
はＣＰＵ１０１からの設定データ／コマンド情報等をメ
モリ部（ＬＳＩ）１０３内に取り込み、またメモリ部１
０３内のデータ／アラーム／メモリアクセス輻輳状態等
の情報をＣＰＵ１０１に送信する。メモリアクセス処理
部２０は、図示しないが、基本的には上記図３の構成に
従ってＣＰＵ１０１からの制御データをメモリ１２に書
き込み、またメモリ１２からの読出データをＣＰＵＩＦ
部１１に出力する。

【００９３】メモリ１２は、上記ＣＰＵ１０１からＣＰ
ＵＩＦ部１１，メモリアクセス処理部２０を介して送信
されてくる設定／コマンド情報を取り込む（記憶する）
と共に、主信号処理部２０２から主信号ＩＦ処理部１６
に送信されるタイミングパルスに従って必要な設定・デ
ータを読み出し、主信号ＩＦ処理部１６に出力する。コ
マンド監視制御部６１は、基本的にはこの様なメモリ１
２に対する各種アクセスのアドレス選択及びデータ選択
制御を行う。

【００９４】主信号ＩＦ処理部１６において、マスク処
理部６２はコマンド監視制御部６１からの制御データを
主信号処理部２０２から受信するタイミング（マスク処
理用）で主信号処理部２０２に出力（送信）し、またレ
ジスタ初期設定部６３はコマンド監視制御部６１からの
制御データを主信号処理部２０２から受信するタイミン
グ（取込用）で主信号処理部２０２に出力（送信）す
る。

【００９５】各主信号処理部２０２におけるＡ側の処理
は、入力の主信号データＳＩＤに対してレジスタ初期設
定部６３からの設定（初期設定）制御を行うために、レ
ジスタ初期設定部６３にタイミングパルスを送信し、レ
ジスタ初期設定部６３から受信した設定値を取り込み、
これを使用して主信号データを処理し、出力するもので
ある。なお、この初期設定が完了すると、レジスタ初期
設定部６３はデータ保持用レジスタ６３´（図２，図２
６のＲＡＭ１４に相当）として動作する。

【００９６】また各主信号処理部２０２におけるＢ側の
処理は、入力の主信号データにマスク等の処理が必要な
場合に、マスク処理部６２にタイミングパルスを送信
し、マスク処理部６２から受信したデータにより主信号
データをマスク処理し、出力するものである。

【００９７】コマンド監視制御部６１は、メモリ１２か
らのメモリ監視信号（ポーリングデータＤＱ５，ＤＱ７
等）に基づきメモリ１２のアクセス輻輳（混雑）状態を
監視すると共に、監視結果に基づいてＣＰＵ１０１側か
らのデータアクセスを優先にするか、又は主信号処理部
２０２側からのアクセスを優先にするかの制御を行う。
例えば主信号処理系からのアクセスを優先とする場合
は、ＣＰＵ１０１にその旨を通知し、これによりＣＰＵ
１０１からのアクセスを軽減させる。従って、メモリ１
２のアクセス輻輳時も主信号系の処理に影響を及ぼすこ
とは無い。

【００９８】図２５において、主信号処理部２０２が１
フレームデータを処理している時に対応して有効データ
区間信号ＶＡＬＩＤ＝「Ｈ」（有効）となっている。こ
の区間に主信号処理系からメモリ１２へのアクセス（Ｘ
ＯＥ１＝「Ｌ」）があると、主信号系からのアドレスＡ
ＤＤ３，ＡＤＤ４，…，ＡＤＤＦに対するデータＤＴ＿
３，ＤＴ＿４，…，ＤＴ＿Ｆを読み出して主信号系に出
力する。またこの時、同時にＣＰＵ１０１側からのアド
レスＳＲ＿ＡＤを受信しても、主信号系への処理を最優
先に行う。この場合のＣＰＵ１０１からのアドレスＳＲ
＿ＡＤは有効データ区間信号ＶＡＬＩＤ＝「Ｌ」（無効
データ）になるまでアドレス保持用のレジスタに保持さ
れる。この様に、ＣＰＵアクセスに関するデータ保持機
能を付加することにより、主信号系はＣＰＵ側からのア
クセスの影響を受けることなく、必要なデータを全てメ
モリ１２から取り込むことが可能となる。

【００９９】また有効データ区間信号ＶＡＬＩＤ＝
「Ｌ」（無効データ）の区間では、ＣＰＵ１０１からメ
モリ１２へのアクセスを処理するために、このままでは
主信号処理系には不要なデータが送信されてしまうこと
になる。そこで、ここでは、主信号処理系がこの様な不
要なデータを取り込まない処理を行うために、この区間
では主信号系取り込みイネーブル信号＝「Ｌ」にすると
共に、主信号処理系に取り込むデータをマスク（ａｌｌ
ビット＝「０」）することで不要データ取り込みを防止
している。

【０１００】図２６は主信号処理制御情報の流れを説明
する図である。初期化（装置の立ち上げ）時に、各主信
号処理部２０２に対する設定情報を初期設定情報格納メ
モリ（ＲＯＭ）１２から読み出し、ルートを介して一
旦設定情報保持用メモリ（ＲＡＭ）１４に書き込む。初
期化後（通常動作時）は、各主信号処理部２０２からの
要求に従って周期的にＲＡＭ１４の制御情報を読み出
し、ルートを介して各主信号処理部２０２に時分割で
提供する。

【０１０１】この状態で、ＣＰＵ１０１は任意タイミン
グにＲＡＭ１４の制御情報をルートを介して読み出す
ことで、ＲＡＭ１４の制御情報をリアルタイムにモニタ
可能である。またＣＰＵ１０１は任意タイミングにＲＯ
Ｍ１２の制御情報をルートを介して読み出すことで、
ＲＯＭ１２の制御情報をリアルタイムにモニタ可能であ
る。またＣＰＵ１０１はルートを介してＣＰＵ１０１
からの制御情報を各主信号処理部２０２に実質直接的に
提供可能である。即ち、ＣＰＵ１０１からＲＡＭ１４に
制御情報を書き込めば、該制御情報はルート（＝）
を介して各主信号処理部２０２に提供される。またＣＰ
Ｕ１０１はルートを介してＲＡＭ１４を書換後の制御
情報をＲＯＭ１２に転送可能である。このルートの処
理により、もし装置が不用意に電源ＯＦＦされても、そ
の立ち上げ時にはＲＯＭ１２の内容によりＲＡＭ１４の
内容が初期設定され、よってＲＡＭ１４には電源ＯＦＦ
直前の現制御情報が容易に復元される。

【０１０２】図２７は上記図２６のアクセス動作を実現
するメモリアクセス処理部の動作説明図、図２８，図２
９はその動作タイミングチャート（１），（２）であ
る。なお、図２７において、ＣＰＵ１０１Ａ，１０１Ｂ
は同一のＣＰＵ１０１，またＲＯＭ１２Ａ，１２Ｂは同
一のＲＯＭ１２である。

【０１０３】まず設定情報保持用メモリ（ＲＡＭ）１４
へのデータ書込制御を説明する。書込制御部２０Ａにお
いて、ＲＡＭ１４の初期化中はセレクタＳＬ１，ＳＬ２
が共にＲＯＭ１２Ａ側を選択しており、これにより初期
情報格納メモリ（ＲＯＭ）１２Ａから読み出した設定情
報ＷＤＴはＲＡＭ１４の対応アドレスＷＡＤに書き込ま
れる。また初期化終了後（通常動作時）は、セレクタＳ
Ｌ１，ＳＬ２が共にＣＰＵ１０１Ａ側を選択しており、
これによりＣＰＵ１０１Ａからは任意タイミングにＲＡ
Ｍ１４へデータ書込可能である。

【０１０４】次に設定情報保持用メモリ（ＲＡＭ）１４
からのデータ読出制御を説明する。読出制御部２０Ｂに
おいて、初期化終了後（通常動作時）はセレクタＳＬ３
が主信号ＩＦ処理部１６側を選択している。タイミング
制御部１６Ａは主信号処理部２０２からのフレームパル
ス信号ＦＰに同期して各主信号処理部２０２₁ 〜２０２
_n に提供するための制御データの各読出アドレスＲＡＤ
及び制御信号（ラッチパルス等）を時系列に生成してお
り、これらはＲＡＭ１４に加えられると共に、ＲＡＭ１
４からの各読出（制御）データＲＤＴがレジスタＲＧに
逐次ラッチされ、主信号ＩＦ処理部１６の分配部を介し
て対応する主信号処理部２０２₁ 〜２０２_n に提供され
る。

【０１０５】この状態で、ＣＰＵ１０１が任意タイミン
グにＲＡＭ１４の読出コマンドを発生すると、タイミン
グ制御部６８が主信号系アクセスの読出サイクルに割り
込んで、セレクタＳＬ３の選択を一時的にＣＰＵ１０１
Ｂの側にスイッチする。これによりＲＡＭ１４からはＣ
ＰＵ１０１Ｂからの読出アドレスＲＡＤに対応する制御
データＲＤＴが読み出され、該読出データＲＤＴは予め
ＣＰＵ１０１によて切り替えられた分配部を介してＣＰ
Ｕ１０１Ｂ側又はＲＯＭ１２Ｂ側に分配される。これに
よりＣＰＵ１０１ＢによるＲＡＭ１４の情報モニタ又は
ＲＯＭ１２Ｂへのデータ転送（複写）が可能となる。

【０１０６】図２８，図２９は図２７のメモリクセス処
理部の動作タイミングチャート（１），（２）で、図２
８は装置の「回路リセット」→「初期化」→「通常動
作」の各区間に生じ得る各種のメモリアクセスを番号１
〜７と共に時系列に示している。ここで、ＲＡＭ１４に
対するアクセス競合の有無状態を外観しておく。番号１
のメモリアクセスは単独で行われるため、競合は生じ得
ない。番号２のメモリアクセスは固定的（優先的）なタ
イミングにより実行される。番号３〜７のメモリアクセ
スはＣＰＵ１０１により実行される為、これらの間では
競合は生じ得ない。また番号３，７のメモリアクセスは
ＲＡＭ１４を介さないのでＲＡＭ１４の読／書制御には
関係しない。従って、ＲＡＭ１４に関しては番号２と番
号４〜６のメモリアクセス間で競合が生じ得る。

【０１０７】図２９はＲＡＭ１４に関するアクセス輻輳
回避制御のタイミングチャートを示している。［通常動
作時（ＲＡＭ→主信号処理部）］において、各フレーム
パルスに続き夫々に１フレーム分の映像データ（１２８
画素分）が入力している。この各画素データの処理毎に
ＲＡＭ１４から各主信号処理部２０２への読出制御が周
期的に行われる。下側の図はこの一部を拡大（ズームア
ップ）したものである。ここでは、カウンタＣＴＲが高
周波数のマスタクロックを毎回ｎ個カウントしており、
これにより１画素データ処理期間分のタイミング信号を
生成している。これにより、ある処理タイミングではＲ
ＡＭ１４からｍ＿ｃｈ（ｍ番目の画素データ）に対する
制御データが読み出され、また次の処理タイミングでは
ｍ＋１＿ｃｈ（ｍ＋１番目の画素データ）に対する制御
データが読み出される。

【０１０８】［輻輳動作１，２］において、この状態で
ＣＰＵ１０１から任意タイミングにＣＰＵ１０１→ＲＡ
Ｍ１４の書換え、又はＲＡＭ１４→ＲＯＭ１２／ＣＰＵ
１０１への読出アクセスを行うと、上記主信号系アクセ
スとＣＰＵアクセスとの間でＲＡＭアクセスの競合が生
じ得る。この場合は図２７のタイミング制御部６７／６
８でＣＰＵアクセスによるＲＡＭ１４のＲ／Ｗタイミン
グを１マスタクロック分遅らせることにより、主信号系
アクセスとの競合を回避できる。

【０１０９】図３０はＣＰＵから主信号処理部へのアク
セスフローを説明する図で、ＣＰＵ１０１から各主信号
処理部２０２に対して夫々にワンショット的な制御／監
視（モニタ）が可能な場合を示している。通常動作時に
おいて、各主信号処理部２０２はＲＡＭ１４からルート
を介して制御データを定期的に取り込み、夫々の主信
号処理を実行している。この状態で、ＣＰＵ１０１から
は任意タイミングにルートを介して各主信号処理部２
０２に制御データを直接提供可能である。またＣＰＵ１
０１は任意タイミングにルートを介して各主信号処理
部２０２から制御（監視）データを読取（モニタ）可能
である。

【０１１０】図３１は一例の主信号処理部の動作説明図
で、主信号処理部２０２で主信号処理に関するエラー
（アラーム）状態を計数すると共に、そのカウント値を
ＣＰＵ１０１から任意タイミングにリード・オン・クリ
ア（読出後リセット）する構成を示している。図３２は
その基本的動作のタイミングチャートである。図におい
て、マスタカウンタ（ＭＣＴＲ）７４はフレームタイミ
ング（ＦＰ）に同期して各１画素データ処理期間分に対
応するタイミング信号を生成している。アドレス生成部
（ＡＤＧ）７５はＭＣＴＲ７４の出力に基づいてｃｈ
Ｘ，ｃｈＹ（第Ｘ画素，第Ｙ画素）等についてのエラー
数をカウントするためのＲＡＭ７３に対する読／書アド
レスＲＡＣＴＲ，ＷＡＣＴＲを順次生成している。一
方、アラーム検出部７１は入力の主信号データにつき画
素毎にエラー状態を監視し、エラーが検出されるとアラ
ームデータ（例えばビット「１」）を生成する。

【０１１１】セレクタＳＬ１，ＳＬ２は通常は主信号系
側を選択しており、これによりアラームカウント用メモ
リ（ＲＡＭ）７３から読み出されたｃｈＸのカウントデ
ータＲＤＴはレジスタＲＧ２を介して加算器７２に帰還
され、かつここで上記画素毎に検出されたｃｈＸのアラ
ーム検出データと加算されてＲＡＭ７３の対応アドレス
（ｃｈＸ）に再書込される。即ち、ＲＡＭ７３でｃｈ
Ｘ，ｃｈＹ等についてのアラームカウントが行われる。

【０１１２】この状態で、ＣＰＵ１０１Ａからアラーム
カウント数の読出アクセスを行うと、Ｒ／Ｗアドレス制
御部７６はＣＰＵ１０１Ａからの読出アドレスＲＡＣＰ
ＵをセレクタＳＬ２に出力し、かつセレクタＳＬ２の選
択を一時的にＣＰＵ側にスイッチする。これにより、Ｒ
ＡＭ７３からはＣＰＵ１０１Ａが指すアドレスＲＡＣＰ
Ｕのアラームカウント数ＲＤＴが読み出され、該データ
ＲＤＴはレジスタＲＧ３を介してＣＰＵ１０１Ｂに取り
込まれる。またＲ／Ｗアドレス制御部７６はセレクタＳ
Ｌ１を一時的にＣＰＵ側にスイッチしてＣＰＵ１０１か
らの書込アドレスＷＡＣＰＵ（＝ＲＡＣＰＵ）をＲＡＭ
７３に加える。これにより、ＣＰＵ１０１Ａが指すアド
レスのアラームカウント数がリード・オン・クリア制御
されると共に、それ以外のアドレス（チャネルｃｈ）の
アラームカウントに対しては何らの影響も及ぼさない。

【０１１３】図３２において、ＲＡＭ７３における通常
のアラームカウントは各１画素データ処理区間の前半
（領域）で行われる。即ち、マスタカウンタ＝１のタ
イミングでＲＡＭ７３よりｃｈＸの旧データを読み出
し、かつマスタカウンタ＝４のタイミングで加算結果を
ＲＡＭ７３に書き込む。しかし、ＣＰＵ１０１からのア
クセス要求が領域で発生した場合は、上記のカウント
処理タイミングを図のＡからＢの位相に切替える。即
ち、マスタカウンタ＝ｎ−３のタイミングでＲＡＭ７３
よりｃｈＸの旧データを読み出し、かつマスタカウンタ
＝ｎのタイミングで加算結果をＲＡＭ７３に書き込む。
以下、ＣＰＵ１０１からのアクセスが領域，で発生
した場合の各タイミング処理を具体的に説明する。

【０１１４】図３３はＣＰＵ１０１からの読出タイミン
グ（リード・オン・クリア制御）が領域にある場合
（競合）を示している。この場合は、通常はＡのタイミ
ングで行なっているアラームカウント処理をタイミング
Ｂで行う。一方、ＣＰＵ１０１からのリード・オン・ク
リアアクセスは領域で行われる。

【０１１５】図３４はＣＰＵ１０１からの読出タイミン
グ（リード・オン・クリア制御）が領域にある場合
（非競合）の場合を示している。この場合は、通常通り
にＡのタイミングでアラームカウント処理を行い、かつ
ＣＰＵ１０１からのリード・オン・クリアアクセスは領
域で行われる。

【０１１６】図３５はＣＰＵ１０１がＲＡＭ１４の内容
をリアルタイムにモニタする場合の動作説明図である。
主信号処理系の動作時には、ＲＡＭ１４からルートを
介して各主信号制御部２０２に制御データが時分割で提
供されている。この状態で、ＣＰＵ１０１はルートを
介してＲＡＭ１４の制御情報を所望の監視位相でモニタ
可能である。以下、詳細に説明する。

【０１１７】図３６は図３５の主信号ＩＦ処理部１６の
動作説明図、図３７はＣＰＵによるＲＡＭ１４の設定情
報変更と設定情報モニタの動作タイミングチャートであ
る。まず図３７に従って動作の概要を説明する。主信号
処理ブロック２０２には各フレームパルスに同期して各
フレームデータ（主信号）が入力している。今、＃１フ
レームの入力周期内でＣＰＵ１０１よりＲＡＭ１４の制
御データの内のＡ，Ｂ及びＣが変更されたとする。但
し、この例では、制御データＡ，Ｂは＃１フレーム処理
のための制御データ読出サイクルに間に合ったが、制御
データＣは遅れて変更されたため、実質＃２フレーム処
理のための制御データ読出サイクルに間に合うこととな
る。

【０１１８】ＲＡＭ１４から読み出された制御データＡ
はタイミングｔ１に処理部２０２₁に、また制御データ
Ｂはタイミングｔ２に処理部２０２₂ に、そして制御デ
ータＣはタイミングｔｎに処理部２０２_n に夫々設定さ
れる。これにより、処理部２０２₁ はタイミングｔ１か
ら入力の各フレームデータを制御データＡで処理し、ま
た処理部２０２₂ はタイミングｔ２から入力の各フレー
ムデータを制御データＢで処理し、そして処理部２０２
_n はタイミングｔｎから入力の各フレームデータを制御
データＣで処理する。

【０１１９】一方、これを処理部２０２_n の出力フレー
ムでモニタすると、タイミングＴ１の出力フレームには
制御データＡ，Ｂの効果が反映され、またタイミングＴ
２の出力フレームには制御データＡ，Ｂ，Ｃの効果が反
映され、そしてタイミングＴ３の出力フレームには同じ
く制御データＡ，Ｂ，Ｃの効果が反映されている。

【０１２０】かかる状況の下で、ＣＰＵ１０１は自らの
制御データＡ，Ｂ，Ｃ等の変更（設定）と共に、その制
御データの効果がどの出力フレームに現れたかを知りた
い。しかし、このままではその関係を容易に知ることが
できない。

【０１２１】そこで、本実施の形態では上記＃１フレー
ムデータの処理のためにＲＡＭ１４から読み出された制
御データＡを所定時間Ｄ（即ち、制御データＡの効果が
出力フレームに現れるであろう時間Ｄ）だけ遅延させて
後、これをＣＰＵ１０１によって読取可能とする。制御
データＢ，Ｃについても同様である。従って、今、ＣＰ
Ｕ１０１が各出力フレームに同期して上記遅延後の各制
御データＡ，Ｂ，Ｃ等をスキャンすると、出力フレーム
のタイミングＴ１では制御データＡ，Ｂが、またタイミ
ングＴ２では制御データＡ，Ｂ，Ｃが、そしてタイミン
グＴ３では同じく制御データＡ，Ｂ，Ｃが夫々観測さ
れ、こうして、ＣＰＵ１０１は各出力フレームと該出力
フレームに効果を及ぼした各有効制御デ−タとの関係を
正確に把握できることになる。

【０１２２】図３６において、制御部８２は入力のフレ
ームパルスＦＰに同期してＲＡＭ１４から入力フレーム
データの処理に必要な一連の制御データＡ，Ｂ等をフレ
ーム毎に読み出し、分配部８１に提供する。分配部８１
は各主信号処理部２０２₁ 〜２０２_n からの要求ＲＥＱ
１〜ＲＥＱｎに従って対応する制御データＡ，Ｂ等を各
主信号処理部２０２₁ 〜２０２_n に提供する。また制御
部８２は前記入力のフレーム処理対応に読み出した制御
データＡ，Ｂ等を遅延部８０にも出力する。遅延部８０
ではこれらの制御データＡ，Ｂ等を各主信号処理部２０
２₁ 〜２０２_nと対応に設けられたＲＡＭ１〜ｎ（遅延
回路）に夫々記憶し、夫々は所定時間Ｄの遅延後に出力
端子ＲＤＴ１〜ＲＤＴｎに読み出される。そしてこれら
のデータＲＤＴ１〜ＲＤＴｎはセレクタ（データマルチ
プレクサ）ＳＬ１に入力される。因みに、図３７の例で
言うと、出力フレームのタイミングＴ１では制御データ
Ａ，Ｂは読み出されているが、遅れて設定された制御デ
ータＣは未だ読み出されていない。

【０１２３】今、ＣＰＵ１０１がタイミングＴ１に同期
してセレクタＳＬ１に読出アクセスを行うと、制御デー
タＡ，Ｂ等を含む読出データＲＤＴ１〜ＲＤＴｎがスキ
ャンされて出力され、ＣＰＵ１０１に取り込まれる。従
って、ＣＰＵ１０１はタイミングＴ１の出力フレームに
同期してその有効制御データＡ，Ｂ等を取り込み、また
タイミングＴ２の出力フレームに同期してその有効制御
データＡ，Ｂ，Ｃ等を取り込むことが可能である。

【０１２４】なお、上記各出力フレームとその有効制御
データとの同期化制御を述べたが、同様にして各出力映
像（１２８×１２８画素）とその有効制御データとの同
期化制御が行えることは明らかである。

【０１２５】また、上記本発明によるメモリアクセス方
式の赤外線撮像装置（主信号処理系）への適用例を述べ
たが、これに限らない。主信号処理系については他にも
様々な構成が考えられ、例えば通信システム（交換機，
伝送装置等）における主信号処理部（回線信号処理部）
にも適用できるし、またある情報を複数ブロックで分散
処理する様なシステムにも適用できることは言うまでも
無い。

【０１２６】また、上記本発明に係る各特徴的事項を各
動作説明図と共に説明したが、本発明による様々な実施
の形態はこれらの各特徴的事項の全て又は任意の組合せ
によって構成できることは明らかである。

【０１２７】また、上記本発明に好適なる実施の形態を
述べたが、本発明思想を逸脱しない範囲内で各部の構
成、制御、及びこれらの組合せの様々な変更が行えるこ
とは言うまでも無い。

【０１２８】

【発明の効果】以上述べた如く本発明によれば、制御デ
ータを安全に維持・利用できると共に、ＣＰＵは、主信
号処理系に影響を及ぼすことなく、該主信号処理に必要
な制御／設定情報等をリアルタイムで監視（モニタ）及
び更新できる。また制御／設定情報の品質をリアルタイ
ムで高めることで各主信号処理系でのデータの欠落／欠
陥等を有効に回避でき、主信号処理の品質向上に寄与す
る所が極めて大きい。

【図面の簡単な説明】

【図１】本発明の原理を説明する図である。

【図２】実施の形態による信号処理装置の概略構成図で
ある。

【図３】実施の形態によるメモリアクセス処理部の概略
構成図である。

【図４】実施の形態のメモリ１２に対するアクセス条件
のタイミングチャートである。

【図５】ＣＰＵによるメモリ書込制御の動作説明図であ
る。

【図６】ＣＰＵによるメモリ書込制御の動作タイミング
チャートである。

【図７】ＣＰＵによるメモリ読出制御の動作説明図であ
る。

【図８】ＣＰＵによるメモリ読出制御の動作タイミング
チャートである。

【図９】ＣＰＵによるメモリ消去制御の動作説明図であ
る。

【図１０】ＣＰＵによるメモリ消去制御の動作タイミン
グチャートである。

【図１１】メモリ書込／消去中のポーリングエラー検出
からメモリ自動リセット完了までの動作説明図である。

【図１２】メモリ書込／消去中のポーリングエラー検出
からメモリ自動リセット完了までの動作タイミングチャ
ートである。

【図１３】メモリ書込／消去中のポーリング無反応から
メモリ強制リセット完了までの動作説明図である。

【図１４】メモリ書込／消去中のポーリング無反応から
メモリ強制リセット完了までの動作タイミングチャート
である。

【図１５】メモリ消去中におけるコマンド・リセット実
行の動作説明図である。

【図１６】メモリ消去中におけるコマンド・リセット実
行の動作タイミングチャートである。

【図１７】メモリ書込エラーから再書込完了までの動作
説明図である。

【図１８】メモリ書込エラー時のメモリ状態管理部の状
態遷移説明図（１）である。

【図１９】メモリ書込エラー時のメモリ状態管理部の状
態遷移説明図（２）である。

【図２０】メモリ・リセット方法選択制御の動作説明図
である。

【図２１】一般的なフラッシュメモリをリセットする方
法の動作タイミングチャートである。

【図２２】アラーム検出処理の動作説明図である。

【図２３】アラーム検出処理の動作タイミングチャート
である。

【図２４】ＣＰＵアクセスと主信号系アクセスの調停制
御を説明する図である。

【図２５】ＣＰＵアクセスと主信号系アクセスの調停制
御の動作タイミングチャートである。

【図２６】主信号処理制御情報の流れを説明する図であ
る。

【図２７】図２６のメモリアクセス処理部の動作説明図
である。

【図２８】図２７のメモリアクセス処理部の動作タイミ
ングチャート（１）である。

【図２９】図２７のメモリアクセス処理部の動作タイミ
ングチャート（２）である。

【図３０】ＣＰＵから主信号処理部へのアクセスフロー
を説明する図である。

【図３１】一例の主信号処理部の動作説明図である。

【図３２】主信号処理部におけるアラームカウントの動
作タイミングチャート（１）である。

【図３３】主信号処理部におけるアラームカウントの動
作タイミングチャート（２）である。

【図３４】主信号処理部におけるアラームカウントの動
作タイミングチャート（３）である。

【図３５】ＲＡＭ１４の内容をリアルタイムにモニタす
る場合の動作説明図である。

【図３６】図３５の主信号ＩＦ処理部１６の動作説明図
である。

【図３７】ＣＰＵによるＲＡＭ１４の設定情報変更と設
定情報モニタの動作タイミングチャートである。

【図３８】従来のメモリアクセス方式の構成を示す図で
ある。

【符号の説明】

１１ ＣＰＵＩＦ部 １１Ａ ＣＰＵ受信ＩＦ部 １１Ｂ ＣＰＵ受信処理部 １１Ｃ ＣＰＵ送信処理部 １１Ｄ ＣＰＵ送信ＩＦ部 １２ メモリ（フラッシュＲＯＭ） １４ 設定メモリ（ＲＡＭ） １６ 主信号処理ＩＦ部 ２０ メモリアクセス処理部 ２１ ＣＰＵメモリアクセス検出部 ２２ メモリ状態管理部 ２３ メモリ入力信号生成部 ２４ バス信号制御部 ２５ メモリ受信処理部 ４０ アラーム検出部 ４１ 設定レジスタ部 ４２ 強制リセットマスク ４３ コマンドリセットマスク ５１ 書込アドレス・データラッチ部 ５２ 比較部 １０１ ＣＰＵ １０３ メモリ部 ２０１ 撮像部 ２０２₁ 〜２０２_n 主信号処理部 ２０３ 表示部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋田 浩和 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 安積 良二 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 近藤 裕樹 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 木下 充 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 松本 保志 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山崎 昭作 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 下前 弘樹 神奈川県川崎市中原区上小田中４丁目１番 １号 株式会社富士通システム統合研究所 内 (72)発明者 中村 理 神奈川県川崎市中原区上小田中４丁目１番 １号 株式会社富士通システム統合研究所 内 (72)発明者 中村 善律 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 Ｆターム(参考） 5B018 GA06 GA07 HA04 KA01 KA02 KA12 KA22 MA05 NA06 QA16 5B060 CA05 MM03

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとデータ書換可能な不揮発性のメ
   モリとの間に介在してＣＰＵからの各種メモリアクセス
   に係る指令を実行制御するメモリアクセス方法であっ
   て、ＣＰＵからのメモリアクセスに係る指令を解析し、
   解析した指令に従って対応するメモリアクセスの実行制
   御に係る状態信号及び該状態信号に対応するメモリアク
   セスの制御信号を生成すると共に、メモリの実動作状態
   を監視して前記状態信号をシーケンシャルに変化させ、
   かつ該状態信号の最終的な変化をもってＣＰＵにメモリ
   アクセス完了の状態を通知することを特徴とするメモリ
   アクセス方法。
2. 【請求項２】 ＣＰＵとデータ書換可能な不揮発性のメ
   モリとの間に介在してＣＰＵからの各種メモリアクセス
   に係る指令を実行制御するメモリアクセス処理装置にお
   いて、 ＣＰＵからの指令に従って対応するメモリアクセスの実
   行制御に係る状態信号を生成し制御するメモリ状態管理
   部と、 メモリ状態管理部の状態信号に基づきメモリへのアクセ
   ス入力信号を生成するメモリ入力信号生成部と、 メモリの実動作信号を監視してメモリアクセスの完了／
   エラーを検出し、メモリ状態管理部に通知するメモリ状
   態検出部と、 メモリ状態管理部における状態信号の最終的な変化をも
   ってＣＰＵにメモリアクセス完了の通知を行うＣＰＵイ
   ンタフェース部とを備えることを特徴とするメモリアク
   セス処理装置。
3. 【請求項３】 特定のメモリアクセスの指令信号を記憶
   する指令保持部を備え、ＣＰＵインタフェース部は指令
   保持部への指令書込完了時にＣＰＵへのビジー状態を解
   除することを特徴とする請求項２に記載のメモリアクセ
   ス処理装置。
4. 【請求項４】 メモリ状態管理部は、メモリの書込／消
   去状態でメモリ状態検出部がエラーを検出したことによ
   り自動的にメモリリセットの実行状態に遷移することを
   特徴とする請求項２に記載のメモリアクセス処理装置。
5. 【請求項５】 メモリ状態管理部は、ＣＰＵからの指令
   によりいかなる実行状態からでもメモリリセットの実行
   状態に遷移することを特徴とする請求項２に記載のメモ
   リアクセス処理装置。
6. 【請求項６】 ＣＰＵからの指令によるメモリへの書込
   アドレス及び書込データを保持する書込アドレス・デー
   タ保持部と、 前記書込データとメモリからの読出データとを比較する
   比較部とを備え、 メモリ状態管理部は、メモリ書込時にメモリ状態検出部
   がエラーを検出したことによりメモリリセット状態に遷
   移し、このリセット完了後に前記書込アドレスを使用し
   てメモリからデータを読み出し、前記比較部が比較不一
   致を検出した場合は、メモリの前記書込アドレスに前記
   書込データを再書込することを特徴とする請求項２に記
   載のメモリアクセス処理装置。
7. 【請求項７】 複数種のリセット発生条件に従って各対
   応するリセットトリガ信号を生成するリセットトリガ生
   成部と、 リセット方法の選択情報を保持する選択情報保持部とを
   備え、 リセット方法の選択情報に従って対応するリセットトリ
   ガ信号を付勢／消勢することを特徴とする請求項２に記
   載のメモリアクセス処理装置。
8. 【請求項８】 メモリアクセスに関するエラーを計数す
   るカウント部と、 エラー個数の閾値を保持する閾値保持部と、 所定周期におけるエラーカウント値と閾値とを比較して
   エラーカウント値≧閾値によりアラーム信号を生成する
   アラーム検出部とを備えることを特徴とする請求項２に
   記載のメモリアクセス処理装置。
9. 【請求項９】 閾値及び又はエラーの監視周期はＣＰＵ
   から設定可能に構成されていることを特徴とする請求項
   ８に記載のメモリアクセス処理装置。
10. 【請求項１０】 ＣＰＵからの設定情報を記憶する不揮
    発性の設定情報格納メモリと、 装置の初期設定時に設定情報格納メモリの内容を転送さ
    れて記憶する設定情報保持メモリと、 設定情報格納メモリ及び又は設定情報保持メモリの設定
    情報を利用して主信号処理を行う複数の主信号処理部
    と、 各主信号処理部からの時系列なメモリアクセス要求に従
    って設定情報格納メモリ及び又は設定情報保持メモリの
    設定情報を時系列に読み出し、対応する主信号処理部に
    提供する主信号インタフェース処理部と、 ＣＰＵ、設定情報格納メモリ、設定情報保持メモリ及び
    主信号インタフェース処理部の間に介在してこれらの間
    のメモリアクセスの制御を行うメモリアクセス処理部と
    を備えることを特徴とする主信号処理装置。
11. 【請求項１１】 設定情報格納メモリ及び又は設定情報
    保持メモリのアクセス輻輳状態を監視して、監視情報を
    ＣＰＵに通知するコマンド監視制御部を備えることを特
    徴とする請求項１０に記載の主信号処理装置。
12. 【請求項１２】 メモリアクセス処理部は、設定情報格
    納メモリからの読出データを設定情報保持メモリに書き
    込む第１の書込アクセスと、ＣＰＵから設定情報保持メ
    モリへの第２の書込アクセスとの間のアクセスの競合
    を、これらのアクセスタイミングをずらす制御により調
    停する書込制御部を備えることを特徴とする請求項１０
    に記載の主信号処理装置。
13. 【請求項１３】 メモリアクセス処理部は、設定情報保
    持メモリから主信号インタフェース処理部への第１の読
    出アクセスと、設定情報保持メモリからＣＰＵへの第２
    の読出アクセスとの間のアクセスの競合を、これらのア
    クセスタイミングをずらす調整により調停する読出制御
    部を備えることを特徴とする請求項１０に記載の主信号
    処理装置。
14. 【請求項１４】 主信号処理部は、ＣＰＵからのアクセ
    スに従って主信号処理に関する制御及び又は状態に係る
    情報をＣＰＵに出力するＣＰＵインタフェース部を備え
    ることを特徴とする請求項１０に記載の主信号処理装
    置。
15. 【請求項１５】 ＣＰＵからの設定情報を記憶するメモ
    リと、 入力の主信号を時系列に処理する複数の主信号処理部
    と、 入力の主信号に同期してメモリから各主信号処理部に対
    する設定情報を読み出し、これらを各主信号処理部に分
    配する主信号インタフェース処理部と、 前記メモリから読み出された各設定情報を夫々に所定時
    間だけ遅延させる遅延部と、 前記遅延後の各設定情報を出力の主信号に同期して一斉
    に出力する設定情報出力部とを備えることを特徴とする
    主信号処理装置。