JP4047518B2

JP4047518B2 - 入力回路

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Publication number: JP4047518B2
Application number: JP2000136617A
Authority: JP
Inventors: 淳一柳原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2000-05-10
Filing date: 2000-05-10
Publication date: 2008-02-13
Anticipated expiration: 2020-05-10
Also published as: JP2001320272A

Description

【０００１】
【発明の属する技術分野】
本発明は、正、０、及び負の３値の電圧で符号化された信号を入力して、０及び１の２値信号に変換する入力回路に関するものである。
【０００２】
【従来の技術】
例えば、イーサネット等の同軸ケーブルを用いたデータ伝送システムでは、ケーブルの有するキャパシタンスによって、外部導体と内部導体間が直流的に偏位することを防止するために、外部導体に対して内部導体の電位を、伝送するデータに応じて正、０、及び負に順次切り替えて送信する方法が採られることがある。このようなデータ伝送システムでは、例えばデータ“１”に対して正及び負の電圧を用い、データ“０”に対して０の電圧を使用する。更に、連続する同一種類のデータ毎にブロック分けし、ブロック単位に正、０、負、０、正、…の順番で電圧を切り替えて送信するようにしている。
【０００３】
図２（ａ），（ｂ）は、従来の入力回路の構成例と信号波形を示す図であり、同図（ａ）は回路構成図、及び同図（ｂ）は信号波形図である。
【０００４】
図２（ａ）に示すように、この入力回路は、３値の入力信号Ｓ１，Ｓ２が与えられる入力端子１，２を有している。入力端子１，２は、比較器３の＋入力端子及び−入力端子にそれぞれ接続されると共に、比較器４の−入力端子及び＋入力端子にそれぞれ接続されている。比較器３，４のｒ入力端子には、参照電圧ＲＥＦが与えられている。これらの比較器３，４は、−入力端子の電圧を基準にして、＋入力電圧に与えられた電圧が参照電圧ＲＥＦよりも大きいときに、レベル“Ｈ”の信号を出力するものである。また、＋入力端子に与えられた電圧が、参照電圧ＲＥＦよりも低いときには、比較器３，４は、レベル“Ｌ”の信号を出力するようになっている。
【０００５】
比較器３，４の出力側は、論理和ゲート（以下、「ＯＲ」という）５の入力側に接続され、このＯＲ５の出力側が位相固定ループ（以下、「ＰＬＬ」という）６の入力側、及びＤ型のフリップ・フロップ（以下、「ＦＦ」という）７のデータ端子Ｄに接続されている。ＰＬＬ６の出力側は、ＦＦ７のクロック端子Ｃに接続され、このＦＦ７の出力側が出力端子８に接続されている。そして、出力端子８から２値のデータ信号ＤＴが出力されるようになっている。
【０００６】
このような入力回路の入力端子１，２には、例えば図示しない同軸ケーブルの内部導体と外部導体がそれぞれ接続される。そして、図２（ｂ）に示すように、入力端子２の入力信号Ｓ２を基準にして、入力端子１には、０を挟んで正及び負の電圧に交互に切り替えられる入力信号Ｓ１が入力される。
【０００７】
入力信号Ｓ１が０の時、比較器３，４からそれぞれ出力される信号Ｓ３，Ｓ４は共に“Ｌ”であり、ＯＲ５から出力される信号Ｓ５も“Ｌ”となる。入力信号Ｓ１が正の時、比較器３，４の信号Ｓ３，Ｓ４は、それぞれ“Ｈ”，“Ｌ”となり、ＯＲ５の信号Ｓ５は“Ｈ”となる。また、入力信号Ｓ１が負の時、比較器３，４の信号Ｓ３，Ｓ４は、それぞれ“Ｌ”，“Ｈ”となり、ＯＲ５の信号Ｓ５は“Ｈ”となる。
【０００８】
信号Ｓ５はＰＬＬ６に入力され、このＰＬＬ６で位相同期がとられて入力信号Ｓ１，Ｓ２のデータ周期に一致したクロック信号ＣＬＫが再生され、ＦＦ７のクロック端子Ｃに与えられる。ＦＦ７のデータ端子Ｄに入力された信号Ｓ５は、ＰＬＬ６から与えられるクロック信号ＣＬＫに同期して取り込まれ、２値のデータ信号ＤＴとして出力端子８から出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の入力回路では、次のような課題があった。
図２では、理想的な入力信号Ｓ１，Ｓ２が、入力端子１，２に入力された場合について説明したが、実際に同軸ケーブル等を伝送されてきた信号には、レベル変化時に生ずるリンギング等の雑音が重畳されている。このため、雑音の振幅が参照電圧ＲＥＦを越えると、比較器３，４から出力される信号Ｓ３，Ｓ４に雑音成分が出力され、正しくデータを入力することができず、データ誤りが生ずるおそれがあった。
【００１０】
本発明は、前記従来技術が持っていた課題を解決し、データ誤りがなく安定して３値信号を入力することができる入力回路を提供するものである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、入力回路において、入力信号の電圧が正の参照電圧よりも高くなったときに第１の論理値を出力し、該入力信号の電圧が正の参照電圧よりも低いときには第２の論理値を出力する第１の比較手段と、前記入力信号の電圧が負の参照電圧よりも低くなったときに第１の論理値を出力し、該入力信号の電圧が負の参照電圧よりも高いときには第２の論理値を出力する第２の比較手段とを備えている。
【００１２】
更にこの入力回路は、クロック信号が与えられたときに、第２の出力信号が第１の論理値であれば第２の論理値を保持し、該第２の出力信号が第２の論理値であれば前記第１の比較手段から出力された論理値を保持して第１の出力信号として出力する第１の保持手段と、前記クロック信号が与えられたときに、前記第１の出力信号が第１の論理値であれば第２の論理値を保持し、該第１の出力信号が第２の論理値であれば前記第２の比較手段から出力された論理値を保持して前記第２の出力信号として出力する第２の保持手段と、前記第１及び第２の出力信号に基づいて前記入力信号に対応するデータ信号を出力する出力手段を備えている。
【００１３】
第１の発明によれば、以上のように入力回路を構成したので、次のような作用が行われる。
入力信号が正の参照電圧よりも高いとき、第１の比較手段から第１の論理値（例えば“Ｈ”）が出力され、第２の比較手段からは第２の論理値（例えば“Ｌ”）が出力される。ここでクロック信号が与えられると、第１の保持手段では第１の比較手段の出力信号である“Ｈ”が保持されて出力される。また、第２の保持手段では、“Ｌ”が保持されて出力される。
【００１４】
入力信号が負の参照電圧よりも低いとき、第１の比較手段から“Ｌ”が出力され、第２の比較手段からは“Ｈ”が出力される。ここでクロック信号が与えられると、第１の保持手段では“Ｌ”が保持されて出力される。また、第２の保持手段では、第２の比較手段の出力信号である“Ｈ”が保持されて出力される。
入力信号が正の参照電圧と負の参照電圧の間にあるとき、第１及び第２の比較手段から“Ｌ”が出力される。ここでクロック信号が与えられると、第１及び第２の保持手段では“Ｌ”が保持されて出力される。
【００１５】
第２の発明は、入力回路において、入力信号の電圧が正の第１参照電圧よりも低くなったときに第１の検出信号を出力する第１の比較手段と、前記入力信号の電圧が前記第１参照電圧よりも高い第２参照電圧よりも高くなったときに第２の検出信号を出力する第２の比較手段と、前記入力信号の電圧が負の第３参照電圧よりも高くなったときに第３の検出信号を出力する第３の比較手段と、前記入力信号の電圧が前記第３参照電圧よりも低い第４参照電圧よりも低くなったときに第４の検出信号を出力する第４の比較手段を備えている。
【００１６】
更にこの入力回路は、前記第１の検出信号によって第２の論理値を出力し、前記第２の検出信号によって第１の論理値を出力する第１の検出手段と、前記第３の検出信号によって第２の論理値を出力し、前記第４の検出信号によって第１の論理値を出力する第２の検出手段と、前記第１及び第２の検出手段から出力される論理値に基づいて前記入力信号に対応するデータ信号を出力する出力手段を備えている。
【００１７】
第２の発明によれば、次のような作用が行われる。
入力信号が第２の参照電圧よりも高くなると、第１の検出手段から第１の論理値が出力され、この入力信号が第１の参照電圧よりも低くなるまで第１の検出手段はその状態に保持される。入力信号が第２の参照電圧と第３の参照電圧の間にあるときは、第１及び第２の検出手段から共に第２の論理値が出力される。入力信号が第４の参照電圧よりも低くなると、第２の検出手段から第１の論理値が出力され、この入力信号が第３の参照電圧よりも高くなるまで第２の検出手段はその状態に保持される。
【００１８】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す入力回路の構成図である。
この入力回路は、３値の入力信号Ｖ１１，Ｖ１２が与えられる入力端子１１，１２を有している。入力端子１１，１２は、第１の比較手段（例えば、比較器）１３の＋入力端子及び−入力端子にそれぞれ接続されると共に、第２の比較手段（例えば、比較器）１４の−入力端子及び＋入力端子にそれぞれ接続されている。比較器１３，１４のｒ入力端子には、参照電圧ＲＥＦが与えられている。これらの比較器１３，１４は、−入力端子の電圧を基準にして、＋入力電圧に与えられた電圧が参照電圧ＲＥＦよりも高いときに、“Ｈ”の信号を出力するものである。また、＋入力端子に与えられた電圧が参照電圧ＲＥＦよりも低いときには、比較器１３，１４は、“Ｌ”の信号を出力するようになっている。
【００１９】
比較器１３，１４の出力側は、それぞれインバータ１５，１６を介して、否定的論理和ゲート（以下、「ＮＯＲ」という）１７，１８の第１の入力側に接続されている。また、比較器１３，１４の出力側はＯＲ１９の入力側に接続され、このＯＲ１９の出力側がＰＬＬ２０に接続されている。ＰＬＬ２０の出力側は、第１及び第２の保持手段（例えば、Ｄ型のＦＦ）２１，２２のクロック端子Ｃに接続されている。これらのＦＦ２１，２２のデータ端子Ｄは、それぞれＮＯＲ１７，１８の出力側に接続されている。ＦＦ２１の出力側はＮＯＲ１８の第２の入力側に接続され、ＦＦ２２の出力側はＮＯＲ１７の第２の入力側に接続されている。
【００２０】
更に、ＦＦ２１，２２の出力側はＯＲ２３の入力側に接続され、このＯＲ２３の出力側が出力端子２４に接続されている。そして、この出力端子２４から２値のデータ信号ＤＴが出力されるようになっている。
【００２１】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
図３の時刻ｔ０において、入力信号Ｖ１１が正側の参照電圧ＲＥＦよりも高い電圧で安定しているとき、比較器１３，１４から出力される信号Ｓ１３，Ｓ１４は、それぞれ“Ｈ”，“Ｌ”である。信号Ｓ１３，Ｓ１４は、それぞれインバータ１５，１６を介してＮＯＲ１７，１８に入力され、このＮＯＲ１８から出力される信号Ｓ１８は“Ｌ”となっている。
【００２２】
時刻ｔ１において、ＰＬＬ２０から出力されるクロック信号ＣＬＫが立ち上がると、ＮＯＲ１８の信号Ｓ１８はＦＦ２２で保持され、このＦＦ２２から出力される信号Ｓ２２は“Ｌ”になる。これにより、ＮＯＲ１７から出力される信号Ｓ１７は“Ｈ”になり、ＦＦ２１から出力される信号Ｓ２１も“Ｈ”となる。
【００２３】
時刻ｔ２において、入力信号Ｖ１１が低下して正側の参照電圧ＲＥＦよりも低くなると、比較器１３の信号Ｓ１３は“Ｌ”になる。時刻ｔ３において、入力信号Ｖ１１が更に低下し、リンギングによって負側の参照電圧ＲＥＦよりも低くなると、比較器１４の信号Ｓ１４は“Ｈ”になる。時刻ｔ４において、リンギングによって入力信号Ｖ１１が上昇して負側の参照電圧ＲＥＦよりも高くなると、比較器１４の信号Ｓ１４は“Ｌ”になる。
【００２４】
時刻ｔ５において、リンギングによって入力信号Ｖ１１が更に上昇して正側の参照電圧ＲＥＦよりも高くなると、比較器１３の信号Ｓ１３は“Ｈ”になる。時刻ｔ６において、リンギングによって入力信号Ｖ１１が低下して正側の参照電圧ＲＥＦよりも低くなると、比較器１３の信号Ｓ１３は“Ｌ”になる。これ以降、リンギングの振幅が小さくなって、入力信号Ｖ１１の変動範囲が正側及び負側の参照電圧ＲＥＦ以内に収束すると、比較器１３，１４の信号Ｓ１３，Ｓ１４は共に“Ｌ”となって安定する。
【００２５】
このように、リンギングによって比較器１４の信号Ｓ１４が変動している間、ＦＦ２１の信号Ｓ２１は“Ｈ”になっているので、ＮＯＲ１８の信号Ｓ１８は常に“Ｌ”に保たれて、応答禁止状態となる。そして、時刻ｔｘにおいてＰＬＬ２０から出力されるクロック信号ＣＬＫが立ち上がると、ＮＯＲ１８の“Ｌ”の信号Ｓ１８はＦＦ２２で保持される。
【００２６】
また、ＮＯＲ１７の信号Ｓ１７はＦＦ２１によって保持され、このＦＦ２１から“Ｌ”の信号Ｓ２１が出力される。これにより、ＯＲ２３から出力されるデータ信号ＤＴは“Ｌ”になる。また、ＦＦ２１から“Ｌ”の信号Ｓ２１がＮＯＲ１８に与えられ、このＮＯＲ１８は比較器１４の信号Ｓ１４に対して応答可能状態となる。
【００２７】
一方、ＯＲ１９は、比較器１３，１４の信号Ｓ１３，Ｓ１４の双方に対して応答し、このＯＲ１９から出力される信号Ｓ１９は、図示したようにリンギングに応じて変化する。
【００２８】
時刻ｔ７において、入力信号Ｖ１１が低下して負側の参照電圧ＲＥＦよりも低くなると、比較器１４の信号Ｓ１４は“Ｈ”となる。これにより、ＯＲ１９の信号Ｓ１９は“Ｈ”となり、ＰＬＬ２０においてクロック信号ＣＬＫの位相調整が行われる。その後、リンギングによって入力信号Ｖ１１が変化しても、負側の参照電圧ＲＥＦ以下であれば、比較器１４の信号Ｓ１４は変化しない、
【００２９】
時刻ｔ８において、ＰＬＬ２０のクロック信号ＣＬＫが立ち上がると、ＮＯＲ１７，１８の信号Ｓ１７，Ｓ１８は、それぞれＦＦ２１，２２に保持される。これにより、ＯＲ２３から出力されるデータ信号ＤＴは“Ｈ”になる。
【００３０】
ここまで、入力信号圧Ｖ１１が正から０に変化し、更に０から負に変化するまでの動作を説明したが、負から０に変化し、更に０から正に変化するときの動作も、ほぼ同様である。
【００３１】
即ち、時刻ｔ９において、入力信号Ｖ１１が上昇して負側の参照電圧ＲＥＦよりも高くなると、比較器１４の信号Ｓ１４は“Ｌ”になる。時刻ｔ１０において、入力信号Ｖ１１が更に上昇し、正側の参照電圧ＲＥＦよりも高くなると、比較器１３の信号Ｓ１３は“Ｈ”になる。時刻ｔ１１において、入力信号Ｖ１１が低下して正側の参照電圧ＲＥＦよりも低くなると、比較器１３の信号Ｓ１３は“Ｌ”になる。時刻ｔ１２において、入力信号Ｖ１１が更に低下して負側の参照電圧ＲＥＦよりも低くなると、比較器１４の信号Ｓ１４は“Ｈ”になる。時刻ｔ１３において、入力信号Ｖ１１が上昇して負側の参照電圧ＲＥＦよりも高くなると、比較器１４の信号Ｓ１４は“Ｌ”になる。これ以降、リンギングの振幅が小さくなって、入力信号Ｖ１１の変動範囲が正側及び負側の参照電圧ＲＥＦ以内に収束すると、比較器１３，１４の信号Ｓ１３，Ｓ１４は共に“Ｌ”で安定する。
【００３２】
このように、リンギングによって比較器１３の信号Ｓ１３が変動している間、ＦＦ２２の信号Ｓ２２は“Ｈ”となっているので、ＮＯＲ１７の信号Ｓ１７は常に“Ｌ”に保たれて、応答禁止状態となる。そして、時刻ｔｙにおいてＰＬＬ２０から出力されるクロック信号ＣＬＫが立ち上がると、ＮＯＲ１７の信号Ｓ１７はＦＦ２１で保持される。
【００３３】
また、ＮＯＲ１８の信号Ｓ１８はＦＦ２２によって保持され、このＦＦ２２から“Ｌ”の信号Ｓ２２が出力される。これにより、ＯＲ２３から出力されるデータ信号ＤＴは“Ｌ”となる。更に“Ｌ”の信号Ｓ２２がＮＯＲ１７に与えられ、このＮＯＲ１７は、比較器１３の信号Ｓ１３に対して応答可能状態となる。
【００３４】
以上のように、この第１の実施形態の入力回路は、比較器１３で正の入力信号Ｖ１１を検出してから０の入力信号Ｖ１１を検出するまでその状態を保持するＦＦ２１と、このＦＦ２１の信号Ｓ２１によって比較器１４の信号Ｓ１４を停止させるためのＮＯＲ１８を有している。更に、比較器１４で負の入力信号Ｖ１１を検出してから０の入力信号Ｖ１１を検出するまでその状態を保持するＦＦ２２と、このＦＦ２２の信号Ｓ２２によって比較器１３の信号Ｓ１３を停止させるためのＮＯＲ１７を有している。このような応答制御回路により、入力信号Ｖ１１の変化時に、リンギング等によって正から負、または負から正へ変化する誤ったデータの取り込みを防止することができる。
【００３５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示す入力回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
この入力回路は、３値の入力信号Ｖ１１，Ｖ１２が与えられる入力端子１１，１２を有している。入力端子１１，１２は、第１及び第２の比較手段（例えば、比較器）１３，１３ａの＋入力端子及び−入力端子にそれぞれ接続されると共に、第３及び第４の比較手段（例えば、比較器）１４，１４ａの−入力端子及び＋入力端子にそれぞれ接続されている。比較器１３，１４のｒ入力端子には、参照電圧ＲＥＦ２が与えられ、比較器１３ａ，１４ａのｒ入力端子には、参照電圧ＲＥＦ１が与えられている。参照電圧ＲＥＦ１，ＲＥＦ２は正規の入力信号レベルよりも低く、かつＲＥＦ１＜ＲＥＦ２となるように設定されている。
【００３６】
比較器１３等は、−入力端子の電圧を基準にして、＋入力電圧に与えられた電圧がｒ入力端子の電圧よりも高いときに、“Ｈ”の信号を出力するものである。また、＋入力端子に与えられた電圧がｒ入力端子の電圧よりも低いときには、比較器１３等は、“Ｌ”の信号を出力するようになっている。
【００３７】
比較器１３の出力側は、インバータ１５を介して第１の検出手段（例えば、ＳＲ型のＦＦ）２５のセット端子Ｓに接続されている。また、比較器１３ａの出力側は、ＦＦ２５のリセット端子Ｒに接続されている。同様に、比較器１４の出力側は、インバータ１６を介して第２の検出手段（例えば、ＳＲ型のＦＦ）２６のセット端子Ｓに、比較器１４ａの出力側はこのＦＦ２６のリセット端子Ｒに、それぞれ接続されている。
【００３８】
ＦＦ２５，２６の出力側は、否定的論理積ゲート（以下、「ＮＡＮＤ」という）２７の入力側に接続され、このＮＡＮＤ２７の出力側に、ＰＬＬ２０とＤ型のＦＦ２８のデータ端子Ｄが接続されている。ＰＬＬ２０の出力側はＦＦ２８のクロック端子Ｃに接続され、このＦＦ２８の出力側が出力端子２４に接続されている。そして、出力端子２４から２値のデータ信号ＤＴが出力されるようになっている。
【００３９】
図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。
図５の時刻Ｔ０において、入力信号Ｖ１１が正側の参照電圧ＲＥＦ２よりも高い電圧で安定しているとき、比較器１３，１３ａから出力される信号Ｓ１３，Ｓ１３ａは、共に“Ｈ”である。これにより、ＦＦ２５から出力される信号Ｓ２５は“Ｌ”である。また、比較器１４，１４ａから出力される信号Ｓ１４，Ｓ１４ａは、共に“Ｌ”である。従って、ＦＦ２６から出力される信号Ｓ２６は“Ｈ”、ＮＡＮＤ２７から出力される信号Ｓ２７は“Ｈ”となっている。
【００４０】
時刻Ｔ１において、ＰＬＬ２０から出力されるクロック信号ＣＬＫが立ち上がると、ＮＡＮＤ２７の信号Ｓ２７はＦＦ２８で保持され、出力端子２４から“Ｈ”のデータ信号ＤＴが出力される。
【００４１】
時刻Ｔ２において、入力信号Ｖ１１が低下して正側の参照電圧ＲＥＦ２よりも低くなると、比較器１３の信号Ｓ１３は“Ｌ”になる。引き続いて入力信号Ｖ１１が低下し、時刻Ｔ３において、入力信号Ｖ１１が正側の参照電圧ＲＥＦ１よりも低くなると、比較器１３ａの信号Ｓ１３ａは“Ｌ”になる。これにより、ＦＦ２５の信号Ｓ２５は“Ｈ”、ＮＡＮＤ２７の信号Ｓ２７は“Ｌ”になる。
【００４２】
その後、リンギングによって入力信号Ｖ１１が変動すると、比較器１３ａ，１４ａから“Ｈ”のパルスが出力される。しかし、入力信号Ｖ１１の変動範囲が正側及び負側の参照電圧ＲＥＦ２以内であれば、比較器１３，１４の信号Ｓ１３，Ｓ１４は“Ｌ”のままで、ＦＦ２５，２６の状態は変化しない。
【００４３】
時刻Ｔ４において、クロック信号ＣＬＫが立ち上がると、ＮＡＮＤ２７の信号Ｓ２７はＦＦ２８で保持され、出力端子２４から“Ｌ”のデータ信号ＤＴが出力される。
【００４４】
時刻Ｔ５において、入力信号Ｖ１１が低下して負側の参照電圧ＲＥＦ１よりも低くなると、比較器１４ａの信号Ｓ１４ａは“Ｈ”になる。引き続いて入力信号Ｖ１１が低下し、時刻Ｔ６において、入力信号Ｖ１１が負側の参照電圧ＲＥＦ２よりも低くなると、比較器１４の信号Ｓ１４は“Ｈ”になる。これにより、ＦＦ２６の信号Ｓ２６は“Ｌ”、ＮＡＮＤ２７の信号Ｓ２７は“Ｈ”になる。ＮＡＮＤ２７の信号Ｓ２７はＰＬＬ２０に与えられ、この信号Ｓ２７の立ち上がりに基づいて、クロック信号ＣＬＫの位相調整が行われる。
【００４５】
その後、リンギングによって入力信号Ｖ１１が変動すると、比較器１４から“Ｌ”のパルスが出力される。しかし、入力信号Ｖ１１の変動範囲が負側の参照電圧ＲＥＦ１以下であれば、比較器１４ａの信号Ｓ１４ａは“Ｈ”のままで、ＦＦ２６の状態は変化しない。
【００４６】
時刻Ｔ７において、クロック信号ＣＬＫが立ち上がると、ＮＡＮＤ２７の信号Ｓ２７はＦＦ２８で保持され、出力端子２４から“Ｈ”のデータ信号ＤＴが出力される。
【００４７】
ここまで、入力信号圧Ｖ１１が正から０に変化し、更に０から負に変化するまでの動作を説明したが、負から０に変化し、更に０から正に変化するときの動作も、ほぼ同様である。
【００４８】
即ち、時刻Ｔ８において、入力信号Ｖ１１が上昇して負側の参照電圧ＲＥＦ２よりも高くなると、比較器１４の信号Ｓ１４は“Ｌ”になる。引き続いて入力信号Ｖ１１が上昇し、時刻Ｔ９において入力信号Ｖ１１が負側の参照電圧ＲＥＦ１よりも高くなると、比較器１４ａの信号Ｓ１４ａは“Ｌ”になる。これにより、ＦＦ２６の信号Ｓ２６は“Ｈ”、ＮＡＮＤ２７の信号Ｓ２７は“Ｌ”になる。その後、リンギングによって入力信号Ｖ１１が変動すると、比較器１３ａ，１４ａから“Ｈ”のパルスが出力される。しかし、入力信号Ｖ１１の変動範囲が正側及び負側の参照電圧ＲＥＦ２以内であれば、比較器１３，１４の信号Ｓ１３，Ｓ１４は“Ｌ”のままで、ＦＦ２５，２６の状態は変化しない。
【００４９】
時刻Ｔ１０において、クロック信号ＣＬＫが立ち上がると、ＮＡＮＤ２７の信号Ｓ２７はＦＦ２８で保持され、出力端子２４から“Ｌ”のデータ信号ＤＴが出力される。
【００５０】
時刻Ｔ１１において、入力信号Ｖ１１が上昇して正側の参照電圧ＲＥＦ１よりも高くなると、比較器１３の信号Ｓ１３は“Ｈ”になる。引き続いて入力信号Ｖ１１が上昇し、時刻Ｔ１２において入力信号Ｖ１１が正側の参照電圧ＲＥＦ２よりも高くなると、比較器１３ａの信号Ｓ１３ａは“Ｈ”になる。これにより、ＦＦ２５の信号Ｓ２５は“Ｌ”、ＮＡＮＤ２７の信号Ｓ２７は“Ｈ”になる。ＮＡＮＤ２７の信号Ｓ２７はＰＬＬ２０に与えられ、この信号Ｓ２７の立ち上がりに基づいて、クロック信号ＣＬＫの位相調整が行われる。その後、リンギングによって入力信号Ｖ１１が変動すると、比較器１３から“Ｌ”のパルスが出力される。しかし、入力信号Ｖ１１の変動範囲が参照電圧ＲＥＦ１以上であれば、比較器１３ａの信号Ｓ１３ａは“Ｈ”のままで、ＦＦ２５の状態は変化しない。
【００５１】
時刻Ｔ１３において、クロック信号ＣＬＫが立ち上がると、ＮＡＮＤ２７の信号Ｓ２７はＦＦ２８で保持され、出力端子２４から“Ｈ”のデータ信号ＤＴが出力される。
【００５２】
以上のように、この第２の実施形態の入力回路は、正の入力信号Ｖ１１を検出するために異なる参照電圧を用いる２つの比較器１３，１３ａと、この比較器１３，１３ａの検出信号で入力信号の状態を保持するＦＦ２５を有している。また、負の入力信号Ｖ１１を検出するために異なる参照電圧を用いる２つの比較器１４，１４ａと、この比較器１４，１４ａの検出信号で入力信号の状態を保持するＦＦ２６を有している。これにより、ヒステリシス特性を持たせて入力信号Ｖ１１を検出することができるので、リンギング等の雑音に影響されず安定したデータ入力ができる。
【００５３】
（第３の実施形態）
図６は、本発明の第３の実施形態を示す入力回路の構成図であり、図１及び図４中の要素と共通の要素には共通の符号が付されている。
この入力回路は、図１と図４の入力回路を組み合わせたものであり、図４と同様の、比較器１３，１３ａ，１４，１４ａ、インバータ１５，１６、及びＦＦ２５，２６を有している。ＦＦ２５，２６の出力側には、図１と同様に、ＮＯＲ１７，１８、ＦＦ２１，２２、及びＯＲ２３が接続されている。そして、ＯＲ２３の出力側が出力端子２４に接続され、ここからデータ信号ＤＴが出力されるようになっている。
【００５４】
この入力回路の動作は、図１と図４の入力回路と同様である。
即ち、リンギング等の雑音を含んだ入力信号は、２つの参照電圧ＲＥＦ１，ＲＥＦ２を閾値とする比較器１３，１３ａ，１４，１４ａ、及びＦＦ２５，２６によるヒステリシス特性で、雑音の影響を排除したレベル判定が行われ、判定結果がこれらのＦＦ２５，２６から信号Ｓ２５，Ｓ２６として出力される。
【００５５】
更に、信号Ｓ２５，Ｓ２６は、ＯＲ１７，１８及びＦＦ２１，２２で構成される応答制御回路によって、不合理なパルスが除去される。
【００５６】
以上のように、この第３の実施形態の入力回路は、リンギング等の雑音の影響を排除すると共に、正から負、または負から正へ変化する誤ったデータの取り込みを防止することが可能になり、安定したデータ入力ができる。
【００５７】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ）正側及び負側の参照電圧ＲＥＦ等として、同一の電圧を使用しているが、異なる電圧でも良い。また、参照電圧を外部から与えずに比較器内部で生成するようにしても良い。
（ｂ）動作説明を明確にするために論理値を正論理で統一した構成にしているが、負論理を使用しても良い。また、正論理と負論理を組み合わせた構成にしても良い。
【００５８】
（ｃ）データを保持するためのクロック信号ＣＬＫを、内部のＰＬＬ２０で生成するようにしているが、外部から与えられるクロック信号を使用しても良い。
（ｄ）動作説明では、入力信号Ｖ１２を基準として入力信号Ｖ１１の電圧の変化に対応した説明を行ったが、伝送路にツイストペア線を用いた場合には、入力信号Ｖ１１，Ｖ１２は差動入力信号となる。
【００５９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、それぞれ正側及び負側の入力信号を保持する第１及び第２の保持手段を備え、第１の論理値（例えば、“Ｈ”）を保持した保持手段の出力信号によって、他方の保持手段の入力を禁止するように構成している。これにより、出力するデータ信号が０を通らずに正側から負側、或いは負側から正側に直接変化することを禁止することができ、誤ったデータの取り込みを防止することができる。
【００６０】
第２の発明によれば、異なる参照電圧で２段階に入力信号の電圧を検出する第１及び第２の比較手段と、第３及び第４の比較手段を備えている。更に、第１及び第２の比較手段の検出信号によってヒステリシス特性を持たせて正側の入力信号を保持する第１の検出手段と、第３及び第４の比較手段の検出信号によってヒステリシス特性を持たせて負側の入力信号を保持する第２の検出手段を備えている。これにより、リンギング等の雑音の影響を抑制して誤ったデータの取り込みを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す入力回路の構成図である。
【図２】従来の入力回路の構成例と信号波形を示す図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示す入力回路の構成図である。
【図５】図４の動作を示す信号波形図である。
【図６】本発明の第３の実施形態を示す入力回路の構成図である。
【符号の説明】
１３，１３ａ，１４，１４ａ比較器
１７，１８ＮＯＲ（否定的論理和ゲート）
２１，２２，２５，２６，２８ＦＦ（フリップ・フロップ）

Claims

入力信号の電圧が正の参照電圧よりも高くなったときに第１の論理値を出力し、該入力信号の電圧が正の参照電圧よりも低いときには第２の論理値を出力する第１の比較手段と、
前記入力信号の電圧が負の参照電圧よりも低くなったときに第１の論理値を出力し、該入力信号の電圧が負の参照電圧よりも高いときには第２の論理値を出力する第２の比較手段と、
クロック信号が与えられたときに、第２の出力信号が第１の論理値であれば第２の論理値を保持し、該第２の出力信号が第２の論理値であれば前記第１の比較手段から出力された論理値を保持して第１の出力信号として出力する第１の保持手段と、
前記クロック信号が与えられたときに、前記第１の出力信号が第１の論理値であれば第２の論理値を保持し、該第１の出力信号が第２の論理値であれば前記第２の比較手段から出力された論理値を保持して前記第２の出力信号として出力する第２の保持手段と、
前記第１及び第２の出力信号に基づいて前記入力信号に対応するデータ信号を出力する出力手段とを、
備えたことを特徴とする入力回路。
入力信号の電圧が正の第１参照電圧よりも低くなったときに第１の検出信号を出力する第１の比較手段と、
前記入力信号の電圧が前記第１参照電圧よりも高い第２参照電圧よりも高くなったときに第２の検出信号を出力する第２の比較手段と、
前記入力信号の電圧が負の第３参照電圧よりも高くなったときに第３の検出信号を出力する第３の比較手段と、
前記入力信号の電圧が前記第３参照電圧よりも低い第４参照電圧よりも低くなったときに第４の検出信号を出力する第４の比較手段と、
前記第１の検出信号によって第２の論理値を出力し、前記第２の検出信号によって第１の論理値を出力する第１の検出手段と、
前記第３の検出信号によって第２の論理値を出力し、前記第４の検出信号によって第１の論理値を出力する第２の検出手段と、
前記第１及び第２の検出手段から出力される論理値に基づいて前記入力信号に対応するデータ信号を出力する出力手段とを、
備えたことを特徴とする入力回路。