JP3381683B2 - 差動入力回路及びその誤動作防止方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２つの入力信号を
受けて動作する差動入力回路及びその誤動作防止方法に
関する。

【０００２】

【従来の技術】従来の差動入力回路を使用したインタフ
ェースの例を図１０（ａ）に示す。従来の差動入力回路
を利用したインターフェースでは、差動入力回路４２は
伝送線４３を介して差動入力回路４２へ信号を送出する
入力回路４１と接続されている。また、差動入力回路４
２のそれぞれの入力端には入力信号に対する参照電圧Ｖ
refが接続されている。入力回路４１から送出された差
動入力信号は、伝送線４３を介して差動入力回路４２に
入力され、差動入力回路４２はこの差動入力信号に応じ
て所定の出力を行う構成となっている。

【０００３】上記構成において、入力回路４１および差
動入力回路４２の電源制御がそれぞれ異なっている場合
や、入力回路４１および差動入力回路４２の接続が分離
可能である場合には、差動入力回路４２の電源が入って
いる状態で、入力側の接続相手である入力回路４１が接
続されていない、または、接続されていても入力回路４
１の電源が入っていないという事態が起こり得る。ま
た、さらには、図１０（ｂ）のように差動入力回路４２
の電源が入っている状態で伝送線４３が切断されるとい
う事態も発生し得る。このような場合、差動入力回路４
２の入力端子は、オープンとなって終端した状態となっ
てしまう。この従来の例においては、伝送路４３が切断
されるか、または、入力回路４１が接続されていない状
態になると、参照電圧Ｖrefが差動入力回路４２へのそ
れぞれの入力信号となって同一レベルの信号が差動入力
回路４２に連続して入力されることになる。

【０００４】しかしながら、一般に、差動入力回路は同
一レベルの信号が連続して入力された場合、微少のノイ
ズにより差動信号入力間にレベル差が生じ、その出力が
不用意に動作したり、ノイズによってはその出力が発振
したりする等の問題点が存在している。したがって、こ
のような場合、差動入力回路４２は予期しない動作を行
ってその出力側に接続している図示しない回路等の消費
電流を増加させたり、もしくは、他の回路動作に影響を
与えるなどの問題を引き起こす可能性があった。

【０００５】

【発明が解決しようとする課題】このような問題を回避
するために、従来の差動入力回路では、入力側の接続相
手がない、入力側の接続相手の電源が入っていない、ま
たは、伝送路４３が切断されている等して終端がオープ
ンとなった場合でも、差動入力回路４２への入力信号の
電圧レベルが連続して同一にならないように差動入力回
路４２の入力側終端の参照電圧Ｖrefを互いに若干異な
るものにしていた。しかしながら、高速信号のインタフ
ェースではこのような終端電圧の違いによっては通常動
作の動作マージンが減少してしまうという問題があっ
た。

【０００６】本発明の目的は、差動入力回路において、
参照電圧を互いに若干異なるものにすることなく、２つ
の差動入力信号が同一レベルで連続して入力された場合
でも不用意な発振などを起こさず安定した出力を保証す
る差動入力回路を提供することにある。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に本発明の差動入力回路は、２つの入力信号が所定時間
以上連続して互いに同一レベルの信号であることを検出
すると、所定の信号を出力する。

【０００８】また、本発明の差動入力回路は、２つの入
力信号の一方と閾値電圧とを入力とする第１の差動入力
バッファと、前記２つの入力信号の他方と前記閾値電圧
とを入力とする第２の差動入力バッファと、前記第１及
び第２の差動入力バッファの出力をそれぞれ所定時間遅
延させる第１及び第２の遅延回路と、前記第１及び第２
の差動入力バッファの出力と、前記第１及び第２の遅延
回路の出力とから、前記２つの入力信号が所定時間以上
連続して互いに同一レベルの信号となっているか否かを
判断し、所定時間以上連続して互いに同一レベルの信号
となっていると判断すると所定の信号を出力するレベル
検出回路とを有する。

【０００９】さらに、前記２つの入力信号を入力とする
第３の差動入力バッファをさらに有し、前記レベル検出
回路は、前記２つの入力信号が所定時間以上連続して互
いに同一レベルの信号となっていないと判断した際は、
前記第３の差動入力バッファの出力と前記所定の信号と
から前記第３の差動入力バッファの出力を選択して出力
する。

【００１０】さらに、前記レベル検出回路は、前記第１
及び第２の差動入力バッファの出力が互いに同一で、か
つ、前記第１及び第２の遅延回路の出力が互いに異なる
ときに、前記２つの入力信号が所定時間以上互いに同一
レベルであると判断する。

【００１１】また、前記閾値電圧は、前記２つの入力信
号の参照電圧とは異なる値である。

【００１２】さらに、本発明の差動入力回路の誤動作防
止方法は、２つの入力信号を受けて動作する差動入力回
路において、前記２つの入力信号をそれぞれ閾値電圧と
比較し、前期比較結果と前記比較結果のそれぞれを所定
時間遅延させた遅延信号とから前記２つの入力信号が所
定時間以上互いに同一レベルであるか否かを判断し、前
記２つの信号が所定の時間以上互いに同一レベルであれ
ば、所定の信号を出力する。

【００１３】また、本発明の差動入力回路の誤動作防止
方法は、前記比較結果が同一で、かつ、それぞれの前記
遅延信号が相異なる場合に前記２つの入力信号が所定の
時間以上互いに同一レベルであると判断する。

【００１４】

【発明の実施の形態】次に本発明の差動入力回路の実施
の形態について図面を参照して詳細に説明する。図１を
参照すると、本発明の差動入力回路１０は、互いに相反
する入力信号ＩＮ、ＩＮ＃が入力される差動入力バッフ
ァ１１と、参照電圧（Ｖref）付近の閾値電圧（Ｖre
f'）と入力信号ＩＮとが入力される差動入力バッファ１
２と、参照電圧付近の閾値電圧(Ｖref')と入力信号ＩＮ
＃とが入力される差動入力バッファ１３と、差動入力バ
ッファ１２および１３の出力をそれぞれ所定の時間遅延
させる遅延回路１４および１５と、差動入力バッファ１
２および１３の出力と遅延回路１４および１５の出力と
を入力信号として差動入力回路１０の出力を制御するレ
ベル検出回路１６とを有して構成される。

【００１５】尚、本実施の形態では、閾値電圧Ｖref'を
参照電圧Ｖrefよりもやや大きな値として設定してい
る。これは、入力信号ＩＮまたはＩＮ＃が参照信号Ｖre
fと同一レベルになった際に、差動入力バッファ１２お
よび１３がこれを確実に検出できるようにするためであ
る。

【００１６】図１および２を参照すると、入力信号ＩＮ
およびＩＮ＃には通常互いに逆のレベルの信号が入力さ
れている。信号レベルの切り替わり時には、これら２つ
の入力信号は中間値となる参照電圧Ｖrefで同一レベル
になることがあるが、これは入力信号の切り替わりの際
に一瞬発生するものであって、これらの信号が同一レベ
ルになり続けることはない。したがって、差動入力回路
１０は、このような信号の切り替わりによる同一レベル
の入力によっては誤動作を起こすことはない。これに対
し、入力側の接続相手がない、入力側の接続相手の電源
が入っていない、または、入力側の伝送路が切断されて
いるなど、何らかの異常により入力信号ＩＮおよびＩＮ
＃の入力レベルが参照電圧Ｖrefで同一となる場合があ
る。例えば、図３を参照すると、入力側の伝送路が切断
された場合には、ある時点から差動入力バッファ１１に
は同一レベルの入力が行われ続けることになり、差動入
力バッファ１１には発信を起こすなどの不具合が発生す
る。

【００１７】本願発明においては、これらのことを鑑
み、閾値電圧Ｖref'と入力信号ＩＮとを差動入力バッフ
ァ１２に、閾値電圧Ｖref'と入力信号ＩＮ＃とを差動入
力バッファ１３に入力し、入力信号ＩＮおよびＩＮ＃の
レベルをそれぞれ測定する。また、その結果をそれぞれ
ＩＮ１およびＩＮ３としてレベル検出回路１６へ送出す
る。さらに、これらのＩＮ１およびＩＮ３を遅延回路１
４および１５により一定時間ｔｄだけ遅延させたものを
ＩＮ２およびＩＮ４としてレベル検出回路１６に送出す
る。遅延時間ｔｄは、入力信号ＩＮおよびＩＮ＃の信号
レベルが切り替わるための時間より長く設定されればよ
く、その値は各機器により適宜設定されればよい。

【００１８】レベル検出回路１６は、これらＩＮ１〜Ｉ
Ｎ４を入力として差動入力バッファ１１の状態を判断す
る。レベル検出回路１６は、差動入力バッファ１１が正
常動作していると判断すれば差動入力バッファ１１の出
力Ｌ１をそのままＬ２へと送出する。一方、差動入力バ
ッファ１１に誤動作の可能性があると判断するとＬ１を
Ｌ２には送出せずに固定値“Low”（もしくは“Hig
h”）をＬ２に出力する。

【００１９】入力信号ＩＮおよびＩＮ＃は、通常動作時
には逆のレベルの入力が行われるために差動入力バッフ
ァ１２および１３の出力ＩＮ１およびＩＮ３は“High”
と“Low”の組となる。したがって、レベル検出回路１
６はＩＮ１およびＩＮ３が“High”と“Low”の組であ
ると判断するとＩＮ２およびＩＮ４の入力に関係なく差
動入力バッファ１１の出力Ｌ１をそのままＬ２へと送出
する。

【００２０】一方、入力信号ＩＮおよびＩＮ＃が参照電
圧Ｖrefで一定の場合、参照電圧Ｖrefが閾値電圧Ｖref'
よりも低いために差動入力バッファ１２および１３の出
力ＩＮ１およびＩＮ３がともに“Low”となって検出さ
れる。しかしながら、閾値電圧Ｖref'が参照電圧Ｖref
よりもやや高めに設定されているために、通常動作時に
おいても入力信号ＩＮおよびＩＮ＃の信号レベルの切り
替わりの際に一時的に入力信号ＩＮおよびＩＮ＃の両方
がＶref'よりも低くなる期間ｔが存在してしまい、差動
入力バッファ１２および１３の出力ＩＮ１およびＩＮ３
が共に“Low”となる信号レベル切り替え期間が存在し
てしまう。この信号レベル切り替え期間は、信号レベル
が切り替わる時における一時的なものであるため、差動
入力バッファ１１が誤動作を引き起こす可能性はない。

【００２１】そこで、レベル検出回路１６は、ＩＮ１お
よびＩＮ３が共に“Low”となる場合、これが期間ｔに
よるものであるか否かをＩＮ２およびＩＮ４から判断す
る。ＩＮ２およびＩＮ４は、遅延回路１３および１４に
より遅延時間ｔｄだけＩＮ１およびＩＮ３が遅延させら
れたものであるが、この遅延時間ｔｄは期間ｔによって
発生するＩＮおよびＩＮ＃の信号レベルの切り替え期間
よりも長く設定されている。このため、ＩＮ１およびＩ
Ｎ３が共に“Low”であっても、ＩＮ２およびＩＮ４が
“High”と“Low”の組になっている場合は、正常動作
中の信号レベル切り替え期間であると判断し、レベル検
出回路１６はＬ１をそのままＬ２へと出力する。一方、
ＩＮ１およびＩＮ３が共に“Low”であって、さらにＩ
Ｎ２およびＩＮ４が共に“Low”である場合、信号レベ
ル切り替え期間よりも長い遅延時間ｔｄの間継続してＩ
ＮおよびＩＮ＃から同一レベルの信号入力が行われてい
ると判断し、レベル検出回路１６はＬ２への出力を固定
値“Low”にする。

【００２２】次に、本発明におけるレベル検出回路の動
作について説明する。

【００２３】図４を参照すると、レベル検出回路１６
は、まず、ＩＮ１およびＩＮ３が"Low"および"High"の
組み合わせ、すなわち、ＩＮ１が“High”でかつＩＮ３
が“Low”、または、ＩＮ１が“Low”でかつＩＮ３が
“High”であるか否か判断する（ステップＳ１）。Ｎ１
およびＩＮ３が"Low"および"High"の組み合わせであれ
ばレベル検出回路１６は、差動入力バッファ１１からの
入力Ｌ１をＬ２へそのまま出力する（ステップＳ４）。
一方、Ｎ１およびＩＮ３が"Low"および"High"の組み合
わせでなければ、次に、ＩＮ２が“High”でかつＩＮ
１，ＩＮ３およびＩＮ４が“Low”であるか否かを判断
する（ステップＳ２）。この条件を満たせば、ステップ
Ｓ1と同様に差動入力バッファ１１からの入力Ｌ１をＬ
２へそのまま出力する（ステップＳ４）。条件を満たさ
ない場合、ＩＮ４が“High”でかつＩＮ１、ＩＮ２およ
びＩＮ３が“Low”であるか否かを判断する（ステップ
Ｓ３）。この条件を満たせば、ステップＳ1と同様に差
動入力バッファ１１からの入力Ｌ１をＬ２へそのまま出
力する（ステップＳ４）。条件を満たさなければレベル
検出回路１６は、差動入力バッファ１１からの入力Ｌ１
をＬ２へは出力せず、固定値“Low”をＬ２へと出力す
る（ステップＳ５）。

【００２４】図５を参照すると、レベル検出回路１６
は、ＩＮ１およびＩＮ３を入力とする論理積回路２１お
よび２２と、ＩＮ１〜ＩＮ４を入力する論理積回路２３
および２４と、論理積回路２１〜２４を入力とする論理
和回路２５と、差動入力バッファ１１の出力Ｌ１と論理
和回路２５の出力Ｌ３とを入力とする論理積回路２６と
を有して構成される。したがって、以上の説明からも明
らかなように、レベル検出回路１６は、図６に示される
とおりＩＮ１およびＩＮ３が“High”と“Low”の組に
なっている場合か、または、ＩＮ１およびＩＮ３が共に
“Low”であってＩＮ２およびＩＮ４が“High”と“Lo
w”の組になっている場合にのみＬ１をそのままＬ２へ
と出力し、それ以外ではＬ２に固定値“Low”を出力す
る。

【００２５】次に、本発明のレベル検出回路１６の実施
例について説明する。

【００２６】まず、入力信号ＩＮおよびＩＮ＃から通常
の入力が行われた場合について説明する。図５および図
７を参照すると、入力信号ＩＮおよびＩＮ＃からそれぞ
れ“High”と“Low”の信号が入力されたとする。差動
入力バッファ１２および１３ではそれぞれＩＮおよびＩ
Ｎ＃が閾値電圧Ｖref'と比較され、ＩＮ１には“High”
が、ＩＮ３には“Low”が出力される。すると、レベル
検出回路１６のＬ３が“High”となり、論理積回路２６
を介して差動入力バッファ１１の出力Ｌ１がＬ２へと出
力される。

【００２７】続いて入力信号ＩＮおよびＩＮ＃の信号レ
ベルが切り替わると、まず、ｔ１のタイミングで閾値電
圧Ｖref'に近い入力信号ＩＮが閾値電圧Ｖref'よりも低
くなり差動入力バッファ１２の出力ＩＮ１が“High”か
ら“Low”に切り替わる。続いてｔ２のタイミングで入
力信号ＩＮ＃が閾値電圧Ｖref'よりも高くなり、差動入
力バッファ１３の出力ＩＮ３が“Low”から“High”に
切り替わる。このとき、ＩＮ１が“Low”になってから
ＩＮ３が“High”になるまでの間にはＩＮ１およびＩＮ
３が共に“Low”となる信号レベル切り替え期間ｔａが
発生する。しかしながら、ＩＮ１及びＩＮ３がそれぞれ
遅延時間ｔｄだけ遅延されたＩＮ２およびＩＮ４がそれ
ぞれ“High”および“Low”を示すため、レベル検出回
路１６では信号レベル切り替え期間ｔａと判断されてＬ
３は“High”のままとなり、差動入力バッファ１１の出
力Ｌ１がＬ２へと出力され続ける。ＩＮ２およびＩＮ４
はそれぞれｔ４のタイミングまで“High”および“Lo
w”を示すため、ＩＮ１およびＩＮ３が共に“Low”であ
ってもｔ４のタイミングまではＬ１がＬ２へと出力され
続けることになる。

【００２８】一方、ｔ３のタイミングになるとＩＮ１お
よびＩＮ３がそれぞれ“Low”および“High”となる。
この場合、レベル検出回路１６ではＬ３が“High”とな
るため論理積回路２６を介して差動入力バッファ１１の
出力Ｌ１がＬ２へと出力され続ける。以後、通常動作時
はこの動作が繰り返される。

【００２９】次に、入力信号ＩＮおよびＩＮ＃が通常の
入力から異常入力に変化した場合について説明する。図
５および図８を参照すると、まず、入力信号ＩＮおよび
ＩＮ＃からそれぞれ“High”と“Low”の信号が入力さ
れているとする。差動入力バッファ１２および１３では
それぞれ入力信号ＩＮおよびＩＮ＃が閾値電圧Ｖref'と
比較され、ＩＮ１には“High”が、ＩＮ３には“Low”
が出力される。すると、レベル検出回路１６のＬ３が
“High”となり、論理積回路２６によって差動入力バッ
ファ１１の出力Ｌ１がＬ２へと出力される。

【００３０】その後、何らかの異常により、入力信号Ｉ
ＮおよびＩＮ＃が共に参照電圧Ｖrefに収束すると、ｔ
５のタイミングでＩＮ１は“High”から“Low”へと切
り替わり、ＩＮ３は“Low”のまま保持される。しかし
ながら、ＩＮ１及びＩＮ３が遅延時間ｔｄだけ遅延され
たＩＮ２およびＩＮ４はｔ５及びｔ６のタイミングでは
それぞれ“High”および“Low”を示している。このた
め、ｔ５及びｔ６のタイミングではＩＮ２が“High”、
ＩＮ１，ＩＮ３及びＩＮ４が“Low”となり、レベル検
出回路１６ではＬ３が“High”となる。したがってレベ
ル検出回路１６では通常の信号レベル切り替え期間ｔａ
と判断されて差動入力バッファ１１の出力Ｌ１がＬ２へ
と出力される。しかしながら、ＩＮ１が“Low”となっ
てからｔｄの時間が過ぎたｔ７のタイミングでは、ＩＮ
２は“High”から“Low”に切り替わる。ｔ７のタイミ
ングにおいてＩＮ１〜ＩＮ４の全てが“Low”となる
と、レベル検出回路の１６のＬ３は“Low”となる。す
ると、レベル検出回路１６では差動入力バッファ１１に
誤動作の可能性があると判断されてＬ２への出力が“Lo
w”に固定される。このようにして、入力信号ＩＮおよ
びＩＮ＃が何らかの障害により同一レベルを入力し続け
る場合には、入差動入力回路１０から誤った信号が出力
されることが防止される。

【００３１】本実施例では、閾値電圧Ｖref'が参照電圧
Ｖrefよりも高く設定しているため、差動入力バッファ
１２および１３の出力ＩＮ１およびＩＮ３が同時に“Hi
gh”となることはない。したがって、ＩＮ１およびＩＮ
３を遅延させたＩＮ２およびＩＮ４もまた同時に“Hig
h”となることはない。

【００３２】また、他の実施例として、図９のようにレ
ベル検出回路１６の論理を変更することで、閾値電圧Ｖ
ref'を参照電圧Ｖrefよりも低い電圧と設定することも
可能である。閾値電圧Ｖref'を参照電圧Ｖrefよりも低
い値に設定した場合は、ＩＮ１およびＩＮ３が同時に
“Low”になることはなく、また、ＩＮ２およびＩＮ４
が同時に“Low”となることもない。また、レベル検出
回路１６がＬ１をＬ２に送出する条件は、ＩＮ１および
ＩＮ３が“High”と“Low”の組になっている場合か、
または、ＩＮ１およびＩＮ３が共に“High”であってＩ
Ｎ２およびＩＮ４が“High”と“Low”の組になってい
る場合となる。

【００３３】以上のように、本発明の実施の形態である
差動入力回路１０によれば、差動入力信号である入力信
号ＩＮおよびＩＮ＃において、同一レベルの信号が所定
の時間以上連続して入力され続けた場合でも、誤った信
号を出力することなく動作することが可能となる。

【００３４】

【発明の効果】以上の説明で明らかなように、本発明の
差動入力回路は、電源制御が異なるインタフェースや接
続が分離可能で、接続相手（入力側）が無くなる場合の
あるインタフェース等において、同一レベルの入力信号
が連続して入力され続けても誤動作を起こすことなく安
定した動作を保証することが可能となる。

【００３５】また、入力信号となる差動信号のペアに同
一の終端電圧を使用することができるため、高速な信号
伝送も可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示すブロック図で
ある。

【図２】本発明の実施の形態における入力信号のタイム
チャートである。

【図３】本発明の実施の形態における入力信号のタイム
チャートである。

【図４】本発明のレベル検出回路の動作を示す流れ図で
ある。

【図５】本発明のレベル検出回路の構成を示すブロック
図である。

【図６】本発明のレベル検出回路の動作条件を示す図で
ある。

【図７】本発明の実施例の動作を示すタイムチャートで
ある。

【図８】本発明の実施例の動作を示すタイムチャートで
ある。

【図９】本発明の他のレベル検出回路の構成を示すブロ
ック図である。

【図１０】従来の差動入力回路を示す図である。

【符号の説明】

１０ 差動入力回路 １１〜１３ 差動入力バッファ １４，１５ 遅延回路 １６ レベル検出回路 ２１〜２４，２６ 論理積回路 ２５ 論理和回路 ４１ 入力回路 ４２ 差動入力回路 ４３ 伝送線

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】２つの入力信号の一方と閾値電圧とを入力
   とする第１の差動入力バッファと、 前記２つの入力信号の他方と前記閾値電圧とを入力とす
   る第２の差動入力バッファと、 前記第１及び第２の差動入力バッファの出力をそれぞれ
   所定時間遅延させる第１及び第２の遅延回路と、 前記第１及び第２の差動入力バッファの出力と、前記第
   １及び第２の遅延回路の出力とから、前記２つの入力信
   号が所定時間以上連続して互いに同一レベルの信号とな
   っているか否かを判断し、所定時間以上連続して互いに
   同一レベルの信号となっていると判断すると所定の信号
   を出力するレベル検出回路とを有することを特徴とする
   差動入力回路。
2. 【請求項２】前記２つの入力信号を入力とする第３の差
   動入力バッファをさらに有し、 前記レベル検出回路は、前記２つの入力信号が所定時間
   以上連続して互いに同一レベルの信号となっていないと
   判断した際は、前記第３の差動入力バッファの出力と前
   記所定の信号とから前記第３の差動入力バッファの出力
   を選択して出力することを特徴とする請求項１記載の差
   動入力回路。
3. 【請求項３】前記レベル検出回路は、前記第１及び第２
   の差動入力バッファの出力が互いに同一で、かつ、前記
   第１及び第２の遅延回路の出力が互いに異なるときに、
   前記２つの入力信号が所定時間以上互いに同一レベルで
   あると判断することを特徴とする請求項２記載の差動入
   力バッファ。
4. 【請求項４】前記閾値電圧は、前記２つの入力信号の参
   照電圧とは異なる値であることを特徴とする請求項１記
   載の差動入力回路。
5. 【請求項５】２つの入力信号を受けて動作する差動入力
   回路において、 前記２つの入力信号をそれぞれ閾値電圧と比較し、 前期比較結果と前記比較結果のそれぞれを所定時間遅延
   させた遅延信号とから前記２つの入力信号が所定時間以
   上互いに同一レベルであるか否かを判断し、 前記２つの信号が所定の時間以上互いに同一レベルであ
   れば、所定の信号を出力することを特徴とする差動入力
   回路の誤動作防止方法。
6. 【請求項６】前記比較結果が同一で、かつ、それぞれの
   前記遅延信号が相異なる場合に前記２つの入力信号が所
   定の時間以上互いに同一レベルであると判断することを
   特徴とする請求項５記載の差動入力回路の誤動作防止方
   法。