JP4038727B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、メモリセルから冗長メモリセルに切り替える半導体記憶装置に関する。

半導体記憶装置の故障を分類すると（１）メモリセル系の故障、（２）ビット線系の故障、（３）ワード線系の故障に分類される。（１）〜（３）のうち、（１）メモリセル系の故障と（２）ビット線系の故障は、１ビット（シングル・ビット）エラーになる可能性が非常に高いが、（３）ワード線系の故障は、多ビット（マルチ・ビット）エラーになる可能性が高い。
シングル・ビット・エラーである場合には、ＥＣＣ（Error Checking and Correcting）等によりエラー訂正が容易であるが、マルチ・ビット・エラーである場合には、エラー訂正が困難である。

従来の半導体記憶装置では、故障が起きた場合、故障の対象となるメモリセルから冗長メモリセルに切り替えるというもので、自己（半導体記憶装置）の故障を未然に防止するというものはない。（３）ワード線系の故障によってマルチ・ビット・エラーが発生した場合、システムダウン（コンピュータシステムがダウン）することも少なくない。ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことが望まれる。

従来の半導体記憶装置として、特開平３−２４１５９６号公報には、ワード線に故障が生じても製品の信頼性および歩留まりを向上させる半導体記憶装置が開示されている。この半導体記憶装置は、対応するメモリセルに接続された第１のワード線と、対応するメモリセルに接続された第２のワード線と、電位付加手段と、検知手段と、制御手段とを備えている。前記第１のワード線は、第１の電位以上に保持されることによって、対応したメモリセルに情報を書込む。前記第２のワード線は、第１の電位以上に保持されることによって、対応したメモリセルに情報を書込む。前記電位付加手段は、前記第１のワード線に第２の電位を印加する。前記検知手段は、前記印加された第２の電位によって、前記第１のワード線に現われた電位が前記第１の電位未満である旨を検知する。前記制御手段は、前記検知手段の検知出力に応答して、前記第１のワード線の代わりに、前記第２のワード線に前記第２の電位を印加するように前記電位付加手段を制御する。

また、従来の半導体記憶装置として、特開平１０−２４７３９８号公報には、内部昇圧電源を用いて選択ワード線の電位を電源電圧よりも高くする場合において、ワード線から他の節点への電流リークによる不良を検査する時間を短縮できる半導体記憶装置が開示されている。この半導体記憶装置は、行及び列に配列された多数個のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行別に設けられた複数本のワード線と、内部昇圧電源と、ワード線駆動信号線と、ワードドライバと、分離手段とを備えている。前記複数本のワード線は、前記多数個のメモリセルのうちの同一行に並ぶ複数個のメモリセルに接続される。前記ワード線駆動信号線は、ワード線のアクティブ時に前記内部昇圧電源に接続される。前記ワードドライバは、前記複数本のワード線のうちロウアドレスに従って１本のワード線を選択する時、この選択されるワード線に前記ワード線駆動信号線を接続する。前記分離手段は、前記ワード線の選択後に、テスト信号を受けて、前記内部昇圧電源と前記選択されたワード線との間を切り離す。

特開平３−２４１５９６号公報（請求項１） 特開平１０−２４７３９８号公報（請求項１）

本発明の課題は、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる半導体記憶装置を提供することにある。
本発明の他の課題は、ワード線系の故障によりシステムダウンしない半導体記憶装置を提供することにある。
本発明の更に他の課題は、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作）による信頼性が向上する半導体記憶装置を提供することにある。

以下に、発明を実施するための最良の形態で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態の記載との対応関係を明らかにするために付加されたものであるが、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体記憶装置は、メモリセルアレイ（２４、２５）と、複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’；ｍとｍ’は１以上の整数、ｍ＞ｍ’）と、アドレス制御部（２１）とを具備する。
メモリセルアレイ（２４、２５）は、メモリセル（２４；Ｍ１１〜Ｍｍｎ；ｎは１以上の整数）と冗長メモリセル（２５；Ｍ１１’〜Ｍｍｎ’）とを構成するようにマトリクス状に設けられている。メモリセルアレイ（２４、２５）の複数の行のそれぞれに対して、複数のワード線（８−１〜８−ｍ、８−１’〜８−ｍ’）のそれぞれが設けられている。複数のワード線（８−１〜８−ｍ、８−１’〜８−ｍ’）は、メモリセル（２４；Ｍ１１〜Ｍｍｎ）に接続されたワード線（８−１〜８−ｍ）と、冗長メモリセル（２５；Ｍ１１’〜Ｍｍｎ’）に接続された冗長ワード線（８−１’〜８−ｍ’）とを含む。複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’）のそれぞれに対して、複数のワード線（８−１〜８−ｍ、８−１’〜８−ｍ’）のそれぞれが接続されている。アドレス制御部（２１）は、複数のワード線（８−１〜８−ｍ、８−１’〜８−ｍ’）に接続され、複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’）の各々にワード線選択信号（９−１〜９−ｍ、９−１’〜９−ｍ’）を出力する。
アドレス制御部（２１）は、第１アドレスに従って、メモリセル（２４；Ｍ１１〜Ｍｍｎ）に接続されたワード線（８−１〜８−ｍ）のうちの第１ワード線（８−１）を選択し、複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’）のうち、第１ワード線（８−１）に接続された第１比較制御部（２３−１）に出力するワード線選択信号（９−１）をアクティブ状態にする。
第１比較制御部（２３−１）は、アクティブ状態のワード線選択信号（９−１）に従って、第１ワード線（８−１）の電位と第１設定電位（Ｖ_ＨＲ）とを比較し、第１ワード線（８−１）の電位と第１設定電位（Ｖ_ＨＲ）との比較結果に基づいて、第１アドレス変更指示をアドレス制御部（２１）に出力する。アドレス制御部（２１）は、第１アドレスと第１アドレス変更指示とに従って、第１ワード線（８−１）に代えて、冗長メモリセル（２５；Ｍ１１’〜Ｍｍｎ’）に接続された冗長ワード線（８−１’〜８−ｍ’）のうちの第１冗長ワード線（８−１’）を選択する。

本発明の半導体記憶装置によれば、第１比較制御部（２３−１）は、ワード線選択信号（９−１）がアクティブ状態であるときに、第１ワード線（８−１）が選択（駆動）されたことを認識することができる。第１比較制御部（２３−１）は、その第１ワード線（８−１）が選択（駆動）されたときに現われるべき第１ワード線（８−１）の電位と第１設定電位（Ｖ_ＨＲ）とを比較することによって、前述したマルチ・ビット・エラーが発生する可能性があるか否かを判定する。第１比較制御部（２３−１）は、第１ワード線（８−１）の電位と第１設定電位（Ｖ_ＨＲ）とを比較した結果、前述したマルチ・ビット・エラーが発生する可能性がある場合、第１アドレス変更指示をアドレス制御部（２１）に出力する。このため、アドレス制御部（２１）は、第１ワード線（８−１）に代えて、第１冗長ワード線（８−１’）を選択することにより、第１ワード線（８−１）に接続され、且つ、マルチ・ビット・エラーが発生する可能性があるメモリセル（Ｍ１１、Ｍ１２、…、Ｍ１ｎ）を、第１冗長ワード線（８−１’）に接続された冗長メモリセル（Ｍ１１’、Ｍ１２’、…、Ｍ１ｎ’）に切り替えることができる。
このように、本発明の半導体記憶装置によれば、第１ワード線（８−１）に接続されたメモリセル（Ｍ１１、Ｍ１２、…、Ｍ１ｎ）を、第１冗長ワード線（８−１’）に接続された冗長メモリセル（Ｍ１１’、Ｍ１２’、…、Ｍ１ｎ’）に切り替えるため、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
また、本発明の半導体記憶装置によれば、マルチ・ビット・エラーを未然に防ぐことができるため、ワード線系の故障によりシステムダウン（コンピュータシステムがダウン）することはない。

アドレス制御部（２１）が第１アドレスに従って第１ワード線（８−１）を選択したとき、メモリセル（２４；Ｍ１１〜Ｍｍｎ）に接続されたワード線（８−１〜８−ｍ）のうちの第１ワード線（８−１）以外の第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）はアドレス制御部（２１）によって選択されない。この場合、アドレス制御部（２１）は、複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’）のうち、第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）に接続された第２比較制御部（２３−２〜２３−ｍ、２３−１’〜２３−ｍ’）に出力するワード線選択信号（９−２〜９−ｍ、９−１’〜９−ｍ’）をインアクティブ状態にする。
第２比較制御部（２３−２〜２３−ｍ、２３−１’〜２３−ｍ’）は、インアクティブ状態のワード線選択信号（９−２〜９−ｍ、９−１’〜９−ｍ’）に従って、第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）の電位と第２設定電位（Ｖ_ＬＲ）とを比較する。第２比較制御部（２３−２）は、第２ワード線（８−２）の電位と第２設定電位（Ｖ_ＬＲ）との比較結果に基づいて、第２アドレス変更指示をアドレス制御部（２１）に出力する。アドレス制御部（２１）は、第２アドレスと第２アドレス変更指示とに従って、第２ワード線（８−２）に代えて、冗長ワード線（８−１’〜８−ｍ’）のうちの第２冗長ワード線（８−２’）を選択する。

本発明の半導体記憶装置によれば、第２比較制御部（２３−２〜２３−ｍ、２３−１’〜２３−ｍ’）は、ワード線選択信号（９−２〜９−ｍ、９−１’〜９−ｍ’）がインアクティブ状態であるときに、第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）が選択（駆動）されていないことを認識することができる。第２比較制御部（２３−２〜２３−ｍ、２３−１’〜２３−ｍ’）は、その第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）が選択（駆動）されていないときに現われるべき第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）の電位と第２設定電位（Ｖ_ＬＲ）とを比較することによって、前述したマルチ・ビット・エラーが発生する可能性があるか否かを判定する。第２比較制御部（２３−２〜２３−ｍ、２３−１’〜２３−ｍ’）のうちの第２’比較制御部（２３−２）は、第２ワード線（８−２〜８−ｍ、８−１’〜８−ｍ’）のうちの第２’ワード線（８−２）の電位と第２設定電位（Ｖ_ＬＲ）とを比較した結果、前述したマルチ・ビット・エラーが発生する可能性がある場合、第２アドレス変更指示をアドレス制御部（２１）に出力する。このため、アドレス制御部（２１）は、第２’ワード線（８−２）に代えて、第２冗長ワード線（８−２’）を選択することにより、第２’ワード線（８−２）に接続され、且つ、マルチ・ビット・エラーが発生する可能性があるメモリセル（Ｍ２１、Ｍ２２、…、Ｍ２ｎ）を、第２冗長ワード線（８−２’）に接続された冗長メモリセル（Ｍｍ１’、Ｍｍ２’、…、Ｍｍｎ）に切り替えることができる。
このように、本発明の半導体記憶装置によれば、第２’ワード線（８−２）に接続されたメモリセル（Ｍ２１、Ｍ２２、…、Ｍ２ｎ）を、第２冗長ワード線（８−２’）に接続された冗長メモリセル（Ｍｍ１’、Ｍｍ２’、…、Ｍｍｎ）に切り替えるため、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
また、本発明の半導体記憶装置によれば、マルチ・ビット・エラーを未然に防ぐことができるため、ワード線系の故障によりシステムダウンすることはない。
また、本発明の半導体記憶装置によれば、第１ワード線（８−１）を選択（駆動）したときに、第１ワード線（８−１）に接続されたメモリセル（Ｍ１１、Ｍ１２、…、Ｍ１ｎ）を、第１冗長ワード線（８−１’）に接続された冗長メモリセル（Ｍ１１’、Ｍ１２’、…、Ｍ１ｎ’）に切り替えるだけでなく、駆動されていない第２’ワード線（８−２）に接続されたメモリセル（Ｍ２１、Ｍ２２、…、Ｍ２ｎ）を、第２冗長ワード線（８−２’）に接続された冗長メモリセル（Ｍｍ１’、Ｍｍ２’、…、Ｍｍｎ）に切り替える。このため、本発明の半導体記憶装置によれば、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作）による信頼性が向上する。

アドレス制御部（２１）は、第１クロックに同期して動作し、複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’）は、第２クロック（ＩＣＬＫ）に同期して動作する。

複数の比較制御部（２３−１〜２３−ｍ、２３−１’〜２３−ｍ’）が第２クロック（ＩＣＬＫ）を入力する時間は、アドレス制御部（２１）が第１クロックを入力する時間（ｔ_１）より遅く、アドレス制御部（２１）が第１クロックを入力してから所定時間（ｔ_Ｘ）経過した時間（ｔ_Ｙ）より早い。

本発明の半導体記憶装置は、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
本発明の半導体記憶装置は、ワード線系の故障によりシステムダウンすることがない。
本発明の半導体記憶装置は、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作）による信頼性が向上する。

添付図面を参照して、本発明による半導体記憶装置を実施するための最良の形態を以下に説明する。本発明の半導体記憶装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用される。

（第１実施形態）
図１は、本発明の半導体記憶装置（ＤＲＡＭ）の構成を示す。本発明の半導体記憶装置は、図示しないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と図示しないクロック発生回路とを具備するコンピュータ（図示しない）に搭載される。
本発明の半導体記憶装置は、内部クロック発生回路３、メモリセルアレイ、センスアンプ１３−１〜１３−ｎ（ｎは２以上の整数）、第１設定電位発生器１４、第２設定電位発生器１５、Ｘアドレス制御部２１、Ｙアドレス制御部２２、（ｍ＋ｍ’）個の比較制御部２３−１〜２３−ｍ、２３−１’〜２３−ｍ’（ｍとｍ’は２以上の整数、ｍ＞ｍ’）を具備する。

内部クロック発生回路３は、クロック発生回路からクロック信号を入力して内部クロック信号ＩＣＬＫに変換し、その内部クロック信号ＩＣＬＫを比較制御部２３−１〜２３−ｍ、２３−１’〜２３−ｍ’に出力する。Ｘアドレス制御部２１、Ｙアドレス制御部２２には、図示しない内部クロック信号が供給される。

メモリセルアレイは、メモリセル２４と冗長メモリセル２５とを構成するようにマトリクス状に設けられている。メモリセルアレイは、メモリセル２４である（ｍ×ｎ）個のメモリセルと、冗長メモリセル２５である（ｍ’×ｎ）個のメモリセルとを備えている。メモリセル２４の（ｍ×ｎ）個のメモリセルは、ｍ行・ｎ列に配列されている。冗長メモリセル２５の（ｍ’×ｎ）個のメモリセルは、ｍ’行・ｎ列に配列されている。

メモリセルアレイの（ｍ＋ｍ’）行のそれぞれに対して、（ｍ＋ｍ’）本のワード線のそれぞれが設けられている。（ｍ＋ｍ’）本のワード線は、ｍ本のワード線８−１〜８−ｍと、ｍ’本の冗長ワード線８−１’〜８−ｍ’とを含む。ワード線８−１〜８−ｍは、後述するＸアドレスに対応する。冗長ワード線８−１’〜８−ｍ’は、後述する変更Ｘアドレスに対応する。
具体的には、メモリセル２４のｍ行のそれぞれに対して、ワード線８−１〜８−ｍのそれぞれが設けられ、メモリセル２４のｍ行のうちのｉ行（ｉ＝１、２、…、ｍ）に属するｎ個のメモリセルＭｉ１〜Ｍｉｎは、ワード線８−ｉで互いに接続されている。メモリセルＭｉｊ（ｊ＝１、２、…、ｎ）は、そのゲートがワード線８−ｉで接続されたトランジスタＴｉｊと、トランジスタＴｉｊのソースが接続されたコンデンサＣｉｊとで構成される。
冗長メモリセル２５のｍ’行のそれぞれに対して、冗長ワード線８−１’〜８−ｍ’のそれぞれが設けられ、冗長メモリセル２５のｍ’行のうちのｉ’行（ｉ’＝１’、２’、…、ｍ’）に属するｎ個の冗長メモリセルＭｉ１’〜Ｍｉｎ’は、冗長ワード線８−ｉ’で互いに接続されている。冗長メモリセルＭｉｊ’（ｊ＝１、２、…、ｎ）は、そのゲートが冗長ワード線８−ｉ’で接続されたトランジスタＴｉｊ’と、トランジスタＴｉｊ’のソースが接続されたコンデンサＣｉｊ’とで構成される。

Ｙアドレス制御部２２は、Ｙアドレスバッファ１１、カラムデコーダ１２を備えている。カラムデコーダ１２は、Ｙアドレスバッファ１１に接続されている。カラムデコーダ１２には、ビット線６−１〜６−ｎとビット線バー７−１〜７−ｎとｎ本のカラムセレクト線とが接続されている。Ｙアドレスバッファ１１は、図示しない内部クロック信号に同期して動作する。
メモリセルアレイのｎ行のそれぞれに対して、図示しないｎ本のカラムセレクト線のそれぞれが設けられている。ｎ本のカラムセレクト線は、後述するＹアドレスに対応する。
上記ｉと上記ｊとが奇数である場合｛ｉ＝１、３、…、（ｍ−１）；ｊ＝１、３、…、（ｎ−１）｝、上記ｉと上記ｊとが偶数である場合（ｉ＝２、４、…、ｍ；ｊ＝２、４、…、ｎ）、メモリセルＭｉｊのトランジスタＴｉｊのドレイン、メモリセルＭｉｊ’のトランジスタＴｉｊ’のドレインには、ビット線６−ｉが接続されている。
上記ｉが奇数であり上記ｊが偶数である場合｛ｉ＝１、３、…、（ｍ−１）；ｊ＝２、４、…、ｎ｝、上記ｉが偶数であり上記ｊが奇数である場合｛ｉ＝２、４、…、ｍ；ｊ＝１、３、…、（ｎ−１）｝、メモリセルＭｉｊのトランジスタＴｉｊのドレイン、メモリセルＭｉｊ’のトランジスタＴｉｊ’のドレインには、ビット線７−ｉが接続されている。

センスアンプ１３−１〜１３−ｎのそれぞれに対して、ｎ本のビット線６−１〜６−ｎのそれぞれと、ｎ本のビット線バー７−１’〜７−ｎ’のそれぞれと、ｎ本のカラムセレクト線のそれぞれとが接続されている。

Ｘアドレス制御部２１は、Ｘアドレスバッファ１、救済回路２、アドレスデコーダ４、（ｍ＋ｍ’）個のワードドライバ５−１〜５−ｍ、５−１’〜５−ｍ’を備えている。救済回路２は、Ｘアドレスバッファ１に接続されている。アドレスデコーダ４は、救済回路２に接続されている。アドレスデコーダ４は、アドレスデコーダ４ａと冗長アドレスデコーダ４ｂとを備えている。Ｘアドレスバッファ１は、図示しない内部クロック信号に同期して動作する。
ワードドライバ５−１〜５−ｍは、アドレスデコーダ４ａに接続されている。ワードドライバ５−１〜５−ｍのそれぞれに対して、ワード線８−１〜８−ｍのそれぞれが接続されている。
ワードドライバ５−１’〜５−ｍ’は、冗長アドレスデコーダ４ｂに接続されている。ワードドライバ５−１’〜５−ｍ’のそれぞれに対して、冗長ワード線８−１’〜８−ｍ’のそれぞれが接続されている。

上記のＸアドレス制御部２１、上記のＹアドレス制御部２２は、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作を含む）を行う。メモリアクセス動作については、後述する。

比較制御部２３−１〜２３−ｍ、２３−１’〜２３−ｍ’のそれぞれは、（ｍ＋ｍ’）個のセレクタ回路１６−１〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれと、（ｍ＋ｍ’）個の比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’のそれぞれとを備えている。
第１設定電位発生器１４は、予めに設定された第１設定電位Ｖ_ＨＲを発生する。
第２設定電位発生器１５は、予めに設定された第２設定電位Ｖ_ＬＲを発生する。
セレクタ回路１６−１〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれは、第１設定電位発生器１４と、第２設定電位発生器１５と、比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’のそれぞれとに接続されている。
比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’は、内部クロック信号ＩＣＬＫに同期して動作する。比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’のそれぞれは、（ｍ＋ｍ’）本のワード線（ワード線８−１〜８−ｍ、冗長ワード線８−１’〜８−ｍ’）のそれぞれと、上記の救済回路２とに接続されている。

上記の救済回路２は、比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’の出力のそれぞれがワード線８−１〜８−ｍ、８−１’〜８−ｍ’のそれぞれに接続されていることを認識している。救済回路は、ワード線がＮＧとなった場合、ワード線に対応するＸアドレスから、冗長ワード線に対応するＸアドレスに割り当てるためのアドレス置換用メモリ１８を備え、アドレス置換用メモリ１８には、Ｘアドレスと変更Ｘアドレスとが情報として記載されている（図２参照）。アドレス置換用メモリ１８に記載されたＸアドレスは、前述したマルチ・ビット・エラーが発生する可能性があるメモリセルに接続されたワード線に対応する。アドレス置換用メモリ１８に記載された変更Ｘアドレスは、アドレス置換用メモリ１８に記載されたＸアドレスに対応付けられ、冗長メモリセル２５に接続された冗長ワード線８−１’〜８−ｍ’のうちの１つの冗長ワード線に対応する。

ワードドライバ５−１〜５−ｍ、５−１’〜５−ｍ’のそれぞれは、ワード線選択信号９−１〜９−ｍ、９−１’〜９−ｍ’のそれぞれをセレクタ回路１６−１〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれに出力する。
ワードドライバ５−１〜５−ｍ、５−１’〜５−ｍ’のうちの１つのワードドライバ（第１ワードドライバ）は、（ｍ＋ｍ’）本のワード線（ワード線８−１〜８−ｍ、冗長ワード線８−１’〜８−ｍ’）のうち、第１ワードドライバに接続された１つのワード線（第１ワード線）を駆動（選択）するときに、セレクタ回路１６−１〜１６−ｍ、１６−１’〜１６−ｍ’のうち、第１ワードドライバに接続された１つのセレクタ回路（第１セレクタ回路）に出力するワード線選択信号をアクティブ状態にする。
第１セレクタ回路は、第１ワードドライバから出力されるワード線選択信号がアクティブ状態であるとき、第１設定電位発生器１４からの第１設定電位Ｖ_ＨＲを、比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’のうち、第１セレクタ回路に接続された１つの比較回路（第１比較回路）に出力する。
第１比較回路は、内部クロック信号ＩＣＬＫに同期して、第１ワードドライバにより駆動された第１ワード線の電位と、第１セレクタ回路から出力された第１設定電位Ｖ_ＨＲとを比較する。第１比較回路は、第１ワード線の電位が第１設定電位Ｖ_ＨＲの範囲内にないときに、アドレス変更指示を救済回路２に出力する。第１比較回路から出力されたアドレス変更指示は、第１ワード線に代えて、冗長メモリセル２５に接続された冗長ワード線８−１’〜８−ｍ’のうちの１つの冗長ワード線を選択するための情報である。

救済回路２は、第１比較回路からのアドレス変更指示に従って、第１ワード線に対応するＸアドレスをアドレス置換用メモリ１８に記載する。救済回路２は、アドレス置換用メモリ１８を参照して、冗長ワード線８−１’〜８−ｍ’のうち、使用可能であり、且つ、第１ワード線に対応する１つの冗長ワード線（第１冗長ワード線）を決定する。救済回路２は、アドレス置換用メモリ１８に記載されたＸアドレス（第１ワード線）に対応付けて、決定された第１冗長ワード線に対応するＸアドレスを変更Ｘアドレスとしてアドレス置換用メモリ１８に記載する。Ｘアドレスから変更Ｘアドレスへの切り替え（第１ワード線に接続されたメモリセルから、第１冗長ワード線に接続された冗長メモリセルへの切り替え）は、リフレッシュ動作時に行われる。
後述するメモリアクセス動作時に、救済回路２は、Ｘアドレスバッファ１から出力される後述のアドレスＸＡ（Ｘアドレス）とアドレス置換用メモリ１８に記載されたＸアドレス（第１ワード線）とが一致しない場合、Ｘアドレスバッファ１からのアドレスＸＡ（Ｘアドレス）をアドレスデコーダ４（アドレスデコーダ４ａ）に出力し、一致した場合、Ｘアドレス（第１ワード線）に対応付けられた変更Ｘアドレス（第１冗長ワード線）をアドレスＸＡとしてアドレスデコーダ４（冗長アドレスデコーダ４ｂ）に出力する。

本発明の半導体記憶装置によれば、第１セレクタ回路は、第１ワードドライバからのワード線選択信号がアクティブ状態であるときに、第１ワード線が選択（駆動）されたことを認識することができる。第１比較回路は、その第１ワード線が選択（駆動）されたときに現われるべき第１ワード線の電位と第１設定電位Ｖ_ＨＲとを比較することによって、前述したマルチ・ビット・エラーが発生する可能性があるか否かを判定する。第１比較回路は、第１ワード線の電位と第１設定電位Ｖ_ＨＲとを比較した結果、前述したマルチ・ビット・エラーが発生する可能性がある場合、アドレス変更指示をＸアドレス制御部２１内の救済回路２に出力する。このため、Ｘアドレス制御部２１は、第１ワード線に代えて、第１冗長ワード線を選択することにより、第１ワード線に接続され、且つ、マルチ・ビット・エラーが発生する可能性があるメモリセルを、第１冗長ワード線に接続された冗長メモリセルに切り替えることができる。
このように、本発明の半導体記憶装置によれば、第１ワード線に接続されたメモリセルを、第１冗長ワード線に接続された冗長メモリセルに切り替えるため、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
また、本発明の半導体記憶装置によれば、マルチ・ビット・エラーを未然に防ぐことができるため、ワード線系の故障によりシステムダウン（コンピュータシステムがダウン）することはない。

ワードドライバ５−１〜５−ｍ、５−１’〜５−ｍ’のうちの第１ワードドライバ以外の第２ワードドライバのそれぞれ、即ち、（ｍ＋ｍ’）本のワード線のうちの第１ワード線以外の第２ワード線のそれぞれを駆動（選択）しない第２ワードドライバのそれぞれは、セレクタ回路１６−１〜１６−ｍ、１６−１’〜１６−ｍ’のうち、第２ワードドライバのそれぞれに接続された第２セレクタ回路のそれぞれに出力するワード線選択信号をインアクティブ状態にする。
第２セレクタ回路のそれぞれは、第２ワードドライバのそれぞれから出力されるワード線選択信号のそれぞれがインアクティブ状態であるとき、第２設定電位発生器１５からの第２設定電位Ｖ_ＬＲを、比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’のうちの第１比較回路以外の第２比較回路のそれぞれに出力する。
第２比較回路のそれぞれは、内部クロック信号ＩＣＬＫに同期して、駆動されていない第２ワード線のそれぞれの電位と、第２セレクタ回路のそれぞれから出力された第２設定電位Ｖ_ＬＲとを比較する。第２比較回路のうちの第２’比較回路（単数又は複数）は、第２ワード線のうちの第２’ワード線（単数又は複数）の電位が第２設定電位Ｖ_ＬＲの範囲内にないときに、アドレス変更指示を救済回路２に出力する。第２’比較回路から出力されたアドレス変更指示は、第２’ワード線に代えて、冗長メモリセル２５に接続された冗長ワード線８−１’〜８−ｍ’のうちの１つの冗長ワード線を選択するための情報である。

救済回路２は、第２’比較回路からのアドレス変更指示に従って、第２’ワード線に対応するＸアドレスをアドレス置換用メモリ１８に記載する。救済回路２は、アドレス置換用メモリ１８を参照して、冗長ワード線８−１’〜８−ｍ’のうち、使用可能であり、且つ、第２’ワード線に対応する１つの冗長ワード線（第２冗長ワード線）を決定する。救済回路２は、アドレス置換用メモリ１８に記載されたＸアドレス（第２’ワード線）に対応付けて、決定された第２冗長ワード線に対応するＸアドレスを変更Ｘアドレスとしてアドレス置換用メモリ１８に記載する。
後述するメモリアクセス動作時に、救済回路２は、Ｘアドレスバッファ１から出力される後述のアドレスＸＡ（Ｘアドレス）とアドレス置換用メモリ１８に記載されたＸアドレス（第２’ワード線）とが一致しない場合、Ｘアドレスバッファ１からのアドレスＸＡ（Ｘアドレス）をアドレスデコーダ４（アドレスデコーダ４ａ）に出力し、一致した場合、Ｘアドレス（第２’ワード線）に対応付けられた変更Ｘアドレス（第２冗長ワード線）をアドレスＸＡとしてアドレスデコーダ４（冗長アドレスデコーダ４ｂ）に出力する。

本発明の半導体記憶装置によれば、第２セレクタ回路のそれぞれは、第２ワードドライバのそれぞれからのワード線選択信号のそれぞれがインアクティブ状態であるときに、第２ワード線のそれぞれが選択（駆動）されていないことを認識することができる。第２比較回路のそれぞれは、その第２ワード線のそれぞれが選択（駆動）されていないときに現われるべき第２ワード線のそれぞれの電位と第２設定電位Ｖ_ＬＲとを比較することによって、前述したマルチ・ビット・エラーが発生する可能性があるか否かを判定する。第２比較回路のうちの第２’比較回路は、第２ワード線のうちの第２’ワード線の電位と第２設定電位Ｖ_ＬＲとを比較した結果、前述したマルチ・ビット・エラーが発生する可能性がある場合、アドレス変更指示をＸアドレス制御部２１内の救済回路２に出力する。このため、Ｘアドレス制御部２１は、第２’ワード線に代えて、第２冗長ワード線を選択することにより、第２’ワード線に接続され、且つ、マルチ・ビット・エラーが発生する可能性があるメモリセルを、第２冗長ワード線に接続された冗長メモリセルに切り替えることができる。
このように、本発明の半導体記憶装置によれば、第２’ワード線に接続されたメモリセルを、第２冗長ワード線に接続された冗長メモリセルに切り替えるため、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
また、本発明の半導体記憶装置によれば、マルチ・ビット・エラーを未然に防ぐことができるため、ワード線系の故障によりシステムダウンすることはない。
また、本発明の半導体記憶装置によれば、第１ワード線を選択（駆動）したときに、第１ワード線に接続されたメモリセルを、第１冗長ワード線に接続された冗長メモリセルに切り替えるだけでなく、駆動されていない第２’ワード線に接続されたメモリセルを、第２冗長ワード線に接続された冗長メモリセルに切り替える。このため、本発明の半導体記憶装置によれば、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作）による信頼性が向上する。

図３は、本発明の半導体記憶装置の（ｍ＋ｍ’）本のワード線（ワード線８−１〜８−ｍ、冗長ワード線８−１’〜８−ｍ’）のうちの１つのワード線が選択（駆動）されたときの電位（波形）と時間との関係を示す。

上記のＸアドレス制御部２１（Ｘアドレスバッファ１）、上記のＹアドレス制御部２２（Ｙアドレスバッファ１１）は、図示しない内部クロック信号（例えば立下り）に応じて動作する。
Ｘアドレス制御部２１は、例えば、ワード線８−１を選択（駆動）するとき、ワード線８−１の電位３０は、図示しない内部クロック信号の立下りである第１時間ｔ_１から第２時間ｔ_２の間に、ローレベル電位Ｖ_Ｌからハイレベル電位Ｖ_Ｈに瞬時に変化する。ローレベル電位Ｖ_Ｌは、ワード線８−１に接続されたメモリセルＭ１ｊ（ｊ＝１、２、…、ｎ）のトランジスタＴ１ｊの動作限界電圧Ｖ_Ｔよりも低く、ハイレベル電位Ｖ_Ｈは、その動作限界電圧Ｖ_Ｔよりも高い。ワード線８−１の電位３０は、そのワード線８−１が選択（駆動）されている第２時間ｔ_２から第３時間ｔ_３までの間、ハイレベル電位Ｖ_Ｈである。ワード線８−１の電位３０は、次の図示しない内部クロック信号の立下りである第３時間ｔ_３から第４時間ｔ_４の間に、ハイレベル電位Ｖ_Ｈからローレベル電位Ｖ_Ｌに瞬時に変化する。

ワード線系の故障によるワード線の電位（波形）としては、（Ａ）ワード線系のどこかが高抵抗となり、波形がなまった場合のワード線の電位３１と、（Ｂ）ゴミ等によりリークが大きくなり電圧レベルが不十分である場合のワード線の電位３２とが挙げられる。これらの電位（波形）は劣化が進むと故障を起こす可能性がある。

（Ａ）の場合、ワード線８−１の電位３１は、第１時間ｔ_１から第５時間ｔ_５の間に、ローレベル電位Ｖ_Ｌからハイレベル電位Ｖ_Ｈにゆるやかに変化する。第５時間ｔ_５は、第２時間ｔ_２と第３時間ｔ_３との間の時間であり、第１時間ｔ_１から第５時間ｔ_５の間の時間間隔は、第１時間ｔ_１から第２時間ｔ_２の間の時間間隔より長い。ワード線８−１の電位３１は、そのワード線８−１が選択（駆動）されている第５時間ｔ_５から第３時間ｔ_３までの間、ハイレベル電位Ｖ_Ｈである。ワード線８−１の電位３１は、第３時間ｔ_３から第６時間ｔ_６の間に、ハイレベル電位Ｖ_Ｈからローレベル電位Ｖ_Ｌにゆるやかに変化する。第６時間ｔ_６は、第４時間ｔ_４より後の時間であり、第３時間ｔ_３から第６時間ｔ_６の間の時間間隔は、第３時間ｔ_３から第４時間ｔ_４の間の時間間隔より長い。

（Ｂ）の場合、ワード線８−１の電位３２は、第１時間ｔ_１から第７時間ｔ_７の間に、ローレベル電位Ｖ_Ｌから擬似ハイレベル電位Ｖ_ＨＢにゆるやかに変化する。第７時間ｔ_７は、第２時間ｔ_２と第５時間ｔ_５との間の時間であり、第１時間ｔ_１から第７時間ｔ_７の間の時間間隔は、第１時間ｔ_１から第２時間ｔ_２の間の時間間隔より長い。擬似ハイレベル電位Ｖ_ＨＢは、ハイレベル電位Ｖ_Ｈよりも低い電位であり、上記の動作限界電圧Ｖ_Ｔよりも僅かに高い。ワード線８−１の電位３２は、そのワード線８−１が選択（駆動）されている第７時間ｔ_７から第３時間ｔ_３までの間、擬似ハイレベル電位Ｖ_ＨＢである。ワード線８−１の電位３２は、第３時間ｔ_３から第８時間ｔ_８の間に、擬似ハイレベル電位Ｖ_ＨＢからローレベル電位Ｖ_Ｌにゆるやかに変化する。第８時間ｔ_８は、第４時間ｔ_４と第６時間ｔ_６との間の時間であり、第３時間ｔ_３から第８時間ｔ_８の間の時間間隔は、第３時間ｔ_３から第４時間ｔ_４の間の時間間隔より長い。

上記の比較制御部２３−１〜２３−ｍ、２３−１’〜２３−ｍ’（比較回路１７−１〜１７−ｍ、１７−１’〜１７−ｍ’）は、予めに設定された比較動作時間ｔ_Ｘに応じて、比較動作を行う。比較動作時間ｔ_Ｘは、内部クロック信号ＩＣＬＫを入力する時間（例えば、内部クロック信号ＩＣＬＫの立下り）であり、第２時間ｔ_２と所定時間であるハイレベル期待時間ｔ_Ｙとの間の時間である。ハイレベル期待時間ｔ_Ｙは、ワード線８−１が選択（駆動）されたときにハイレベル電位Ｖ_Ｈであるべき時間であり、第５時間ｔ_５、第７時間ｔ_７よりも前の時間である。
Ｘアドレス制御部２１が例えばワード線８−１を選択（駆動）するとき、Ｘアドレス制御部２１は、セレクタ回路１６−１に出力するワード線選択信号９−１をアクティブ状態にする。このとき、セレクタ回路１６−１は、アクティブ状態のワード線選択信号９−１に従って、第１設定電位発生器１４からの第１設定電位Ｖ_ＨＲを比較回路１７−１に出力する。比較回路１７−１は、予めに設定された比較動作時間ｔ_Ｘに応じて、比較動作を行う。即ち、ワードドライバ５−１により駆動されたワード線８−１の電位と、セレクタ回路１６−１から出力された第１設定電位Ｖ_ＨＲとを比較する。
上記の第１設定電位発生器１４が発生する第１設定電位Ｖ_ＨＲは、上記の動作限界電圧Ｖ_Ｔより高く、ハイレベル電位Ｖ_Ｈ以下の範囲に予めに設定されている。比較回路１７−１は、比較動作時間ｔ_Ｘのときのワード線８−１の電位が第１設定電位Ｖ_ＨＲの範囲内にないとき、上記のアドレス変更指示を救済回路２に出力する。
本発明の半導体記憶装置は、このような電位差（第１設定電位Ｖ_ＨＲ）があることによりマルチ・ビット・エラーを未然に防ぐことができる。

Ｘアドレス制御部２１が例えばワード線８−１を選択（駆動）するとき、Ｘアドレス制御部２１は、セレクタ回路１６−２〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれに出力するワード線選択信号９−２〜９−ｍ、９−１’〜９−ｍ’のそれぞれをインアクティブ状態にする。
このとき、セレクタ回路１６−２は、インアクティブ状態のワード線選択信号９−２に従って、第２設定電位発生器１５からの第２設定電位Ｖ_ＬＲを比較回路１７−２に出力する。比較回路１７−２は、上記の比較動作時間ｔ_Ｘに応じて、比較動作を行う。即ち、ワードドライバ５−２により駆動されたワード線８−２の電位と、セレクタ回路１６−２から出力された第２設定電位Ｖ_ＬＲとを比較する。
上記の第２設定電位発生器１５が発生する第２設定電位Ｖ_ＬＲは、ローレベル電位Ｖ_Ｌ以上、上記の動作限界電圧Ｖ_Ｔより低い範囲に予めに設定されている。比較回路１７−２は、比較動作時間ｔ_Ｘのときのワード線８−２の電位が第２設定電位Ｖ_ＬＲの範囲内にないとき、上記のアドレス変更指示を救済回路２に出力する。
本発明の半導体記憶装置は、このような電位差（第２設定電位Ｖ_ＬＲ）があることによりマルチ・ビット・エラーを未然に防ぐことができる。

本発明の半導体記憶装置の動作として、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作を含む）、アドレス変更動作が挙げられる。アドレス変更動作については、メモリアクセス動作を説明した後に述べる。
まず、本発明の半導体記憶装置の動作として、メモリアクセス動作のうちのライト動作、リード動作について、図１を用いて簡単に説明する。ここで、メモリアクセス動作のうちのリフレッシュ動作についての記載は省略する。また、ライト動作時に実行されるライトコマンド、リード動作時に実行されるライトコマンドについての記載は省略する。

ライト動作時、リード動作時において、Ｘアドレスバッファ１は、ＣＰＵからのアドレスＡＤＤを入力し、そのアドレスＡＤＤがＸアドレス（行アドレス）である場合、図示しない内部クロック信号に応じて、そのＸアドレスであるアドレスＸＡを救済回路２に出力する。

ライト動作時、リード動作時において、救済回路２は、Ｘアドレスバッファ１からのアドレスＸＡとアドレス置換用メモリ１８に記載されたＸアドレスとが一致するか否かを判定する。判定の結果、一致しない場合、救済回路２は、Ｘアドレスバッファ１からのアドレスＸＡをアドレスデコーダ４（アドレスデコーダ４ａ）に出力する。判定の結果、一致した場合、救済回路２は、一致したＸアドレスに対応付けられた変更ＸアドレスをアドレスＸＡとしてアドレスデコーダ４（冗長アドレスデコーダ４ｂ）に出力する。

ライト動作時、リード動作時において、上記判定の結果が一致していない場合、アドレスデコーダ４ａは、救済回路２からのアドレスＸＡをデコードし、ワードドライバ５−ｉ（ｉ＝１、２、…、ｍ）は、そのアドレスＸＡ（Ｘアドレス）に応じたワード線８−ｉを駆動する。一方、上記判定の結果が一致していた場合、冗長アドレスデコーダ４ｂは、救済回路２からのアドレスＸＡをデコードし、ワードドライバ５−ｉ’（ｉ’＝１’、２’、…、ｍ’）は、そのアドレスＸＡ（Ｘアドレス）に応じた冗長ワード線８−ｉ’を駆動する。
センスアンプ１３−１〜１３−ｎは、ワードドライバ（ワードドライバ５−ｉ、ワードドライバ５−ｉ’）によりワード線が駆動されたときに、ビット線（ビット線６−１〜６−ｎ、ビット線バー７−１〜７−ｎ）に電位を供給し、ビット線の電位を増幅させる。

ライト動作時、リード動作時において、Ｙアドレスバッファ１１は、ＣＰＵからのアドレスＡＤＤを入力し、そのアドレスＡＤＤがＹアドレス（列アドレス）である場合、図示しない内部クロック信号に応じて、そのＹアドレスであるアドレスＹＡをカラムデコーダ１２に出力する。
カラムデコーダ１２は、Ｙアドレスバッファ１１からのアドレスＹＡをデコードし、ｎ本のカラムセレクト線のうち、そのアドレスＹＡ（Ｙアドレス）に応じたｊ番目（ｊ＝１、２、…、ｎ）のカラムセレクト線を駆動する。

ライト動作時にカラムデコーダ１２によりｊ番目のカラムセレクト線が駆動されているとき、センスアンプ１３−ｊは、コンピュータ内の外部回路（図示しない）からの書込データをビット線６−ｊ、ビット線バー７−ｊに出力する。上記判定の結果が一致していない場合、ビット線６−ｊ（ビット線バー７−ｊ）に接続されたメモリセルＭｉｊ（アドレス）には書込データが書き込まれる。一方、上記判定の結果が一致していた場合、ビット線６−ｊ（ビット線バー７−ｊ）に接続された冗長メモリセルＭｉｊ’（アドレス）には書込データが書き込まれる。

リード動作時にカラムデコーダ１２によりｊ番目のカラムセレクト線が駆動されているときに、上記判定の結果が一致していない場合、ビット線６−ｊ（ビット線バー７−ｊ）に接続されたメモリセルＭｉｊ（アドレス）から読出データがセンスアンプ１３−ｊを介してコンピュータ内の外部回路（図示しない）に読み出される。一方、上記判定の結果が一致していない場合、ビット線６−ｊ（ビット線バー７−ｊ）に接続されたメモリセルＭｉｊ（アドレス）から読出データがセンスアンプ１３−ｊを介してコンピュータ内の外部回路に読み出される。

次に、本発明の半導体記憶装置の動作として、アドレス変更動作について、図１を用いて説明する。

いま、ライト動作時、リード動作時に、ワードドライバ５−１がワード線８−１を駆動（選択）するときにワード線選択信号９−１をアクティブ状態にしたものとする。
セレクタ回路１６−１は、アクティブ状態のワード線選択信号９−１に従って、第１設定電位発生器１４からの第１設定電位Ｖ_ＨＲを比較回路１７−１に出力する。比較回路１７−１は、内部クロック信号ＩＣＬＫを入力したときの（比較動作時間ｔ_Ｘのときの）ワード線８−１の電位と、セレクタ回路１６−１から出力された第１設定電位Ｖ_ＨＲとを比較する。
比較回路１７−１は、比較動作時間ｔ_Ｘのときのワード線８−１の電位が第１設定電位Ｖ_ＨＲの範囲内にないとき、アドレス変更指示を救済回路２に出力する。

救済回路２は、比較回路１７−１からのアドレス変更指示に従って、ワード線８−１に対応するＸアドレスをアドレス置換用メモリ１８に記載する。この場合、ワード線８−１は奇数番目のワード線であるため、救済回路２は、アドレス置換用メモリ１８を参照して、冗長ワード線８−１’〜８−ｍ’のうち、使用可能であり、且つ、奇数番目の冗長ワード線８−１’を決定する。救済回路２は、アドレス置換用メモリ１８に記載されたＸアドレス（ワード線８−１）に対応付けて、決定された冗長ワード線８−１’に対応するＸアドレスを変更Ｘアドレスとしてアドレス置換用メモリ１８に記載する。
救済回路２は、Ｘアドレス（ワード線８−１）に対応付けられた変更Ｘアドレス（冗長ワード線８−１’）をアドレスＸＡとしてアドレスデコーダ４（冗長アドレスデコーダ４ｂ）に出力する。冗長アドレスデコーダ４ｂは、救済回路２からのアドレスＸＡをデコードし、ワードドライバ５−１’は、そのアドレスＸＡ（変更Ｘアドレス）に応じた冗長ワード線８−１’を駆動する。

本発明の半導体記憶装置によれば、セレクタ回路１６−１は、ワードドライバ５−１からのワード線選択信号９−１がアクティブ状態であるときに、ワード線８−１が選択（駆動）されたことを認識することができる。比較回路１７−１は、そのワード線８−１が選択（駆動）されたときに現われるべきワード線８−１の電位と第１設定電位Ｖ_ＨＲとを比較することによって、前述したマルチ・ビット・エラーが発生する可能性があるか否かを判定する。比較回路１７−１は、ワード線８−１の電位と第１設定電位Ｖ_ＨＲとを比較した結果、前述したマルチ・ビット・エラーが発生する可能性がある場合、アドレス変更指示をＸアドレス制御部２１内の救済回路２に出力する。このため、Ｘアドレス制御部２１は、ワード線８−１に代えて、冗長ワード線８−１’を選択することにより、ワード線８−１に接続され、且つ、マルチ・ビット・エラーが発生する可能性があるメモリセルＭ１１、Ｍ１２、…、Ｍ１ｎを、冗長ワード線８−１’に接続された冗長メモリセルＭ１１’、Ｍ１２’、…、Ｍ１ｎ’に切り替えることができる。
このように、本発明の半導体記憶装置によれば、ワード線８−１に接続されたメモリセルＭ１１、Ｍ１２、…、Ｍ１ｎを、冗長ワード線８−１’に接続された冗長メモリセルＭ１１’、Ｍ１２’、…、Ｍ１ｎ’に切り替えるため、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
また、本発明の半導体記憶装置によれば、マルチ・ビット・エラーを未然に防ぐことができるため、ワード線系の故障によりシステムダウンすることはない。

上述のようにワードドライバ５−１がワード線８−１を駆動（選択）しているとき、ワードドライバ５−２〜５−ｍ、５−１’〜５−ｍ’は、ワード線８−２〜８−ｍ、８−１’〜８−ｍ’を駆動しないため、ワード線選択信号９−２〜９−ｍ、９−１’〜９−ｍ’をインアクティブ状態にする。
セレクタ回路１６−２〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれは、インアクティブ状態のワード線選択信号９−２〜９−ｍ、９−１’〜９−ｍ’のそれぞれに従って、第２設定電位発生器１５からの第２設定電位Ｖ_ＬＲを比較回路１７−２〜１７−ｍ、１７−１’〜１７−ｍ’のそれぞれに出力する。比較回路１７−２〜１７−ｍ、１７−１’〜１７−ｍ’のそれぞれは、内部クロック信号ＩＣＬＫを入力したときの（比較動作時間ｔ_Ｘのときの）ワード線８−２〜８−ｍ、８−１’〜８−ｍ’のそれぞれの電位と、セレクタ回路１６−２〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれから出力された第２設定電位Ｖ_ＬＲとを比較する。
ここで、比較動作時間ｔ_Ｘのときのワード線８−２の電位が第２設定電位Ｖ_ＬＲの範囲内にないとき、比較回路１７−２は、アドレス変更指示を救済回路２に出力する。

救済回路２は、比較回路１７−２からのアドレス変更指示に従って、ワード線８−２に対応するＸアドレスをアドレス置換用メモリ１８に記載する。この場合、ワード線８−２は偶数番目のワード線であるため、救済回路２は、アドレス置換用メモリ１８を参照して、冗長ワード線８−１’〜８−ｍ’のうち、使用可能であり、且つ、偶数番目の冗長ワード線８−ｍ’を決定する。救済回路２は、アドレス置換用メモリ１８に記載されたＸアドレス（ワード線８−２）に対応付けて、決定された冗長ワード線８−ｍ’に対応するＸアドレスを変更Ｘアドレスとしてアドレス置換用メモリ１８に記載する。
他のライト動作時、他のリード動作時に、救済回路２は、アドレス置換用メモリ１８を参照して、Ｘアドレスバッファ１からのアドレスＸＡがワード線８−２に対応し、且つ、そのアドレスＸＡ（ワード線８−２）とアドレス置換用メモリ１８に記載されたＸアドレス（ワード線８−１、８−２）とが一致したとき、Ｘアドレス（ワード線８−２）に対応付けられた変更Ｘアドレス（冗長ワード線８−ｍ’）をアドレスＸＡとしてアドレスデコーダ４（冗長アドレスデコーダ４ｂ）に出力する。冗長アドレスデコーダ４ｂは、救済回路２からのアドレスＸＡをデコードし、ワードドライバ５−ｍ’は、そのアドレスＸＡ（変更Ｘアドレス）に応じた冗長ワード線８−ｍ’を駆動する。

本発明の半導体記憶装置によれば、セレクタ回路１６−２〜１６−ｍ、１６−１’〜１６−ｍ’のそれぞれは、ワードドライバ５−２〜５−ｍ、５−１’〜５−ｍ’のそれぞれからのワード線選択信号９−２〜９−ｍ、９−１’〜９−ｍ’のそれぞれがインアクティブ状態であるときに、ワード線８−２〜８−ｍ、８−１’〜８−ｍ’のそれぞれが選択（駆動）されていないことを認識することができる。比較回路１７−２〜１７−ｍ、１７−１’〜１７−ｍ’のそれぞれは、そのワード線８−２〜８−ｍ、８−１’〜８−ｍ’のそれぞれが選択（駆動）されていないときに現われるべきワード線８−２〜８−ｍ、８−１’〜８−ｍ’のそれぞれの電位と第２設定電位Ｖ_ＬＲとを比較することによって、前述したマルチ・ビット・エラーが発生する可能性があるか否かを判定する。比較回路１７−２は、ワード線８−２の電位と第２設定電位Ｖ_ＬＲとを比較した結果、前述したマルチ・ビット・エラーが発生する可能性がある場合、アドレス変更指示をＸアドレス制御部２１内の救済回路２に出力する。このため、Ｘアドレス制御部２１は、ワード線８−２に代えて、冗長ワード線８−ｍ’を選択することにより、ワード線８−２に接続され、且つ、マルチ・ビット・エラーが発生する可能性があるメモリセルＭ２１、Ｍ２２、…、Ｍ２ｎを、冗長ワード線８−ｍ’に接続された冗長メモリセルＭｍ１’、Ｍｍ２’、…、Ｍｍｎに切り替えることができる。
このように、本発明の半導体記憶装置によれば、ワード線８−２に接続されたメモリセルＭ２１、Ｍ２２、…、Ｍ２ｎを、冗長ワード線８−ｍ’に接続された冗長メモリセルＭｍ１’、Ｍｍ２’、…、Ｍｍｎに切り替えるため、ワード線系の故障によるマルチ・ビット・エラーを未然に防ぐことができる。
また、本発明の半導体記憶装置によれば、マルチ・ビット・エラーを未然に防ぐことができるため、ワード線系の故障によりシステムダウンすることはない。
また、本発明の半導体記憶装置によれば、ワード線８−１を選択（駆動）したときに、ワード線８−１に接続されたメモリセルＭ１１、Ｍ１２、…、Ｍ１ｎを、冗長ワード線８−１’に接続された冗長メモリセルＭ１１’、Ｍ１２’、…、Ｍ１ｎ’に切り替えるだけでなく、駆動されていないワード線８−２に接続されたメモリセルＭ２１、Ｍ２２、…、Ｍ２ｎを、冗長ワード線８−ｍ’に接続された冗長メモリセルＭｍ１’、Ｍｍ２’、…、Ｍｍｎに切り替える。このため、本発明の半導体記憶装置によれば、メモリアクセス動作（ライト動作、リード動作、リフレッシュ動作）による信頼性が向上する。

本発明の半導体記憶装置（ＤＲＡＭ）の構成を示す。 本発明の半導体記憶装置の救済回路内のメモリに格納された情報を示す。 本発明の半導体記憶装置の（ｍ＋ｍ’）本のワード線のうちの１つのワード線が選択（駆動）されたときの電位（波形）と時間との関係を示す。

符号の説明

１ Ｘアドレスバッファ
２ 救済回路
３ 内部クロック発生回路
４ アドレスデコーダ
４ａ アドレスデコーダ
４ｂ 冗長アドレスデコーダ
５−１〜５−ｍ、５−１’〜５−ｍ’ ワードドライバ
６−１〜６−ｎ ビット線
７−１〜７−ｎ ビット線バー
８−１〜８−ｍ、８−１’〜８−ｍ’ ワード線
９−１〜９−ｍ、９−１’〜９−ｍ’ ワード線選択信号
１１ Ｙアドレスバッファ
１２ カラムデコーダ
１３−１〜１３−ｎ センスアンプ
１４ 第１設定電位発生器
１５ 第２設定電位発生器
１６−１〜１６−ｍ、１６−１’〜１６−ｍ’ セレクタ回路
１７−１〜１７−ｍ、１７−１’〜１７−ｍ’ 比較回路
１８ アドレス置換用メモリ
２１ Ｘアドレス制御部
２２ Ｙアドレス制御部
２３−１〜２３−ｍ、２３−１’〜２３−ｍ’ 比較制御部
２４ メモリセル
２５ 冗長メモリセル
３０ ワード線の電位（通常時）
３１ ワード線の電位（故障時）
３２ ワード線の電位（故障時）
Ｃ１１〜Ｃｍｎ、Ｃ１１’〜Ｃｍｎ’ キャパシタ
Ｍ１１〜Ｍｍｎ、Ｍ１１’〜Ｍｍｎ’ メモリセル
Ｔ１１〜Ｔｍｎ、Ｔ１１’〜Ｔｍｎ’ トランジスタ
ｔ_Ｘ 比較動作時間
ｔ_Ｙ ハイレベル期待時間
Ｖ_Ｈ ハイレベル電位
Ｖ_ＨＢ 擬似ハイレベル電位
Ｖ_ＨＲ 第１設定電位（ハイレベル設定電位）
Ｖ_Ｌ ローレベル電位
Ｖ_ＬＲ 第２設定電位（ローレベル設定電位）
Ｖ_Ｔ メモリセルのトランジスタの動作限界電位

Claims (3)

1. メモリセルアレイと、
   前記メモリセルアレイの行にそれぞれ接続された複数のワード線と、
   前記複数のワード線にそれぞれ接続された複数の比較制御部と、
   前記複数のワード線のそれぞれに対応し、前記複数の比較制御部にそれぞれ接続された複数のワード線選択線と、
   前記複数のワード線と複数のワード線選択線とに接続され、それぞれ前記複数のワード線選択線を介して前記複数の比較制御部にワード線選択信号を出力するアドレス制御部と
   を具備し、
   前記メモリセルアレイは、メモリセルと冗長メモリセルとを含み、
   前記複数のワード線は、前記メモリセルに接続されたワード線群と、前記冗長メモリセルに接続された冗長ワード線群とを含み、
   前記アドレス制御部は、第１アドレスに従って、前記ワード線群のうちの第１ワード線と、前記複数のワード線選択線のうちの、前記第１ワード線に対応する第１ワード線選択線とを選択し、前記複数の比較制御部のうちの、前記第１ワード線に接続された第１比較制御部に対して、前記第１ワード線選択線を介して出力する前記ワード線選択信号をアクティブ状態にし、
   前記第１比較制御部は、前記アクティブ状態のワード線選択信号に従って、前記第１ワード線の電位と第１設定電位とを比較し、前記第１ワード線の電位と前記第１設定電位との比較結果に基づいて、第１アドレス変更指示を前記アドレス制御部に出力し、
   前記アドレス制御部は、前記第１アドレスと前記第１アドレス変更指示とに従って、前記第１ワード線に代えて、前記冗長ワード線群のうちの第１冗長ワード線を選択し、
   前記アドレス制御部は、前記第１アドレスに従って前記第１ワード線を選択したとき、前記複数の比較制御部のうちの前記第１比較制御部以外の比較制御部に対して、前記複数のワード線選択線のうちの前記第１ワード線選択線以外のワード線選択線を介して出力する前記ワード線選択信号をインアクティブ状態にし、
   前記第１比較制御部以外の比較制御部は、前記インアクティブ状態のワード線選択信号に従って、それぞれ、前記第１ワード線以外のワード線の電位と第２設定電位とを比較し、
   前記第１比較制御部以外の比較制御部のうちの第２比較制御部は、前記第１ワード線以外のワード線のうちの第２ワード線の電位と前記第２設定電位との比較結果に基づいて、第２アドレス変更指示を前記アドレス制御部に出力し、
   前記アドレス制御部は、第２アドレスと前記第２アドレス変更指示とに従って、前記第２ワード線に代えて、前記冗長ワード線群のうちの第２冗長ワード線を選択する
   半導体記憶装置。
2. 前記アドレス制御部は、第１クロックに同期して動作し、
   前記複数の比較制御部は、第２クロックに同期して動作する
   請求項１に記載された半導体記憶装置。
3. 前記複数の比較制御部が前記第２クロックを入力する時間は、
   前記アドレス制御部が前記第１クロックを入力する時間より遅く、
   前記アドレス制御部が前記第１クロックを入力してから所定時間経過した時間より早い
   請求項２に記載された半導体記憶装置。

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