JP4015814B2 - 半導体電子機器システム - Google Patents
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Description
【発明の属する技術分野】
この発明は、リペア及びリワークが可能な半導体電子機器システムに関する。
【0002】
【従来の技術】
半導体集積回路装置の小型化、薄型化は急速に進展しており、そのパッケージも、現在、最も一般的なTSOP(Thin Small Outline Package)から、その大きさをICチップとほぼ同等まで縮小したCSP(Chip Scale Package)が開発されている。さらに近年、その厚さを紙のように薄くしたPTP(Paper Thin Package)まで開発されるようになってきた。
【0003】
PTPは、10μm〜50μm程度の厚さを持つ絶縁ベース上に、10μm〜150μm程度まで厚さを薄くしたICチップを搭載したものであり、例えば特開2000−277683号公報等に記載されている。
【0004】
PTPの厚みは、例えば20μm〜200μm程度と極めて薄く、かつその絶縁ベースには、紙やポリエチレン・テレフタレート(PET)等、廉価な材料を用いることができるので、製造コストも非常に安い。このため、小型・軽量・低価格化が進む半導体電子機器に好適なICパッケージとして、注目されている。
【0005】
【発明が解決しようとする課題】
PTPを実装基板に実装する場合にはハンダが用いられる。このため、PTPを一旦実装基板に実装すると、これを取り外すためにはハンダリムーバ等を用いる必要があり、ユーザでは取り外しが困難である。これでは、ユーザ側において、半導体電子機器のリペアやリワーク、さらにはPTPのリユース等の要求があった場合、対応が困難である。
【0006】
また、PTPの絶縁ベースには、紙やPET等のように廉価ではあるが熱に弱い材料を用いる。このため、実装基板に実装する際には、その温度管理が非常に難しく、取り外し同様に取り付けもまた困難である。
【0007】
この発明は、上記の事情に鑑み為されたもので、その目的は、半導体集積回路装置の組み合わせにより構築される半導体電子機器システムであって、そのリペア及びリワークに対応可能な半導体電子機器システムを提供することにある。
【0011】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体電子機器システムでは、半導体集積回路装置が実装される複数の実装部を有する実装基板を有し、この実装基板の実装部に実装された前記半導体集積回路装置の組み合わせにより任意の機能を達成する半導体電子機器システムであって、前記実装基板は、前記半導体集積回路装置に接続される接続端子が設けられ、前記半導体集積回路装置が着脱自在に実装される複数の実装部をマトリクス状に有し、前記マトリクス状に設けられた実装部の接続端子のそれぞれは、互いに隣接した実装部の接続端子に接続され、又は前記マトリクス状に設けられた実装部の接続端子の幾つかは、互いに隣接した実装部以外の実装部の接続端子に接続され、前記半導体集積回路装置は前記実装部の接続端子の位置と整合されるように設けられた外部端子を有し、この外部端子が前記実装部の接続端子に接続されて前記半導体集積回路装置が前記実装基板の実装部に着脱自在に実装され、前記着脱自在に実装された前記半導体集積回路装置を取り替えることで前記任意の機能をリペア及び前記任意の機能をリワークすることを特徴とする。
【0012】
このような半導体電子機器システムによれば、半導体集積回路装置を実装基板の実装部に着脱自在に実装することで、半導体集積回路装置の取り付け/取り外しが容易化される。半導体集積回路装置の取り付け/取り外しが容易化されることで、そのリペア及びリワークに対応可能な半導体電子機器システムを得ることができる。
【0013】
また、ICソケットを使用しないので、低コストで実現可能である。
【0014】
着脱自在な実装の好ましい例は、下記の通りである。
【0015】
(1) 前記半導体集積回路装置の外部端子が配置されている面に粘着材を設け、この粘着材により、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0016】
(2) 前記実装基板の実装部の隅にスリットを設け、このスリットに前記半導体集積回路装置の隅を差し込むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0017】
(3) 前記実装基板の実装面及びその裏面の両面から、少なくとも磁性体と磁化された磁性体とにより、前記実装基板及び前記半導体集積回路装置を挟むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0018】
(4) 前記実装基板は磁性体を有し、この磁性体を有した実装基板と磁化された磁性体とにより、前記半導体集積回路装置を挟むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0019】
(5) 前記実装基板は磁化された磁性体を有し、この磁化された磁性体を有した実装基板と磁性体又は磁化された磁性体とにより、前記半導体集積回路装置を挟むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0020】
(6) 前記半導体集積回路装置の外部端子が配置されている面に凸部を設け、前記実装基板の実装部に前記凸部が挿入される穴を設け、この穴に前記凸部を挿入することで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0021】
(7) 前記実装基板の実装部に前記半導体集積回路装置が挿入される窪みを設け、この窪みに前記半導体集積回路装置を挿入することで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0022】
(8) 前記実装基板の実装部にポストを設け、このポストを前記半導体集積回路装置の外部端子に差し込むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装する。
【0023】
上記(1)〜(8)のような実装によれば、そのいずれにおいても、半導体集積回路装置の取り付け/取り外しに、例えばハンダ付け装置やハンダ剥離装置等の専用の装置を用いなくても、作業者による手作業のみで、あるいは半導体製造工場における組み立てロボットの作業のみで簡単に取り付け/取り外しを行うことができる。
【0024】
また、ハンダ等の溶融金属による実装ではないので、取り付け/取り外しを常温で行うことができ、例えば熱に弱いPTP等の実装にも好適である。
【0025】
よって、従来に比べて、半導体集積回路装置の取り付け/取り外しを容易化できる。
【0031】
また、前記半導体集積回路装置の表面に、回路記号が付されていることを特徴としている。
【0032】
このような半導体集積回路装置であれば、その表面に、回路記号が付されているので、この回路記号を認識することで、取り付け前、または取り外し後の半導体集積回路装置が、どのような機能を有しているかを理解することができる。それゆえ、リワーク時の配置ミスを低減できる。
【0052】
また、前記接続端子は盛り上がっていることを特徴としている。この盛り上がりは、ハンダメッキ等で作ることが可能である。
【0053】
このような実装基板によれば、実装部の接続端子が盛り上がっているので、接続端子に、半導体集積回路装置をより確実に接触させることができる。
【0056】
また、前記半導体集積回路装置は、前記実装基板の実装部間を接続する配線専用装置を含むことを特徴としている。
【0057】
このような半導体集積回路装置によれば、実装基板の実装部間を接続する配線専用装置を含むので、実装基板の実装部に実装される半導体集積回路装置と組み合わせて用いることで、半導体電子機器システムの構築に際し、その自由度を増すことができる。
【0058】
よって、上記半導体集積回路装置は、この発明に係る半導体電子機器システムに好適に使用することができる。
【0059】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0060】
(第1実施形態)
図1はこの発明の第1実施形態に係る半導体電子機器システムに用いられるベースボード(実装基板)の一例を示す平面図である。
【0061】
まず、図1に示すように、ベースボード1は、複数の実装部2を有する。これら複数の実装部2は、例えば少なくともアレイ状に設けられ、本例では特に4行×5列のマトリクス状に設けられている。複数の実装部2のそれぞれには接続端子3が配置されている。本例の実装部2は、互いに隣接した実装部2に対して、接続端子3間を接続する配線4を介して電気的に接続されている。ベースボード1の周縁部には外部端子領域5が設けられており、ここにはベースボード1の外部端子(図示せず)が配置される。ベースボード1に配置された図示せぬ外部端子は、配線4を介して、例えば最も外側に配置された接続端子3に電気的に接続される。
【0062】
上記複数の実装部2には半導体集積回路装置が着脱自在に実装され、実装された半導体集積回路装置は、各実装部2に設けられた接続端子3を介してベースボード1に電気的に接続される。
【0063】
図2Aは同半導体電子機器システムに用いられる半導体集積回路装置の一例を示す平面図、図2Bは図2A中の2B−2B線に沿う断面図、図2Cは同半導体集積回路装置の裏面(外部端子面)側を示す平面図である。
【0064】
図2A〜図2Cに示すように、半導体集積回路装置6の一例はPTPであり、その絶縁ベース7には紙やPET等が用いられ、その厚みは、例えば20μm〜200μm程度と極めて薄い。以下、半導体集積回路装置6をPTP6と呼ぶ。PTP6の絶縁ベース7上には、複数の配線8が形成され、これら配線8の一端はICチップ9のパッドに金バンプ10を介して電気的に接続される。ICチップ9の周囲には、例えば樹脂からなる封止材11が形成されており、配線8と金バンプ10との接続部分を外界から封止するとともに、ICチップ9を絶縁ベース7に固着している。また、配線8の他端は、絶縁ベース7に設けられたスルーホール12を介して絶縁ベース7の裏面に導出され、裏面に設けられた外部端子13に接続されている。本例の外部端子13にはハンダバンプ14が形成されている。PTP6の外部端子13は、図1に示したベースボード1の接続端子3の位置と整合されるように設けられている。これにより、PTP6を、ベースボード1の実装部2に載せるだけで、その外部端子13、特にハンダバンプ14を、ベースボード1の接続端子3に簡単、かつ確実に接触させることができる。
【0065】
図3は、PTP実装後の平面図である。
【0066】
図3に示すように、本発明に係る半導体電子機器システムは、PTP6を実装部2に着脱自在に実装し、実装したPTP6の組み合わせにより、任意の機能を達成するものである。
【0067】
なお、本明細書では、着脱自在な実装とは、半導体集積回路装置の取り付け/取り外しを、例えばハンダ付け装置やハンダ剥離装置等の専用の装置を用いなくても、作業者による手作業のみで、あるいは半導体製造工場における組み立てロボットの作業のみで行える実装のことで、かつICソケットを使用しない方法、と定義する。
【0068】
PTP6には、例えば論理和ゲート、論理積ゲート、インバータ、及びフリップフロップ等の基本回路機能素子から、カウンタ、デコーダ、エンコーダ、メモリ、及びプロセッサ等の専用機能素子まで、あらゆる機能素子を含ませることができる。そして、これら機能素子を、任意に組み合わせることにより、任意な機能の半導体電子機器システムが構築される。
【0069】
好ましいシステム例としては、小型・軽量・低価格化が進む、例えば携帯電話やカメラをはじめとするデジタル携帯機器の内部回路や、半導体記録媒体、例えばメモリカード、あるいはICカード等を挙げることができる。
【0070】
さらに、本発明では、PTP6をベースボード1の実装部2に着脱自在に実装することで、その取り付け/取り外しを容易化し、半導体電子機器システムのリペア(修理)、及びリワーク(再構築)への容易な対応を可能としている。
【0071】
図4A、図4B、図5A及び図5Bにリペアの一例を示す。
【0072】
図4Aに示すように、ベースボード1の実装部2に、4行×5列に実装されたPTP6のうち、2行4列の位置に実装されたPTP6-24に不具合が発生したとする。この場合、図4Bに示すように、PTP6-24を取り外す。この後、図5A及び図5Bに示すように、PTP6-24と同じ機能を持つPTP6-24Sを用意し、これを2行4列の位置の実装部2-24に取り付ける。このようにして半導体電子機器システムはリペアされる。
【0073】
このようなリペアの利点は、リペアコストの増大を、従来に比較し、抑制できることにある。なぜなら、従来、図4Aと全く同じ機能を持つ半導体電子機器システムに不具合が発生すると、このシステム全体を交換する必要があるが、本発明では、システムの一部、即ち不具合が発生した部分のみを交換すれば良いからである。
【0074】
また、このリペアには、ハンダ付け作業を伴わないので、特別な技能なしに、短時間に行える。
【0075】
また、リワークについても、図4A〜図5Bに示した手順と同様の手順にて行うことができる。
【0076】
さらに、リワークにて取り外したPTP6については、もし、不具合がなければ、リユース(再使用)することができるし、リサイクル(再生)することも、もちろん可能である。
【0077】
次に、着脱自在な実装に関する具体例を第2実施形態として説明する。
【0078】
(第2実施形態)
本第2実施形態は、第1実施形態において説明した着脱自在な実装に関する具体例である。以下、着脱自在な実装に関する幾つかの具体例を説明する。
【0079】
<着脱自在な実装に関する第1具体例>
図6Aは第2実施形態の第1具体例に係る半導体集積回路装置を示す平面図、図6Bは図6A中の6B−6B線に沿う断面図、図6Cは同半導体集積回路装置の裏面(接続端子面)側を示す平面図である。
【0080】
図6A〜及び図6Cに示すように、本具体例は、PTP6の外部端子13が配置されている面に粘着材、例えば粘着テープ15を設けたものである。この粘着テープ15により、PTP6を、ベースボード1の実装部2に貼り付ける。これにより、例えばハンダ溶融/固化させるような実装からは得ることができない、着脱自在な実装を達成することができる。
【0081】
<着脱自在な実装に関する第2具体例>
図7は第2実施形態の第2具体例に係るベースボードの平面図である。
【0082】
図7に示すように、本具体例は、ベースボード1の実装部2の隅、好ましくはその四隅にそれぞれスリット16を設けたものである。これらスリット16には、PTP6の隅が差し込まれる。これにより、着脱自在な実装を達成することができる。この実装方法では、PTP6の基材の弾力性ゆえに、確実な端子の接触が得られる。
【0083】
また、図7には、スリット16に差し込まれたPTP6を1個示しておく。
【0084】
なお、本具体例においては、半導体集積回路装置の隅を実装部2の隅に設けられたスリット16に差し込むため、半導体集積回路装置自体が、例えばPTPのようにフレキシブルであることが、より望ましい。
【0085】
<着脱自在な実装に関する第3具体例>
図8A及び図8Bは第2実施形態の第3具体例に係る半導体電子機器システムの断面図である。
【0086】
図8A及び図8Bに示すように、本具体例は、ベースボード1の実装部2が形成された面(実装面)及びその裏面の両面から、磁化された磁性体(磁石)17、18により、ベースボード1及びPTP6を挟んだものである。これにより、着脱自在な実装を達成することができる。
【0087】
なお、本具体例においては、磁性体部材17、18の双方ともが磁石である必要はなく、少なくとも一方が磁石であれば良い。
【0088】
<着脱自在な実装に関する第4具体例>
図9は第2実施形態の第4具体例に係る半導体電子機器システムの断面図である。
【0089】
図9に示すように、本具体例は、ベースボード1が磁性体を有し、この磁性体を有したベースボード1と、磁化された磁性体(磁石)17とにより、PTP6を挟んだものである。この磁性体を有したベースボード1としては、例えば図9に示すように、ベースボード1の裏面に磁性体層19を設ける、あるいはベースボード1の内部に磁性体層を設ける、あるいは配線4自体を磁性体により構成すればよい。このような具体例においても、着脱自在な実装を達成することができる。
【0090】
なお、上記具体例とは反対にベースボード1が磁化された磁性体(磁石)を有し、この磁化された磁性体を有したベースボード1と、磁性体、又は磁化された磁性体17とにより、PTP6を挟むようにしても良い。この実装方法では、PTP6の基材の弾力性ゆえに、確実な端子の接触が得られる。
【0091】
<着脱自在な実装に関する第5具体例>
図10Aは第2実施形態の第5具体例に係る半導体集積回路装置を示す平面図、図10Bは図10A中の10B−10B線に沿う断面図、図10Cは同半導体集積回路装置の裏面(接続端子面)側を示す平面図である。
【0092】
また、図11Aは第2実施形態の第5具体例に係るベースボードの平面図、図11Bは図11A中の11B−11B線に沿う断面図である。これら図11A及び図11Bにおいては、図が煩雑になることを防ぐため、配線4は省略する。
【0093】
図10A及び図10Bに示すように、本具体例のPTP6は、その外部端子13が配置されている面に突起(凸部)20を設けたものである。
【0094】
また、図11A及び図11Bに示すように、本具体例のベースボード1は、突起20と同じサイズの穴21を、その実装部2に有する。この穴21は突起20の位置と整合した位置に設けられ、穴21にはPTP6の突起20が挿入される。これにより、着脱自在な実装が達成される。
【0095】
また、図11A及び図11Bには、突起20が穴21に挿入されているPTP6を1個示しておく。
【0096】
なお、本具体例においては、PTP6の突起20のサイズを、ベースボード1の穴21のサイズと同じとしたが、突起20のサイズは穴21のサイズよりもやや大きくても、やや小さくてもどちらでも良い。ただし、突起20のサイズは穴21のサイズよりも、やや大きくしたほうが好ましいだろう。なぜなら、突起20が穴21に対して、いわゆる「しまり嵌め」となるので、ベースボード1の実装部2に、PTP6をより強固に実装できるためである。
【0097】
<着脱自在な実装に関する第6具体例>
図12Aは第2実施形態の第6具体例に係るベースボードの平面図、図12Bは図12A中の12B−12B線に沿う断面図である。これら図12A及び図12Bにおいては、図が煩雑になることを防ぐため、配線4は省略する。
【0098】
図12A及び図12Bに示すように、本具体例のベースボード1では、その実装部2にPTP6と同じサイズの窪み22を設け、この窪み22にPTP6を挿入したものである。このような具体例においても、着脱自在な実装を実現することができる。
【0099】
また、図12A及び図12Bには、窪み22に挿入されたPTP6を1個示しておく。
【0100】
なお、本具体例においては、窪み22のサイズをPTP6のサイズと同じとしたが、窪み22のサイズはPTP6のサイズよりもやや大きくても、やや小さくてもどちらでも良い。しかし、上記第5具体例と同様に、ベースボード1の実装部2に、PTP6をより強固に実装するならば、窪み22のサイズは、PTP6のサイズよりも、やや小さくしたほうが良いだろう。
【0101】
また、窪み22の深さは、PTP6の厚みよりも深くても浅くてもどちらでも良いが、好ましくは浅くすることが良いだろう。例えば作業者の手作業でも、PTP6を簡単に取り外すことができるためである。この場合でも、穴位置に合わせることにより、精度良く実装可能となる。
【0102】
<着脱自在な実装に関する第7具体例>
図13Aは第2実施形態の第7具体例に係るベースボードの平面図、図13Bは図13A中の13B−13B線に沿う断面図である。これら図13A及び図13Bにおいては、図が煩雑になることを防ぐため、配線4は省略する。
【0103】
また、図14A及び図14Bは実装される半導体集積回路装置及びベースボードの実装部をそれぞれ拡大して示した断面図である。
【0104】
図13A及び図13Bに示すように、本具体例のベースボード1は、実装部2の接続端子3にポスト23を設けたものである。ポスト23の形状は、図14Aに示すように、尖頭形に限られるものではないが、好ましくは尖頭形である。この尖頭形のポスト23は、図14Bに示すように、PTP6の外部端子13に差し込まれる。特に本例では、尖頭形のポスト23を外部端子13に突き刺すようにしている。ポスト23は、金属あるいは導電性を有する材質のものである。
【0105】
このような具体例では、尖頭形のポスト23を外部端子13に差し込むことで、ベースボード1の実装部2にPTP6を着脱自在に実装することができる。この実装方法は、PTP6の基材が硬い固体ではなく、弾力性のある材質であるがゆえに、有効となる。
【0106】
なお、ポスト23は、ベースボード1の接続端子3それぞれに設けておくことが望ましい。なぜなら、ポスト23は、ベースボード1の接続端子3と、PTP6の外部端子13との電気的接触を果たす。このため、ポスト23をベースボード1の接続端子3と同数設けておけば、これら接続端子3に対応するように外部端子13を配置したPTP6であれば、いかなるものでも着脱自在な実装と同時に、電気的接触を可能とする。
【0107】
また、本具体例において、PTP6の外部端子13には、図14A及び図14Bに示すように、ハンダバンプ14のような突起は無くても良い。ポスト23を外部端子13に差し込むだけで、ポスト23と外部端子13とを簡単、かつ確実に接触させることができるためである。
【0108】
<着脱自在な実装に関する第8具体例>
本第8具体例は、上記第7具体例の変形に関する。
【0109】
図15A及び図15Bは第2実施形態の第8具体例に係る半導体電子機器システムを示す断面図である。なお、図15A及び図15Bは実装される半導体集積回路装置及びベースボードの実装部をそれぞれ拡大して示している。
【0110】
上記第7具体例において、PTP6の外部端子13は、ベースボード1の実装面側に設ける必要はなく、図15A及び図15Bに示すように、実装面とは反対側、例えば配線8が形成された面と同じ面に設けることも可能である。
【0111】
このような第8具体例による利点は、例えば絶縁ベース7にスルーホール12を形成したり、スルーホール12を導電物で埋め込んだり、絶縁ベース7の裏面に外部端子13を形成したりする必要が無いので、第7具体例に比較して、PTP6の製造コストを、さらに抑制できることである。
【0112】
<着脱自在な実装に関する第9具体例>
本第9具体例は、上記第7具体例の変形に関する。
【0113】
図16A及び図16Bは第2実施形態の第9具体例に係る半導体電子機器システムを示す断面図である。なお、図16A及び図16Bは実装される半導体集積回路装置及びベースボードの実装部をそれぞれ拡大して示している。
【0114】
本第8具体例が、上記第7具体例と特に異なるところは、図16A及び図16Bに示すように、ポスト23を円頭形にしたことである。
【0115】
さらに、図16Aに示すように、PTP6の外部端子13の部分に貫通孔24が設けられている。例えば貫通孔24の位置は、円頭形のポスト23の位置に対応する。このため、図16Bに示すように、円頭形のポスト23は、貫通孔24に嵌合する。
【0116】
このような第9具体例による利点は、外部端子13の部分に貫通孔24を予め設けておくので、上記第7具体例のように、PTP6の外部端子13にポスト23を突き刺す場合に比較して、PTP6が破損し難くなることである。
【0117】
<着脱自在な実装に関する第10具体例>
本第10具体例は、上記第8具体例の変形に関する。
【0118】
図17A及び図17Bは第2実施形態の第10具体例に係る半導体電子機器システムを示す断面図である。なお、図17A及び図17Bは実装される半導体集積回路装置及びベースボードの実装部をそれぞれ拡大して示している。
【0119】
本第10具体例が、上記第8具体例と特に異なるところは、図17A及び図17Bに示すように、ポスト23を円頭形にしたことである。そして、図17A及び図17Bに示すように、PTP6の外部端子13の部分に、第9具体例と同様な貫通孔24を設けたことである。
【0120】
このような第10具体例による利点は、上記第8具体例に比較して、上記第9具体例と同様、PTP6が破損し難くなることである。
【0121】
なお、図18に、本第10具体例や、上記第9具体例に係るPTP6の平面の一例を示しておく。
【0122】
<着脱自在な実装に関する第11具体例>
本第11具体例は、上記第7具体例の変形に関する。
【0123】
図19Aは第2実施形態の第11具体例に係るベースボードの平面図、図19Bは図19A中の19B−19B線に沿う断面図である。これら図19A及び図19Bにおいては、図が煩雑になることを防ぐため、配線4は省略する。
【0124】
図19A及び図19Bに示すように、本第11具体例に係るベースボード1が、上記第7具体例のベースボード1と特に異なるところは、実装部2の接続端子3自体を、ポスト形としたことである。このように、接続端子3自体をポスト形としても良い。
【0125】
また、図19A及び図19Bには、ポスト形の接続端子3に差し込まれたPTP6を1個示しておく。
【0126】
次に、実装部2に着脱自在に実装されるPTP6の具体例を第3実施形態として説明する。
【0127】
(第3実施形態)
本第3実施形態は、第1実施形態において説明した実装基板の実装部に着脱自在に実装される半導体集積回路装置の具体的な実施例に関する。以下、このような半導体集積回路装置の具体例の幾つかを順次説明する。
【0128】
<半導体集積回路装置に関する第1具体例>
図20は、第3実施形態の第1具体例に係る半導体集積回路装置の平面図である。なお、図20では、図面が煩雑になることを防止するため、配線8、封止材11等は省略している。
【0129】
図20に示すように、本具体例のPTP6は、外部端子13として、一組以上の電源端子13-VCC及び13-VSSと、複数の信号端子13-SGLとを有する。また、PTP6は正方形であり、その外部端子13(13-SGL、13-VCC、13-VSS)は、PTP6の中心点から点対称に配置される。
【0130】
また、外部端子13のうち、電源端子13-VCC及び13-VSSはPTP6の隅、好ましくはその四隅に配置され、信号端子13-SGLは四隅以外の箇所に配置される。本具体例では、電源端子13-VCC及び13-VSSは二組有り、電源端子13-VCCどうし及び電源端子13-VSSどうしは互いに同一対角線上の位置に配置されている。これにより、PTP6を180°回転させてベースボード1に取り付けることが可能となり、実装の自由度が向上する。
【0131】
なお、特に図示はしないが、ベースボード1の接続端子3も、PTP6に併せて、その実装部2の四隅に電源用の接続端子が配置されるようにする。
【0132】
また、この発明に使用されるPTP6は、取り付け/取り外しに対応するものであるから、そのICチップ9には、そのn型不純物とし、ヒ素を使用せず、ヒ素以外のn型不純物を使用する。
【0133】
このようにICチップ9にヒ素を使用しないことで、取り付け前、もしくは取り外し後のPTP6の取り扱い方に起因した不慮の事故を防ぐことができる。
【0134】
なお、本具体例では、PTP6を正方形としたが、図21に示すように、長方形であっても良い。この場合には、外部端子11は、PTP6の中心線から線対称に配置されていることが好ましい。
【0135】
また、本具体例では、PTP6内のICチップ9は1個としたが、ICチップ9は、例えば特開2000−277683号公報に開示されているように、ICチップ9を積層する等して複数設けても良いことはもちろんである。
【0136】
<半導体集積回路装置に関する第2具体例>
図22は、第3実施形態の第2具体例に係る半導体集積回路装置を示す図である。
【0137】
図22に示すように、PTP6の信号端子13-SGLが、実装部2の電源用接続端子3に接触した場合でも、ICチップ9に損傷が入らない範囲の抵抗値を持つ保護抵抗25を、該チップ9内に設けても良い。
【0138】
保護抵抗25は、例えばICチップ9の外部端子であるI/Oパッド26とI/O回路27とを接続するIC内部配線に直列に接続されれば良い。
【0139】
また、その抵抗値は、ICチップ9内の半導体素子が大電流により破壊されない程度、例えば10〜100Ω程度が良い。
【0140】
<半導体集積回路装置に関する第3具体例>
図23A及び図23Bはそれぞれ、第3実施形態の第3具体例に係る半導体集積回路装置の平面図である。なお、図23A及び図23Bではそれぞれ、図面が煩雑になることを防止するため、配線8、封止材11等は省略している。
【0141】
図23A及び図23Bに示すように、本具体例では、PTP6に、同じ回路機能であっても、異なる外部端子位置(コンフィギュレーション)を持つものを用意する。このように同じ回路機能でありつつ、異なる外部端子位置を持つPTP6を用意しておくことで、回路構築の自由度を高めることができる。
【0142】
なお、図23A及び図23B中、INは入力端子、OUTは出力端子、VCCは電源端子(高電位)、VSSは電源端子(接地)、NCは無接続端子を示している。
【0143】
<半導体集積回路装置に関する第4具体例>
図24A〜図24Dはそれぞれ、第3実施形態の第4具体例に係る半導体集積回路装置の平面図である。
【0144】
図24A〜図24Dに示すように、本具体例は、PTP6の表面に、回路記号を付したものである。このように回路記号28を付しておくことにより、作業者は、そのPTP6が何の機能を持つのかを目視にて認識でき、その取り付け/取り外しに便利である。
【0145】
もちろん、回路記号28を付しておけば、作業者のみならず、半導体製造工場における組み立てロボットが、その回路記号28を、例えば画像認識することで、そのPTP6が何の機能を持つのかを認識することも可能となる。
【0146】
回路記号28としては、作業者の目視による認識、あるいは組み立てロボットの画像認識による認識が可能であれば、どのような記号でも良いが、図24A〜図24Dに示すように、一般的に用いられている回路記号が望ましい。一般的に用いられている回路記号とすることで、リコンフィギュア時にミスを減少させることができる。
【0147】
なお、図24AはNANDゲート回路、図24BはNORゲート回路、図24Cはフリップフロップ回路、図24Dはアダー回路をそれぞれ示している。
【0148】
次に、PTP6が着脱自在に実装されるベースボード1の具体例を第4実施形態として説明する。
【0149】
(第4実施形態)
本第4実施形態は、第1実施形態において説明した半導体集積回路装置が着脱自在に実装される複数の実装部を有する実装基板の具体例に関する。以下、このような実装基板の具体例の幾つかを順次説明する。
【0150】
<実装基板に関する第1具体例>
図25Aは第4実施形態の第1具体例に係るベースボードの平面図、図25Bは同ベースボードの裏面側の平面図、図25Cは図25A及び図25B中の25C−25C線に沿う断面図である。
【0151】
図25A〜図25Cに示すように、本具体例のベースボード1は、2層以上の配線層を有し、そのうちの1層は電源専用の配線層としたものである。
【0152】
特に本具体例では、ベースボード1の実装部2側に、接続端子(信号端子)3-SGLどうしを接続する信号配線4-SGLを形成し、実装部2側の裏面に、接続端子(電源端子)3-VCCどうし、及び3-VSSどうしを接続する電源配線4-VCC、及び4-VSSを形成している。電源配線4-VCC、及び4-VSSはベースボード1に形成されたスルーホール29を介して、実装部2に設けられた接続端子3に電気的に接続される。また、本例では、裏面に形成された電源配線4-VCC、及び4-VSSは、交互に配置されている。
【0153】
このようにベースボード1は、2層以上の配線層を有して構成されても良い。
【0154】
さらに2層以上の配線層を有するとき、そのうちの1層を電源専用の配線層とすることで、例えば図1に示したベースボード1に比較して、ノイズ耐性を向上させることができる。
【0155】
<実装基板に関する第2具体例>
図26Aは第4実施形態の第1具体例に係るベースボードの第1層目の平面図、図26Bは同ベースボードの第2層目の平面図、図26Cは図26A及び図26B中の26C−26C線に沿う断面図、図26Dは図26A及び図26B中の26D−26D線に沿う断面図である。
【0156】
図26A〜図26Dに示すように、本具体例のベースボード1は、3層以上の配線層を有し、第1層はX方向に延びた配線層であり、第2層はX方向に交差、例えば直交するY方向に延びた配線層であり、第3層は電源専用の配線層としたものである。
【0157】
特に本具体例では、ベースボード1の実装部2の下層(第1層)にX方向信号配線4X-SGLを形成し、この配線4X-SGLの下層(第2層)にY方向信号配線4Y-SGLを形成し、実装部2側の裏面に電源配線4-VCC、及び4-VSSを形成している。
【0158】
X方向信号配線4X-SGLは、ベースボード1に形成された、表面−第1層間スルーホール29-1を介して実装部2に設けられた接続端子3に電気的に接続される。同様に、Y方向信号配線4Y-SGLは、ベースボード1に形成された、表面−第2層間スルーホール29-2を介して接続端子3に電気的に接続される。さらに電源配線4-VCC、及び4-VSSは、ベースボード1に形成された、表面−裏面間スルーホール29-3を介して接続端子3に電気的に接続される。
【0159】
このようにベースボード1は、3層以上の配線層を有して構成されても良い。また、3層以上の配線を有する場合には、本具体例のように、X方向信号配線4X-SGL及びY方向信号配線4Y-SGLを互いに異なる層に形成することにより、同じ層にX方向配線及びY方向配線を混在させて形成する場合に比べて、例えばより高密度な配線が可能となる。
【0160】
よって、本具体例に係るベースボード1は、例えば多端子のPTP6を、着脱自在に実装する場合に有利である。
【0161】
なお、本具体例の電源配線4-VCC、及び4-VSSの平面パターンは、例えば上記第2具体例の図25Bに示した平面パターンと同様である。
【0162】
<実装基板に関する第3具体例>
図27は第4実施形態の第3具体例に係るベースボードの平面図である。
【0163】
図27に示すように、本具体例のベースボード1は、アレイ状に設けられた実装部2の幾つかは、飛び越し配線4Jを用いて、互いに隣接した実装部2以外の実装部2に接続するようにしたものである。
【0164】
このように、実装部2の幾つかを、互いに隣接した実装部2以外の実装部2に接続することで、例えば図1に示したようなベースボード1に比べて、半導体電子機器システムの構築の自由度を向上させることが可能となる。
【0165】
<実装基板に関する第4具体例>
図28A及び図28Bはそれぞれ第4実施形態の第4具体例に係るベースボードの実装部を拡大して示した断面図である。
【0166】
図28A及び図28Bに示すように、本具体例のベースボード1は、実装部2に設けられた接続端子3を、例えば球面状に盛り上げたものである。接続端子3を盛り上げる方法には、ハンダメッキが適する。
【0167】
このように接続端子3を盛り上げることで、この接続端子3に、PTP6の外部端子13が、より確実に接触し易くなる。
【0168】
よって、本具体例に係るベースボード1によれば、例えば手作業による実装においても、接触不良を軽減することが可能となる。
【0169】
次に、半導体集積回路装置の組み合わせの自由度を向上させる技術について、第5実施形態として説明する。
【0170】
(第5実施形態)
本第5実施形態は、第1実施形態において説明したリペア及びリワークが可能な半導体電子機器システムにおいて、半導体集積回路装置の組み合わせの自由度を向上させる技術に関する。このために、本実施形態では、半導体集積回路装置に加えて、配線専用の配線専用装置が用意される。以下、配線専用装置を用いた半導体電子機器システムの具体例の幾つかを説明する。
【0171】
<配線専用装置の第1具体例>
図29は第5実施形態の第1具体例に係る半導体電子機器システムの平面図である。
【0172】
図29に示すように、本具体例では、ベースボード1の実装部2に、PTP6の他、このPTP6と同じ外部端子の配置を持つ配線専用装置30が、着脱自在に実装されている。
【0173】
特に本具体例では、アレイ状に設けられた実装部2に、配線専用装置30とPTP6とが交互に、着脱自在に実装されている。
【0174】
このように、PTP6に加え、配線としてのみ機能する配線専用装置30を別途用意し、PTP6と組み合わせて使用することで、半導体集積回路装置の組み合わせの自由度、即ち、半導体電子機器システムの構築の自由度を向上させることができる。
【0175】
また、配線専用装置30は、ICチップ9を搭載せず、配線8のみを有するPTPが好ましいだろう。
【0176】
さらに、配線専用装置30の表面には、例えば図24A〜図24Dを参照して説明した回路記号28と同様に、配線記号が付されていたほうが便利であろう。この場合の配線記号としては、例えば図29に示すように、少なくとも配線専用装置30の外部端子13が配線によりどのように接続されているかが示されていれば良いだろう。
【0177】
<配線専用装置の第2具体例>
図30は第5実施形態の第2具体例に係る半導体電子機器システムの平面図である。
【0178】
図30に示すように、本具体例では、アレイ状に設けられた実装部2にPTP6を着脱自在に実装したとき、その周囲に隣接する全ての実装部2に、配線専用装置30を、着脱自在に実装したものである。
【0179】
このようにPTP6の周囲に隣接する全ての実装部2に、配線専用装置30を、着脱自在に実装することも可能である。
【0180】
配線専用装置30は、本第2具体例や、上記第1具体例のように、ある決まりを持って配置されることが望ましいが、配線専用装置30をどの実装部2に配置するかは、構築されるシステムによって、適宜決定されることは言うまでもない。
【0181】
次に、PTP6のベースボード1への取り付けを容易にする技術を、第6実施形態として説明する。
【0182】
(第6実施形態)
本第6実施形態は、第1実施形態において説明したリペア及びリワークが可能な半導体電子機器システムにおいて、半導体集積回路装置の取り付けを容易にする技術に関する。このために、本実施形態ではアライメントマークが用意される。
【0183】
図31Aは第6実施形態に係るベースボードの実装部を拡大して示した平面図、図31Bは第6実施形態に係る半導体集積回路装置の平面図、図31Cは半導体集積回路装置を実装した時を示す平面図である。
【0184】
図31A〜図31Cに示すように、第6実施形態では、ベースボード1の実装部2、及びPTP6のそれぞれにアライメントマーク31を設けたものである。
【0185】
PTP6の絶縁ベース7には、例えばPETを用いることができるので、透明にすることができる。絶縁ベース7を透明とした場合、これにアライメントマーク31(31-PTP)を付しておく。同様に、実装部2にも、PTP6のアライメントマークに対応するアライメントマーク31(31-BD)を付しておく。そして、特に図31Cに示すように、PTP6を、そのマーク31-PTPが、マーク31-BDに整合するようにして、ベースボード1の実装部2に実装する。
【0186】
このように、実装部2、及びPTP6のそれぞれにアライメントマーク31を設けておくことにより、PTP6の取り付けを容易にすることができる。
【0187】
また、アライメントマーク31の形状としては、アライメントができさえすれば、図31A〜図31Cに示すような十字形以外の形状でもよい。
【0188】
また、アライメントマーク31は、PTP6、及び実装部2とで、同一形状にすることが望ましいが、アライメントができさえすれば、必ずしも同一形状にする必要はない。
【0189】
また、PTP6の絶縁ベース7は透明、特に無色透明が好ましいが、実装部2に付されたアライメントマーク31-BDを、絶縁ベース7を介して確認できさえすれば、無色透明に限らず、着色されていても良い。
【0190】
また、配線専用装置30についても、本例のようなアライメントマーク31を付しても良いことはもちろんである。
【0191】
次に、本発明に係る半導体電子機器システムの耐震性、耐腐食性を向上させる技術を、第7実施形態として説明する。
【0192】
(第7実施形態)
図32Aは第7実施形態に係る半導体電子機器システムの平面図、図32Bは図32A中の32B−32B線に沿う断面図である。
【0193】
図32A及び図32Bに示すように、本7実施形態では、ベースボード1の実装部2に、PTP6を着脱自在に実装した後、剥離可能な樹脂32によりPTP6をベースボード1に固定し、かつ外界から封止したものである。
【0194】
このようにベースボード1の実装部2に、PTP6を着脱自在に実装した後、剥離可能な樹脂32で、PTP6を固定、かつ封止することで、半導体電子機器システムの耐震性、耐腐食性を向上させることができる。
【0195】
また、樹脂32を剥離可能、例えば専用の剥離装置を用いなくても、作業者による手作業のみで、あるいは半導体製造工場における組み立てロボットの作業のみで剥離可能とする。これにより、リペア及びリワークに対応可能となる、という効果を損なうことなく、半導体電子機器システムの耐震性、耐腐食性を向上させることができる。
【0196】
以上、この発明を第1〜第7実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施に際しては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0197】
例えば上記実施形態では、半導体集積回路装置としてPTPを例示したが、半導体集積回路装置はPTPに限られるものではなく、様々な半導体集積回路装置を用いることができる。
【0198】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【0199】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0200】
【発明の効果】
以上説明したように、この発明によれば、半導体集積回路装置の組み合わせにより構築される半導体電子機器システムであって、上記半導体集積回路装置の取り付け/取り外しが容易であり、そのリペア及びリワークに対応可能な半導体電子機器システムを提供できる。
【図面の簡単な説明】
【図1】図1はこの発明の第1実施形態に係る半導体電子機器システムに用いられるベースボードの平面図。
【図2】図2Aは第1実施形態に係る半導体電子機器システムに用いられるPTPの平面図、図2Bは図2A中の2B−2B線に沿う断面図、図2Cは同PTPの裏面側の平面図。
【図3】図3はPTP実装後の平面図。
【図4】図4A及び図4BはPTPの取り外しを示す図。
【図5】図5A及び図5BはPTPの取り付けを示す図。
【図6】図6Aは第2実施形態の第1具体例に係る半導体集積回路装置の平面図、図6Bは図6A中の6B−6B線に沿う断面図、図6Cは同半導体集積回路装置の裏面側の平面図。
【図7】図7は第2実施形態の第2具体例に係るベースボードの平面図。
【図8】図8A及び図8Bはそれぞれ第2実施形態の第3具体例に係る半導体電子機器システムの断面図。
【図9】図9は第2実施形態の第4具体例に係る半導体電子機器システムの断面図。
【図10】図10Aは第2実施形態の第5具体例に係る半導体集積回路装置の平面図、図10Bは図10A中の10B−10B線に沿う断面図、図10Cは同半導体集積回路装置の裏面側の平面図。
【図11】図11Aは第2実施形態の第5具体例に係るベースボードの平面図、図11B図11A中の11B−11B線に沿う断面図。
【図12】図12Aは第2実施形態の第6具体例に係るベースボードの平面図、図12Bは図12A中の12B−12B線に沿う断面図。
【図13】図13Aは第2実施形態の第7具体例に係るベースボードの平面図、図13Bは図13A中の13B−13B線に沿う断面図。
【図14】図14A及び図14Bはそれぞれ実装される半導体集積回路装置及びベースボードの実装部を拡大して示した断面図。
【図15】図15A及び図15Bはそれぞれ第2実施形態の第8具体例に係る半導体電子機器システムの断面図。
【図16】図16A及び図16Bはそれぞれ第2実施形態の第9具体例に係る半導体電子機器システムの断面図。
【図17】図17A及び図17Bはそれぞれ第2実施形態の第10具体例に係る半導体電子機器システムの断面図。
【図18】図18は第2実施形態の第9具体例及び第10具体例に係る半導体集積回路装置の平面図。
【図19】図19Aは第2実施形態の第11具体例に係るベースボードの平面図、図19Bは図19A中の19B−19B線に沿う断面図。
【図20】図20は第3実施形態の第1具体例に係る半導体集積回路装置の平面図。
【図21】図21は第3実施形態の第1具体例に係る他の半導体集積回路装置の平面図。
【図22】図22は第3実施形態の第2具体例に係る半導体集積回路装置を示す図。
【図23】図23A及び図23Bはそれぞれ第3実施形態の第3具体例に係る半導体集積回路装置の平面図。
【図24】図24A乃至図24Dはそれぞれ第3実施形態の第4具体例に係る半導体集積回路装置の平面図。
【図25】図25Aは第4実施形態の第1具体例に係るベースボードの平面図、図25Bは同ベースボードの裏面側の平面図、図25Cは図25A及び図25B中の25C−25C線に沿う断面図。
【図26】図26Aは第4実施形態の第1具体例に係るベースボードの平面図、図26Bは同ベースボードの第2層目の平面図、図26Cは図26A及び図26B中の26C−26C線に沿う断面図、図26Dは図26A及び図26B中の26D−26D線に沿う断面図。
【図27】図27は第4実施形態の第3具体例に係るベースボードの平面図。
【図28】図28A及び図28Bはそれぞれ第4実施形態の第4具体例に係るベースボードの実装部を拡大して示した断面図。
【図29】図29は第5実施形態の第1具体例に係る電子機器システムの平面図。
【図30】図30は第5実施形態の第2具体例に係る電子機器システムの平面図。
【図31】図31Aは第6実施形態に係るベースボードの実装部を拡大して示した平面図、図31Bは第6実施形態に係る半導体集積回路装置の平面図、図31Cは半導体集積回路装置を実装した時の平面図。
【図32】図32Aは第7実施形態に係る半導体電子機器システムの平面図、図32Bは図32A中の32B−32B線に沿う断面図。
【符号の説明】
1…ベースボード(実装基板)、
2…ベースボードの実装部、
3…ベースボードの接続端子、
3-SGL…ベースボードの接続端子(信号端子)、
3-VCC…ベースボードの接続端子(VCC電源端子)、
3-VSS…ベースボードの接続端子(VSS電源端子)、
4…ベースボードの配線、
4-SGL…ベースボードの配線(信号用)、
4-VCC…ベースボードの配線(VCC電源用)、
4-VSS…ベースボードの配線(VSS電源用)、
4X-SGL…ベースボードのX方向配線(信号用)、
4Y-SGL…ベースボードのY方向配線(信号用)、
5…ベースボードの外部端子領域、
6…PTP(半導体集積回路装置)、
7…PTPの絶縁ベース、
8…PTPの配線、
9…ICチップ、
10…金バンプ、
11…封止材、
12…PTPのスルーホール、
13…PTPの外部端子、
13-SGL…PTPの外部端子(信号端子)、
13-VCC…PTPの外部端子(VCC電源端子)、
13-VSS…PTPの外部端子(VSS電源端子)、
14…PTPのハンダバンプ、
15…粘着テープ、
16…スリット、
17…磁化された磁性体、
18…磁化された磁性体、
19…磁性体層、
20…PTPの突起、
21…ベースボードの穴、
22…ベースボードの窪み、
23…ベースボードのポスト、
24…PTPの貫通孔、
25…保護抵抗、
26…ICチップのI/Oパッド、
27…ICチップのI/O回路、
28…PTPに付された回路記号、
29…ベースボードのスルーホール、
30…配線専用装置、
31-BD…ベースボードに付されたアライメントマーク、
31-PTP…PTPに付されたアライメントマーク、
32…剥離可能な樹脂。
Claims (13)
- 半導体集積回路装置が実装される複数の実装部を有する実装基板を有し、この実装基板の実装部に実装された前記半導体集積回路装置の組み合わせにより任意の機能を達成する半導体電子機器システムであって、
前記実装基板は、前記半導体集積回路装置に接続される接続端子が設けられ、前記半導体集積回路装置が着脱自在に実装される複数の実装部をマトリクス状に有し、前記マトリクス状に設けられた実装部の接続端子のそれぞれは、互いに隣接した実装部の接続端子に接続され、又は前記マトリクス状に設けられた実装部の接続端子の幾つかは、互いに隣接した実装部以外の実装部の接続端子に接続され、
前記半導体集積回路装置は前記実装部の接続端子の位置と整合されるように設けられた外部端子を有し、この外部端子は前記実装部の接続端子に接続されて前記実装基板の実装部に着脱自在に実装され、
前記着脱自在に実装された前記半導体集積回路装置を取り替えることで前記任意の機能をリペア及び前記任意の機能をリワークすることを特徴とする半導体電子機器システム。 - 前記半導体集積回路装置の外部端子が配置されている面に粘着材を設け、この粘着材により、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記実装基板の実装部の隅にスリットを設け、このスリットに前記半導体集積回路装置の隅を差し込むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記実装基板の実装面及びその裏面の両面から、少なくとも磁性体と磁化された磁性体とにより、前記実装基板及び前記半導体集積回路装置を挟むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記実装基板は磁性体を有し、この磁性体を有した実装基板と磁化された磁性体とにより、前記半導体集積回路装置を挟むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記実装基板は磁化された磁性体を有し、この磁化された磁性体を有した実装基板と磁性体又は磁化された磁性体とにより、前記半導体集積回路装置を挟むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記半導体集積回路装置の外部端子が配置されている面に凸部を設け、前記実装基板の実装部に前記凸部が挿入される穴を設け、この穴に前記凸部を挿入することで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記実装基板の実装部に前記半導体集積回路装置が挿入される窪みを設け、この窪みに前記半導体集積回路装置を挿入することで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記実装基板の実装部にポストを設け、このポストを前記半導体集積回路装置の外部端子に差し込むことで、前記実装基板の実装部に、前記半導体集積回路装置を着脱自在に実装したことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記半導体集積回路装置の表面には、回路記号が付されていることを特徴とする請求項1に記載の半導体電子機器システム。
- 前記接続端子は盛り上がっていることを特徴とする請求項1に記載の半導体電子機器システム
- 前記半導体集積回路装置は、前記実装基板の実装部間を接続する配線専用装置を含むことを特徴とする請求項1に記載の半導体電子機器システム。
- 前記半導体集積回路装置は、PTPであることを特徴とする請求項 1乃至請求項12いずれか一項に記載の半導体電子機器システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001072928A JP4015814B2 (ja) | 2001-03-14 | 2001-03-14 | 半導体電子機器システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
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JP2002271015A JP2002271015A (ja) | 2002-09-20 |
JP4015814B2 true JP4015814B2 (ja) | 2007-11-28 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
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JP (1) | JP4015814B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR102535502B1 (ko) * | 2022-12-20 | 2023-05-26 | 주식회사 파크시스템 | Fpcb를 이용한 bga 패키지 리워크 방법 |
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---|---|---|---|---|
WO2006069439A1 (en) * | 2004-12-27 | 2006-07-06 | Research In Motion Limited | Method and device for writing data in a wireless handheld communications device between volatile and non-volatile memories |
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Publication number | Publication date |
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JP2002271015A (ja) | 2002-09-20 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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