JP4014429B2 - 自動利得制御装置 - Google Patents
自動利得制御装置 Download PDFInfo
- Publication number
- JP4014429B2 JP4014429B2 JP2002079131A JP2002079131A JP4014429B2 JP 4014429 B2 JP4014429 B2 JP 4014429B2 JP 2002079131 A JP2002079131 A JP 2002079131A JP 2002079131 A JP2002079131 A JP 2002079131A JP 4014429 B2 JP4014429 B2 JP 4014429B2
- Authority
- JP
- Japan
- Prior art keywords
- gain coefficient
- reception level
- square
- circuit
- averaged
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、受信レベルを自動的に制御する自動利得制御装置に関する。
【０００２】
【従来の技術】
従来、自動利得制御は、演算増幅器を用いたアナログ回路によって行なわれてきたが、近年のディジタル処理技術の発展により、ディジタル回路によって行なわせることが可能となってきている。
【０００３】
図８はかかる従来の自動利得制御装置の一例を示すブロック図であって、１は演算増幅器、２はＡ／Ｄ（アナログ／ディジタル）変換器、３は二乗平均回路、４はメモリ、５は利得係数発生回路である。
【０００４】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは演算増幅器１に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定のレベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙは、Ａ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚが得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、自動利得制御のためのフィードバックループにも送られる。
【０００５】
このフィードバックループでは、Ａ／Ｄ変換器２から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル単位で二乗平均化されてメモリ４に格納される。利得係数発生回路５は、メモリ４から二乗平均化されたシンボル単位（以下、二乗平均化シンボルという）のデータを順次読み出し、二乗平均化シンボルのＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、予め設定されたこの自動利得制御装置の出力レベル（以下、基準出力レベルという）をこの平均値で除算することにより、上記の利得係数Ａｇを求める。これにより、Ｎシンボル単位の周期毎に利得係数Ａｇが更新され、演算増幅器１に供給される。
【０００６】
図９は従来の自動利得制御装置の他の例を示すブロック図であって、図８に対応する部分には同一符号を付けている。
【０００７】
図８に示した従来例がフィードバックループを構成するのに対し、この従来例はフィードフォワードループを構成するものである。
【０００８】
図９において、受信信号の受信電界レベルであるアナログ入力信号ｘは、演算増幅器１に供給されるとともに、フィードバックループにも送られる。演算増幅器１では、利得係数発生回路５からの利得係数Ａｇがこのアナログ入力信号ｘに乗算されて、一定レベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚとして自動利得制御装置から出力される。
【０００９】
このフィードフォワードループでは、受信信号の受信電界レベルであるＲＳＳＩ（Recieved Signal Strength Indecation）が二乗平均回路３に供給され、シンボル単位で二乗平均されてメモリ４に格納される。利得係数発生回路５は、メモリ４から二乗平均されたシンボル単位を順次読み出し、Ｎ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。これにより、この従来例においても、Ｎシンボル単位の周期毎に利得係数Ａｇが更新され、演算増幅器１に供給される。
【００１０】
図１０は従来の自動利得制御装置のさらに他の例を示すブロック図であって、６は乗算器であり、図８及び図９に対応する部分には同一符号を付けている。
【００１１】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給されてディジタル入力信号ｘ’に変換される。このディジタル入力信号ｘ’は乗算器６に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定レベルに自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・ｘ）が得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、フィードバックループにも送られる。
【００１２】
このフィードバックループでは、図８に示した従来例と同様、乗算器６から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル単位で二乗平均されてメモリ４に格納される。利得係数発生回路５は、メモリ４から二乗平均化シンボルを順次読み出し、Ｎ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。これにより、Ｎシンボル単位の周期毎に利得係数Ａｇが更新され、乗算器６に供給される。
【００１３】
【発明が解決しようとする課題】
ところで、上記従来の自動利得制御装置では、いずれにおいても、利得係数発生回路５で平均化処理する二乗平均化シンボルの個数Ｎが予め決められており、また、これらシンボルのデータに重み付けなどをせずに均一に平均化するため、次のような問題があった。
【００１４】
即ち、例えば、携帯電話機や携帯情報端末などの移動無線端末では、受信信号がフェージングなどに影響されて、その受信レベルが急激に変化する場合がある。しかし、上記従来の自動利得制御装置では、利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎを一定に設定しているため、特に、このシンボル数Ｎが多い場合、利得係数Ａｇをかかる急激な受信レベルの変動に追従して変化させることができず、従って、受信信号の自動利得制御をかかる受信レベルの急激な変動に追従させることができない。
【００１５】
かかる問題を解消するためには、利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎを少なくすればよいが、このようにすると、利得係数Ａｇの更新処理が頻繁に行なわれることになり、特に、利得係数Ａｇの更新を頻繁に行なう必要がない受信レベルの変動が緩やかな場合や受信レベルの変動がほとんどない場合には、あまり意味がない利得係数Ａｇの発生処理が行なわれることになる。このような不必要な更新のためにも、利得係数Ａｇの生成処理が行なわれてその分電力が無駄に消費されることになる。
【００１６】
また、二乗平均化シンボルのデータは全て均等に平均化されるため、このシンボル数Ｎを少なく設定しているときには、突発的なデータが発生すると、利得係数Ａｇがこれに大きく影響されてしまうことになる。
【００１７】
本発明の目的は、かかる問題を解消し、効率的な処理のもとに、受信レベルの急激な変動にも追従できるようにした自動利得制御装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、受信信号を一定レベルの信号に増幅する演算増幅器と、該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から得られるディジタル出力信号をシンボル単位で二乗平均化処理する二乗平均回路と、該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、フェージングなどによる受信レベルの変動を算出する判定回路と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるとき、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路とを備えたものである。
【００１９】
また、本発明は、受信信号を一定レベルの信号に増幅する演算増幅器と、受信した信号の受信電界レベルであるＲＳＳＩ(Recieved Signal Indecation)をシンボル単位で二乗平均化処理する二乗平均回路と、該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、フェージングなどによる受信レベルの変動を算出する判定回路と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるとき、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路と、該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ変換器とを備えたものである。
【００２０】
さらに、本発明は、アナログ入力信号をディジタル入力信号に変換するＡ／Ｄ変換器と、該ディジタル入力信号と利得係数との乗算処理を行なう乗算回路と、該乗算器から得られるディジタル出力信号をシンボル単位で二乗平均化処理する二乗平均回路と、該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、フェージングなどによる受信レベルの変動を算出する判定回路と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるとき、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路とを備えたものである。
【００２２】
即ち、受信レベルの変動に応じて、つまり、受信レベルが安定であったり、フェージングなどによって急変したりするのに応じて、利得係数発生回路で利得係数を生成するために平均化処理する二乗平均化シンボル数や利得係数の更新間隔を制御し、効率的な処理のもとで受信レベルの変動に利得係数を追従させるものである。
【００２３】
受信レベルの変動が急なときには、利得係数発生回路で平均化処理する二乗平均化シンボル数や利得係数の更新間隔が大きいと、古いデータ（受信レベル）も利得係数に反映してしまう。そこで、本発明は、受信レベルの急激な変動に対しては、これに利得係数を即座に反映させるために、上記の二乗平均化シンボル数や利得係数の更新間隔を小さくする。
【００２４】
また、受信レベルの傾きが緩やかな場合には、つまり、受信レベルが安定している場合には、頻繁に利得係数を更新する必要がない。そこで、この発明では、利得係数発生回路で平均化処理する二乗平均化シンボル数や利得係数の更新間隔を大きくし、または、一定の時間は利得係数の更新を行なわず、利得制御ループを休止させることにより、セービング（主にハードウェアで処理した場合）もしくは別の処理（ソフトウェアで処理した場合）を行なうようにする。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による自動利得制御装置の第１の実施形態を示すブロック構成図であって、７は判定回路、８は制御回路、９はテーブルＲＯＭであり、図８に対応する部分には同一符号を付けている。
【００２６】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは演算増幅器１に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定のレベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙは、Ａ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚが得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、自動利得制御のためのフィードバックループにも送られる。
【００２７】
このフィードバックループでは、Ａ／Ｄ変換器２から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル毎に二乗平均化されてメモリ４に格納される。利得係数発生回路５は、制御回路８の制御のもとに、メモリ４から二乗平均化されたシンボル単位、即ち、二乗平均化シンボルのデータを順次読み出し、かかるシンボルをＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。
【００２８】
ここで、二乗平均回路３で得られる二乗平均化シンボルは判定回路７にも供給され、受信レベルの変動が算出されて受信信号に生ずるフェージングのピッチが判定される。テーブルＲＯＭ９には、かかるフェージングピッチに応じた利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔に関する情報が予め格納されている。制御回路８は、判定回路７のかかる判定結果に対応した情報を読み取り、この情報に応じて利得係数発生回路５での二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００２９】
このようにして、利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が受信レベルの変動状況に応じて制御されることになり、受信レベルが急変するような状況が判定回路７によるフェージングピッチの判定によって検出されると、利得係数発生回路５では、制御回路８により、二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が小さくなるように制御され、また、受信レベルがほとんど変動しないような状況あるいは受信レベルの変動が穏やかな状況が判定回路７によるフェージングピッチの判定によって検出されると、利得係数発生回路５では、制御回路８により、二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が大きくなるように制御される。これにより、受信レベルの変動状況に応じて効果的に追従して自動利得制御が行なわれることになる。
【００３０】
また、受信レベルがほとんど変動しないような状況あるいは受信レベルの変動が穏やかな状況の場合には、制御回路８が二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を大きくするように利得係数発生回路５を制御するものであるから、利得係数Ａｇの次の更新があるまでの期間、利得係数発生回路５の処理を休止させる期間を長くすることができ、その間制御回路８を別の処理に当てることができる。
【００３１】
図２は本発明による自動利得制御装置の第２の実施形態を示すブロック構成図であって、図９及び図１に対応する部分には同一符号を付けている。
【００３２】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは、演算増幅器１に供給されるとともに、フィードバックループにも送られる。演算増幅器１では、利得係数発生回路５からの利得係数Ａｇがこのアナログ入力信号ｘに乗算されて、一定レベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚとして自動利得制御装置から出力される。
【００３３】
このフィードフォワードループでは、受信信号の受信電界レベルであるＲＳＳＩが二乗平均回路３に供給され、シンボル毎に二乗平均化されてメモリ４に格納される。利得係数発生回路５は、制御回路８の制御のもとに、メモリ４から二乗平均化シンボルを順次読み出し、かかるシンボル単位のＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。
【００３４】
ここで、二乗平均回路３で得られる二乗平均化シンボルは判定回路７にも供給され、受信レベルの変動が算出されて受信信号に生ずるフェージングのピッチが判定される。テーブルＲＯＭ９には、かかるフェージングピッチに応じた利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔に関する情報が予め格納されている。制御回路８は、判定回路７のかかる判定結果に対応した情報を読み取り、この情報に応じて利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００３５】
このようにして、この第２の実施形態においても、上記第１の実施形態と同様の効果が得られる。
【００３６】
図３は本発明による自動利得制御装置の第３の実施形態を示すブロック構成図であって、図１０及び図１に対応する部分には同一符号を付けている。
【００３７】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給されてディジタル入力信号ｘ’に変換される。このディジタル入力信号ｘ’は乗算器６に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定レベルに自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・ｘ）が得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、フィードバックループにも送られる。
【００３８】
このフィードバックループでは、図１に示した第１の実施形態と同様、乗算器６から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル毎に二乗平均されてメモリ４に格納される。利得係数発生回路５は、制御回路８の制御のもとに、メモリ４から二乗平均化シンボルを順次読み出し、かかるシンボルをＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。
【００３９】
ここで、二乗平均回路３で得られる二乗平均化シンボルは判定回路７にも供給され、受信レベルの変動が算出されて受信信号に生ずるフェージングのピッチが判定される。テーブルＲＯＭ９には、かかるフェージングピッチに応じた利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔に関する情報が予め格納されている。制御回路８は、判定回路７のかかる判定結果に対応した情報を読み取り、この情報に応じて利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００４０】
このようにして、この第３の実施形態においても、上記第１の実施形態と同様の効果が得られる。
【００４１】
図４は図１〜図３における利得係数発生回路５の一具体例の要部とその動作説明のための図であって、１０ａ〜１０ｈは遅延素子、１１ａ〜１１ｈは乗算回路、１２ａ〜１２ｇは加算回路である。
【００４２】
同図において、８個の遅延素子１０ａ〜１０ｈが直列に接続されており、これら遅延素子１０ａ〜１０ｈの遅延量はメモリ４から読み出されるシンボル単位の周期に等しく設定されている。また、これら遅延素子１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈの出力は夫々乗算回路１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈに供給され、これら夫々に設定されている重み係数が乗算される。これら乗算回路１１ａ〜１１ｈの出力は全て加算回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇによって加算され、その加算値ＤＯＵＴが、図示しない除算回路により、乗算回路１１ａ〜１１ｈの重み係数の総和によって除算されて利得係数Ａｇが生成される。
【００４３】
乗算回路１１ａ〜１１ｈの重み係数は、図１〜図３における判定回路７の判定結果に応じて制御回路８がテーブルＲＯＭ９から取り込む情報に応じたものであり、図４（ａ）は受信レベルがほとんど変動しない場合あるいは穏やかに変動する場合のこの具体例の一動作例を示すものであって、ここでは、平均化処理する二乗平均化シンボル数Ｎを８とするものである。
【００４４】
図４（ａ）において、この場合には、乗算回路１１ａ〜１１ｈの全てに０以外の重み係数が設定され、これら全てが使用されることになる。メモリ４（図１〜図３）からの二乗平均化シンボルＤＩＮが上記の周期で入力されるが、乗算回路１１ａ〜１１ｈはこれらシンボルＤＩＮのデータに重み付けをするものであって、この重み付けも新しい（即ち、後から入力される）シンボルＤＩＮ程大きな重み係数が乗算される。ここでは、一例として、乗算回路１１ａの重み係数を８ｍ（但し、ｍは０を含む任意の整数）とし、乗算回路１１ｂの重み係数を７ｍとし、以下、乗算回路１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの重み係数を夫々６ｍ，５ｍ，４ｍ，３ｍ，２ｍ，１ｍとしている。そして、加算回路１２ｇから得られる加算データＤＯＵＴは、図示しない除算回路により、３６ｍ（＝８ｍ＋７ｍ＋６ｍ＋５ｍ＋４ｍ＋３ｍ＋２ｍ＋１ｍ）の値で除算されて利得係数Ａｇが得られる。
【００４５】
このときのこの具体例の動作は、８個のシンボルＤＩＮが入力され、これら８個のシンボルＤＩＮが夫々上記の重み付けがなされて加算回路１２ｇから出力されるタイミングとなると、上記のようにして、この出力ＤＯＵＴから利得係数Ａｇが生成される。従って、この場合の利得係数Ａｇの更新間隔は、受信信号のシンボル単位の周期の８倍となる。
【００４６】
図４（ｂ）は受信レベルが急変する場合のこの具体例の一動作例を示すものであって、ここでは、平均化処理する二乗平均化シンボル数Ｎを２とするものである。
【００４７】
図４（ｂ）において、この場合には、乗算回路１１ａに重み係数２ｍが、乗算回路１１ｂに重み係数１ｍが夫々設定され、これら以外の乗算回路１１ｃ〜１１ｈの全てに０の重み係数が設定されたものであり、乗算回路１１ａ，１１ｂのみが有効となる。
【００４８】
そこで、かかる状態では、２つの二乗平均化シンボルＤＩＮが入力される毎に、これらが夫々乗算回路１１ａ，１１ｂで重み係数２ｍ，１ｍが乗算されて加算されたデータＤＯＵＴが加算回路１２ｇから出力され、これが３ｍの値で除算されて利得係数Ａｇが得られる。この場合の利得係数Ａｇの更新間隔は、受信信号のシンボル単位の周期の２倍となる。
【００４９】
かかる具体例では、入力されるシンボルＤＩＮが新しい程（即ち、後から入力されるシンボルＤＩＮ程）重み係数を大きくして利得係数Ａｇに大きく反映させるするものである。そこで、フェージンングなどにより、新しく入力されるシンボルＤＩＮが突発的に変動するものである場合には、これによる影響が大きくなるため、それを乗算処理する乗算回路の重み係数を小さくする。かかる突発的なシンボルＤＩＮは判定回路７の判定結果から検出することができ、制御回路８は、かかる検出結果から、図４における該当する乗算回路の重み係数を小さくする。この場合、このように重み係数を相対的に小さくする対象となる乗算回路を、新しく入力されるシンボルＤＩＮに対して重み付けする乗算回路のみにしてもよいし（例えば、利得係数Ａｇを生成するタイミングであるとき、相対的に小さい重み係数が設定される乗算回路１１ｆ〜１１ｈに突発的なシンボルが供給されるような場合には、これら乗算回路１１ｆ〜１１ｈの重み係数は、テーブルＲＯＭ９からの情報に応じた値のままとする）、全ての乗算回路１１ａ〜１１ｈとしてもよい。
【００５０】
また、図４に示す具体例では、最大８個の入力シンボルＤＩＮを重み付けして平均化するものとしたが、これに限らず、その個数は適宜決めることができるものである。
【００５１】
図５は受信レベルの変動に対する利得係数発生回路５で平均化する二乗平均化シンボル数Ｎの変化の一具体例を示す図であり、横軸に受信レベルの変動（ｄＢ）を表わし、縦軸にこの二乗平均化シンボル数Ｎを表わしている。かかる情報が図１〜図３でのテーブルＲＯＭ９に格納されている。
【００５２】
同図において、受信レベルの変動が１０ｄＢ未満と少なく、比較的良好な伝搬条件のもとでは、二乗平均化シンボル数Ｎを最大の８Ｎ0（但し、Ｎ0は２以上の整数）とし、受信レベルの変動が４０ｄＢを越えて急変する伝搬条件のもとでは、二乗平均化シンボル数Ｎを最小の１Ｎ 0 とし、受信レベルの変動が１０ｄＢ以上，４０ｄＢ以下の伝搬条件のもとでは、受信レベルの変動の絶対値が５ｄＢ減ずる毎に二乗平均化シンボル数Ｎを１Ｎ 0 ずつ増すようにするものである。
【００５３】
図６は受信レベルの変動に対する利得係数Ａｇの更新間隔の変化の一具体例を示す図であり、横軸に受信レベルの変動（ｄＢ）を表わし、縦軸に利得係数Ａｇの更新間隔Ｔを表わしている。かかる情報が図１〜図３でのテーブルＲＯＭ９に格納されている。
【００５４】
同図において、受信レベルの変動が２０ｄＢ未満と少なく、比較的良好な伝搬条件のもとでは、利得係数Ａｇの更新間隔Ｔを最大の１０００Ｔ0（但し、Ｔ0は受信信号でのシンボル単位の周期）とし、受信レベルの変動が４０ｄＢを越えて急変する伝搬条件のもとでは、利得係数Ａｇの更新間隔Ｔを最小のＴ0とし、受信レベルの変動が２０ｄＢ以上，４０ｄＢ以下の伝搬条件のもとでは、受信レベルの変動の絶対値が１０ｄＢ増す毎に利得係数Ａｇの更新間隔Ｔを１０００Ｔ0から１００Ｔ0に、１００Ｔ0からＴ0に減ずるようにするものである。
【００５５】
図７は以上の実施形態での自動利得制御による演算処理のアルゴリズムの一具体例を示す図である。ここでは、二乗平均回路３での二乗平均化処理の際には、各シンボル単位のデータをｎ倍オーバサンプリングし、利得係数発生回路５では、Ｎ個の二乗平均化シンボルを平均化するものである。
【００５６】
同図において、信号の受信に先立ち、データの初期化を行なう。この初期化では、オーバサンプリング数をｎ、平均化処理する二乗平均化シンボル数をＮ、係数値ｉ，ｊ(但し、ｉ，ｊ＝０，１，２，……）を０とする(ステップ１００）。
【００５７】
そして、シンボルデータが受信されると（ステップ１０１）、二乗平均回路３では、これがｎ倍オーバサンプリングされ、そのｉ番目のサンプルデータＳ（ｉ）が取得されて（ステップ１０２）、その二乗演算Ｓｑ＝Ｓ（ｉ)2がなされる（ステップ１０３）。これで最初のサンプルデータの二乗演算が行なわれたことになり、フラグｉが１だけインクリメントされる（ステップ１０４）。そして、ｉ＝ｎ−１となるまでサンプルデータＳ（ｉ）毎にかかるステップ１０２〜１０４の動作が繰り返される（ステップ１０５）。
【００５８】
１シンボル単位のサンプルデータＳ（ｉ）が二乗演算し終えてｉ＝ｎ−１となると（ステップ１０５）、シンボル単位の平均化処理、即ち、かかるｎ個の二乗処理されたサンプルデータＳｑ（ｉ）の平均化処理がなされて二乗平均値Ａｖｅ（ｊ）、即ち、二乗平均化シンボルが得られ（ステップ１０６）、これとともに、１つのシンボル単位の二乗平均化処理が終了したとして、フラグｉを０にし（ステップ１０７）、二乗平均値Ａｖｅ（ｊ）がメモリ４に格納される（ステップ１０８）。そして、ｊ＜Ｎ−１であって、利得係数Ａｇの更新タイミングになっていないときには（ステップ１０９）、フラグｊを１だけインクリメントして（ステップ１１０）、次のシンボル単位について、ステップ１０２からの動作を行なう。
【００５９】
その後、Ｎ個のシンボル単位の二乗平均化処理が終了して利得係数Ａｇの更新タイミングとなると（ｊ＝Ｎ−１：ステップ１０９）、上記のように、制御回路８の制御のもとに、図４で説明したようにして、利得係数発生回路５がメモリ４に格納されたＮ個の二乗平均化シンボルを取り込んで平均化処理し（ステップ１１１）、さらに、この平均化処理によって得られた平均値Ｖｒで自動利得制御装置の基準出力レベル（基準値）を割算し、利得係数Ａｇを算出する（ステップ１１２）。
【００６０】
以上の動作と並行して、判定回路７により、ステップ１０６で得られたシンボル単位の二乗平均値Ａｖｅ(ｊ）（即ち、二乗平均化シンボル）をその１つ前にステップ１０６で得られたシンボル単位の二乗平均値Ａｖｅ(ｊ−１）で割算して受信レベルの変動(微分演算値）ΔＡｖｅを算出する(ステップ１１３）。Ｎシンボルの二乗平均値Ａｖｅ(ｊ）が得られるまでステップ１１３で得られた微分演算値ΔＡｖｅが順次制御回路８に供給される。制御回路８は、利得係数Ａｇの更新タイミングとなって利得係数発生回路５がステップ１１１，１１２の演算を終了すると、判定回路７から取り込んだＮ個の微分演算値ΔＡｖｅをもとに(例えば、これらの平均値などをもとに）、テーブルＲＯＭ９から該当する情報を取り込み(ステップ１１４）、次の利得係数Ａｇを求めるための二乗平均化シンボル数Ｎや利得係数Ａｇの更新タイミング（更新間隔）の決定を行なう(ステップ１１５）。勿論、このとき、フラグｉ，ｊを０に初期化する。そして、次の利得係数Ａｇを得るために、ステップ１０２に戻る。
【００６１】
以上のようにして、この実施形態では、フェージングによる受信レベルの急激な変動に対しても、これに効果的に追従して利得係数の更新を行なうことができる。
【００６２】
なお、以上の説明で用いた数値は、説明の都合上、一例を示したものであって、本発明はかかる数値に限定されるものではない。
【００６３】
また、受信レベルの変動が緩やかで安定した期間が所定時間続く場合には、利得係数の更新期間で決まる次の利得係数更新時期までの期間、二乗平均回路３などを休止させることにより、セービング（主にハードウェアで処理した場合）もしくは別の処理（ソフトウェアで処理した場合）を行なうようにする。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、受信レベルの変動を監視し、この変動に応じて受信レベルの二乗平均化するシンボル単位数や利得係数の更新間隔を変化させるものであり、また、取得したシンボル単位を重み付けして平均化するものであるから、受信レベルが安定してその変動が緩やかなときには、受信レベルの平均化時間を長くし、利得制御の更新間隔を長くして無駄な処理をなくし、消費電力の低減を可能となるし、また、フェージングなどによる受信レベルの急峻な変動に対しても、これに効果的に追従して精度良く利得制御を行なうことが可能となる。従って、効率的、かつ高精度の自動利得制御が可能となる。
【図面の簡単な説明】
【図１】本発明による自動利得制御装置の第１の実施形態を示すブロック構成図である。
【図２】本発明による自動利得制御装置の第２の実施形態を示すブロック構成図である。
【図３】本発明による自動利得制御装置の第３の実施形態を示すブロック構成図である。
【図４】図１〜図３における利得係数発生回路の一具体例の要部とその動作説明のための図である。
【図５】受信レベルの変動に対する図１〜図３における利得係数発生回路での平均化するシンボル数の変化の一具体例を示す図である。
【図６】受信レベルの変動に対する図１〜図３における利得係数発生回路での利得係数の更新間隔の変化の一具体例を示す図である。
【図７】図１〜図３に示す実施形態での自動利得制御による演算処理のアルゴリズムの一具体例を示す図である。
【図８】自動利得制御装置の一従来例を示すブロック構成図である。
【図９】自動利得制御装置の他の従来例を示すブロック構成図である。
【図１０】自動利得制御装置のさらに他の従来例を示すブロック構成図である。
【符号の説明】
１ 演算増幅器
２ Ａ／Ｄ変換器
３ 二乗平均回路
４ メモリ
５ 利得係数発生回路
６ 乗算回路
７ 判定回路
８ 制御回路
９ テーブルＲＯＭ
【発明の属する技術分野】
本発明は、受信レベルを自動的に制御する自動利得制御装置に関する。
【０００２】
【従来の技術】
従来、自動利得制御は、演算増幅器を用いたアナログ回路によって行なわれてきたが、近年のディジタル処理技術の発展により、ディジタル回路によって行なわせることが可能となってきている。
【０００３】
図８はかかる従来の自動利得制御装置の一例を示すブロック図であって、１は演算増幅器、２はＡ／Ｄ（アナログ／ディジタル）変換器、３は二乗平均回路、４はメモリ、５は利得係数発生回路である。
【０００４】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは演算増幅器１に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定のレベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙは、Ａ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚが得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、自動利得制御のためのフィードバックループにも送られる。
【０００５】
このフィードバックループでは、Ａ／Ｄ変換器２から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル単位で二乗平均化されてメモリ４に格納される。利得係数発生回路５は、メモリ４から二乗平均化されたシンボル単位（以下、二乗平均化シンボルという）のデータを順次読み出し、二乗平均化シンボルのＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、予め設定されたこの自動利得制御装置の出力レベル（以下、基準出力レベルという）をこの平均値で除算することにより、上記の利得係数Ａｇを求める。これにより、Ｎシンボル単位の周期毎に利得係数Ａｇが更新され、演算増幅器１に供給される。
【０００６】
図９は従来の自動利得制御装置の他の例を示すブロック図であって、図８に対応する部分には同一符号を付けている。
【０００７】
図８に示した従来例がフィードバックループを構成するのに対し、この従来例はフィードフォワードループを構成するものである。
【０００８】
図９において、受信信号の受信電界レベルであるアナログ入力信号ｘは、演算増幅器１に供給されるとともに、フィードバックループにも送られる。演算増幅器１では、利得係数発生回路５からの利得係数Ａｇがこのアナログ入力信号ｘに乗算されて、一定レベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚとして自動利得制御装置から出力される。
【０００９】
このフィードフォワードループでは、受信信号の受信電界レベルであるＲＳＳＩ（Recieved Signal Strength Indecation）が二乗平均回路３に供給され、シンボル単位で二乗平均されてメモリ４に格納される。利得係数発生回路５は、メモリ４から二乗平均されたシンボル単位を順次読み出し、Ｎ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。これにより、この従来例においても、Ｎシンボル単位の周期毎に利得係数Ａｇが更新され、演算増幅器１に供給される。
【００１０】
図１０は従来の自動利得制御装置のさらに他の例を示すブロック図であって、６は乗算器であり、図８及び図９に対応する部分には同一符号を付けている。
【００１１】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給されてディジタル入力信号ｘ’に変換される。このディジタル入力信号ｘ’は乗算器６に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定レベルに自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・ｘ）が得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、フィードバックループにも送られる。
【００１２】
このフィードバックループでは、図８に示した従来例と同様、乗算器６から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル単位で二乗平均されてメモリ４に格納される。利得係数発生回路５は、メモリ４から二乗平均化シンボルを順次読み出し、Ｎ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。これにより、Ｎシンボル単位の周期毎に利得係数Ａｇが更新され、乗算器６に供給される。
【００１３】
【発明が解決しようとする課題】
ところで、上記従来の自動利得制御装置では、いずれにおいても、利得係数発生回路５で平均化処理する二乗平均化シンボルの個数Ｎが予め決められており、また、これらシンボルのデータに重み付けなどをせずに均一に平均化するため、次のような問題があった。
【００１４】
即ち、例えば、携帯電話機や携帯情報端末などの移動無線端末では、受信信号がフェージングなどに影響されて、その受信レベルが急激に変化する場合がある。しかし、上記従来の自動利得制御装置では、利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎを一定に設定しているため、特に、このシンボル数Ｎが多い場合、利得係数Ａｇをかかる急激な受信レベルの変動に追従して変化させることができず、従って、受信信号の自動利得制御をかかる受信レベルの急激な変動に追従させることができない。
【００１５】
かかる問題を解消するためには、利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎを少なくすればよいが、このようにすると、利得係数Ａｇの更新処理が頻繁に行なわれることになり、特に、利得係数Ａｇの更新を頻繁に行なう必要がない受信レベルの変動が緩やかな場合や受信レベルの変動がほとんどない場合には、あまり意味がない利得係数Ａｇの発生処理が行なわれることになる。このような不必要な更新のためにも、利得係数Ａｇの生成処理が行なわれてその分電力が無駄に消費されることになる。
【００１６】
また、二乗平均化シンボルのデータは全て均等に平均化されるため、このシンボル数Ｎを少なく設定しているときには、突発的なデータが発生すると、利得係数Ａｇがこれに大きく影響されてしまうことになる。
【００１７】
本発明の目的は、かかる問題を解消し、効率的な処理のもとに、受信レベルの急激な変動にも追従できるようにした自動利得制御装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、受信信号を一定レベルの信号に増幅する演算増幅器と、該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から得られるディジタル出力信号をシンボル単位で二乗平均化処理する二乗平均回路と、該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、フェージングなどによる受信レベルの変動を算出する判定回路と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるとき、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路とを備えたものである。
【００１９】
また、本発明は、受信信号を一定レベルの信号に増幅する演算増幅器と、受信した信号の受信電界レベルであるＲＳＳＩ(Recieved Signal Indecation)をシンボル単位で二乗平均化処理する二乗平均回路と、該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、フェージングなどによる受信レベルの変動を算出する判定回路と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるとき、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路と、該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ変換器とを備えたものである。
【００２０】
さらに、本発明は、アナログ入力信号をディジタル入力信号に変換するＡ／Ｄ変換器と、該ディジタル入力信号と利得係数との乗算処理を行なう乗算回路と、該乗算器から得られるディジタル出力信号をシンボル単位で二乗平均化処理する二乗平均回路と、該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、フェージングなどによる受信レベルの変動を算出する判定回路と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるとき、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路とを備えたものである。
【００２２】
即ち、受信レベルの変動に応じて、つまり、受信レベルが安定であったり、フェージングなどによって急変したりするのに応じて、利得係数発生回路で利得係数を生成するために平均化処理する二乗平均化シンボル数や利得係数の更新間隔を制御し、効率的な処理のもとで受信レベルの変動に利得係数を追従させるものである。
【００２３】
受信レベルの変動が急なときには、利得係数発生回路で平均化処理する二乗平均化シンボル数や利得係数の更新間隔が大きいと、古いデータ（受信レベル）も利得係数に反映してしまう。そこで、本発明は、受信レベルの急激な変動に対しては、これに利得係数を即座に反映させるために、上記の二乗平均化シンボル数や利得係数の更新間隔を小さくする。
【００２４】
また、受信レベルの傾きが緩やかな場合には、つまり、受信レベルが安定している場合には、頻繁に利得係数を更新する必要がない。そこで、この発明では、利得係数発生回路で平均化処理する二乗平均化シンボル数や利得係数の更新間隔を大きくし、または、一定の時間は利得係数の更新を行なわず、利得制御ループを休止させることにより、セービング（主にハードウェアで処理した場合）もしくは別の処理（ソフトウェアで処理した場合）を行なうようにする。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による自動利得制御装置の第１の実施形態を示すブロック構成図であって、７は判定回路、８は制御回路、９はテーブルＲＯＭであり、図８に対応する部分には同一符号を付けている。
【００２６】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは演算増幅器１に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定のレベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙは、Ａ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚが得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、自動利得制御のためのフィードバックループにも送られる。
【００２７】
このフィードバックループでは、Ａ／Ｄ変換器２から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル毎に二乗平均化されてメモリ４に格納される。利得係数発生回路５は、制御回路８の制御のもとに、メモリ４から二乗平均化されたシンボル単位、即ち、二乗平均化シンボルのデータを順次読み出し、かかるシンボルをＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。
【００２８】
ここで、二乗平均回路３で得られる二乗平均化シンボルは判定回路７にも供給され、受信レベルの変動が算出されて受信信号に生ずるフェージングのピッチが判定される。テーブルＲＯＭ９には、かかるフェージングピッチに応じた利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔に関する情報が予め格納されている。制御回路８は、判定回路７のかかる判定結果に対応した情報を読み取り、この情報に応じて利得係数発生回路５での二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００２９】
このようにして、利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が受信レベルの変動状況に応じて制御されることになり、受信レベルが急変するような状況が判定回路７によるフェージングピッチの判定によって検出されると、利得係数発生回路５では、制御回路８により、二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が小さくなるように制御され、また、受信レベルがほとんど変動しないような状況あるいは受信レベルの変動が穏やかな状況が判定回路７によるフェージングピッチの判定によって検出されると、利得係数発生回路５では、制御回路８により、二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が大きくなるように制御される。これにより、受信レベルの変動状況に応じて効果的に追従して自動利得制御が行なわれることになる。
【００３０】
また、受信レベルがほとんど変動しないような状況あるいは受信レベルの変動が穏やかな状況の場合には、制御回路８が二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を大きくするように利得係数発生回路５を制御するものであるから、利得係数Ａｇの次の更新があるまでの期間、利得係数発生回路５の処理を休止させる期間を長くすることができ、その間制御回路８を別の処理に当てることができる。
【００３１】
図２は本発明による自動利得制御装置の第２の実施形態を示すブロック構成図であって、図９及び図１に対応する部分には同一符号を付けている。
【００３２】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは、演算増幅器１に供給されるとともに、フィードバックループにも送られる。演算増幅器１では、利得係数発生回路５からの利得係数Ａｇがこのアナログ入力信号ｘに乗算されて、一定レベルに自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２に供給されてディジタル信号に変換され、自動利得制御されたディジタル出力信号ｚとして自動利得制御装置から出力される。
【００３３】
このフィードフォワードループでは、受信信号の受信電界レベルであるＲＳＳＩが二乗平均回路３に供給され、シンボル毎に二乗平均化されてメモリ４に格納される。利得係数発生回路５は、制御回路８の制御のもとに、メモリ４から二乗平均化シンボルを順次読み出し、かかるシンボル単位のＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。
【００３４】
ここで、二乗平均回路３で得られる二乗平均化シンボルは判定回路７にも供給され、受信レベルの変動が算出されて受信信号に生ずるフェージングのピッチが判定される。テーブルＲＯＭ９には、かかるフェージングピッチに応じた利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔に関する情報が予め格納されている。制御回路８は、判定回路７のかかる判定結果に対応した情報を読み取り、この情報に応じて利得係数発生回路５で平均化処理する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００３５】
このようにして、この第２の実施形態においても、上記第１の実施形態と同様の効果が得られる。
【００３６】
図３は本発明による自動利得制御装置の第３の実施形態を示すブロック構成図であって、図１０及び図１に対応する部分には同一符号を付けている。
【００３７】
同図において、受信信号の受信電界レベルであるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給されてディジタル入力信号ｘ’に変換される。このディジタル入力信号ｘ’は乗算器６に供給され、利得係数発生回路５からの利得係数Ａｇが乗算されて、一定レベルに自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・ｘ）が得られる。このディジタル出力信号ｚは、この自動利得制御装置から出力されるとともに、フィードバックループにも送られる。
【００３８】
このフィードバックループでは、図１に示した第１の実施形態と同様、乗算器６から得られるディジタル出力信号ｚが二乗平均回路３に供給され、シンボル毎に二乗平均されてメモリ４に格納される。利得係数発生回路５は、制御回路８の制御のもとに、メモリ４から二乗平均化シンボルを順次読み出し、かかるシンボルをＮ個（但し、Ｎは２以上の整数）ずつ平均化処理してその平均値を求め、この自動利得制御装置の基準出力レベルをこの平均値で除算することにより、上記の利得係数Ａｇを求める。
【００３９】
ここで、二乗平均回路３で得られる二乗平均化シンボルは判定回路７にも供給され、受信レベルの変動が算出されて受信信号に生ずるフェージングのピッチが判定される。テーブルＲＯＭ９には、かかるフェージングピッチに応じた利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔に関する情報が予め格納されている。制御回路８は、判定回路７のかかる判定結果に対応した情報を読み取り、この情報に応じて利得係数発生回路５で平均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００４０】
このようにして、この第３の実施形態においても、上記第１の実施形態と同様の効果が得られる。
【００４１】
図４は図１〜図３における利得係数発生回路５の一具体例の要部とその動作説明のための図であって、１０ａ〜１０ｈは遅延素子、１１ａ〜１１ｈは乗算回路、１２ａ〜１２ｇは加算回路である。
【００４２】
同図において、８個の遅延素子１０ａ〜１０ｈが直列に接続されており、これら遅延素子１０ａ〜１０ｈの遅延量はメモリ４から読み出されるシンボル単位の周期に等しく設定されている。また、これら遅延素子１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈの出力は夫々乗算回路１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈに供給され、これら夫々に設定されている重み係数が乗算される。これら乗算回路１１ａ〜１１ｈの出力は全て加算回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇによって加算され、その加算値ＤＯＵＴが、図示しない除算回路により、乗算回路１１ａ〜１１ｈの重み係数の総和によって除算されて利得係数Ａｇが生成される。
【００４３】
乗算回路１１ａ〜１１ｈの重み係数は、図１〜図３における判定回路７の判定結果に応じて制御回路８がテーブルＲＯＭ９から取り込む情報に応じたものであり、図４（ａ）は受信レベルがほとんど変動しない場合あるいは穏やかに変動する場合のこの具体例の一動作例を示すものであって、ここでは、平均化処理する二乗平均化シンボル数Ｎを８とするものである。
【００４４】
図４（ａ）において、この場合には、乗算回路１１ａ〜１１ｈの全てに０以外の重み係数が設定され、これら全てが使用されることになる。メモリ４（図１〜図３）からの二乗平均化シンボルＤＩＮが上記の周期で入力されるが、乗算回路１１ａ〜１１ｈはこれらシンボルＤＩＮのデータに重み付けをするものであって、この重み付けも新しい（即ち、後から入力される）シンボルＤＩＮ程大きな重み係数が乗算される。ここでは、一例として、乗算回路１１ａの重み係数を８ｍ（但し、ｍは０を含む任意の整数）とし、乗算回路１１ｂの重み係数を７ｍとし、以下、乗算回路１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの重み係数を夫々６ｍ，５ｍ，４ｍ，３ｍ，２ｍ，１ｍとしている。そして、加算回路１２ｇから得られる加算データＤＯＵＴは、図示しない除算回路により、３６ｍ（＝８ｍ＋７ｍ＋６ｍ＋５ｍ＋４ｍ＋３ｍ＋２ｍ＋１ｍ）の値で除算されて利得係数Ａｇが得られる。
【００４５】
このときのこの具体例の動作は、８個のシンボルＤＩＮが入力され、これら８個のシンボルＤＩＮが夫々上記の重み付けがなされて加算回路１２ｇから出力されるタイミングとなると、上記のようにして、この出力ＤＯＵＴから利得係数Ａｇが生成される。従って、この場合の利得係数Ａｇの更新間隔は、受信信号のシンボル単位の周期の８倍となる。
【００４６】
図４（ｂ）は受信レベルが急変する場合のこの具体例の一動作例を示すものであって、ここでは、平均化処理する二乗平均化シンボル数Ｎを２とするものである。
【００４７】
図４（ｂ）において、この場合には、乗算回路１１ａに重み係数２ｍが、乗算回路１１ｂに重み係数１ｍが夫々設定され、これら以外の乗算回路１１ｃ〜１１ｈの全てに０の重み係数が設定されたものであり、乗算回路１１ａ，１１ｂのみが有効となる。
【００４８】
そこで、かかる状態では、２つの二乗平均化シンボルＤＩＮが入力される毎に、これらが夫々乗算回路１１ａ，１１ｂで重み係数２ｍ，１ｍが乗算されて加算されたデータＤＯＵＴが加算回路１２ｇから出力され、これが３ｍの値で除算されて利得係数Ａｇが得られる。この場合の利得係数Ａｇの更新間隔は、受信信号のシンボル単位の周期の２倍となる。
【００４９】
かかる具体例では、入力されるシンボルＤＩＮが新しい程（即ち、後から入力されるシンボルＤＩＮ程）重み係数を大きくして利得係数Ａｇに大きく反映させるするものである。そこで、フェージンングなどにより、新しく入力されるシンボルＤＩＮが突発的に変動するものである場合には、これによる影響が大きくなるため、それを乗算処理する乗算回路の重み係数を小さくする。かかる突発的なシンボルＤＩＮは判定回路７の判定結果から検出することができ、制御回路８は、かかる検出結果から、図４における該当する乗算回路の重み係数を小さくする。この場合、このように重み係数を相対的に小さくする対象となる乗算回路を、新しく入力されるシンボルＤＩＮに対して重み付けする乗算回路のみにしてもよいし（例えば、利得係数Ａｇを生成するタイミングであるとき、相対的に小さい重み係数が設定される乗算回路１１ｆ〜１１ｈに突発的なシンボルが供給されるような場合には、これら乗算回路１１ｆ〜１１ｈの重み係数は、テーブルＲＯＭ９からの情報に応じた値のままとする）、全ての乗算回路１１ａ〜１１ｈとしてもよい。
【００５０】
また、図４に示す具体例では、最大８個の入力シンボルＤＩＮを重み付けして平均化するものとしたが、これに限らず、その個数は適宜決めることができるものである。
【００５１】
図５は受信レベルの変動に対する利得係数発生回路５で平均化する二乗平均化シンボル数Ｎの変化の一具体例を示す図であり、横軸に受信レベルの変動（ｄＢ）を表わし、縦軸にこの二乗平均化シンボル数Ｎを表わしている。かかる情報が図１〜図３でのテーブルＲＯＭ９に格納されている。
【００５２】
同図において、受信レベルの変動が１０ｄＢ未満と少なく、比較的良好な伝搬条件のもとでは、二乗平均化シンボル数Ｎを最大の８Ｎ0（但し、Ｎ0は２以上の整数）とし、受信レベルの変動が４０ｄＢを越えて急変する伝搬条件のもとでは、二乗平均化シンボル数Ｎを最小の１Ｎ 0 とし、受信レベルの変動が１０ｄＢ以上，４０ｄＢ以下の伝搬条件のもとでは、受信レベルの変動の絶対値が５ｄＢ減ずる毎に二乗平均化シンボル数Ｎを１Ｎ 0 ずつ増すようにするものである。
【００５３】
図６は受信レベルの変動に対する利得係数Ａｇの更新間隔の変化の一具体例を示す図であり、横軸に受信レベルの変動（ｄＢ）を表わし、縦軸に利得係数Ａｇの更新間隔Ｔを表わしている。かかる情報が図１〜図３でのテーブルＲＯＭ９に格納されている。
【００５４】
同図において、受信レベルの変動が２０ｄＢ未満と少なく、比較的良好な伝搬条件のもとでは、利得係数Ａｇの更新間隔Ｔを最大の１０００Ｔ0（但し、Ｔ0は受信信号でのシンボル単位の周期）とし、受信レベルの変動が４０ｄＢを越えて急変する伝搬条件のもとでは、利得係数Ａｇの更新間隔Ｔを最小のＴ0とし、受信レベルの変動が２０ｄＢ以上，４０ｄＢ以下の伝搬条件のもとでは、受信レベルの変動の絶対値が１０ｄＢ増す毎に利得係数Ａｇの更新間隔Ｔを１０００Ｔ0から１００Ｔ0に、１００Ｔ0からＴ0に減ずるようにするものである。
【００５５】
図７は以上の実施形態での自動利得制御による演算処理のアルゴリズムの一具体例を示す図である。ここでは、二乗平均回路３での二乗平均化処理の際には、各シンボル単位のデータをｎ倍オーバサンプリングし、利得係数発生回路５では、Ｎ個の二乗平均化シンボルを平均化するものである。
【００５６】
同図において、信号の受信に先立ち、データの初期化を行なう。この初期化では、オーバサンプリング数をｎ、平均化処理する二乗平均化シンボル数をＮ、係数値ｉ，ｊ(但し、ｉ，ｊ＝０，１，２，……）を０とする(ステップ１００）。
【００５７】
そして、シンボルデータが受信されると（ステップ１０１）、二乗平均回路３では、これがｎ倍オーバサンプリングされ、そのｉ番目のサンプルデータＳ（ｉ）が取得されて（ステップ１０２）、その二乗演算Ｓｑ＝Ｓ（ｉ)2がなされる（ステップ１０３）。これで最初のサンプルデータの二乗演算が行なわれたことになり、フラグｉが１だけインクリメントされる（ステップ１０４）。そして、ｉ＝ｎ−１となるまでサンプルデータＳ（ｉ）毎にかかるステップ１０２〜１０４の動作が繰り返される（ステップ１０５）。
【００５８】
１シンボル単位のサンプルデータＳ（ｉ）が二乗演算し終えてｉ＝ｎ−１となると（ステップ１０５）、シンボル単位の平均化処理、即ち、かかるｎ個の二乗処理されたサンプルデータＳｑ（ｉ）の平均化処理がなされて二乗平均値Ａｖｅ（ｊ）、即ち、二乗平均化シンボルが得られ（ステップ１０６）、これとともに、１つのシンボル単位の二乗平均化処理が終了したとして、フラグｉを０にし（ステップ１０７）、二乗平均値Ａｖｅ（ｊ）がメモリ４に格納される（ステップ１０８）。そして、ｊ＜Ｎ−１であって、利得係数Ａｇの更新タイミングになっていないときには（ステップ１０９）、フラグｊを１だけインクリメントして（ステップ１１０）、次のシンボル単位について、ステップ１０２からの動作を行なう。
【００５９】
その後、Ｎ個のシンボル単位の二乗平均化処理が終了して利得係数Ａｇの更新タイミングとなると（ｊ＝Ｎ−１：ステップ１０９）、上記のように、制御回路８の制御のもとに、図４で説明したようにして、利得係数発生回路５がメモリ４に格納されたＮ個の二乗平均化シンボルを取り込んで平均化処理し（ステップ１１１）、さらに、この平均化処理によって得られた平均値Ｖｒで自動利得制御装置の基準出力レベル（基準値）を割算し、利得係数Ａｇを算出する（ステップ１１２）。
【００６０】
以上の動作と並行して、判定回路７により、ステップ１０６で得られたシンボル単位の二乗平均値Ａｖｅ(ｊ）（即ち、二乗平均化シンボル）をその１つ前にステップ１０６で得られたシンボル単位の二乗平均値Ａｖｅ(ｊ−１）で割算して受信レベルの変動(微分演算値）ΔＡｖｅを算出する(ステップ１１３）。Ｎシンボルの二乗平均値Ａｖｅ(ｊ）が得られるまでステップ１１３で得られた微分演算値ΔＡｖｅが順次制御回路８に供給される。制御回路８は、利得係数Ａｇの更新タイミングとなって利得係数発生回路５がステップ１１１，１１２の演算を終了すると、判定回路７から取り込んだＮ個の微分演算値ΔＡｖｅをもとに(例えば、これらの平均値などをもとに）、テーブルＲＯＭ９から該当する情報を取り込み(ステップ１１４）、次の利得係数Ａｇを求めるための二乗平均化シンボル数Ｎや利得係数Ａｇの更新タイミング（更新間隔）の決定を行なう(ステップ１１５）。勿論、このとき、フラグｉ，ｊを０に初期化する。そして、次の利得係数Ａｇを得るために、ステップ１０２に戻る。
【００６１】
以上のようにして、この実施形態では、フェージングによる受信レベルの急激な変動に対しても、これに効果的に追従して利得係数の更新を行なうことができる。
【００６２】
なお、以上の説明で用いた数値は、説明の都合上、一例を示したものであって、本発明はかかる数値に限定されるものではない。
【００６３】
また、受信レベルの変動が緩やかで安定した期間が所定時間続く場合には、利得係数の更新期間で決まる次の利得係数更新時期までの期間、二乗平均回路３などを休止させることにより、セービング（主にハードウェアで処理した場合）もしくは別の処理（ソフトウェアで処理した場合）を行なうようにする。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、受信レベルの変動を監視し、この変動に応じて受信レベルの二乗平均化するシンボル単位数や利得係数の更新間隔を変化させるものであり、また、取得したシンボル単位を重み付けして平均化するものであるから、受信レベルが安定してその変動が緩やかなときには、受信レベルの平均化時間を長くし、利得制御の更新間隔を長くして無駄な処理をなくし、消費電力の低減を可能となるし、また、フェージングなどによる受信レベルの急峻な変動に対しても、これに効果的に追従して精度良く利得制御を行なうことが可能となる。従って、効率的、かつ高精度の自動利得制御が可能となる。
【図面の簡単な説明】
【図１】本発明による自動利得制御装置の第１の実施形態を示すブロック構成図である。
【図２】本発明による自動利得制御装置の第２の実施形態を示すブロック構成図である。
【図３】本発明による自動利得制御装置の第３の実施形態を示すブロック構成図である。
【図４】図１〜図３における利得係数発生回路の一具体例の要部とその動作説明のための図である。
【図５】受信レベルの変動に対する図１〜図３における利得係数発生回路での平均化するシンボル数の変化の一具体例を示す図である。
【図６】受信レベルの変動に対する図１〜図３における利得係数発生回路での利得係数の更新間隔の変化の一具体例を示す図である。
【図７】図１〜図３に示す実施形態での自動利得制御による演算処理のアルゴリズムの一具体例を示す図である。
【図８】自動利得制御装置の一従来例を示すブロック構成図である。
【図９】自動利得制御装置の他の従来例を示すブロック構成図である。
【図１０】自動利得制御装置のさらに他の従来例を示すブロック構成図である。
【符号の説明】
１ 演算増幅器
２ Ａ／Ｄ変換器
３ 二乗平均回路
４ メモリ
５ 利得係数発生回路
６ 乗算回路
７ 判定回路
８ 制御回路
９ テーブルＲＯＭ
Claims (3)
- 受信レベルに応じた利得係数を自動設定して、一定レベルの信号を出力する自動利得制御装置であって、
受信信号を一定レベルの信号に増幅する演算増幅器と、
該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ変換器と、
該Ａ／Ｄ変換器から得られるディジタル出力信号をシンボル単位で二乗平均化処理する二乗平均回路と、
該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、
予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、
フェージングなどによる受信レベルの変動を算出する判定回路と、
該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、
該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、
該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、
該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるときには、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路と
を備えたことを特徴とする自動利得制御装置。 - 受信レベルに応じた利得係数を自動設定して、一定レベルの信号を出力する自動利得制御装置であって、
受信信号を一定レベルの信号に増幅する演算増幅器と、
受信した信号の受信電界レベルであるＲＳＳＩ(Recieved Signal Indecation)をシンボル単位で二乗平均化処理する二乗平均回路と、
該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、
予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、
フェージングなどによる受信レベルの変動を算出する判定回路と、
該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、
該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、
該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、
該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるときには、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路と、
該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ変換器と
を備えたことを特徴とする自動利得制御装置。 - 受信レベルに応じた利得係数を自動設定して、一定レベルの信号を出力する自動利得制御装置であって、
アナログ入力信号をディジタル入力信号に変換するＡ／Ｄ変換器と、
該ディジタル入力信号と利得係数との乗算処理を行なう乗算回路と、
該乗算器から得られるディジタル出力信号をシンボル単位で二乗平均化処理する二乗平均回路と、
該二乗平均回路から得られる二乗平均化シンボルを記憶するメモリと、
予め設定された基準出力レベルを、該メモリに記憶された該二乗平均化シンボル値を平均した値で除算することにより、該演算増幅器の増幅率である利得係数を発生させる利得係数発生回路と、
フェージングなどによる受信レベルの変動を算出する判定回路と、
該判定回路から得られる受信レベルの変動から、該利得係数発生回路で平均化処理される二乗平均化シンボル数を決定する手段と、
該判定回路から得られる受信レベルの変動から、該利得係数発生回路での利得係数の更新間隔を決定する手段と、
該判定回路から得られる受信レベルの変動に対応する利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔が記憶されたテーブルＲＯＭと、
該判定回路から得られる該受信レベルの変動をもとに該テーブルＲＯＭを照合して、該受信レベルが急変する状況にあるときには、利得係数発生回路で平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを小さく設定し、該受信レベルがほとんど変化しない状況あるいは該受信レベルが穏やかに変動する状況にあるときには、該平均化処理される二乗平均化シンボル数と利得係数の更新間隔とを大きく設定する制御回路と
を備えたことを特徴とする自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079131A JP4014429B2 (ja) | 2002-03-20 | 2002-03-20 | 自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079131A JP4014429B2 (ja) | 2002-03-20 | 2002-03-20 | 自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003283278A JP2003283278A (ja) | 2003-10-03 |
| JP4014429B2 true JP4014429B2 (ja) | 2007-11-28 |
Family
ID=29228724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002079131A Expired - Fee Related JP4014429B2 (ja) | 2002-03-20 | 2002-03-20 | 自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4014429B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4168393B2 (ja) | 2003-09-05 | 2008-10-22 | 日本電気株式会社 | 無線通信移動局のａｇｃ制御方法 |
| US8605836B2 (en) * | 2005-03-11 | 2013-12-10 | Qualcomm Incorporated | Automatic gain control for a wireless receiver |
| JP4610003B2 (ja) * | 2005-06-10 | 2011-01-12 | 株式会社日立国際電気 | 受信機 |
| JP2007274163A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 自動利得制御装置 |
| JP4997833B2 (ja) * | 2006-05-30 | 2012-08-08 | 沖電気工業株式会社 | 自動利得制御装置 |
-
2002
- 2002-03-20 JP JP2002079131A patent/JP4014429B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003283278A (ja) | 2003-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI429301B (zh) | 音量控制裝置與方法 | |
| US6968166B2 (en) | Method and apparatus of a fast digital automatic gain control circuit | |
| US20060077080A1 (en) | Automatic gain control adaptive for plural modulation schemes | |
| CN105530571A (zh) | 音频系统 | |
| JP5262361B2 (ja) | ピーク抑圧復元方法、送信装置、受信装置、およびピーク抑圧復元システム | |
| JP4053419B2 (ja) | 自動利得制御装置および無線通信装置 | |
| JP4014429B2 (ja) | 自動利得制御装置 | |
| JP2001284996A (ja) | ゲイン制御装置 | |
| JP5681531B2 (ja) | 自動利得制御装置および自動利得制御方法 | |
| JP4323470B2 (ja) | アドレス生成装置およびその方法 | |
| US9071257B2 (en) | Systems and methods for derivative level-crossing sampling | |
| US4482973A (en) | Digital automatic gain control circuit | |
| JP4256631B2 (ja) | オートゲインコントロール装置 | |
| US20170126241A1 (en) | Low power sigma-delta modulator architecture capable of correcting dynamic range automatically, method for implementing low power circuit thereof, and method for correcting and extending dynamic range of sigma-delta modulator automatically | |
| JP3914235B2 (ja) | 利得制御方法および利得制御装置並びにその利得制御装置を備えた受信機および携帯電話機。 | |
| CN104539253B (zh) | 三级自动增益控制装置及其控制方法 | |
| CN113906672A (zh) | 通过预测可用电源能量避免音频功率传输中的削波 | |
| JP2000059158A (ja) | デジタル自動利得制御方法および装置、自動利得制御機能を持った無線通信装置 | |
| JP3646932B2 (ja) | 通信装置、通信装置の送信電力制御方法、制御プログラムおよび記録媒体 | |
| CN113783571B (zh) | 信号强度自动调节方法、存储介质及芯片 | |
| JPH07307631A (ja) | 自動出力制御装置 | |
| JP2004515148A (ja) | 信号レベル制御 | |
| JP2001021597A (ja) | 周波数分析装置 | |
| JP4354038B2 (ja) | デジタル信号レベル制御装置および制御方法 | |
| JP2007266853A (ja) | 自動利得制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070605 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070911 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4014429 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140921 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |