JP2003283278A - 自動利得制御装置 - Google Patents
自動利得制御装置Info
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- JP2003283278A JP2003283278A JP2002079131A JP2002079131A JP2003283278A JP 2003283278 A JP2003283278 A JP 2003283278A JP 2002079131 A JP2002079131 A JP 2002079131A JP 2002079131 A JP2002079131 A JP 2002079131A JP 2003283278 A JP2003283278 A JP 2003283278A
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Abstract
(57)【要約】
【課題】 受信レベルの変動の大きさにかかわらず、効
率的で精度の良い自動利得制御ができるようにする。 【解決手段】 入力信号ｘは、乗算器２で利得係数Ａｇ
が乗算されて利得制御され、Ａ／Ｄ変換器２でデジタル
出力信号ｚとなる。この出力信号ｚは、二乗平均回路３
でシンボル単位で平均化され、メモリ４に順次格納され
る。判定回路７は二乗平均化回路３の二乗平均化された
シンボルをもとに受信レベルの変動状況を判定してお
り、制御回路８は、この判定回路７の判定結果に応じた
情報をテーブルＲＯＭ９から読み取り、利得係数発生回
路５で平均化処理するシンボル数や利得係数Ａｇの更新
間隔を設定する。利得係数発生回路５は、この設定条件
のもとに、利得係数Ａｇの更新間隔でメモリ４に格納さ
れた二乗平均化シンボルを読み取り、これを平均化処理
するなどして利得係数Ａｇを求める。
率的で精度の良い自動利得制御ができるようにする。 【解決手段】 入力信号ｘは、乗算器２で利得係数Ａｇ
が乗算されて利得制御され、Ａ／Ｄ変換器２でデジタル
出力信号ｚとなる。この出力信号ｚは、二乗平均回路３
でシンボル単位で平均化され、メモリ４に順次格納され
る。判定回路７は二乗平均化回路３の二乗平均化された
シンボルをもとに受信レベルの変動状況を判定してお
り、制御回路８は、この判定回路７の判定結果に応じた
情報をテーブルＲＯＭ９から読み取り、利得係数発生回
路５で平均化処理するシンボル数や利得係数Ａｇの更新
間隔を設定する。利得係数発生回路５は、この設定条件
のもとに、利得係数Ａｇの更新間隔でメモリ４に格納さ
れた二乗平均化シンボルを読み取り、これを平均化処理
するなどして利得係数Ａｇを求める。
Description
【０００１】
【発明の属する技術分野】本発明は、受信レベルを自動
的に制御する自動利得制御装置に関する。
的に制御する自動利得制御装置に関する。
【０００２】
【従来の技術】従来、自動利得制御は、演算増幅器を用
いたアナログ回路によって行なわれてきたが、近年のデ
ィジタル処理技術の発展により、ディジタル回路によっ
て行なわせることが可能となってきている。
いたアナログ回路によって行なわれてきたが、近年のデ
ィジタル処理技術の発展により、ディジタル回路によっ
て行なわせることが可能となってきている。
【０００３】図８はかかる従来の自動利得制御装置の一
例を示すブロック図であって、１は演算増幅器、２はＡ
／Ｄ（アナログ／ディジタル）変換器、３は二乗平均回
路、４はメモリ、５は利得係数発生回路である。
例を示すブロック図であって、１は演算増幅器、２はＡ
／Ｄ（アナログ／ディジタル）変換器、３は二乗平均回
路、４はメモリ、５は利得係数発生回路である。
【０００４】同図において、受信信号の受信電界レベル
であるアナログ入力信号ｘは演算増幅器１に供給され、
利得係数発生回路５からの利得係数Ａｇが乗算されて、
一定のレベルに自動利得制御されたアナログ出力信号ｙ
（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙ
は、Ａ／Ｄ変換器２に供給されてディジタル信号に変換
され、自動利得制御されたディジタル出力信号ｚが得ら
れる。このディジタル出力信号ｚは、この自動利得制御
装置から出力されるとともに、自動利得制御のためのフ
ィードバックループにも送られる。
であるアナログ入力信号ｘは演算増幅器１に供給され、
利得係数発生回路５からの利得係数Ａｇが乗算されて、
一定のレベルに自動利得制御されたアナログ出力信号ｙ
（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙ
は、Ａ／Ｄ変換器２に供給されてディジタル信号に変換
され、自動利得制御されたディジタル出力信号ｚが得ら
れる。このディジタル出力信号ｚは、この自動利得制御
装置から出力されるとともに、自動利得制御のためのフ
ィードバックループにも送られる。
【０００５】このフィードバックループでは、Ａ／Ｄ変
換器２から得られるディジタル出力信号ｚが二乗平均回
路３に供給され、シンボル単位で二乗平均化されてメモ
リ４に格納される。利得係数発生回路５は、メモリ４か
ら二乗平均化されたシンボル単位（以下、二乗平均化シ
ンボルという）のデータを順次読み出し、二乗平均化シ
ンボルのＮ個（但し、Ｎは２以上の整数）ずつ平均化処
理してその平均値を求め、予め設定されたこの自動利得
制御装置の出力レベル（以下、基準出力レベルという）
をこの平均値で除算することにより、上記の利得係数Ａ
ｇを求める。これにより、Ｎシンボル単位の周期毎に利
得係数Ａｇが更新され、演算増幅器１に供給される。
換器２から得られるディジタル出力信号ｚが二乗平均回
路３に供給され、シンボル単位で二乗平均化されてメモ
リ４に格納される。利得係数発生回路５は、メモリ４か
ら二乗平均化されたシンボル単位（以下、二乗平均化シ
ンボルという）のデータを順次読み出し、二乗平均化シ
ンボルのＮ個（但し、Ｎは２以上の整数）ずつ平均化処
理してその平均値を求め、予め設定されたこの自動利得
制御装置の出力レベル（以下、基準出力レベルという）
をこの平均値で除算することにより、上記の利得係数Ａ
ｇを求める。これにより、Ｎシンボル単位の周期毎に利
得係数Ａｇが更新され、演算増幅器１に供給される。
【０００６】図９は従来の自動利得制御装置の他の例を
示すブロック図であって、図８に対応する部分には同一
符号を付けている。
示すブロック図であって、図８に対応する部分には同一
符号を付けている。
【０００７】図８に示した従来例がフィードバックルー
プを構成するのに対し、この従来例はフィードフォワー
ドループを構成するものである。
プを構成するのに対し、この従来例はフィードフォワー
ドループを構成するものである。
【０００８】図９において、受信信号の受信電界レベル
であるアナログ入力信号ｘは、演算増幅器１に供給され
るとともに、フィードバックループにも送られる。演算
増幅器１では、利得係数発生回路５からの利得係数Ａｇ
がこのアナログ入力信号ｘに乗算されて、一定レベルに
自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）
が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２
に供給されてディジタル信号に変換され、自動利得制御
されたディジタル出力信号ｚとして自動利得制御装置か
ら出力される。
であるアナログ入力信号ｘは、演算増幅器１に供給され
るとともに、フィードバックループにも送られる。演算
増幅器１では、利得係数発生回路５からの利得係数Ａｇ
がこのアナログ入力信号ｘに乗算されて、一定レベルに
自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）
が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２
に供給されてディジタル信号に変換され、自動利得制御
されたディジタル出力信号ｚとして自動利得制御装置か
ら出力される。
【０００９】このフィードフォワードループでは、受信
信号の受信電界レベルであるＲＳＳＩ（Recieved Signa
l Strength Indecation）が二乗平均回路３に供給さ
れ、シンボル単位で二乗平均されてメモリ４に格納され
る。利得係数発生回路５は、メモリ４から二乗平均され
たシンボル単位を順次読み出し、Ｎ個（但し、Ｎは２以
上の整数）ずつ平均化処理してその平均値を求め、この
自動利得制御装置の基準出力レベルをこの平均値で除算
することにより、上記の利得係数Ａｇを求める。これに
より、この従来例においても、Ｎシンボル単位の周期毎
に利得係数Ａｇが更新され、演算増幅器１に供給され
る。
信号の受信電界レベルであるＲＳＳＩ（Recieved Signa
l Strength Indecation）が二乗平均回路３に供給さ
れ、シンボル単位で二乗平均されてメモリ４に格納され
る。利得係数発生回路５は、メモリ４から二乗平均され
たシンボル単位を順次読み出し、Ｎ個（但し、Ｎは２以
上の整数）ずつ平均化処理してその平均値を求め、この
自動利得制御装置の基準出力レベルをこの平均値で除算
することにより、上記の利得係数Ａｇを求める。これに
より、この従来例においても、Ｎシンボル単位の周期毎
に利得係数Ａｇが更新され、演算増幅器１に供給され
る。
【００１０】図１０は従来の自動利得制御装置のさらに
他の例を示すブロック図であって、６は乗算器であり、
図８及び図９に対応する部分には同一符号を付けてい
る。
他の例を示すブロック図であって、６は乗算器であり、
図８及び図９に対応する部分には同一符号を付けてい
る。
【００１１】同図において、受信信号の受信電界レベル
であるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給さ
れてディジタル入力信号ｘ’に変換される。このディジ
タル入力信号ｘ’は乗算器６に供給され、利得係数発生
回路５からの利得係数Ａｇが乗算されて、一定レベルに
自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・
ｘ）が得られる。このディジタル出力信号ｚは、この自
動利得制御装置から出力されるとともに、フィードバッ
クループにも送られる。
であるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給さ
れてディジタル入力信号ｘ’に変換される。このディジ
タル入力信号ｘ’は乗算器６に供給され、利得係数発生
回路５からの利得係数Ａｇが乗算されて、一定レベルに
自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・
ｘ）が得られる。このディジタル出力信号ｚは、この自
動利得制御装置から出力されるとともに、フィードバッ
クループにも送られる。
【００１２】このフィードバックループでは、図８に示
した従来例と同様、乗算器６から得られるディジタル出
力信号ｚが二乗平均回路３に供給され、シンボル単位で
二乗平均されてメモリ４に格納される。利得係数発生回
路５は、メモリ４から二乗平均化シンボルを順次読み出
し、Ｎ個（但し、Ｎは２以上の整数）ずつ平均化処理し
てその平均値を求め、この自動利得制御装置の基準出力
レベルをこの平均値で除算することにより、上記の利得
係数Ａｇを求める。これにより、Ｎシンボル単位の周期
毎に利得係数Ａｇが更新され、乗算器６に供給される。
した従来例と同様、乗算器６から得られるディジタル出
力信号ｚが二乗平均回路３に供給され、シンボル単位で
二乗平均されてメモリ４に格納される。利得係数発生回
路５は、メモリ４から二乗平均化シンボルを順次読み出
し、Ｎ個（但し、Ｎは２以上の整数）ずつ平均化処理し
てその平均値を求め、この自動利得制御装置の基準出力
レベルをこの平均値で除算することにより、上記の利得
係数Ａｇを求める。これにより、Ｎシンボル単位の周期
毎に利得係数Ａｇが更新され、乗算器６に供給される。
【００１３】
【発明が解決しようとする課題】ところで、上記従来の
自動利得制御装置では、いずれにおいても、利得係数発
生回路５で平均化処理する二乗平均化シンボルの個数Ｎ
が予め決められており、また、これらシンボルのデータ
に重み付けなどをせずに均一に平均化するため、次のよ
うな問題があった。
自動利得制御装置では、いずれにおいても、利得係数発
生回路５で平均化処理する二乗平均化シンボルの個数Ｎ
が予め決められており、また、これらシンボルのデータ
に重み付けなどをせずに均一に平均化するため、次のよ
うな問題があった。
【００１４】即ち、例えば、携帯電話機や携帯情報端末
などの移動無線端末では、受信信号がフェージングなど
に影響されて、その受信レベルが急激に変化する場合が
ある。しかし、上記従来の自動利得制御装置では、利得
係数発生回路５で平均化処理する二乗平均化シンボル数
Ｎを一定に設定しているため、特に、このシンボル数Ｎ
が多い場合、利得係数Ａｇをかかる急激な受信レベルの
変動に追従して変化させることができず、従って、受信
信号の自動利得制御をかかる受信レベルの急激な変動に
追従させることができない。
などの移動無線端末では、受信信号がフェージングなど
に影響されて、その受信レベルが急激に変化する場合が
ある。しかし、上記従来の自動利得制御装置では、利得
係数発生回路５で平均化処理する二乗平均化シンボル数
Ｎを一定に設定しているため、特に、このシンボル数Ｎ
が多い場合、利得係数Ａｇをかかる急激な受信レベルの
変動に追従して変化させることができず、従って、受信
信号の自動利得制御をかかる受信レベルの急激な変動に
追従させることができない。
【００１５】かかる問題を解消するためには、利得係数
発生回路５で平均化処理する二乗平均化シンボル数Ｎを
少なくすればよいが、このようにすると、利得係数Ａｇ
の更新処理が頻繁に行なわれることになり、特に、利得
係数Ａｇの更新を頻繁に行なう必要がない受信レベルの
変動が緩やかな場合や受信レベルの変動がほとんどない
場合には、あまり意味がない利得係数Ａｇの発生処理が
行なわれることになる。このような不必要な更新のため
にも、利得係数Ａｇの生成処理が行なわれてその分電力
が無駄に消費されることになる。
発生回路５で平均化処理する二乗平均化シンボル数Ｎを
少なくすればよいが、このようにすると、利得係数Ａｇ
の更新処理が頻繁に行なわれることになり、特に、利得
係数Ａｇの更新を頻繁に行なう必要がない受信レベルの
変動が緩やかな場合や受信レベルの変動がほとんどない
場合には、あまり意味がない利得係数Ａｇの発生処理が
行なわれることになる。このような不必要な更新のため
にも、利得係数Ａｇの生成処理が行なわれてその分電力
が無駄に消費されることになる。
【００１６】また、二乗平均化シンボルのデータは全て
均等に平均化されるため、このシンボル数Ｎを少なく設
定しているときには、突発的なデータが発生すると、利
得係数Ａｇがこれに大きく影響されてしまうことにな
る。
均等に平均化されるため、このシンボル数Ｎを少なく設
定しているときには、突発的なデータが発生すると、利
得係数Ａｇがこれに大きく影響されてしまうことにな
る。
【００１７】本発明の目的は、かかる問題を解消し、効
率的な処理のもとに、受信レベルの急激な変動にも追従
できるようにした自動利得制御装置を提供することにあ
る。
率的な処理のもとに、受信レベルの急激な変動にも追従
できるようにした自動利得制御装置を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、受信信号を一定レベルの信号に増幅する
演算増幅器と、該演算増幅器の出力をディジタル信号に
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から得られる
ディジタル出力信号をシンボル単位で二乗平均化処理す
る二乗平均回路と、該二乗平均回路から得られる二乗平
均化シンボルを記憶するメモリと、予め設定された基準
出力レベルを、該メモリに記憶された該二乗平均化シン
ボル値を平均した値で除算することにより、該演算増幅
器の増幅率である利得係数を発生させる利得係数発生回
路と、フェージングなどによる受信レベルの変動を算出
する判定回路と、該判定回路から得られる受信レベルの
変動から、該利得係数発生回路で平均化処理される二乗
平均化シンボル数を決定する手段と、該判定回路から得
られる受信レベルの変動から、該利得係数発生回路での
利得係数の更新間隔を決定する手段と、該判定回路から
得られる受信レベルの変動に対応する利得係数発生回路
で平均化処理される二乗平均化シンボル数と利得係数の
更新間隔が記憶されたテーブルＲＯＭと、該テーブルＲ
ＯＭを照合して、利得係数発生回路で平均化処理される
二乗平均化シンボル数と利得係数の更新間隔を設定する
制御回路とを備えたものである。
に、本発明は、受信信号を一定レベルの信号に増幅する
演算増幅器と、該演算増幅器の出力をディジタル信号に
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から得られる
ディジタル出力信号をシンボル単位で二乗平均化処理す
る二乗平均回路と、該二乗平均回路から得られる二乗平
均化シンボルを記憶するメモリと、予め設定された基準
出力レベルを、該メモリに記憶された該二乗平均化シン
ボル値を平均した値で除算することにより、該演算増幅
器の増幅率である利得係数を発生させる利得係数発生回
路と、フェージングなどによる受信レベルの変動を算出
する判定回路と、該判定回路から得られる受信レベルの
変動から、該利得係数発生回路で平均化処理される二乗
平均化シンボル数を決定する手段と、該判定回路から得
られる受信レベルの変動から、該利得係数発生回路での
利得係数の更新間隔を決定する手段と、該判定回路から
得られる受信レベルの変動に対応する利得係数発生回路
で平均化処理される二乗平均化シンボル数と利得係数の
更新間隔が記憶されたテーブルＲＯＭと、該テーブルＲ
ＯＭを照合して、利得係数発生回路で平均化処理される
二乗平均化シンボル数と利得係数の更新間隔を設定する
制御回路とを備えたものである。
【００１９】また、本発明は、受信信号を一定レベルの
信号に増幅する演算増幅器と、受信した信号の受信電界
レベルであるＲＳＳＩ(Recieved Signal Indecation)を
シンボル単位で二乗平均化処理する二乗平均回路と、該
二乗平均回路から得られる二乗平均化シンボルを記憶す
るメモリと、予め設定された基準出力レベルを、該メモ
リに記憶された該二乗平均化シンボル値を平均した値で
除算することにより、該演算増幅器の増幅率である利得
係数を発生させる利得係数発生回路と、フェージングな
どによる受信レベルの変動を算出する判定回路と、該判
定回路から得られる受信レベルの変動から、該利得係数
発生回路で平均化処理される二乗平均化シンボル数を決
定する手段と、該判定回路から得られる受信レベルの変
動から、該利得係数発生回路での利得係数の更新間隔を
決定する手段と、該判定回路から得られる受信レベルの
変動に対応する利得係数発生回路で平均化処理される二
乗平均化シンボル数と利得係数の更新間隔が記憶された
テーブルＲＯＭと、該テーブルＲＯＭを照合して、利得
係数発生回路で平均化処理される二乗平均化シンボル数
と利得係数の更新間隔を設定する制御回路と、該演算増
幅器の出力をディジタル信号に変換するＡ／Ｄ変換器と
を備えたものである。
信号に増幅する演算増幅器と、受信した信号の受信電界
レベルであるＲＳＳＩ(Recieved Signal Indecation)を
シンボル単位で二乗平均化処理する二乗平均回路と、該
二乗平均回路から得られる二乗平均化シンボルを記憶す
るメモリと、予め設定された基準出力レベルを、該メモ
リに記憶された該二乗平均化シンボル値を平均した値で
除算することにより、該演算増幅器の増幅率である利得
係数を発生させる利得係数発生回路と、フェージングな
どによる受信レベルの変動を算出する判定回路と、該判
定回路から得られる受信レベルの変動から、該利得係数
発生回路で平均化処理される二乗平均化シンボル数を決
定する手段と、該判定回路から得られる受信レベルの変
動から、該利得係数発生回路での利得係数の更新間隔を
決定する手段と、該判定回路から得られる受信レベルの
変動に対応する利得係数発生回路で平均化処理される二
乗平均化シンボル数と利得係数の更新間隔が記憶された
テーブルＲＯＭと、該テーブルＲＯＭを照合して、利得
係数発生回路で平均化処理される二乗平均化シンボル数
と利得係数の更新間隔を設定する制御回路と、該演算増
幅器の出力をディジタル信号に変換するＡ／Ｄ変換器と
を備えたものである。
【００２０】さらに、本発明は、アナログ入力信号をデ
ィジタル入力信号に変換するＡ／Ｄ変換器と、該ディジ
タル入力信号と利得係数との乗算処理を行なう乗算回路
と、該乗算器から得られるディジタル出力信号をシンボ
ル単位で二乗平均化処理する二乗平均回路と、該二乗平
均回路から得られる二乗平均化シンボルを記憶するメモ
リと、予め設定された基準出力レベルを、該メモリに記
憶された該二乗平均化シンボル値を平均した値で除算す
ることにより、該演算増幅器の増幅率である利得係数を
発生させる利得係数発生回路と、フェージングなどによ
る受信レベルの変動を算出する判定回路と、該判定回路
から得られる受信レベルの変動から、該利得係数発生回
路で平均化処理される二乗平均化シンボル数を決定する
手段と、該判定回路から得られる受信レベルの変動か
ら、該利得係数発生回路での利得係数の更新間隔を決定
する手段と、該判定回路から得られる受信レベルの変動
に対応する利得係数発生回路で平均化処理される二乗平
均化シンボル数と利得係数の更新間隔が記憶されたテー
ブルＲＯＭと、該テーブルＲＯＭを照合して、利得係数
発生回路で平均化処理される二乗平均化シンボル数と利
得係数の更新間隔を設定する制御回路とを備えたもので
ある。
ィジタル入力信号に変換するＡ／Ｄ変換器と、該ディジ
タル入力信号と利得係数との乗算処理を行なう乗算回路
と、該乗算器から得られるディジタル出力信号をシンボ
ル単位で二乗平均化処理する二乗平均回路と、該二乗平
均回路から得られる二乗平均化シンボルを記憶するメモ
リと、予め設定された基準出力レベルを、該メモリに記
憶された該二乗平均化シンボル値を平均した値で除算す
ることにより、該演算増幅器の増幅率である利得係数を
発生させる利得係数発生回路と、フェージングなどによ
る受信レベルの変動を算出する判定回路と、該判定回路
から得られる受信レベルの変動から、該利得係数発生回
路で平均化処理される二乗平均化シンボル数を決定する
手段と、該判定回路から得られる受信レベルの変動か
ら、該利得係数発生回路での利得係数の更新間隔を決定
する手段と、該判定回路から得られる受信レベルの変動
に対応する利得係数発生回路で平均化処理される二乗平
均化シンボル数と利得係数の更新間隔が記憶されたテー
ブルＲＯＭと、該テーブルＲＯＭを照合して、利得係数
発生回路で平均化処理される二乗平均化シンボル数と利
得係数の更新間隔を設定する制御回路とを備えたもので
ある。
【００２１】さらに、本発明は、上記の利得係数発生回
路が、平均化処理する前記二乗平均化シンボルを、夫々
に前記判定回路から得られる受信レベルの変動に応じた
重み付け処理を行なってから、平均化処理して、該平均
化処理によって得られた値で予め設定した前記基準出力
レベルを除算することにより、前記利得係数を発生させ
る利得係数発生回路を備えたものである。
路が、平均化処理する前記二乗平均化シンボルを、夫々
に前記判定回路から得られる受信レベルの変動に応じた
重み付け処理を行なってから、平均化処理して、該平均
化処理によって得られた値で予め設定した前記基準出力
レベルを除算することにより、前記利得係数を発生させ
る利得係数発生回路を備えたものである。
【００２２】即ち、受信レベルの変動に応じて、つま
り、受信レベルが安定であったり、フェージングなどに
よって急変したりするのに応じて、利得係数発生回路で
利得係数を生成するために平均化処理する二乗平均化シ
ンボル数や利得係数の更新間隔を制御し、効率的な処理
のもとで受信レベルの変動に利得係数を追従させるもの
である。
り、受信レベルが安定であったり、フェージングなどに
よって急変したりするのに応じて、利得係数発生回路で
利得係数を生成するために平均化処理する二乗平均化シ
ンボル数や利得係数の更新間隔を制御し、効率的な処理
のもとで受信レベルの変動に利得係数を追従させるもの
である。
【００２３】受信レベルの変動が急なときには、利得係
数発生回路で平均化処理する二乗平均化シンボル数や利
得係数の更新間隔が大きいと、古いデータ（受信レベ
ル）も利得係数に反映してしまう。そこで、本発明は、
受信レベルの急激な変動に対しては、これに利得係数を
即座に反映させるために、上記の二乗平均化シンボル数
や利得係数の更新間隔を小さくする。
数発生回路で平均化処理する二乗平均化シンボル数や利
得係数の更新間隔が大きいと、古いデータ（受信レベ
ル）も利得係数に反映してしまう。そこで、本発明は、
受信レベルの急激な変動に対しては、これに利得係数を
即座に反映させるために、上記の二乗平均化シンボル数
や利得係数の更新間隔を小さくする。
【００２４】また、受信レベルの傾きが緩やかな場合に
は、つまり、受信レベルが安定している場合には、頻繁
に利得係数を更新する必要がない。そこで、この発明で
は、利得係数発生回路で平均化処理する二乗平均化シン
ボル数や利得係数の更新間隔を大きくし、または、一定
の時間は利得係数の更新を行なわず、利得制御ループを
休止させることにより、セービング（主にハードウェア
で処理した場合）もしくは別の処理（ソフトウェアで処
理した場合）を行なうようにする。
は、つまり、受信レベルが安定している場合には、頻繁
に利得係数を更新する必要がない。そこで、この発明で
は、利得係数発生回路で平均化処理する二乗平均化シン
ボル数や利得係数の更新間隔を大きくし、または、一定
の時間は利得係数の更新を行なわず、利得制御ループを
休止させることにより、セービング（主にハードウェア
で処理した場合）もしくは別の処理（ソフトウェアで処
理した場合）を行なうようにする。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を図面に
より説明する。図１は本発明による自動利得制御装置の
第１の実施形態を示すブロック構成図であって、７は判
定回路、８は制御回路、９はテーブルＲＯＭであり、図
８に対応する部分には同一符号を付けている。
より説明する。図１は本発明による自動利得制御装置の
第１の実施形態を示すブロック構成図であって、７は判
定回路、８は制御回路、９はテーブルＲＯＭであり、図
８に対応する部分には同一符号を付けている。
【００２６】同図において、受信信号の受信電界レベル
であるアナログ入力信号ｘは演算増幅器１に供給され、
利得係数発生回路５からの利得係数Ａｇが乗算されて、
一定のレベルに自動利得制御されたアナログ出力信号ｙ
（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙ
は、Ａ／Ｄ変換器２に供給されてディジタル信号に変換
され、自動利得制御されたディジタル出力信号ｚが得ら
れる。このディジタル出力信号ｚは、この自動利得制御
装置から出力されるとともに、自動利得制御のためのフ
ィードバックループにも送られる。
であるアナログ入力信号ｘは演算増幅器１に供給され、
利得係数発生回路５からの利得係数Ａｇが乗算されて、
一定のレベルに自動利得制御されたアナログ出力信号ｙ
（＝Ａｇ・ｘ）が得られる。このアナログ出力信号ｙ
は、Ａ／Ｄ変換器２に供給されてディジタル信号に変換
され、自動利得制御されたディジタル出力信号ｚが得ら
れる。このディジタル出力信号ｚは、この自動利得制御
装置から出力されるとともに、自動利得制御のためのフ
ィードバックループにも送られる。
【００２７】このフィードバックループでは、Ａ／Ｄ変
換器２から得られるディジタル出力信号ｚが二乗平均回
路３に供給され、シンボル毎に二乗平均化されてメモリ
４に格納される。利得係数発生回路５は、制御回路８の
制御のもとに、メモリ４から二乗平均化されたシンボル
単位、即ち、二乗平均化シンボルのデータを順次読み出
し、かかるシンボルをＮ個（但し、Ｎは２以上の整数）
ずつ平均化処理してその平均値を求め、この自動利得制
御装置の基準出力レベルをこの平均値で除算することに
より、上記の利得係数Ａｇを求める。
換器２から得られるディジタル出力信号ｚが二乗平均回
路３に供給され、シンボル毎に二乗平均化されてメモリ
４に格納される。利得係数発生回路５は、制御回路８の
制御のもとに、メモリ４から二乗平均化されたシンボル
単位、即ち、二乗平均化シンボルのデータを順次読み出
し、かかるシンボルをＮ個（但し、Ｎは２以上の整数）
ずつ平均化処理してその平均値を求め、この自動利得制
御装置の基準出力レベルをこの平均値で除算することに
より、上記の利得係数Ａｇを求める。
【００２８】ここで、二乗平均回路３で得られる二乗平
均化シンボルは判定回路７にも供給され、受信レベルの
変動が算出されて受信信号に生ずるフェージングのピッ
チが判定される。テーブルＲＯＭ９には、かかるフェー
ジングピッチに応じた利得係数発生回路５で平均化処理
する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔
に関する情報が予め格納されている。制御回路８は、判
定回路７のかかる判定結果に対応した情報を読み取り、
この情報に応じて利得係数発生回路５での二乗平均化シ
ンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
均化シンボルは判定回路７にも供給され、受信レベルの
変動が算出されて受信信号に生ずるフェージングのピッ
チが判定される。テーブルＲＯＭ９には、かかるフェー
ジングピッチに応じた利得係数発生回路５で平均化処理
する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔
に関する情報が予め格納されている。制御回路８は、判
定回路７のかかる判定結果に対応した情報を読み取り、
この情報に応じて利得係数発生回路５での二乗平均化シ
ンボル数Ｎや利得係数Ａｇの更新間隔を制御する。
【００２９】このようにして、利得係数発生回路５で平
均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇ
の更新間隔が受信レベルの変動状況に応じて制御される
ことになり、受信レベルが急変するような状況が判定回
路７によるフェージングピッチの判定によって検出され
ると、利得係数発生回路５では、制御回路８により、二
乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が小さ
くなるように制御され、また、受信レベルがほとんど変
動しないような状況あるいは受信レベルの変動が穏やか
な状況が判定回路７によるフェージングピッチの判定に
よって検出されると、利得係数発生回路５では、制御回
路８により、二乗平均化シンボル数Ｎや利得係数Ａｇの
更新間隔が大きくなるように制御される。これにより、
受信レベルの変動状況に応じて効果的に追従して自動利
得制御が行なわれることになる。
均化処理される二乗平均化シンボル数Ｎや利得係数Ａｇ
の更新間隔が受信レベルの変動状況に応じて制御される
ことになり、受信レベルが急変するような状況が判定回
路７によるフェージングピッチの判定によって検出され
ると、利得係数発生回路５では、制御回路８により、二
乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔が小さ
くなるように制御され、また、受信レベルがほとんど変
動しないような状況あるいは受信レベルの変動が穏やか
な状況が判定回路７によるフェージングピッチの判定に
よって検出されると、利得係数発生回路５では、制御回
路８により、二乗平均化シンボル数Ｎや利得係数Ａｇの
更新間隔が大きくなるように制御される。これにより、
受信レベルの変動状況に応じて効果的に追従して自動利
得制御が行なわれることになる。
【００３０】また、受信レベルがほとんど変動しないよ
うな状況あるいは受信レベルの変動が穏やかな状況の場
合には、制御回路８が二乗平均化シンボル数Ｎや利得係
数Ａｇの更新間隔を小さくするように利得係数発生回路
５を制御するものであるから、利得係数Ａｇの次の更新
があるまでの期間、利得係数発生回路５の処理を休止さ
せる期間を長くすることができ、その間制御回路８を別
の処理に当てることができる。
うな状況あるいは受信レベルの変動が穏やかな状況の場
合には、制御回路８が二乗平均化シンボル数Ｎや利得係
数Ａｇの更新間隔を小さくするように利得係数発生回路
５を制御するものであるから、利得係数Ａｇの次の更新
があるまでの期間、利得係数発生回路５の処理を休止さ
せる期間を長くすることができ、その間制御回路８を別
の処理に当てることができる。
【００３１】図２は本発明による自動利得制御装置の第
２の実施形態を示すブロック構成図であって、図９及び
図１に対応する部分には同一符号を付けている。
２の実施形態を示すブロック構成図であって、図９及び
図１に対応する部分には同一符号を付けている。
【００３２】同図において、受信信号の受信電界レベル
であるアナログ入力信号ｘは、演算増幅器１に供給され
るとともに、フィードバックループにも送られる。演算
増幅器１では、利得係数発生回路５からの利得係数Ａｇ
がこのアナログ入力信号ｘに乗算されて、一定レベルに
自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）
が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２
に供給されてディジタル信号に変換され、自動利得制御
されたディジタル出力信号ｚとして自動利得制御装置か
ら出力される。
であるアナログ入力信号ｘは、演算増幅器１に供給され
るとともに、フィードバックループにも送られる。演算
増幅器１では、利得係数発生回路５からの利得係数Ａｇ
がこのアナログ入力信号ｘに乗算されて、一定レベルに
自動利得制御されたアナログ出力信号ｙ（＝Ａｇ・ｘ）
が得られる。このアナログ出力信号ｙはＡ／Ｄ変換器２
に供給されてディジタル信号に変換され、自動利得制御
されたディジタル出力信号ｚとして自動利得制御装置か
ら出力される。
【００３３】このフィードフォワードループでは、受信
信号の受信電界レベルであるＲＳＳＩが二乗平均回路３
に供給され、シンボル毎に二乗平均化されてメモリ４に
格納される。利得係数発生回路５は、制御回路８の制御
のもとに、メモリ４から二乗平均化シンボルを順次読み
出し、かかるシンボル単位のＮ個（但し、Ｎは２以上の
整数）ずつ平均化処理してその平均値を求め、この自動
利得制御装置の基準出力レベルをこの平均値で除算する
ことにより、上記の利得係数Ａｇを求める。
信号の受信電界レベルであるＲＳＳＩが二乗平均回路３
に供給され、シンボル毎に二乗平均化されてメモリ４に
格納される。利得係数発生回路５は、制御回路８の制御
のもとに、メモリ４から二乗平均化シンボルを順次読み
出し、かかるシンボル単位のＮ個（但し、Ｎは２以上の
整数）ずつ平均化処理してその平均値を求め、この自動
利得制御装置の基準出力レベルをこの平均値で除算する
ことにより、上記の利得係数Ａｇを求める。
【００３４】ここで、二乗平均回路３で得られる二乗平
均化シンボルは判定回路７にも供給され、受信レベルの
変動が算出されて受信信号に生ずるフェージングのピッ
チが判定される。テーブルＲＯＭ９には、かかるフェー
ジングピッチに応じた利得係数発生回路５で平均化処理
される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間
隔に関する情報が予め格納されている。制御回路８は、
判定回路７のかかる判定結果に対応した情報を読み取
り、この情報に応じて利得係数発生回路５で平均化処理
する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔
を制御する。
均化シンボルは判定回路７にも供給され、受信レベルの
変動が算出されて受信信号に生ずるフェージングのピッ
チが判定される。テーブルＲＯＭ９には、かかるフェー
ジングピッチに応じた利得係数発生回路５で平均化処理
される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間
隔に関する情報が予め格納されている。制御回路８は、
判定回路７のかかる判定結果に対応した情報を読み取
り、この情報に応じて利得係数発生回路５で平均化処理
する二乗平均化シンボル数Ｎや利得係数Ａｇの更新間隔
を制御する。
【００３５】このようにして、この第２の実施形態にお
いても、上記第１の実施形態と同様の効果が得られる。
いても、上記第１の実施形態と同様の効果が得られる。
【００３６】図３は本発明による自動利得制御装置の第
３の実施形態を示すブロック構成図であって、図１０及
び図１に対応する部分には同一符号を付けている。
３の実施形態を示すブロック構成図であって、図１０及
び図１に対応する部分には同一符号を付けている。
【００３７】同図において、受信信号の受信電界レベル
であるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給さ
れてディジタル入力信号ｘ’に変換される。このディジ
タル入力信号ｘ’は乗算器６に供給され、利得係数発生
回路５からの利得係数Ａｇが乗算されて、一定レベルに
自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・
ｘ）が得られる。このディジタル出力信号ｚは、この自
動利得制御装置から出力されるとともに、フィードバッ
クループにも送られる。
であるアナログ入力信号ｘは、Ａ／Ｄ変換器２に供給さ
れてディジタル入力信号ｘ’に変換される。このディジ
タル入力信号ｘ’は乗算器６に供給され、利得係数発生
回路５からの利得係数Ａｇが乗算されて、一定レベルに
自動利得制御されたディジタル出力信号ｚ（＝Ａｇ・
ｘ）が得られる。このディジタル出力信号ｚは、この自
動利得制御装置から出力されるとともに、フィードバッ
クループにも送られる。
【００３８】このフィードバックループでは、図１に示
した第１の実施形態と同様、乗算器６から得られるディ
ジタル出力信号ｚが二乗平均回路３に供給され、シンボ
ル毎に二乗平均されてメモリ４に格納される。利得係数
発生回路５は、制御回路８の制御のもとに、メモリ４か
ら二乗平均化シンボルを順次読み出し、かかるシンボル
をＮ個（但し、Ｎは２以上の整数）ずつ平均化処理して
その平均値を求め、この自動利得制御装置の基準出力レ
ベルをこの平均値で除算することにより、上記の利得係
数Ａｇを求める。
した第１の実施形態と同様、乗算器６から得られるディ
ジタル出力信号ｚが二乗平均回路３に供給され、シンボ
ル毎に二乗平均されてメモリ４に格納される。利得係数
発生回路５は、制御回路８の制御のもとに、メモリ４か
ら二乗平均化シンボルを順次読み出し、かかるシンボル
をＮ個（但し、Ｎは２以上の整数）ずつ平均化処理して
その平均値を求め、この自動利得制御装置の基準出力レ
ベルをこの平均値で除算することにより、上記の利得係
数Ａｇを求める。
【００３９】ここで、二乗平均回路３で得られる二乗平
均化シンボルは判定回路７にも供給され、受信レベルの
変動が算出されて受信信号に生ずるフェージングのピッ
チが判定される。テーブルＲＯＭ９には、かかるフェー
ジングピッチに応じた利得係数発生回路５で平均化処理
される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間
隔に関する情報が予め格納されている。制御回路８は、
判定回路７のかかる判定結果に対応した情報を読み取
り、この情報に応じて利得係数発生回路５で平均化処理
される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間
隔を制御する。
均化シンボルは判定回路７にも供給され、受信レベルの
変動が算出されて受信信号に生ずるフェージングのピッ
チが判定される。テーブルＲＯＭ９には、かかるフェー
ジングピッチに応じた利得係数発生回路５で平均化処理
される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間
隔に関する情報が予め格納されている。制御回路８は、
判定回路７のかかる判定結果に対応した情報を読み取
り、この情報に応じて利得係数発生回路５で平均化処理
される二乗平均化シンボル数Ｎや利得係数Ａｇの更新間
隔を制御する。
【００４０】このようにして、この第３の実施形態にお
いても、上記第１の実施形態と同様の効果が得られる。
いても、上記第１の実施形態と同様の効果が得られる。
【００４１】図４は図１〜図３における利得係数発生回
路５の一具体例の要部とその動作説明のための図であっ
て、１０ａ〜１０ｈは遅延素子、１１ａ〜１１ｈは乗算
回路、１２ａ〜１２ｇは加算回路である。
路５の一具体例の要部とその動作説明のための図であっ
て、１０ａ〜１０ｈは遅延素子、１１ａ〜１１ｈは乗算
回路、１２ａ〜１２ｇは加算回路である。
【００４２】同図において、８個の遅延素子１０ａ〜１
０ｈが直列に接続されており、これら遅延素子１０ａ〜
１０ｈの遅延量はメモリ４から読み出されるのシンボル
単位の周期に等しく設定されている。また、これら遅延
素子１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，１０ｇ，１０ｈの出力は夫々乗算回路１１ａ，１１
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ
に供給され、これら夫々に設定されている重み係数が乗
算される。これら乗算回路１１ａ〜１１ｈの出力は全て
加算回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１
２ｆ，１２ｇによって加算され、その加算値ＤＯＵＴ
が、図示しない除算回路により、乗算回路１１ａ〜１１
ｈの重み係数の総和によって除算されて利得係数Ａｇが
生成される。
０ｈが直列に接続されており、これら遅延素子１０ａ〜
１０ｈの遅延量はメモリ４から読み出されるのシンボル
単位の周期に等しく設定されている。また、これら遅延
素子１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，１０ｇ，１０ｈの出力は夫々乗算回路１１ａ，１１
ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈ
に供給され、これら夫々に設定されている重み係数が乗
算される。これら乗算回路１１ａ〜１１ｈの出力は全て
加算回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１
２ｆ，１２ｇによって加算され、その加算値ＤＯＵＴ
が、図示しない除算回路により、乗算回路１１ａ〜１１
ｈの重み係数の総和によって除算されて利得係数Ａｇが
生成される。
【００４３】乗算回路１１ａ〜１１ｈの重み係数は、図
１〜図３における判定回路７の判定結果に応じて制御回
路８がテーブルＲＯＭ９から取り込む情報に応じたもの
であり、図４（ａ）は受信レベルがほとんど変動しない
場合あるいは穏やかに変動する場合のこの具体例の一動
作例を示すものであって、ここでは、平均化処理する二
乗平均化シンボル数Ｎを８とするものである。
１〜図３における判定回路７の判定結果に応じて制御回
路８がテーブルＲＯＭ９から取り込む情報に応じたもの
であり、図４（ａ）は受信レベルがほとんど変動しない
場合あるいは穏やかに変動する場合のこの具体例の一動
作例を示すものであって、ここでは、平均化処理する二
乗平均化シンボル数Ｎを８とするものである。
【００４４】図４（ａ）において、この場合には、乗算
回路１１ａ〜１１ｈの全てに０以外の重み係数が設定さ
れ、これら全てが使用されることになる。メモリ４（図
１〜図３）からの二乗平均化シンボルＤＩＮが上記の周
期で入力されるが、乗算回路１１ａ〜１１ｈはこれらシ
ンボルＤＩＮのデータに重み付けをするものであって、
この重み付けも新しい（即ち、後から入力される）シン
ボルＤＩＮ程大きな重み係数が乗算される。ここでは、
一例として、乗算回路１１ａの重み係数を８ｍ（但し、
ｍは０を含む任意の整数）とし、乗算回路１１ｂの重み
係数を７ｍとし、以下、乗算回路１１ｃ，１１ｄ，１１
ｅ，１１ｆ，１１ｇ，１１ｈの重み係数を夫々６ｍ，５
ｍ，４ｍ，３ｍ，２ｍ，１ｍとしている。そして、加算
回路１２ｇから得られる加算データＤＯＵＴは、図示し
ない除算回路により、３６ｍ（＝８ｍ＋７ｍ＋６ｍ＋５
ｍ＋４ｍ＋３ｍ＋２ｍ＋１ｍ）の値で除算されて利得係
数Ａｇが得られる。
回路１１ａ〜１１ｈの全てに０以外の重み係数が設定さ
れ、これら全てが使用されることになる。メモリ４（図
１〜図３）からの二乗平均化シンボルＤＩＮが上記の周
期で入力されるが、乗算回路１１ａ〜１１ｈはこれらシ
ンボルＤＩＮのデータに重み付けをするものであって、
この重み付けも新しい（即ち、後から入力される）シン
ボルＤＩＮ程大きな重み係数が乗算される。ここでは、
一例として、乗算回路１１ａの重み係数を８ｍ（但し、
ｍは０を含む任意の整数）とし、乗算回路１１ｂの重み
係数を７ｍとし、以下、乗算回路１１ｃ，１１ｄ，１１
ｅ，１１ｆ，１１ｇ，１１ｈの重み係数を夫々６ｍ，５
ｍ，４ｍ，３ｍ，２ｍ，１ｍとしている。そして、加算
回路１２ｇから得られる加算データＤＯＵＴは、図示し
ない除算回路により、３６ｍ（＝８ｍ＋７ｍ＋６ｍ＋５
ｍ＋４ｍ＋３ｍ＋２ｍ＋１ｍ）の値で除算されて利得係
数Ａｇが得られる。
【００４５】このときのこの具体例の動作は、８個のシ
ンボルＤＩＮが入力され、これら８個のシンボルＤＩＮ
が夫々上記の重み付けがなされて加算回路１２ｇから出
力されるタイミングとなると、上記のようにして、この
出力ＤＯＵＴから利得係数Ａｇが生成される。従って、
この場合の利得係数Ａｇの更新間隔は、受信信号のシン
ボル単位の周期の８倍となる。
ンボルＤＩＮが入力され、これら８個のシンボルＤＩＮ
が夫々上記の重み付けがなされて加算回路１２ｇから出
力されるタイミングとなると、上記のようにして、この
出力ＤＯＵＴから利得係数Ａｇが生成される。従って、
この場合の利得係数Ａｇの更新間隔は、受信信号のシン
ボル単位の周期の８倍となる。
【００４６】図４（ｂ）は受信レベルが急変する場合の
この具体例の一動作例を示すものであって、ここでは、
平均化処理する二乗平均化シンボル数Ｎを２とするもの
である。
この具体例の一動作例を示すものであって、ここでは、
平均化処理する二乗平均化シンボル数Ｎを２とするもの
である。
【００４７】図４（ｂ）において、この場合には、乗算
回路１１ａに重み係数２ｍが、乗算回路１１ｂに重み係
数１ｍが夫々設定され、これら以外の乗算回路１１ｃ〜
１１ｈの全てに０の重み係数が設定されたものであり、
乗算回路１１ａ，１１ｂのみが有効となる。
回路１１ａに重み係数２ｍが、乗算回路１１ｂに重み係
数１ｍが夫々設定され、これら以外の乗算回路１１ｃ〜
１１ｈの全てに０の重み係数が設定されたものであり、
乗算回路１１ａ，１１ｂのみが有効となる。
【００４８】そこで、かかる状態では、２つの二乗平均
化シンボルＤＩＮが入力される毎に、これらが夫々乗算
回路１１ａ，１１ｂで重み係数２ｍ，１ｍが乗算されて
加算されたデータＤＯＵＴが加算回路１２ｇから出力さ
れ、これが３ｍの値で除算されて利得係数Ａｇが得られ
る。この場合の利得係数Ａｇの更新間隔は、受信信号の
シンボル単位の周期の２倍となる。
化シンボルＤＩＮが入力される毎に、これらが夫々乗算
回路１１ａ，１１ｂで重み係数２ｍ，１ｍが乗算されて
加算されたデータＤＯＵＴが加算回路１２ｇから出力さ
れ、これが３ｍの値で除算されて利得係数Ａｇが得られ
る。この場合の利得係数Ａｇの更新間隔は、受信信号の
シンボル単位の周期の２倍となる。
【００４９】かかる具体例では、入力されるシンボルＤ
ＩＮが新しい程（即ち、後から入力されるシンボルＤＩ
Ｎ程）重み係数を大きくして利得係数Ａｇに大きく反映
させるするものである。そこで、フェージンングなどに
より、新しく入力されるシンボルＤＩＮが突発的に変動
するものである場合には、これによる影響が大きくなる
ため、それを乗算処理する乗算回路の重み係数を小さく
する。かかる突発的なシンボルＤＩＮは判定回路７の判
定結果から検出することができ、制御回路８は、かかる
検出結果から、図４における該当する乗算回路の重み係
数を小さくする。この場合、このように重み係数を相対
的に小さくする対象となる乗算回路を、新しく入力され
るシンボルＤＩＮに対して重み付けする乗算回路のみに
してもよいし（例えば、利得係数Ａｇを生成するタイミ
ングであるとき、相対的に小さい重み係数が設定される
乗算回路１１ｆ〜１１ｈに突発的なシンボルが供給され
るような場合には、これら乗算回路１１ｆ〜１１ｈの重
み係数は、テーブルＲＯＭ９からの情報に応じた値のま
まとする）、全ての乗算回路１１ａ〜１１ｈとしてもよ
い。
ＩＮが新しい程（即ち、後から入力されるシンボルＤＩ
Ｎ程）重み係数を大きくして利得係数Ａｇに大きく反映
させるするものである。そこで、フェージンングなどに
より、新しく入力されるシンボルＤＩＮが突発的に変動
するものである場合には、これによる影響が大きくなる
ため、それを乗算処理する乗算回路の重み係数を小さく
する。かかる突発的なシンボルＤＩＮは判定回路７の判
定結果から検出することができ、制御回路８は、かかる
検出結果から、図４における該当する乗算回路の重み係
数を小さくする。この場合、このように重み係数を相対
的に小さくする対象となる乗算回路を、新しく入力され
るシンボルＤＩＮに対して重み付けする乗算回路のみに
してもよいし（例えば、利得係数Ａｇを生成するタイミ
ングであるとき、相対的に小さい重み係数が設定される
乗算回路１１ｆ〜１１ｈに突発的なシンボルが供給され
るような場合には、これら乗算回路１１ｆ〜１１ｈの重
み係数は、テーブルＲＯＭ９からの情報に応じた値のま
まとする）、全ての乗算回路１１ａ〜１１ｈとしてもよ
い。
【００５０】また、図４に示す具体例では、最大８個の
入力シンボルＤＩＮを重み付けして平均化するものとし
たが、これに限らず、その個数は適宜決めることができ
るものである。
入力シンボルＤＩＮを重み付けして平均化するものとし
たが、これに限らず、その個数は適宜決めることができ
るものである。
【００５１】図５は受信レベルの変動に対する利得係数
発生回路５で平均化する二乗平均化シンボル数Ｎの変化
の一具体例を示す図であり、横軸に受信レベルの変動
（ｄＢ）を表わし、縦軸にこの二乗平均化シンボル数Ｎ
を表わしている。かかる情報が図１〜図３でのテーブル
ＲＯＭ９に格納されている。
発生回路５で平均化する二乗平均化シンボル数Ｎの変化
の一具体例を示す図であり、横軸に受信レベルの変動
（ｄＢ）を表わし、縦軸にこの二乗平均化シンボル数Ｎ
を表わしている。かかる情報が図１〜図３でのテーブル
ＲＯＭ９に格納されている。
【００５２】同図において、受信レベルの変動が１０ｄ
Ｂ未満と少なく、比較的良好な伝搬条件のもとでは、二
乗平均化シンボル数Ｎを最大の８Ｎ0（但し、Ｎ0は２以
上の整数）とし、受信レベルの変動が４０ｄＢを越えて
急変する伝搬条件のもとでは、二乗平均化シンボル数Ｎ
を最小の１Ｎとし、受信レベルの変動が１０ｄＢ以上，
４０ｄＢ以下の伝搬条件のもとでは、受信レベルの変動
の絶対値が５ｄＢ増す毎に二乗平均化シンボル数Ｎを１
Ｎずつ減ずるようにするものである。
Ｂ未満と少なく、比較的良好な伝搬条件のもとでは、二
乗平均化シンボル数Ｎを最大の８Ｎ0（但し、Ｎ0は２以
上の整数）とし、受信レベルの変動が４０ｄＢを越えて
急変する伝搬条件のもとでは、二乗平均化シンボル数Ｎ
を最小の１Ｎとし、受信レベルの変動が１０ｄＢ以上，
４０ｄＢ以下の伝搬条件のもとでは、受信レベルの変動
の絶対値が５ｄＢ増す毎に二乗平均化シンボル数Ｎを１
Ｎずつ減ずるようにするものである。
【００５３】図６は受信レベルの変動に対する利得係数
Ａｇの更新間隔の変化の一具体例を示す図であり、横軸
に受信レベルの変動（ｄＢ）を表わし、縦軸に利得係数
Ａｇの更新間隔Ｔを表わしている。かかる情報が図１〜
図３でのテーブルＲＯＭ９に格納されている。
Ａｇの更新間隔の変化の一具体例を示す図であり、横軸
に受信レベルの変動（ｄＢ）を表わし、縦軸に利得係数
Ａｇの更新間隔Ｔを表わしている。かかる情報が図１〜
図３でのテーブルＲＯＭ９に格納されている。
【００５４】同図において、受信レベルの変動が２０ｄ
Ｂ未満と少なく、比較的良好な伝搬条件のもとでは、利
得係数Ａｇの更新間隔Ｔを最大の１０００Ｔ0（但し、
Ｔ0は受信信号でのシンボル単位の周期）とし、受信レ
ベルの変動が４０ｄＢを越えて急変する伝搬条件のもと
では、利得係数Ａｇの更新間隔Ｔを最小のＴ0とし、受
信レベルの変動が２０ｄＢ以上，４０ｄＢ以下の伝搬条
件のもとでは、受信レベルの変動の絶対値が１０ｄＢ増
す毎に利得係数Ａｇの更新間隔Ｔを１０００Ｔ0から１
００Ｔ0に、１００Ｔ0からＴ0に減ずるようにするもの
である。
Ｂ未満と少なく、比較的良好な伝搬条件のもとでは、利
得係数Ａｇの更新間隔Ｔを最大の１０００Ｔ0（但し、
Ｔ0は受信信号でのシンボル単位の周期）とし、受信レ
ベルの変動が４０ｄＢを越えて急変する伝搬条件のもと
では、利得係数Ａｇの更新間隔Ｔを最小のＴ0とし、受
信レベルの変動が２０ｄＢ以上，４０ｄＢ以下の伝搬条
件のもとでは、受信レベルの変動の絶対値が１０ｄＢ増
す毎に利得係数Ａｇの更新間隔Ｔを１０００Ｔ0から１
００Ｔ0に、１００Ｔ0からＴ0に減ずるようにするもの
である。
【００５５】図７は以上の実施形態での自動利得制御に
よる演算処理のアルゴリズムの一具体例を示す図であ
る。ここでは、二乗平均回路３での二乗平均化処理の際
には、各シンボル単位のデータをｎ倍オーバサンプリン
グし、利得係数発生回路５では、Ｎ個の二乗平均化シン
ボルを平均化するものである。
よる演算処理のアルゴリズムの一具体例を示す図であ
る。ここでは、二乗平均回路３での二乗平均化処理の際
には、各シンボル単位のデータをｎ倍オーバサンプリン
グし、利得係数発生回路５では、Ｎ個の二乗平均化シン
ボルを平均化するものである。
【００５６】同図において、信号の受信に先立ち、デー
タの初期化を行なう。この初期化では、オーバサンプリ
ング数をｎ、平均化処理する二乗平均化シンボル数を
Ｎ、係数値ｉ，ｊ(但し、ｉ，ｊ＝０，１，２，……）
を０とする(ステップ１００）。
タの初期化を行なう。この初期化では、オーバサンプリ
ング数をｎ、平均化処理する二乗平均化シンボル数を
Ｎ、係数値ｉ，ｊ(但し、ｉ，ｊ＝０，１，２，……）
を０とする(ステップ１００）。
【００５７】そして、シンボルデータが受信されると
（ステップ１０１）、二乗平均回路３では、これがｎ倍
オーバサンプリングされ、そのｉ番目のサンプルデータ
Ｓ（ｉ）が取得されて（ステップ１０２）、その二乗演
算Ｓｑ＝Ｓ（ｉ)2がなされる（ステップ１０３）。これ
で最初のサンプルデータの二乗演算が行なわれたことに
なり、フラグｉが１だけインクリメントされる（ステッ
プ１０４）。そして、ｉ＝ｎ−１となるまでサンプルデ
ータＳ（ｉ）毎にかかるステップ１０２〜１０４の動作
が繰り返される（ステップ１０５）。
（ステップ１０１）、二乗平均回路３では、これがｎ倍
オーバサンプリングされ、そのｉ番目のサンプルデータ
Ｓ（ｉ）が取得されて（ステップ１０２）、その二乗演
算Ｓｑ＝Ｓ（ｉ)2がなされる（ステップ１０３）。これ
で最初のサンプルデータの二乗演算が行なわれたことに
なり、フラグｉが１だけインクリメントされる（ステッ
プ１０４）。そして、ｉ＝ｎ−１となるまでサンプルデ
ータＳ（ｉ）毎にかかるステップ１０２〜１０４の動作
が繰り返される（ステップ１０５）。
【００５８】１シンボル単位のサンプルデータＳ（ｉ）
が二乗演算し終えてｉ＝ｎ−１となると（ステップ１０
５）、シンボル単位の平均化処理、即ち、かかるｎ個の
二乗処理されたサンプルデータＳｑ（ｉ）の平均化処理
がなされて二乗平均値Ａｖｅ（ｊ）、即ち、二乗平均化
シンボルが得られ（ステップ１０６）、これとともに、
１つのシンボル単位の二乗平均化処理が終了したとし
て、フラグｉを０にし（ステップ１０７）、二乗平均値
Ａｖｅ（ｊ）がメモリ４に格納される（ステップ１０
８）。そして、ｊ＜Ｎ−１であって、利得係数Ａｇの更
新タイミングになっていないときには（ステップ１０
９）、フラグｊを１だけインクリメントして（ステップ
１１０）、次のシンボル単位について、ステップ１０２
からの動作を行なう。
が二乗演算し終えてｉ＝ｎ−１となると（ステップ１０
５）、シンボル単位の平均化処理、即ち、かかるｎ個の
二乗処理されたサンプルデータＳｑ（ｉ）の平均化処理
がなされて二乗平均値Ａｖｅ（ｊ）、即ち、二乗平均化
シンボルが得られ（ステップ１０６）、これとともに、
１つのシンボル単位の二乗平均化処理が終了したとし
て、フラグｉを０にし（ステップ１０７）、二乗平均値
Ａｖｅ（ｊ）がメモリ４に格納される（ステップ１０
８）。そして、ｊ＜Ｎ−１であって、利得係数Ａｇの更
新タイミングになっていないときには（ステップ１０
９）、フラグｊを１だけインクリメントして（ステップ
１１０）、次のシンボル単位について、ステップ１０２
からの動作を行なう。
【００５９】その後、Ｎ個のシンボル単位の二乗平均化
処理が終了して利得係数Ａｇの更新タイミングとなると
（ｊ＝Ｎ−１：ステップ１０９）、上記のように、制御
回路８の制御のもとに、図４で説明したようにして、利
得係数発生回路５がメモリ４に格納されたＮ個の二乗平
均化シンボルを取り込んで平均化処理し（ステップ１１
１）、さらに、この平均化処理によって得られた平均値
Ｖｒで自動利得制御装置の基準出力レベル（基準値）を
割算し、利得係数Ａｇを算出する（ステップ１１２）。
処理が終了して利得係数Ａｇの更新タイミングとなると
（ｊ＝Ｎ−１：ステップ１０９）、上記のように、制御
回路８の制御のもとに、図４で説明したようにして、利
得係数発生回路５がメモリ４に格納されたＮ個の二乗平
均化シンボルを取り込んで平均化処理し（ステップ１１
１）、さらに、この平均化処理によって得られた平均値
Ｖｒで自動利得制御装置の基準出力レベル（基準値）を
割算し、利得係数Ａｇを算出する（ステップ１１２）。
【００６０】以上の動作と並行して、判定回路７によ
り、ステップ１０６で得られたシンボル単位の二乗平均
値Ａｖｅ(ｊ）（即ち、二乗平均化シンボル）をその１
つ前にステップ１０６で得られたシンボル単位の二乗平
均値Ａｖｅ(ｊ−１）で割算して受信レベルの変動(微分
演算値）ΔＡｖｅを算出する(ステップ１１３）。Ｎシ
ンボルの二乗平均値Ａｖｅ(ｊ）が得られるまでステッ
プ１１３で得られた微分演算値ΔＡｖｅが順次制御回路
８に供給される。制御回路８は、利得係数Ａｇの更新タ
イミングとなって利得係数発生回路５がステップ１１
１，１１２の演算を終了すると、判定回路７から取り込
んだＮ個の微分演算値ΔＡｖｅをもとに(例えば、これ
らの平均値などをもとに）、テーブルＲＯＭ９から該当
する情報を取り込み(ステップ１１４）、次の利得係数
Ａｇを求めるための二乗平均化シンボル数Ｎや利得係数
Ａｇの更新タイミング（更新間隔）の決定を行なう(ス
テップ１１５）。勿論、このとき、フラグｉ，ｊを０に
初期化する。そして、次の利得係数Ａｇを得るために、
ステップ１０２に戻る。
り、ステップ１０６で得られたシンボル単位の二乗平均
値Ａｖｅ(ｊ）（即ち、二乗平均化シンボル）をその１
つ前にステップ１０６で得られたシンボル単位の二乗平
均値Ａｖｅ(ｊ−１）で割算して受信レベルの変動(微分
演算値）ΔＡｖｅを算出する(ステップ１１３）。Ｎシ
ンボルの二乗平均値Ａｖｅ(ｊ）が得られるまでステッ
プ１１３で得られた微分演算値ΔＡｖｅが順次制御回路
８に供給される。制御回路８は、利得係数Ａｇの更新タ
イミングとなって利得係数発生回路５がステップ１１
１，１１２の演算を終了すると、判定回路７から取り込
んだＮ個の微分演算値ΔＡｖｅをもとに(例えば、これ
らの平均値などをもとに）、テーブルＲＯＭ９から該当
する情報を取り込み(ステップ１１４）、次の利得係数
Ａｇを求めるための二乗平均化シンボル数Ｎや利得係数
Ａｇの更新タイミング（更新間隔）の決定を行なう(ス
テップ１１５）。勿論、このとき、フラグｉ，ｊを０に
初期化する。そして、次の利得係数Ａｇを得るために、
ステップ１０２に戻る。
【００６１】以上のようにして、この実施形態では、フ
ェージングによる受信レベルの急激な変動に対しても、
これに効果的に追従して利得係数の更新を行なうことが
できる。
ェージングによる受信レベルの急激な変動に対しても、
これに効果的に追従して利得係数の更新を行なうことが
できる。
【００６２】なお、以上の説明で用いた数値は、説明の
都合上、一例を示したものであって、本発明はかかる数
値に限定されるものではない。
都合上、一例を示したものであって、本発明はかかる数
値に限定されるものではない。
【００６３】また、受信レベルの変動が緩やかで安定し
た期間が所定時間続く場合には、利得係数の更新期間で
決まる次の利得係数更新時期までの期間、二乗平均回路
３などを休止させることにより、セービング（主にハー
ドウェアで処理した場合）もしくは別の処理（ソフトウ
ェアで処理した場合）を行なうようにする。
た期間が所定時間続く場合には、利得係数の更新期間で
決まる次の利得係数更新時期までの期間、二乗平均回路
３などを休止させることにより、セービング（主にハー
ドウェアで処理した場合）もしくは別の処理（ソフトウ
ェアで処理した場合）を行なうようにする。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
受信レベルの変動を監視し、この変動に応じて受信レベ
ルの二乗平均化するシンボル単位数や利得係数の更新間
隔を変化させるものであり、また、取得したシンボル単
位を重み付けして平均化するものであるから、受信レベ
ルが安定してその変動が緩やかなときには、受信レベル
の平均化時間を長くし、利得制御の更新間隔を長くして
無駄な処理をなくし、消費電力の低減を可能となるし、
また、フェージングなどによる受信レベルの急峻な変動
に対しても、これに効果的に追従して精度良く利得制御
を行なうことが可能となる。従って、効率的、かつ高精
度の自動利得制御が可能となる。
受信レベルの変動を監視し、この変動に応じて受信レベ
ルの二乗平均化するシンボル単位数や利得係数の更新間
隔を変化させるものであり、また、取得したシンボル単
位を重み付けして平均化するものであるから、受信レベ
ルが安定してその変動が緩やかなときには、受信レベル
の平均化時間を長くし、利得制御の更新間隔を長くして
無駄な処理をなくし、消費電力の低減を可能となるし、
また、フェージングなどによる受信レベルの急峻な変動
に対しても、これに効果的に追従して精度良く利得制御
を行なうことが可能となる。従って、効率的、かつ高精
度の自動利得制御が可能となる。
【図１】本発明による自動利得制御装置の第１の実施形
態を示すブロック構成図である。
態を示すブロック構成図である。
【図２】本発明による自動利得制御装置の第２の実施形
態を示すブロック構成図である。
態を示すブロック構成図である。
【図３】本発明による自動利得制御装置の第３の実施形
態を示すブロック構成図である。
態を示すブロック構成図である。
【図４】図１〜図３における利得係数発生回路の一具体
例の要部とその動作説明のための図である。
例の要部とその動作説明のための図である。
【図５】受信レベルの変動に対する図１〜図３における
利得係数発生回路での平均化するシンボル数の変化の一
具体例を示す図である。
利得係数発生回路での平均化するシンボル数の変化の一
具体例を示す図である。
【図６】受信レベルの変動に対する図１〜図３における
利得係数発生回路での利得係数の更新間隔の変化の一具
体例を示す図である。
利得係数発生回路での利得係数の更新間隔の変化の一具
体例を示す図である。
【図７】図１〜図３に示す実施形態での自動利得制御に
よる演算処理のアルゴリズムの一具体例を示す図であ
る。
よる演算処理のアルゴリズムの一具体例を示す図であ
る。
【図８】自動利得制御装置の一従来例を示すブロック構
成図である。
成図である。
【図９】自動利得制御装置の他の従来例を示すブロック
構成図である。
構成図である。
【図１０】自動利得制御装置のさらに他の従来例を示す
ブロック構成図である。
ブロック構成図である。
１ 演算増幅器
２ Ａ／Ｄ変換器
３ 二乗平均回路
４ メモリ
５ 利得係数発生回路
６ 乗算回路
７ 判定回路
８ 制御回路
９ テーブルＲＯＭ
Claims (4)
- 【請求項１】 受信レベルに応じた利得係数を自動設定
して、一定レベルの信号を出力する自動利得制御装置で
あって、 受信信号を一定レベルの信号に増幅する演算増幅器と、 該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ
変換器と、 該Ａ／Ｄ変換器から得られるディジタル出力信号をシン
ボル単位で二乗平均化処理する二乗平均回路と、 該二乗平均回路から得られる二乗平均化シンボルを記憶
するメモリと、 予め設定された基準出力レベルを、該メモリに記憶され
た該二乗平均化シンボル値を平均した値で除算すること
により、該演算増幅器の増幅率である利得係数を発生さ
せる利得係数発生回路と、 フェージングなどによる受信レベルの変動を算出する判
定回路と、 該判定回路から得られる受信レベルの変動から、該利得
係数発生回路で平均化処理される二乗平均化シンボル数
を決定する手段と、 該判定回路から得られる受信レベルの変動から、該利得
係数発生回路での利得係数の更新間隔を決定する手段
と、 該判定回路から得られる受信レベルの変動に対応する利
得係数発生回路で平均化処理される二乗平均化シンボル
数と利得係数の更新間隔が記憶されたテーブルＲＯＭ
と、 該テーブルＲＯＭを照合して、利得係数発生回路で平均
化処理される二乗平均化シンボル数と利得係数の更新間
隔を設定する制御回路とを備えたことを特徴とする自動
利得制御装置。 - 【請求項２】 受信レベルに応じた利得係数を自動設定
して、一定レベルの信号を出力する自動利得制御装置で
あって、 受信信号を一定レベルの信号に増幅する演算増幅器と、 受信した信号の受信電界レベルであるＲＳＳＩ(Recieve
d Signal Indecation)をシンボル単位で二乗平均化処理
する二乗平均回路と、 該二乗平均回路から得られる二乗平均化シンボルを記憶
するメモリと、 予め設定された基準出力レベルを、該メモリに記憶され
た該二乗平均化シンボル値を平均した値で除算すること
により、該演算増幅器の増幅率である利得係数を発生さ
せる利得係数発生回路と、 フェージングなどによる受信レベルの変動を算出する判
定回路と、 該判定回路から得られる受信レベルの変動から、該利得
係数発生回路で平均化処理される二乗平均化シンボル数
を決定する手段と、 該判定回路から得られる受信レベルの変動から、該利得
係数発生回路での利得係数の更新間隔を決定する手段
と、 該判定回路から得られる受信レベルの変動に対応する利
得係数発生回路で平均化処理される二乗平均化シンボル
数と利得係数の更新間隔が記憶されたテーブルＲＯＭ
と、 該テーブルＲＯＭを照合して、利得係数発生回路で平均
化処理される二乗平均化シンボル数と利得係数の更新間
隔を設定する制御回路と、 該演算増幅器の出力をディジタル信号に変換するＡ／Ｄ
変換器とを備えたことを特徴とする自動利得制御装置。 - 【請求項３】 受信レベルに応じた利得係数を自動設定
して、一定レベルの信号を出力する自動利得制御装置で
あって、 アナログ入力信号をディジタル入力信号に変換するＡ／
Ｄ変換器と、 該ディジタル入力信号と利得係数との乗算処理を行なう
乗算回路と、 該乗算器から得られるディジタル出力信号をシンボル単
位で二乗平均化処理する二乗平均回路と、 該二乗平均回路から得られる二乗平均化シンボルを記憶
するメモリと、 予め設定された基準出力レベルを、該メモリに記憶され
た該二乗平均化シンボル値を平均した値で除算すること
により、該演算増幅器の増幅率である利得係数を発生さ
せる利得係数発生回路と、 フェージングなどによる受信レベルの変動を算出する判
定回路と、 該判定回路から得られる受信レベルの変動から、該利得
係数発生回路で平均化処理される二乗平均化シンボル数
を決定する手段と、 該判定回路から得られる受信レベルの変動から、該利得
係数発生回路での利得係数の更新間隔を決定する手段
と、 該判定回路から得られる受信レベルの変動に対応する利
得係数発生回路で平均化処理される二乗平均化シンボル
数と利得係数の更新間隔が記憶されたテーブルＲＯＭ
と、 該テーブルＲＯＭを照合して、利得係数発生回路で平均
化処理される二乗平均化シンボル数と利得係数の更新間
隔を設定する制御回路とを備えたことを特徴とする自動
利得制御装置。 - 【請求項４】 請求項１〜３のいずれか１つに記載の自
動利得制御装置であって、 前記利得係数発生回路は、平均化処理する前記二乗平均
化シンボルを、夫々に前記判定回路から得られる受信レ
ベルの変動に応じた重み付け処理を行なってから、平均
化処理して、該平均化処理によって得られた値で予め設
定した前記基準出力レベルを除算することにより、前記
利得係数を発生させる利得係数発生回路を備えたことを
特徴とする自動利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079131A JP4014429B2 (ja) | 2002-03-20 | 2002-03-20 | 自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002079131A JP4014429B2 (ja) | 2002-03-20 | 2002-03-20 | 自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003283278A true JP2003283278A (ja) | 2003-10-03 |
| JP4014429B2 JP4014429B2 (ja) | 2007-11-28 |
Family
ID=29228724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002079131A Expired - Fee Related JP4014429B2 (ja) | 2002-03-20 | 2002-03-20 | 自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4014429B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006345357A (ja) * | 2005-06-10 | 2006-12-21 | Hitachi Kokusai Electric Inc | 受信機 |
| JP2007274163A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 自動利得制御装置 |
| WO2007138769A1 (ja) | 2006-05-30 | 2007-12-06 | Oki Electric Industry Co., Ltd. | 自動利得制御装置 |
| US7596192B2 (en) | 2003-09-05 | 2009-09-29 | Nec Corporation | Automatic gain control method for radio communication mobile station |
| JP2011097608A (ja) * | 2005-03-11 | 2011-05-12 | Qualcomm Inc | 無線受信機のための自動利得制御 |
-
2002
- 2002-03-20 JP JP2002079131A patent/JP4014429B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7596192B2 (en) | 2003-09-05 | 2009-09-29 | Nec Corporation | Automatic gain control method for radio communication mobile station |
| JP2011097608A (ja) * | 2005-03-11 | 2011-05-12 | Qualcomm Inc | 無線受信機のための自動利得制御 |
| US8605836B2 (en) | 2005-03-11 | 2013-12-10 | Qualcomm Incorporated | Automatic gain control for a wireless receiver |
| JP2006345357A (ja) * | 2005-06-10 | 2006-12-21 | Hitachi Kokusai Electric Inc | 受信機 |
| JP4610003B2 (ja) * | 2005-06-10 | 2011-01-12 | 株式会社日立国際電気 | 受信機 |
| JP2007274163A (ja) * | 2006-03-30 | 2007-10-18 | Oki Electric Ind Co Ltd | 自動利得制御装置 |
| WO2007138769A1 (ja) | 2006-05-30 | 2007-12-06 | Oki Electric Industry Co., Ltd. | 自動利得制御装置 |
| JP2007324741A (ja) * | 2006-05-30 | 2007-12-13 | Oki Electric Ind Co Ltd | 自動利得制御装置 |
| US20090092207A1 (en) * | 2006-05-30 | 2009-04-09 | Oki Electric Industry Co., Ltd. | Automatic Gain Control Apparatus |
| US8279983B2 (en) | 2006-05-30 | 2012-10-02 | Oki Electric Industry Co., Ltd. | Automatic gain control apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4014429B2 (ja) | 2007-11-28 |
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