JP4006122B2 - デジタル画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パーソナルコンピュータなどのビデオ信号源から出力されるアナログビデオ信号をデジタル画像信号に変換するに際して、クロック周波数、位相タイミングおよび表示位置を自動調整して良好な表示品質を実現するデジタル画像表示装置に関するものである。
【０００２】
【従来の技術】
近年パーソナルコンピュータの画像表示装置として、省スペースと省電力化の観点から液晶ディスプレイなどに代表されるデジタル画像表示装置の需要が増加してきている。従来、画像表示装置として陰極線管（ＣＲＴ）を用いたアナログ画像表示装置が広く用いられてきたため、パーソナルコンピュータからの画像出力はアナログビデオ信号である場合が殆どである。そのために、本来デジタルビデオ信号を入力として画像を表示するデジタル画像表示装置をパーソナルコンピュータに用いる場合には、アナログビデオ信号をデジタルビデオ信号に変換するＡ／Ｄ変換機能が必要である。
このようなデジタル画像表示装置においては、水平・垂直同期周波数をキーとして、入力されたアナログビデオ信号の表示画素数とリフレッシュレートを判別し、あらかじめ記憶装置に保持している標準的な表示パラメータ（プリセットデータ）に基づいて、ビデオ信号のＡ／Ｄ変換を行ないデジタル画像信号を生成している。デジタル画像表示装置は、このように生成されたデジタル画像信号に基づいて、ビデオ画像を表示する。
【０００３】
しかしながら、パーソナルコンピュータから出力されるアナログビデオ信号の規格化は不完全である。そのため、パーソナルコンピュータの機種間はいうまでもなく、パーソナルコンピュータの個体毎においてさえ、アナログビデオ信号の出力タイミングは殆どの場合、標準的なタイミングからずれている。そのため、標準的な表示パラメータに基づくＡ／Ｄ変換を実施している従来のデジタル画像表示装置には、画面幅の狂い、画面のちらつき、ジッタなどの表示品位の劣化、および表示位置のずれなどの問題が不可避である。それゆえ、良好な表示品質を得るためには、Ａ／Ｄ変換時のサンプリング間隔（クロック）の標準値からのばらつきの補正とサンプリングタイミング（位相）の調整、および表示位置の調整が必須である。
【０００４】
これを解決するため、特開平１０−３９８３８および特開平１０−６３２３４などに記載されているように、デジタル画像表示装置に調整つまみを設けて目視にて手動調整を行なったり、自動調整機能を組み込んだりといった手法が用いられている。しかし、このような手法においても、大別して、
第１の課題として、手動調整を行うユーザの手間が煩雑であり、
第２の課題として、目視による調整は熟練を必要し困難であり、
第３の課題として、調整機能を満たす回路構成が複雑となりコストアップを招き、
第４の課題として、アナログ波形により位相調整精度が左右され、そして
第５の課題として、ノイズが位相調整精度に大きな影響を及ぼすという５つの課題がある。
これらの課題の解決を試みる手段として、特開平１０−６３２３４（１９９８年３月６公開）に提案されている自動調整機能を備えたデジタル画像表示装置を図６に示す。
【０００５】
図６において、デジタル画像表示装置ＤＤは、ビデオアダプタＶＡ、画像表示駆動器１０および画像表示装置１１を含む。ビデオアダプタＶＡはパーソナル（図示せず）コンピュータに接続されて、パーソナルコンピュータから供給されるアナログ画像信号Ｓｉａに基づいてデジタル画像信号Ｓｉｄと表示装置制御データＳｄｃを生成する。画像表示駆動器１０はビデオアダプタＶＡに接続されて、ビデオアダプタＶＡから供給されるデジタル画像信号Ｓｉｄおよび表示装置制御データＳｄｃに基づいて、画像表示装置１１を駆動するデジタル画像駆動信号ＳＤを生成する。画像表示装置１１は画像表示駆動器１０に接続されて、デジタル信号ＳＤによって駆動されて画像の表示を行う。
【０００６】
ビデオアダプタＶＡは、Ａ／Ｄ変換器１、クロック発生器２、画像開始・終了座標検出器３、表示制御器４、および遅延器５を有する。Ａ／Ｄ変換器１、画像開始・終了座標検出器３、および遅延器５は、それぞれパーソナルコンピュータ（図示せず）に接続されて、パーソナルコンピュータから供給されるアナログビデオ信号を構成するアナログ画像信号Ｓｉａ、垂直同期信号Ｖｓｙｎｃ、および水平同期信号Ｈｓｙｎｃが供給される。
【０００７】
遅延器５は、表示制御器４から供給される位相データＳｐに基づいて水平同期信号Ｈｓｙｎｃを所定の時間Ｔｓ遅らせて遅延水平同期信号Ｓｈｓを生成してクロック発生器２に供給する。
クロック発生器２は、遅延水平同期信号Ｓｈｓに位相同期すると共に表示制御器４から供給されるクロック数データＳｃｄに対応する周波数を有するクロックＳｃを生成して、Ａ／Ｄ変換器１および画像開始・終了座標検出器３に供給する。
【０００８】
Ａ／Ｄ変換器１は、クロックＳｃに基づいてアナログ画像信号Ｓｉａをデジタル信号に変換してデジタル画像信号Ｓｉｄを生成して、画像開始・終了座標検出器３およびに画像表示駆動器１０に出力する。
【０００９】
画像開始・終了座標検出器３は、Ａ／Ｄ変換器１から供給されるデジタル画像信号Ｓｉｄと、クロック生成器２から供給されるクロックＳｃと、パーソナルコンピュータから供給される垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃに基づいて、デジタル画像信号Ｓｉｄが表す一フレーム画像の水平および垂直方向の開始座標および終了座標を検出して、画像の状態を表す画像情報信号Ｓｉを生成する。
【００１０】
表示制御器４は、画像開始・終了座標検出器３に接続されて、画像情報信号Ｓｉの供給を受ける。表示制御器４は、画像情報信号Ｓｉに基づいて、上述のクロック数データＳｃｄ、位相データＳｐ、および表示装置制御データＳｄｃを生成する。
【００１１】
図７、図８、図９、および図１１を参照して、デジタル画像表示装置ＤＤに於ける位相調整について説明する。先ず、図７に、一水平ライン上の画像に対応する水平同期信号Ｈｓｙｎｃ、アナログ画像信号Ｓｉａ、およびクロックＳｃの一般的な関係を示す。画像信号Ｓｉａは、好ましくは、図示のように水平同期信号Ｈｓｙｎｃの一水平同期期間Ｔｈ中に、一水平ライン分の画像を表示する水平有効表示区間ＨＥＤＰがバランス良く配置される。つまり、一水平ラインの画像信号において、水平有効表示区間ＨＥＤＰの前後に表示画像データがない前無表示区間ＴｎＰおよび後無表示区間ＴｎＦが含まれる。
【００１２】
Ａ／Ｄ変換の基準であるクロックＳｃのクロックパルスに同期して、アナログ画像信号Ｓｉａからアナログ・デジタル変換されたデジタル画像信号Ｓｉｄを画素単位で、画像を有しているかどうかを調べることにより、デジタル画像信号Ｓｉｄの一ライン毎に、水平有効表示区間ＨＥＤＰのライン画像開始画素ＰＳ’とライン画像終了画素ＰＥ’を検出できる。ライン画像開始画素ＰＳ’の水平位置を画像左端水平座標ＨｃＳ’とし、ライン画像終了画像ＰＥ’の水平座標を画像右端水平座標ＨｃＥ’とする。画像開始・終了座標検出器３はこの処理を画面単位で行い、一画面中の最左端画素位置(画像開始点)である水平座標ＨｃＳ’と、最右端画素位置(画像終了点)である水平座標ＨｃＥ’を検知できる。以降、水平座標ＨｃＳ’および水平座標ＨｃＥ’を、それぞれ、画像開始点および画像終了点と称する。
【００１３】
この水平有効表示区間ＨＥＤＰの間に、パーソナルコンピュータ側の出力ビデオアダプタの解像度に応じた、水平方向画素数の画像情報が存在する。つまり、標準的な、ＶＧＡビデオアダプタから出力される画像の一画面当たりの解像度は、グラフィックモードでは水平方向画素数６４０×垂直方向画素数４８０である。つまり、水平有効表示区間ＨＥＤＰに６４０画素の画像情報が含まれている。水平有効表示区間ＨＥＤＰは、デジタル画像信号Ｓｉｄの水平方向画素数Ｈで表すことができる。なお、このようにクロックＳｃの各パルス間の期間に同期して実行される処理過程をクロックサイクルと言う。
従って、アナログ画像信号Ｓｉａをアナログ・デジタル変換して、水平有効表示区間ＨＥＤＰ内に、６４０画素の画像情報を有するデジタル画像信号Ｓｉｄを生成するためには、クロックＳｃがこの水平有効表示区間ＨＥＤＰ内に６４０個のパルスを有するようにクロック数データＳｃｄの値を調整する必要がある。
【００１４】
図８を参照して、デジタル画像表示装置におけるＡ／Ｄ変換処理について説明する。デジタル画像表示装置におけるＡ／Ｄ変換処理とは、１水平同期期間Ｔｈを同時間間隔Ｔｃで分周し、その分周波の立ち上がり(あるいは立ち下がり)時のアナログ画像信号値をサンプリングし、デジタル値に変換することである。この時の分周波をクロックＳｃと呼ぶ。また水平同期信号Ｈｓｙｎｃとアナログ画像信号は完全には同期していない。それ故に、良好な変換結果を得るためにはサンプルタイミングをアナログ信号のピークに近づけるよう、水平同期信号Ｈｓｙｎｃに対してクロックＳｃを遅延させる必要がある。１分周時間以上の遅延は、隣接する分周区間の同じ位相タイミングでサンプルするのと等価であるので、遅延時間Ｔｄの調整範囲は０から１分周時間（Ｔｃ）までで良く、これを位相調整とよぶ。同図においては、水平同期期間Ｔｈの開始時点からクロックＳｃを遅延時間Ｔｄ遅らせることによってアナログ画像信号Ｓｉａのピーク値がサンプリングされることを示している。
【００１５】
次に画像開始・終了座標検出器３によるライン画像開始位置およびライン画像終了位置検出とクロック位相との関係について説明する。画像開始・終了座標検出器３は、１水平同期期間Ｔｈ毎に最初の画素位置であるライン画像開始画素ＰＳ’と最後の画素位置であるライン画像終了画素ＰＥ’を検知し続け、１画面中のすべての水平期間のライン画像開始画素ＰＳ’とライン画像終了画素ＰＥ’の中で最も小さなものを水平画像開始点として出力し、そして最も大きなものを水平画像終了点として出力する。
【００１６】
これら画素ＰＳ’およびＰＥ’の有無は、ＡＤ変換後の画像信号値が既定の値を有する閾値Ｌｔを超えたか否かによって判断する。最初に画素が検知できた分周区間の位置にある画素がライン画像開始画素ＰＳ’、最後に画素が検知できた分周区間の位置にある画素がライン画像終了画素ＰＥ’である。
【００１７】
次に、図９を参照して、ライン画像開始画素ＰＳ’と位相の関係について説明する。同図において、アナログ画像信号Ｓｉａの１水平同期期間Ｔｈにおける最初の画素に対応する部分、閾値Ｌｔ、および水平同期信号Ｈｓｙｎｃに対してそれぞれｎ／５分周時間ずつ遅延させた分周波Ｃｎ（ｎ＝０、１、２、３、４）が示されている。Ｐｓ（ｓは０以上の正の整数）は、分周波Ｃｎの各パルスが先頭から何番目の分周区間に在るかを示す分周区間番号である。
【００１８】
水平同期信号Ｈｓｙｎｃに対してｎ／５分周時間ずつ遅延させられた分周波Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４は、言い換えれば、その位相がそれぞれ０、１／５、２／５、３／５、および４／５ずつずれている。図９より明らかなように、分周波Ｃ０、Ｃ１、およびＣ２でアナログ画像信号ＳｉａをＡ／Ｄ変換する場合は、アナログ画像信号Ｓｉａは先頭からＰｓ番目のパルスの立ち上がりエッジで閾値Ｌｔの値を超える。つまり、このＰｓ番目の分周期間に属する各パルスの立ち上がりエッジの位置にある画素がライン画像開始画素ＰＳ’となる。同様に、分周波Ｃ３およびＣ４でＡ／Ｄ変換する場合は、Ｐｓ−１番目の分周期間に属する各パルスの立ち上がりエッジの位置にある画素がライン画像開始画素ＰＳ’となる。同じ分周比で生成されたクロックＳｃであっても、分周波Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４の様にその位相がことなるクロックＳｃを用いてＡ／Ｄ変換すれば、そのクロックＳｃの位相値によってライン画像開始画素ＰＳ’の位置は変動する。
【００１９】
図１０を参照して、ライン画像終了画素ＰＥ’と位相の関係について説明する。同図において、アナログ画像信号Ｓｉａの１水平同期期間Ｔｈにおける最後の画素に対応する部分が示されている点、および分周区間番号Ｐｅ（ｅは、ｓより大きな整数）を除いて、図９に示したのと同様である。なお、この場合の分周区間番号Ｐｅの値は、Ｐｓの値に比べてほぼ１水平有効表示区間ＨＥＤＰに相当する分だけ大きい。分周波Ｃ０、Ｃ１、Ｃ２、およびＣ３でアナログ画像信号ＳｉａをＡ／Ｄ変換する場合は、Ｐｅ番目のパルスとＰｅ＋１番目のパルスの間でアナログ画像信号Ｓｉａは閾値Ｌｔを下回る。それゆえ、Ｐｅ番目の分周期間に属する各パルスの立ち上がりエッジの位置にある画素がライン画像終了画素ＰＥ’となる。
【００２０】
同様に、分周波Ｃ４でＡ／Ｄ変換する場合は、Ｐｅ−１番目の分周期間に属するパルスの立ち上がりエッジの位置にある画素がライン画像終了画素ＰＥ’となる。このように、同じ分周比で生成されたクロックＳｃを用いてＡ／Ｄ変換しても、そのクロックＳｃの位相値によってライン画像終了画素ＰＥ’の位置は変動する。
またアナログ画像信号Ｓｉａの立ち上がりと立ち下がりの急峻さは対称ではないため、ライン画像開始画素ＰＳ’の位置が変化する位相値と、ライン画像終了画素ＰＥ’の位置が変化する位相値は、必ずしも一致しない。
【００２１】
図１１に、図９および図１０に示した例における各位相値に対するライン画像開始画素ＰＳ’の位置である画像開始点ＨｃＳ’、ライン画像終了画素ＰＥ’の位置である画像終了点ＨｃＥ’、および両者の差を示す。つまり、分周波Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４のように、同じ周波数を有するクロックＳｃでＡ／Ｄ変換しても、そのクロックＳｃの位相値によって画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差は変動する。
【００２２】
しかるに、図６に示した画像表示装置ＤＤにおいては、画像終了点ＨｃＥ’と画像開始点ＨｃＳ’の差（ＨｃＥ’−ＨｃＳ’）と想定される画素数とを比較し、その差分に基づいてクロック調整する。つまり画像終了点ＨｃＥ’と画像開始点ＨｃＳ’の差（ＨｃＥ’−ＨｃＳ’）が想定される画素数と一致するようにクロック値を調整する。この際、前述の位相値の影響を考慮していないので、図１１に示した分周波Ｃ３の位相を有するクロックＳｃでＡ／Ｄ変換するような場合には、クロックが１パルス分だけずれるためクロック調整結果にばらつきが出る。
【００２３】
画像表示装置ＤＤにおいては、画像開始点が変化する位相値を２点見つけその中間を最適な位相値とするという調整を行う。
これは、画像開始点の変化する位相値とは画素検知の閾値Ｌｔに対応する位相値(図９における分周波Ｃ３の位相条件)であり、そして、２カ所の変化点とは隣接する２つの分周期間における閾値Ｌｔに対応する位相値である、という考えに基づき２カ所の変化点の中間を最適な位相点とみなすものである。
【００２４】
【発明が解決しようとする課題】
しかしながら、上述の考えに基づくクロック調整には、以下に述べる問題がある。先ず、アナログ画像信号Ｓｉａの波形が閾値Ｌｔと交差する点に対する、クロックＳｃのパルスエッジの位相差は必ずしも半位相ではないため、２点の変化点の中間値が最適な位相とは言えない。また、アナログ画像信号Ｓｉａの急峻さは信号源などによって異なり、上記位相条件を満たすような一定値の閾値Ｌｔを選ぶことも困難である。
【００２５】
さらに、アナログ画像信号Ｓｉａの立ち上がりと立ち下がりの急峻さは対称ではないので、立ち上がり波形に依存して検出される画像開始点ＨｃＳ’の変化にのみ基づいては、信号全体に対する位相条件は判断できない。
また、アナログ画像信号Ｓｉａの揺らぎにより、閾値Ｌｔのライン画像開始画素ＰＳ’の位置のばらつきは避けられないので、画像開始点ＨｃＳ’の変化は位相条件以外の影響を受ける。
【００２６】
そして、アナログ画像信号Ｓｉａにノイズがのった場合に生じる画像開始点ＨｃＳ’の変化も、位相変化によるものと誤認するため調整の精度が低い。
なお、画像表示装置ＤＤにおいては、画像終了点ＨｃＥ’が変化する位相値を用いることによっても同様の考え方によって調整が行えるとしているが、画像開始点の場合と同じ理由によりやはり調整の精度は低い。
【００２７】
このように、画像表示装置ＤＤにおいては、水平画像開始座標と水平画像終了座標を検知しその差によってクロックの調整を行うが、位相ずれによる座標誤差を考慮していないため、１画素分だけクロックが合わない事態が生じる。
【００２８】
また位相は、最小値より最大値へと変化させた際の水平画像開始位置の変化に基づいて調整されている。つまり、水平画像開始位置の変化する点を位相条件の悪い点と判断し、変化点が２個ある場合はその中間の値を、１個しかない場合は半位相ずれた値を最適な位相値としている。しかしながら、アナログ波形の急峻さは一様ではないので、変化点と半位相ずれた点が最適ではない場合が多い。また、アナログ画像信号にノイズが乗ることにより水平画像開始位置が変化する場合も、位相値の変化によるものと誤認する。その結果、実際の位相値に対応しない調整を行ってしまう事態が生じる。
【００２９】
画像表示位置調整はクロック、位相調整の精度に直接影響を受けるので、上述の事態が一旦生じた後の表示位置は１画素分だけずれてしまう。
このように、画像表示装置ＤＤにおいては、クロックと位相および表示位置を自動調整することにより、上記第１、第２、および第３の課題を解決できるものの、第４および第５の課題については十分に解決されているとは言い難い。
本発明は、これらの問題を鑑みて、クロック、位相と表示位置を自動的に調整する新しい方法を提案すると共に、常に上記第１から第５の課題を解消したデジタル画像表示装置を提供することを目的とする。
【００３０】
【課題を解決するための手段および発明の効果】
第１の発明は、アナログビデオ信号源より生成するアナログ画像信号、垂直同期信号、水平同期信号であるアナログ画像入力信号を入力として、該アナログ画像入力信号を一定周期のクロックを用いてサンプリングし、アナログ／デジタル変換しデジタル画像信号、表示装置制御データを出力して画像表示するデジタル画像表示装置であって、クロック位相を指示する位相データに応じて水平同期信号の位相を変えて、遅延水平同期信号を生成する遅延器、遅延器および表示制御器に接続されて、それぞれクロック位相遅延量を指示する遅延水平同期信号とクロック周波数を指示するクロック数データが供給され、遅延水平同期信号およびクロック数データに基づいて周波数と位相が制御されたクロックを生成するクロック発生器、アナログビデオ信号源とクロック発生器に接続されて、それぞれアナログ画像信号およびクロックが供給され、アナログ画像信号をクロックに同期して、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器、から成るＡＤ変換部と、アナログビデオ信号源に接続されて、垂直同期信号と水平同期信号が供給され、Ａ／Ｄ変換部から供給されるデジタル画像信号およびクロックと、アナログビデオ信号源から供給される垂直同期信号と水平同期信号に基づいて、デジタル画像信号が表す１フレーム画像の水平区間ごとの水平画像開始座標と水平画像終了座標を検出して、該座標を画像の状態を表す画像情報信号として生成する画像開始・終了座標検出器と、画像開始・終了座標検出器に接続されて画像情報信号が供給され、該画像情報信号を記憶し、表示制御器からの読み出し要求に対して記憶した画像情報信号を生成する画像開始・終了座標記憶器と、画像開始・終了座標記憶器に接続されて、画像情報信号の供給を受け、画像情報信号に基づいて、クロック数データ、位相データ、および表示装置制御データを生成する表示制御器と、を備え、表示制御器により、位相データを順次生成し、それぞれの位相データに対して水平画像終了座標から水平画像開始座標を減じた差分値を測定して順次記憶し、順次記憶された該差分値の内での最小値が、アナログ画像入力信号をデジタル画像信号にデジタル変換した時の予め想定される画像幅値である所望値に合致するように、ＡＤ変換部のクロック周波数に対応するクロック数データを算出することにより、ＡＤ変換部のクロック周波数を自動調整することを特徴とするデジタル画像表示装置である。
【００３１】
上記のように、第１の発明においては、デジタル化されたビデオ信号の水平画像開始座標および水平画像終了座標を検出し、それらのデータを用いることにより入力されるビデオ信号の実際の状態に合致したクロック数データ、位相データを設定することができる。
【００３２】
第２の発明は、アナログビデオ信号源より生成するアナログ画像信号、垂直同期信号、水平同期信号であるアナログ画像入力信号を入力として、該アナログ画像入力信号を一定周期のクロックを用いてサンプリングし、アナログ／デジタル変換しデジタル画像信号、表示装置制御データを出力して画像表示するデジタル画像表示装置であって、クロック位相を指示する位相データに応じて水平同期信号の位相を変えて、遅延水平同期信号を生成する遅延器、遅延器および表示制御器に接続されて、それぞれクロック位相遅延量を指示する遅延水平同期信号とクロック周波数を指示するクロック数データが供給され、遅延水平同期信号およびクロック数データに基づいて周波数と位相が制御されたクロックを生成するクロック発生器、アナログビデオ信号源とクロック発生器に接続されて、それぞれアナログ画像信号およびクロックが供給され、アナログ画像信号をクロックに同期して、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器、から成るＡＤ変換部と、アナログビデオ信号源に接続されて、垂直同期信号と水平同期信号が供給され、Ａ／Ｄ変換部から供給されるデジタル画像信号およびクロックと、アナログビデオ信号源から供給される垂直同期信号と水平同期信号に基づいて、デジタル画像信号が表す１フレーム画像の水平区間ごとの水平画像開始座標と水平画像終了座標を検出して、該座標を画像の状態を表す画像情報信号として生成する画像開始・終了座標検出器と、画像開始・終了座標検出器に接続されて画像情報信号が供給され、該画像情報信号を記憶し、表示制御器からの読み出し要求に対して記憶した画像情報信号を生成する画像開始・終了座標記憶器と、画像開始・終了座標記憶器に接続されて、画像情報信号の供給を受け、画像情報信号に基づいて、クロック数データ、位相データ、および表示装置制御データを生成する表示制御器と、を備え、表示制御器により、位相データを順次生成し、それぞれの位相データに対して水平画像終了座標から水平画像開始座標を減じた差分値を測定して順次記憶し、順次記憶された該差分値の分布状態において予め想定される画像幅値を所望値として、該所望値が連続するブロックと該所望値以外の非所望値が連続するブロックに２分類し、
（１）位相データの最小値および最大値に対応して非所望値ブロックが分布する場合は、所望値ブロックに対応した位相データは、当該位相データの最小値から最大値の範囲で連続して分布し、（すなわち、所望値ブロックに対応した位相データは、位相データの最小値から最大値の範囲で連続して分布し、非所望値ブロックに対応した位相データは、最小値、最大値付近に連続して、かつ最小値、最大値を境界に分断されて分布し、）最適位相データは、所望値の連続するブロックに対応した位相の中心に存在するので所望値連続ブロックに対応した位相の中心点、或いは
（２）位相データの最小値および最大値に対応していずれか又は双方に所望値ブロックが分布する場合は、非所望値ブロックに対応した位相データは、当該位相データの最小値から最大値の範囲で連続して分布し、（すなわち、非所望値ブロックに対応した位相データは、位相データの最小値から最大値の範囲で連続して分布し、所望値ブロックに対応した位相データは、最小値、最大値付近に連続して、かつ最小値、最大値を境界に分断されて分布し、）最適位相データは、非所望値ブロックに対応した位相から最も離れた非所望値連続ブロックに対応した位相の中心点から半位相ずらした点、としてアナログ画像入力信号に対する位相を位相データにより自動調整することを特徴とするデジタル画像表示装置である。
【００３３】
上記のように、第２の発明においては、デジタル化されたビデオ信号の水平画像開始座標および水平画像終了座標を検出し、それらのデータを用いることにより入力されるビデオ信号の実際の状態に合致したクロック数データ、位相データを設定することができる。
【００３４】
【発明の実施の形態】
以下に、本発明の実施例にかかるデジタル画像表示装置について、図１〜図５を参照して説明する。図１に示すように、デジタル画像表示装置ＩＤＡは、大別して、入力ビデオアダプタＶＡｉ、画像表示駆動器１０、および画像表示装置１１から成る。
入力ビデオアダプタＶＡｉ（以降、ビデオアダプタＶＡｉと称す）はパーソナルコンピュータ（図示せず）に接続されて、パーソナルコンピュータから供給されるアナログ画像信号Ｓｉａ、垂直同期信号Ｖｓｙｎｃ、および水平同期信号Ｈｓｙｎｃに基づいて、デジタル画像信号Ｓｉｄと画像表示装置制御データＳｄｃを生成する。
【００３５】
画像表示駆動器１０はビデオアダプタＶＡｉに接続されて、ビデオアダプタＶＡｉから供給されるデジタル画像信号Ｓｉｄおよび表示装置制御データＳｄｃに基づいて、画像表示装置１１を駆動するデジタル画像駆動信号ＳＤを生成する。
【００３６】
画像表示装置１１は画像表示駆動器１０に接続されて、デジタル画像駆動信号ＳＤによって駆動されて画像の表示を行う。画像表示装置１１として液晶ディスプレイ、プラズマディスプレイ、およびカソードタイプのフラットディスプレイなどのデジタル画像信号によって画像を表示する各種の画像表示装置を用いることができる。
【００３７】
ビデオアダプタＶＡｉは、図１に示すように互いに接続されているＡ／Ｄ変換部ＡＤＣＵ、画像開始・終了座標検出器３、表示制御器４Ｒ、および画像開始・終了座標記憶器６を有する。Ａ／Ｄ変換部ＡＤＣＵは、パーソナルコンピュータに接続されて、アナログビデオ信号を構成するアナログ画像信号Ｓｉａ、垂直同期信号Ｖｓｙｎｃ、および水平同期信号Ｈｓｙｎｃが供給される。
【００３８】
画像開始・終了座標検出器３は、Ａ／Ｄ変換部ＡＤＣＵから供給されるデジタル画像信号ＳｉｄおよびクロックＳｃと、パーソナルコンピュータから供給される水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃに基づいて、デジタル画像信号Ｓｉｄが表す１フレーム画像の水平および垂直方向の開始座標および終了座標を検出して、画像の状態を表す画像情報信号Ｓｉを生成する。
【００３９】
画像開始・終了座標記憶器６は、画像開始・終了座標検出器３に接続されて画像情報信号Ｓｉが供給される。そして、画像開始・終了座標記憶器６は、表示制御器４Ｒからの読み出し要求に対して、画像情報信号Ｓｉｒを生成する。
【００４０】
表示制御器４Ｒは、画像開始・終了座標記憶器６に接続されて、画像情報信号Ｓｉｒの供給を受ける。表示制御器４Ｒは、画像情報信号Ｓｉｒに基づいて、クロック数データＳｃｄ、位相データＳｐ、および表示装置制御データＳｄｃを生成する。この表示制御器４Ｒの動作については、図３、図４、および図５を参照して、後ほど詳しく説明する。
【００４１】
Ａ／Ｄ変換部ＡＤＣＵは、Ａ／Ｄ変換器１、クロック発生器２、および遅延器５を含む。遅延器５は、パーソナルコンピュータおよび表示制御器４Ｒに接続されて、それぞれ、水平同期信号Ｈｓｙｎｃおよび位相データＳｐが供給される。そして、遅延器５は、位相データＳｐに応じて水平同期信号Ｈｓｙｎｃの位相を変えて、遅延水平同期信号Ｓｈｓを生成する。
【００４２】
クロック発生器２は、遅延器５および表示制御器４Ｒに接続されて、それぞれ、遅延水平同期信号Ｓｈｓとクロック数データＳｃｄが供給される。そして、クロック発生器２は、遅延水平同期信号Ｓｈｓおよびクロック数データＳｃｄに基づいてクロック数と位相が制御されたクロックＳｃを生成する。
【００４３】
Ａ／Ｄ変換器１は、パーソナルコンピュータとクロック発生器２に接続されて、それぞれアナログ画像信号ＳｉａおよびクロックＳｃが供給される。Ａ／Ｄ変換器１は、アナログ画像信号ＳｉａをクロックＳｃに同期して、デジタル画像信号Ｓｉｄに変換する。なお、クロック発生器２で生成されたクロックＳｃおよびＡ／Ｄ変換器１で生成されたデジタル画像信号Ｓｉｄは、画像開始・終了座標検出器３にも供給されることは上述の通りである。
【００４４】
次に、図２を参照して、ビデオアダプタＶＡｉおよびデジタル画像表示装置ＩＤＡの動作について説明する。パーソナルコンピュータから、アナログ画像信号Ｓｉａ、水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃから成るアナログビデオ信号が入力されると、ビデオアダプタＶＡｉは、以下の手順でデジタル画像信号Ｓｉｄおよび表示装置制御データＳｄｃを生成する。
【００４５】
ステップ＃１００において、表示制御器４Ｒはデジタル画像信号Ｓｉｄの状態に応じてクロック数データＳｃｄ生成する。そして、このクロック数データＳｃｄに基づいて、クロック発生器２は正しく調整されたクロックＳｃを生成する。なお、本ステップで実施されるクロック調整ルーチンの詳細については、後で図３を参照して、詳述する。
【００４６】
ステップ＃２００において、表示制御器４Ｒはデジタル画像信号Ｓｉｄの状態に応じて位相データＳｐを生成する。そして、この位相データＳｐに基づいて、遅延器５は水平同期信号Ｈｓｙｎｃの位相を正しく調整して、遅延水平同期信号Ｓｈｓを生成する。本ステップで実施される位相調整ルーチンの詳細については、後で図４および図５を用いて詳述する。
【００４７】
ステップ＃３００において、表示制御器４Ｒはデジタル画像信号Ｓｉｄの状態に応じて表示装置制御データＳｄｃを生成する。
【００４８】
ステップ＃４００において、画像表示駆動器１０は、ステップ＃３００で生成された表示装置制御データＳｄｃに基づいてデジタル画像信号Ｓｉｄに画像信号処理を施して、デジタル画像表示装置の駆動信号ＳＤを生成する。
【００４９】
ステップ＃５００において、画像表示装置１１は、ステップ＃４００で生成された駆動信号ＳＤに基づいて画像を正しい状態で表示して処理を終了する。
【００５０】
なお、上述の処理フローにおいて、アナログ画像信号Ｓｉａのデジタル変換に関して、常時画像調整を行う例が説明されているが、アナログ画像信号Ｓｉａの画像解像度が変更されるときに画像調整を行うようにしてもよい。
【００５１】
以下に、クロック数データＳｃｄ、位相データＳｐ、表示装置制御データＳｄｃの算出および自動調整について順番に説明する。
【００５２】
先ず、本発明に基づくクロック調整の概念について説明する。図７、図８、図９、および図１０を参照して説明したように、アナログ画像信号の立ち上がりと立ち下がりは理想的な急峻さではないため、たとえクロック数が正しくても分周波Ｃ３のような位相値を持つクロックＳｃでＡ／Ｄ変換を行うと、画像開始点ＨｃＳ’と画像終了点ＨｃＥ’の検知ずれが起こる。 すなわちクロック調整のステップが最適な位相で行われているという保証はないため、画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差（ＨｃＥ’−ＨｃＳ’）は最適な位相条件での測定値より１ないし２大きい可能性がある。そこで表示制御器４Ｒにより、設定可能な位相データＳｐを順次生成し、それぞれの位相データ条件における画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差（ＨｃＥ’−ＨｃＳ’）の値を測定し、順次記憶する。上述の理由から、順次記憶された値の内最も小さな値が最適な位相条件下で測定されたものと考えられるので、クロック調整は、この最小値を用いて行う。
【００５３】
つまり、本発明では、クロック調整時に位相を変化させ、望ましい位相条件下での画像開始点ＨｃＳ’および画像終了点ＨｃＥ’の値を用いてクロック調整を行うことによって、上記の問題を解決する。言い換えれば、全位相条件に対し画像開始点ＨｃＳ’および画像終了点ＨｃＥ’を測定し、位相データ条件における画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差（ＨｃＥ’−ＨｃＳ’）が想定する値をとる位相域の中央に位置する点を最適な位相点とすることで、精度の高い位相調整を可能としている。
【００５４】
図３を参照して、ステップ＃１００のクロック調整サブルーチンの動作について、以下に説明する。クロック調整サブルーチンが開始すると、先ず
ステップＳ１０１において、想定される画像幅値ＮＰＰのセットを含め、システムがリセットされる。
【００５５】
ステップＳ１０２においては、位相データＳｐを最小値Ｐｍｉｎにし、これに対応する画素数である最小画素数ＮＨＰｍｉｎを画像開始・終了座標検出器３から返される最大値より大きい値にセットする。
【００５６】
ステップＳ１０３においては、位相データＳｐが最大値Ｐｍａｘに達したかを調べ、上述のＳ１０２から後述のステップＳ１０８に至る、現在設定されているクロック数データＳｃｄに対して全位相データ条件における（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）＝画素数（ＮＨＰ）を検出するループ処理の終了を判断する。
【００５７】
ステップＳ１０４においては、Ａ／Ｄ変換部ＡＤＣＵに対して位相データＳｐを出力する。
【００５８】
ステップＳ１０５においては、画像開始・終了座標検出器３より画像情報信号Ｓｉを取得し、水平有効表示区間の画素数ＮＨＰを求める。
ステップＳ１０６、ステップＳ１０７においては、現在の位相データＳｐに対する画素数ＮＨＰがこれまでの最小値かを調べ、最小値ならば、最小画素数ＮＨＰｍｉｎの値を更新する。
【００５９】
ステップＳ１０８においては、位相データＳｐの値を次の値へと更新し、終了判定ステップＳ１０３に戻る。
【００６０】
ステップＳ１０３で終了条件が満足された場合、処理はステップＳ１０９に進む。ステップＳ１０９において、最小画素数ＮＨＰｍｉｎが所望の画像値幅を示す所望画像数ＮＰＰと一致するかが判断される。一致した場合、所望の画像幅が取得できるクロック数データＳｃｄでＡ／Ｄ変換が行われていることを意味するので、調整処理を終了する。一方、最小画素数ＮＨＰｍｉｎが所望画素数ＮＰＰと一致しない場合クロック数データＳｃｄの補正が必要であるので、処理はステップＳ１１０に進む。
【００６１】
ステップＳ１１０で、所望画素数ＮＰＰと最小画素数ＮＨＰｍｉｎとの差分だけクロック数データＳｃｄを補正する。すなわち、所望画素数ＮＰＰより小さい場合はクロック数データＳｃｄを増加、所望画素数ＮＰＰより大きい場合はクロック数データＳｃｄを減少させる。Ｓｃｄ＋ＮＰＰ−ＮＨＰｍｉｎを計算して新たなクロック数データＳｃｄを求める。
【００６２】
ステップＳ１１１においては、新たなクロック数データＳｃｄに対応するクロックＳｃを生成して、画像開始・終了座標検出器３へ出力する。
【００６３】
ステップＳ１１２においては、補正された新たなクロック数データＳｃｄをＡ／Ｄ変換部ＡＤＣＵに対して出力し、再度ステップＳ１０２から処理を繰り返す。
以下に、本発明にかかる＃２００における位相調整サブルーチンによる処理の考え方について詳しく説明する。すでに述べたようにアナログ画像信号の立ち上がりと立ち下がりは理想的な急峻さではないため、例えクロック値が正しく設定されていても、位相データがずれると（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）の値が実際の値より増加する。アナログ信号は連続値をとることより、表示調整器により設定可能な位相データを順次生成し、それぞれの位相データ条件における（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）の値を測定すると、その分布は所望値が連続するブロックと所望値以外の（より大きな）値が連続するブロックに２分される。
【００６４】
従って、最適な位相データＳｐは、
１）所望値連続ブロックが境界をまたがない場合は、所望値連続ブロックの中心点、或いは
２）所望値連続ブロックが境界をまたぐ場合は、非所望値連続ブロックの中心点から半位相ずらした点によって求めることができる。
【００６５】
また、ノイズの影響は、所望値が計測できる位相条件であるにもかかわらず非所望値（所望値より大きな値) が計測されるという形でしか現れない。なぜなら所望値が読める位相条件であっても、１フレーム内で１水平同期期間Ｔｈでも画像データ域以外にノイズがのると非所望値が計測されてしまう。しかしながら、実際は非所望値であるのにノイズにより所望値に見える場合は、１フレーム内の全水平周期で実アナログデータがノイズにより相殺されなくてはならない。それ故に、その様な事態は、現実的には皆無と言える。
【００６６】
従って、実測した分布には、実際は所望値が読める位相条件であるにも関わらずノイズにより非所望値が計測されてしまった位相点が含まれていることになる。そこで分布中の最長の非所望値連続ブロック以外をすべて所望値が計測できた位相データＳｐとみなして分布を整形することで、ノイズによる影響を除去したより精度の高い位相調整を行うことができる。
【００６７】
次に、図４および図５を参照して、上述のステップ＃２００の位相調整サブルーチンの具体的な動作について説明する。位相調整サブルーチンが開始すると、先ず、
ステップＳ２０１において、所望の画像幅を示す画素数値ＮＰＰのセットを含むシステムリセットが実施される。
【００６８】
ステップＳ２０２においては、位相データＳｐを最小値Ｐｍｉｎにセットするデータの初期化が行われる。
【００６９】
ステップＳ２０３において、位相データＳｐが最大値Ｐｍａｘに達したかを調べて、上述のステップＳ２０２から後述のステップＳ２０９に至る全位相データ条件における（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）の画素数値ＮＨＰを検出するループ処理の終了が判断される。
【００７０】
ステップＳ２０４において、クロック発生器２はＡ／Ｄ変換部ＡＤＣＵに対して位相データＳｐを出力する。
【００７１】
ステップＳ２０５において、表示制御器４Ｒは、画像開始・終了座標記憶器６を経由して、画像開始・終了座標検出器３より画像情報Ｓｉを取得し、画素数ＮＨＰを求める。
【００７２】
ステップＳ２０６において、現在の位相データＳｐに対する画素数ＮＨＰが所望画素数ＮＰＰと一致するかを調べ、ステップＳ２０７およびステップＳ２０８でその結果に応じた判定結果（ＯＫまたはＮＧ) をＳｔａｔｕｓ［］に保持しておく。
【００７３】
ステップＳ２０９において、位相データＳｐの値を次の値へと更新し終了判定ステップＳ２０３に戻る。ステップＳ２０３で終了条件が満足された場合、ステップＳ２１０のノイズ除去の処理に移る。
【００７４】
ステップＳ２１０において、前述の理由からノイズによるものと考えられる非所望値点の状態を、ＮＧからＯＫへと書き換える。具体的な処理内容としては、判定結果を保持した配列Ｓｔａｔｕｓ［］の内容をスキャンし、最も長く’ ＮＧ’ が連続しているブロックを検索し、そのブロック外の点をすべて’ ＯＫ’に書換える。この時ブロックが最小値Ｐｍｉｎ境界あるいは最大値Ｐｍａｘ境界にまたがっている場合があることを考慮することはもちろんである。
【００７５】
ステップＳ２１１は、最適位相データＳｐ値を、ステップＳ２２０以降の処理で所望値連続ブロックの中心として求めるか、ステップＳ２３０以降の処理で非所望値連続ブロックの中心から半位相ずれた点として求めるかを判断する部分である。ステップＳ２１０でのノイズ分除去処理によりＳｔａｔｕｓ［］内の’ＯＫ’と’ＮＧ’の分布状態は、２つのブロックだけとなるよう補正されているので、最小値Ｐｍｉｎおよび最大値Ｐｍａｘの判定結果が共に’ＮＧ’であれば所望値ブロックがＰｍｉｎからＰｍａｘの範囲で連続していることが、最小値Ｐｍｉｎおよび最大値Ｐｍａｘの判定結果のいずれか又は双方が’ＯＫ’であれば非所望値ブロックがＰｍｉｎからＰｍａｘの範囲で連続していると判断できる。
【００７６】
ステップＳ２２０において、位相データＳｐをＳｔａｔｕｓ［］をスキャンする際のインデックスとして使用するために、最小値であるＰｍｉｎに初期化する。また ’ＯＫ’点の個数をカウントするための変数Ｃｏｕｎｔ、最適位相データＳｐ算出用の累算インデックスＰｏｐｔをそれぞれ０クリアする。
【００７７】
ステップＳ２２１において、位相データＳｐが最大値に達したかを調べ、ループの終了を判断する。
【００７８】
ステップＳ２２２において、判定結果をチェックし’ＯＫ’点であれば、ステップＳ２２３およびステップＳ２２４において変数Ｃｏｕｎｔを１増やし、累算インデックスＰｏｐｔに位相データＳｐを加える。
【００７９】
ステップＳ２２５において、位相データＳｐの値を次の値へと更新し終了判定ステップＳ２２１に戻る。
【００８０】
ステップＳ２２１で終了条件を満足しステップＳ２２６に分岐してきた時点において、’ＯＫ’点の個数をカウントするための変数ＣｏｕｎｔとインデックスＰｏｐｔの和が算出されている。それゆえ、ステップＳ２２６における判断、およびステップＳ２２７における除算によって所望値連続ブロックの中心インデックスを求め、累算インデックスＰｏｐｔに設定する。これが求める最適位相データＳｐ点に他ならない。
【００８１】
ステップＳ２３０において、位相データＳｐをＳｔａｔｕｓ［］をスキャンする際のインデックスとして使用するために、最小値であるＰｍｉｎに初期化する。また’ＮＧ’点の個数をカウントするための変数Ｃｏｕｎｔ、最適位相データＳｐ算出用の累算インデックスＰｏｐｔをそれぞれ０クリアする。
【００８２】
ステップＳ２３１において、位相データＳｐが最大値に達したかを調べ、ループの終了を判断する。
【００８３】
ステップＳ２３２において、判定結果をチェックし’ＮＧ’点であれば、ステップＳ２３３、ステップＳ２３４のステップにおいて変数Ｃｏｕｎｔを１増やし、Ｐｏｐｔに位相データＳｐを加える。
【００８４】
ステップＳ２３５において、位相データＳｐの値を次の値へと更新し終了判定ステップＳ２３１に戻る。
【００８５】
ステップＳ２３１で終了条件を満足し、ステップＳ２３６に分岐してきた時点において、’ＮＧ’点の個数をカウントするための変数Ｃｏｕｎｔと累算インデックスＰｏｐｔの和が算出されているので、ステップＳ２３６およびステップＳ２３７の判断および除算によって非所望値連続ブロックの中心インデックスを求め、累算インデックスＰｏｐｔに設定する。
【００８６】
ステップＳ２３８において、累算インデックスＰｏｐｔに（Ｐｍａｘ＋Ｐｍｉｎ）／２を加え位相値を半位相分ずらしている。これにより累算インデックスＰｏｐｔが最小値Ｐｍｉｎから最大値Ｐｍａｘまでの範囲を超えてしまう場合があるので、ステップＳ２３９およびステップＳ２４０の判断と減算によって範囲内に収まるよう補正を行う。これが求める最適位相データＳｐに他ならない。
【００８７】
ステップＳ２５０、およびステップＳ２５１の処理で、ステップＳ２２０以降あるいはステップＳ２３０以降の処理で求めた最適位相データＳｐ値および累算インデックスＰｏｐｔを位相データＳｐとしてＡ／Ｄ変換器に対して出力する。
【００８８】
以上の説明から明らかなように、本発明によれば、デジタル化されたビデオ信号の画像開始・終了座標を検出し、それらのデータを用いることにより入力されるビデオ信号の実際の状態に合致したクロック数データ、位相データを設定することができる。そのため、入力しようとするビデオ信号に合わせたプリセットデータを予め用意する必要がない。その結果入力されているビデオ信号とプリセットデータとのズレも別途ユーザが調整する必要がない。
【図面の簡単な説明】
【図１】本発明にかかるデジタル画像表示装置の構成を示すブロック図である。
【図２】図１に示したデジタル画像表示装置の動作を示すフローチャートである。
【図３】図２に示したクロック数調整処理の詳細な動作を示すフローチャートである。
【図４】図４は、図２に示した位相調整処理の詳細な動作を示すフローチャートの一部である。
【図５】図５は、図４に示した位相調整処理の詳細な動作を示すフローチャートの残りの部分である。
【図６】図６は、従来のデジタル画像表示装置を示すブロック図である。
【図７】図７は、一水平ラインにおける各信号の相関図である。
【図８】図８は、デジタル画像表示装置におけるＡ／Ｄ変換処理の説明図である。
【図９】図９は、クロックと位相と検出される画像開始点の関係の説明図である。
【図１０】図１０は、クロックと位相と検出される画像終了点の関係の説明図である。
【図１１】図１１は、クロックの位相ずれによる測定される水平有効表示区間のばらつきの説明図である。
【符号の説明】
ＤＤ、ＩＤＡ、デジタル画像表示装置
ＶＡ、ＶＡｉ ビデオアダプタ
ＡＤＣＵ Ａ／Ｄ変換部
１ Ａ／Ｄ変換器
２ クロック生成器
３ 画像開始・終了座標検出器
４、４Ｒ 表示制御器
５ 遅延器
６ 画像開始・終了座標記憶器
１０ 画像表示駆動器
１１ 画像表示装置
Ｓｉａ アナログ画像信号
Ｈｓｙｎｃ 水平同期信号
Ｖｓｙｎｃ 垂直同期信号
Ｓｈｓ 遅延水平同期信号
Ｓｃ クロック
Ｓｃｄ クロック数データ
Ｓｐ 位相データ
Ｓｉ、Ｓｉｒ 画像情報信号
Ｓｄｃ 表示装置制御データ
ＳＤ デジタル画像駆動信号
ＤＤ 画像表示装置
Ｔｈ 水平同期期間
ＨｃＳ’ 画像開始点
ＨｃＥ’ 画像終了点
Ｔｎｐ 前無表示区間
ＴｎＦ 後無表示区間ＴｎＦ
ＨＥＤＰ 水平有効表示区間
ＰＳ’ ライン画像開始画素
ＰＥ’ ライン画像終了画素
Ｔｄ 遅延時間
Ｔｃ 時間間隔Ｔｃ
Ｌｔ 閾値
【発明の属する技術分野】
本発明は、パーソナルコンピュータなどのビデオ信号源から出力されるアナログビデオ信号をデジタル画像信号に変換するに際して、クロック周波数、位相タイミングおよび表示位置を自動調整して良好な表示品質を実現するデジタル画像表示装置に関するものである。
【０００２】
【従来の技術】
近年パーソナルコンピュータの画像表示装置として、省スペースと省電力化の観点から液晶ディスプレイなどに代表されるデジタル画像表示装置の需要が増加してきている。従来、画像表示装置として陰極線管（ＣＲＴ）を用いたアナログ画像表示装置が広く用いられてきたため、パーソナルコンピュータからの画像出力はアナログビデオ信号である場合が殆どである。そのために、本来デジタルビデオ信号を入力として画像を表示するデジタル画像表示装置をパーソナルコンピュータに用いる場合には、アナログビデオ信号をデジタルビデオ信号に変換するＡ／Ｄ変換機能が必要である。
このようなデジタル画像表示装置においては、水平・垂直同期周波数をキーとして、入力されたアナログビデオ信号の表示画素数とリフレッシュレートを判別し、あらかじめ記憶装置に保持している標準的な表示パラメータ（プリセットデータ）に基づいて、ビデオ信号のＡ／Ｄ変換を行ないデジタル画像信号を生成している。デジタル画像表示装置は、このように生成されたデジタル画像信号に基づいて、ビデオ画像を表示する。
【０００３】
しかしながら、パーソナルコンピュータから出力されるアナログビデオ信号の規格化は不完全である。そのため、パーソナルコンピュータの機種間はいうまでもなく、パーソナルコンピュータの個体毎においてさえ、アナログビデオ信号の出力タイミングは殆どの場合、標準的なタイミングからずれている。そのため、標準的な表示パラメータに基づくＡ／Ｄ変換を実施している従来のデジタル画像表示装置には、画面幅の狂い、画面のちらつき、ジッタなどの表示品位の劣化、および表示位置のずれなどの問題が不可避である。それゆえ、良好な表示品質を得るためには、Ａ／Ｄ変換時のサンプリング間隔（クロック）の標準値からのばらつきの補正とサンプリングタイミング（位相）の調整、および表示位置の調整が必須である。
【０００４】
これを解決するため、特開平１０−３９８３８および特開平１０−６３２３４などに記載されているように、デジタル画像表示装置に調整つまみを設けて目視にて手動調整を行なったり、自動調整機能を組み込んだりといった手法が用いられている。しかし、このような手法においても、大別して、
第１の課題として、手動調整を行うユーザの手間が煩雑であり、
第２の課題として、目視による調整は熟練を必要し困難であり、
第３の課題として、調整機能を満たす回路構成が複雑となりコストアップを招き、
第４の課題として、アナログ波形により位相調整精度が左右され、そして
第５の課題として、ノイズが位相調整精度に大きな影響を及ぼすという５つの課題がある。
これらの課題の解決を試みる手段として、特開平１０−６３２３４（１９９８年３月６公開）に提案されている自動調整機能を備えたデジタル画像表示装置を図６に示す。
【０００５】
図６において、デジタル画像表示装置ＤＤは、ビデオアダプタＶＡ、画像表示駆動器１０および画像表示装置１１を含む。ビデオアダプタＶＡはパーソナル（図示せず）コンピュータに接続されて、パーソナルコンピュータから供給されるアナログ画像信号Ｓｉａに基づいてデジタル画像信号Ｓｉｄと表示装置制御データＳｄｃを生成する。画像表示駆動器１０はビデオアダプタＶＡに接続されて、ビデオアダプタＶＡから供給されるデジタル画像信号Ｓｉｄおよび表示装置制御データＳｄｃに基づいて、画像表示装置１１を駆動するデジタル画像駆動信号ＳＤを生成する。画像表示装置１１は画像表示駆動器１０に接続されて、デジタル信号ＳＤによって駆動されて画像の表示を行う。
【０００６】
ビデオアダプタＶＡは、Ａ／Ｄ変換器１、クロック発生器２、画像開始・終了座標検出器３、表示制御器４、および遅延器５を有する。Ａ／Ｄ変換器１、画像開始・終了座標検出器３、および遅延器５は、それぞれパーソナルコンピュータ（図示せず）に接続されて、パーソナルコンピュータから供給されるアナログビデオ信号を構成するアナログ画像信号Ｓｉａ、垂直同期信号Ｖｓｙｎｃ、および水平同期信号Ｈｓｙｎｃが供給される。
【０００７】
遅延器５は、表示制御器４から供給される位相データＳｐに基づいて水平同期信号Ｈｓｙｎｃを所定の時間Ｔｓ遅らせて遅延水平同期信号Ｓｈｓを生成してクロック発生器２に供給する。
クロック発生器２は、遅延水平同期信号Ｓｈｓに位相同期すると共に表示制御器４から供給されるクロック数データＳｃｄに対応する周波数を有するクロックＳｃを生成して、Ａ／Ｄ変換器１および画像開始・終了座標検出器３に供給する。
【０００８】
Ａ／Ｄ変換器１は、クロックＳｃに基づいてアナログ画像信号Ｓｉａをデジタル信号に変換してデジタル画像信号Ｓｉｄを生成して、画像開始・終了座標検出器３およびに画像表示駆動器１０に出力する。
【０００９】
画像開始・終了座標検出器３は、Ａ／Ｄ変換器１から供給されるデジタル画像信号Ｓｉｄと、クロック生成器２から供給されるクロックＳｃと、パーソナルコンピュータから供給される垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃに基づいて、デジタル画像信号Ｓｉｄが表す一フレーム画像の水平および垂直方向の開始座標および終了座標を検出して、画像の状態を表す画像情報信号Ｓｉを生成する。
【００１０】
表示制御器４は、画像開始・終了座標検出器３に接続されて、画像情報信号Ｓｉの供給を受ける。表示制御器４は、画像情報信号Ｓｉに基づいて、上述のクロック数データＳｃｄ、位相データＳｐ、および表示装置制御データＳｄｃを生成する。
【００１１】
図７、図８、図９、および図１１を参照して、デジタル画像表示装置ＤＤに於ける位相調整について説明する。先ず、図７に、一水平ライン上の画像に対応する水平同期信号Ｈｓｙｎｃ、アナログ画像信号Ｓｉａ、およびクロックＳｃの一般的な関係を示す。画像信号Ｓｉａは、好ましくは、図示のように水平同期信号Ｈｓｙｎｃの一水平同期期間Ｔｈ中に、一水平ライン分の画像を表示する水平有効表示区間ＨＥＤＰがバランス良く配置される。つまり、一水平ラインの画像信号において、水平有効表示区間ＨＥＤＰの前後に表示画像データがない前無表示区間ＴｎＰおよび後無表示区間ＴｎＦが含まれる。
【００１２】
Ａ／Ｄ変換の基準であるクロックＳｃのクロックパルスに同期して、アナログ画像信号Ｓｉａからアナログ・デジタル変換されたデジタル画像信号Ｓｉｄを画素単位で、画像を有しているかどうかを調べることにより、デジタル画像信号Ｓｉｄの一ライン毎に、水平有効表示区間ＨＥＤＰのライン画像開始画素ＰＳ’とライン画像終了画素ＰＥ’を検出できる。ライン画像開始画素ＰＳ’の水平位置を画像左端水平座標ＨｃＳ’とし、ライン画像終了画像ＰＥ’の水平座標を画像右端水平座標ＨｃＥ’とする。画像開始・終了座標検出器３はこの処理を画面単位で行い、一画面中の最左端画素位置(画像開始点)である水平座標ＨｃＳ’と、最右端画素位置(画像終了点)である水平座標ＨｃＥ’を検知できる。以降、水平座標ＨｃＳ’および水平座標ＨｃＥ’を、それぞれ、画像開始点および画像終了点と称する。
【００１３】
この水平有効表示区間ＨＥＤＰの間に、パーソナルコンピュータ側の出力ビデオアダプタの解像度に応じた、水平方向画素数の画像情報が存在する。つまり、標準的な、ＶＧＡビデオアダプタから出力される画像の一画面当たりの解像度は、グラフィックモードでは水平方向画素数６４０×垂直方向画素数４８０である。つまり、水平有効表示区間ＨＥＤＰに６４０画素の画像情報が含まれている。水平有効表示区間ＨＥＤＰは、デジタル画像信号Ｓｉｄの水平方向画素数Ｈで表すことができる。なお、このようにクロックＳｃの各パルス間の期間に同期して実行される処理過程をクロックサイクルと言う。
従って、アナログ画像信号Ｓｉａをアナログ・デジタル変換して、水平有効表示区間ＨＥＤＰ内に、６４０画素の画像情報を有するデジタル画像信号Ｓｉｄを生成するためには、クロックＳｃがこの水平有効表示区間ＨＥＤＰ内に６４０個のパルスを有するようにクロック数データＳｃｄの値を調整する必要がある。
【００１４】
図８を参照して、デジタル画像表示装置におけるＡ／Ｄ変換処理について説明する。デジタル画像表示装置におけるＡ／Ｄ変換処理とは、１水平同期期間Ｔｈを同時間間隔Ｔｃで分周し、その分周波の立ち上がり(あるいは立ち下がり)時のアナログ画像信号値をサンプリングし、デジタル値に変換することである。この時の分周波をクロックＳｃと呼ぶ。また水平同期信号Ｈｓｙｎｃとアナログ画像信号は完全には同期していない。それ故に、良好な変換結果を得るためにはサンプルタイミングをアナログ信号のピークに近づけるよう、水平同期信号Ｈｓｙｎｃに対してクロックＳｃを遅延させる必要がある。１分周時間以上の遅延は、隣接する分周区間の同じ位相タイミングでサンプルするのと等価であるので、遅延時間Ｔｄの調整範囲は０から１分周時間（Ｔｃ）までで良く、これを位相調整とよぶ。同図においては、水平同期期間Ｔｈの開始時点からクロックＳｃを遅延時間Ｔｄ遅らせることによってアナログ画像信号Ｓｉａのピーク値がサンプリングされることを示している。
【００１５】
次に画像開始・終了座標検出器３によるライン画像開始位置およびライン画像終了位置検出とクロック位相との関係について説明する。画像開始・終了座標検出器３は、１水平同期期間Ｔｈ毎に最初の画素位置であるライン画像開始画素ＰＳ’と最後の画素位置であるライン画像終了画素ＰＥ’を検知し続け、１画面中のすべての水平期間のライン画像開始画素ＰＳ’とライン画像終了画素ＰＥ’の中で最も小さなものを水平画像開始点として出力し、そして最も大きなものを水平画像終了点として出力する。
【００１６】
これら画素ＰＳ’およびＰＥ’の有無は、ＡＤ変換後の画像信号値が既定の値を有する閾値Ｌｔを超えたか否かによって判断する。最初に画素が検知できた分周区間の位置にある画素がライン画像開始画素ＰＳ’、最後に画素が検知できた分周区間の位置にある画素がライン画像終了画素ＰＥ’である。
【００１７】
次に、図９を参照して、ライン画像開始画素ＰＳ’と位相の関係について説明する。同図において、アナログ画像信号Ｓｉａの１水平同期期間Ｔｈにおける最初の画素に対応する部分、閾値Ｌｔ、および水平同期信号Ｈｓｙｎｃに対してそれぞれｎ／５分周時間ずつ遅延させた分周波Ｃｎ（ｎ＝０、１、２、３、４）が示されている。Ｐｓ（ｓは０以上の正の整数）は、分周波Ｃｎの各パルスが先頭から何番目の分周区間に在るかを示す分周区間番号である。
【００１８】
水平同期信号Ｈｓｙｎｃに対してｎ／５分周時間ずつ遅延させられた分周波Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４は、言い換えれば、その位相がそれぞれ０、１／５、２／５、３／５、および４／５ずつずれている。図９より明らかなように、分周波Ｃ０、Ｃ１、およびＣ２でアナログ画像信号ＳｉａをＡ／Ｄ変換する場合は、アナログ画像信号Ｓｉａは先頭からＰｓ番目のパルスの立ち上がりエッジで閾値Ｌｔの値を超える。つまり、このＰｓ番目の分周期間に属する各パルスの立ち上がりエッジの位置にある画素がライン画像開始画素ＰＳ’となる。同様に、分周波Ｃ３およびＣ４でＡ／Ｄ変換する場合は、Ｐｓ−１番目の分周期間に属する各パルスの立ち上がりエッジの位置にある画素がライン画像開始画素ＰＳ’となる。同じ分周比で生成されたクロックＳｃであっても、分周波Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４の様にその位相がことなるクロックＳｃを用いてＡ／Ｄ変換すれば、そのクロックＳｃの位相値によってライン画像開始画素ＰＳ’の位置は変動する。
【００１９】
図１０を参照して、ライン画像終了画素ＰＥ’と位相の関係について説明する。同図において、アナログ画像信号Ｓｉａの１水平同期期間Ｔｈにおける最後の画素に対応する部分が示されている点、および分周区間番号Ｐｅ（ｅは、ｓより大きな整数）を除いて、図９に示したのと同様である。なお、この場合の分周区間番号Ｐｅの値は、Ｐｓの値に比べてほぼ１水平有効表示区間ＨＥＤＰに相当する分だけ大きい。分周波Ｃ０、Ｃ１、Ｃ２、およびＣ３でアナログ画像信号ＳｉａをＡ／Ｄ変換する場合は、Ｐｅ番目のパルスとＰｅ＋１番目のパルスの間でアナログ画像信号Ｓｉａは閾値Ｌｔを下回る。それゆえ、Ｐｅ番目の分周期間に属する各パルスの立ち上がりエッジの位置にある画素がライン画像終了画素ＰＥ’となる。
【００２０】
同様に、分周波Ｃ４でＡ／Ｄ変換する場合は、Ｐｅ−１番目の分周期間に属するパルスの立ち上がりエッジの位置にある画素がライン画像終了画素ＰＥ’となる。このように、同じ分周比で生成されたクロックＳｃを用いてＡ／Ｄ変換しても、そのクロックＳｃの位相値によってライン画像終了画素ＰＥ’の位置は変動する。
またアナログ画像信号Ｓｉａの立ち上がりと立ち下がりの急峻さは対称ではないため、ライン画像開始画素ＰＳ’の位置が変化する位相値と、ライン画像終了画素ＰＥ’の位置が変化する位相値は、必ずしも一致しない。
【００２１】
図１１に、図９および図１０に示した例における各位相値に対するライン画像開始画素ＰＳ’の位置である画像開始点ＨｃＳ’、ライン画像終了画素ＰＥ’の位置である画像終了点ＨｃＥ’、および両者の差を示す。つまり、分周波Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４のように、同じ周波数を有するクロックＳｃでＡ／Ｄ変換しても、そのクロックＳｃの位相値によって画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差は変動する。
【００２２】
しかるに、図６に示した画像表示装置ＤＤにおいては、画像終了点ＨｃＥ’と画像開始点ＨｃＳ’の差（ＨｃＥ’−ＨｃＳ’）と想定される画素数とを比較し、その差分に基づいてクロック調整する。つまり画像終了点ＨｃＥ’と画像開始点ＨｃＳ’の差（ＨｃＥ’−ＨｃＳ’）が想定される画素数と一致するようにクロック値を調整する。この際、前述の位相値の影響を考慮していないので、図１１に示した分周波Ｃ３の位相を有するクロックＳｃでＡ／Ｄ変換するような場合には、クロックが１パルス分だけずれるためクロック調整結果にばらつきが出る。
【００２３】
画像表示装置ＤＤにおいては、画像開始点が変化する位相値を２点見つけその中間を最適な位相値とするという調整を行う。
これは、画像開始点の変化する位相値とは画素検知の閾値Ｌｔに対応する位相値(図９における分周波Ｃ３の位相条件)であり、そして、２カ所の変化点とは隣接する２つの分周期間における閾値Ｌｔに対応する位相値である、という考えに基づき２カ所の変化点の中間を最適な位相点とみなすものである。
【００２４】
【発明が解決しようとする課題】
しかしながら、上述の考えに基づくクロック調整には、以下に述べる問題がある。先ず、アナログ画像信号Ｓｉａの波形が閾値Ｌｔと交差する点に対する、クロックＳｃのパルスエッジの位相差は必ずしも半位相ではないため、２点の変化点の中間値が最適な位相とは言えない。また、アナログ画像信号Ｓｉａの急峻さは信号源などによって異なり、上記位相条件を満たすような一定値の閾値Ｌｔを選ぶことも困難である。
【００２５】
さらに、アナログ画像信号Ｓｉａの立ち上がりと立ち下がりの急峻さは対称ではないので、立ち上がり波形に依存して検出される画像開始点ＨｃＳ’の変化にのみ基づいては、信号全体に対する位相条件は判断できない。
また、アナログ画像信号Ｓｉａの揺らぎにより、閾値Ｌｔのライン画像開始画素ＰＳ’の位置のばらつきは避けられないので、画像開始点ＨｃＳ’の変化は位相条件以外の影響を受ける。
【００２６】
そして、アナログ画像信号Ｓｉａにノイズがのった場合に生じる画像開始点ＨｃＳ’の変化も、位相変化によるものと誤認するため調整の精度が低い。
なお、画像表示装置ＤＤにおいては、画像終了点ＨｃＥ’が変化する位相値を用いることによっても同様の考え方によって調整が行えるとしているが、画像開始点の場合と同じ理由によりやはり調整の精度は低い。
【００２７】
このように、画像表示装置ＤＤにおいては、水平画像開始座標と水平画像終了座標を検知しその差によってクロックの調整を行うが、位相ずれによる座標誤差を考慮していないため、１画素分だけクロックが合わない事態が生じる。
【００２８】
また位相は、最小値より最大値へと変化させた際の水平画像開始位置の変化に基づいて調整されている。つまり、水平画像開始位置の変化する点を位相条件の悪い点と判断し、変化点が２個ある場合はその中間の値を、１個しかない場合は半位相ずれた値を最適な位相値としている。しかしながら、アナログ波形の急峻さは一様ではないので、変化点と半位相ずれた点が最適ではない場合が多い。また、アナログ画像信号にノイズが乗ることにより水平画像開始位置が変化する場合も、位相値の変化によるものと誤認する。その結果、実際の位相値に対応しない調整を行ってしまう事態が生じる。
【００２９】
画像表示位置調整はクロック、位相調整の精度に直接影響を受けるので、上述の事態が一旦生じた後の表示位置は１画素分だけずれてしまう。
このように、画像表示装置ＤＤにおいては、クロックと位相および表示位置を自動調整することにより、上記第１、第２、および第３の課題を解決できるものの、第４および第５の課題については十分に解決されているとは言い難い。
本発明は、これらの問題を鑑みて、クロック、位相と表示位置を自動的に調整する新しい方法を提案すると共に、常に上記第１から第５の課題を解消したデジタル画像表示装置を提供することを目的とする。
【００３０】
【課題を解決するための手段および発明の効果】
第１の発明は、アナログビデオ信号源より生成するアナログ画像信号、垂直同期信号、水平同期信号であるアナログ画像入力信号を入力として、該アナログ画像入力信号を一定周期のクロックを用いてサンプリングし、アナログ／デジタル変換しデジタル画像信号、表示装置制御データを出力して画像表示するデジタル画像表示装置であって、クロック位相を指示する位相データに応じて水平同期信号の位相を変えて、遅延水平同期信号を生成する遅延器、遅延器および表示制御器に接続されて、それぞれクロック位相遅延量を指示する遅延水平同期信号とクロック周波数を指示するクロック数データが供給され、遅延水平同期信号およびクロック数データに基づいて周波数と位相が制御されたクロックを生成するクロック発生器、アナログビデオ信号源とクロック発生器に接続されて、それぞれアナログ画像信号およびクロックが供給され、アナログ画像信号をクロックに同期して、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器、から成るＡＤ変換部と、アナログビデオ信号源に接続されて、垂直同期信号と水平同期信号が供給され、Ａ／Ｄ変換部から供給されるデジタル画像信号およびクロックと、アナログビデオ信号源から供給される垂直同期信号と水平同期信号に基づいて、デジタル画像信号が表す１フレーム画像の水平区間ごとの水平画像開始座標と水平画像終了座標を検出して、該座標を画像の状態を表す画像情報信号として生成する画像開始・終了座標検出器と、画像開始・終了座標検出器に接続されて画像情報信号が供給され、該画像情報信号を記憶し、表示制御器からの読み出し要求に対して記憶した画像情報信号を生成する画像開始・終了座標記憶器と、画像開始・終了座標記憶器に接続されて、画像情報信号の供給を受け、画像情報信号に基づいて、クロック数データ、位相データ、および表示装置制御データを生成する表示制御器と、を備え、表示制御器により、位相データを順次生成し、それぞれの位相データに対して水平画像終了座標から水平画像開始座標を減じた差分値を測定して順次記憶し、順次記憶された該差分値の内での最小値が、アナログ画像入力信号をデジタル画像信号にデジタル変換した時の予め想定される画像幅値である所望値に合致するように、ＡＤ変換部のクロック周波数に対応するクロック数データを算出することにより、ＡＤ変換部のクロック周波数を自動調整することを特徴とするデジタル画像表示装置である。
【００３１】
上記のように、第１の発明においては、デジタル化されたビデオ信号の水平画像開始座標および水平画像終了座標を検出し、それらのデータを用いることにより入力されるビデオ信号の実際の状態に合致したクロック数データ、位相データを設定することができる。
【００３２】
第２の発明は、アナログビデオ信号源より生成するアナログ画像信号、垂直同期信号、水平同期信号であるアナログ画像入力信号を入力として、該アナログ画像入力信号を一定周期のクロックを用いてサンプリングし、アナログ／デジタル変換しデジタル画像信号、表示装置制御データを出力して画像表示するデジタル画像表示装置であって、クロック位相を指示する位相データに応じて水平同期信号の位相を変えて、遅延水平同期信号を生成する遅延器、遅延器および表示制御器に接続されて、それぞれクロック位相遅延量を指示する遅延水平同期信号とクロック周波数を指示するクロック数データが供給され、遅延水平同期信号およびクロック数データに基づいて周波数と位相が制御されたクロックを生成するクロック発生器、アナログビデオ信号源とクロック発生器に接続されて、それぞれアナログ画像信号およびクロックが供給され、アナログ画像信号をクロックに同期して、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器、から成るＡＤ変換部と、アナログビデオ信号源に接続されて、垂直同期信号と水平同期信号が供給され、Ａ／Ｄ変換部から供給されるデジタル画像信号およびクロックと、アナログビデオ信号源から供給される垂直同期信号と水平同期信号に基づいて、デジタル画像信号が表す１フレーム画像の水平区間ごとの水平画像開始座標と水平画像終了座標を検出して、該座標を画像の状態を表す画像情報信号として生成する画像開始・終了座標検出器と、画像開始・終了座標検出器に接続されて画像情報信号が供給され、該画像情報信号を記憶し、表示制御器からの読み出し要求に対して記憶した画像情報信号を生成する画像開始・終了座標記憶器と、画像開始・終了座標記憶器に接続されて、画像情報信号の供給を受け、画像情報信号に基づいて、クロック数データ、位相データ、および表示装置制御データを生成する表示制御器と、を備え、表示制御器により、位相データを順次生成し、それぞれの位相データに対して水平画像終了座標から水平画像開始座標を減じた差分値を測定して順次記憶し、順次記憶された該差分値の分布状態において予め想定される画像幅値を所望値として、該所望値が連続するブロックと該所望値以外の非所望値が連続するブロックに２分類し、
（１）位相データの最小値および最大値に対応して非所望値ブロックが分布する場合は、所望値ブロックに対応した位相データは、当該位相データの最小値から最大値の範囲で連続して分布し、（すなわち、所望値ブロックに対応した位相データは、位相データの最小値から最大値の範囲で連続して分布し、非所望値ブロックに対応した位相データは、最小値、最大値付近に連続して、かつ最小値、最大値を境界に分断されて分布し、）最適位相データは、所望値の連続するブロックに対応した位相の中心に存在するので所望値連続ブロックに対応した位相の中心点、或いは
（２）位相データの最小値および最大値に対応していずれか又は双方に所望値ブロックが分布する場合は、非所望値ブロックに対応した位相データは、当該位相データの最小値から最大値の範囲で連続して分布し、（すなわち、非所望値ブロックに対応した位相データは、位相データの最小値から最大値の範囲で連続して分布し、所望値ブロックに対応した位相データは、最小値、最大値付近に連続して、かつ最小値、最大値を境界に分断されて分布し、）最適位相データは、非所望値ブロックに対応した位相から最も離れた非所望値連続ブロックに対応した位相の中心点から半位相ずらした点、としてアナログ画像入力信号に対する位相を位相データにより自動調整することを特徴とするデジタル画像表示装置である。
【００３３】
上記のように、第２の発明においては、デジタル化されたビデオ信号の水平画像開始座標および水平画像終了座標を検出し、それらのデータを用いることにより入力されるビデオ信号の実際の状態に合致したクロック数データ、位相データを設定することができる。
【００３４】
【発明の実施の形態】
以下に、本発明の実施例にかかるデジタル画像表示装置について、図１〜図５を参照して説明する。図１に示すように、デジタル画像表示装置ＩＤＡは、大別して、入力ビデオアダプタＶＡｉ、画像表示駆動器１０、および画像表示装置１１から成る。
入力ビデオアダプタＶＡｉ（以降、ビデオアダプタＶＡｉと称す）はパーソナルコンピュータ（図示せず）に接続されて、パーソナルコンピュータから供給されるアナログ画像信号Ｓｉａ、垂直同期信号Ｖｓｙｎｃ、および水平同期信号Ｈｓｙｎｃに基づいて、デジタル画像信号Ｓｉｄと画像表示装置制御データＳｄｃを生成する。
【００３５】
画像表示駆動器１０はビデオアダプタＶＡｉに接続されて、ビデオアダプタＶＡｉから供給されるデジタル画像信号Ｓｉｄおよび表示装置制御データＳｄｃに基づいて、画像表示装置１１を駆動するデジタル画像駆動信号ＳＤを生成する。
【００３６】
画像表示装置１１は画像表示駆動器１０に接続されて、デジタル画像駆動信号ＳＤによって駆動されて画像の表示を行う。画像表示装置１１として液晶ディスプレイ、プラズマディスプレイ、およびカソードタイプのフラットディスプレイなどのデジタル画像信号によって画像を表示する各種の画像表示装置を用いることができる。
【００３７】
ビデオアダプタＶＡｉは、図１に示すように互いに接続されているＡ／Ｄ変換部ＡＤＣＵ、画像開始・終了座標検出器３、表示制御器４Ｒ、および画像開始・終了座標記憶器６を有する。Ａ／Ｄ変換部ＡＤＣＵは、パーソナルコンピュータに接続されて、アナログビデオ信号を構成するアナログ画像信号Ｓｉａ、垂直同期信号Ｖｓｙｎｃ、および水平同期信号Ｈｓｙｎｃが供給される。
【００３８】
画像開始・終了座標検出器３は、Ａ／Ｄ変換部ＡＤＣＵから供給されるデジタル画像信号ＳｉｄおよびクロックＳｃと、パーソナルコンピュータから供給される水平同期信号Ｈｓｙｎｃと垂直同期信号Ｖｓｙｎｃに基づいて、デジタル画像信号Ｓｉｄが表す１フレーム画像の水平および垂直方向の開始座標および終了座標を検出して、画像の状態を表す画像情報信号Ｓｉを生成する。
【００３９】
画像開始・終了座標記憶器６は、画像開始・終了座標検出器３に接続されて画像情報信号Ｓｉが供給される。そして、画像開始・終了座標記憶器６は、表示制御器４Ｒからの読み出し要求に対して、画像情報信号Ｓｉｒを生成する。
【００４０】
表示制御器４Ｒは、画像開始・終了座標記憶器６に接続されて、画像情報信号Ｓｉｒの供給を受ける。表示制御器４Ｒは、画像情報信号Ｓｉｒに基づいて、クロック数データＳｃｄ、位相データＳｐ、および表示装置制御データＳｄｃを生成する。この表示制御器４Ｒの動作については、図３、図４、および図５を参照して、後ほど詳しく説明する。
【００４１】
Ａ／Ｄ変換部ＡＤＣＵは、Ａ／Ｄ変換器１、クロック発生器２、および遅延器５を含む。遅延器５は、パーソナルコンピュータおよび表示制御器４Ｒに接続されて、それぞれ、水平同期信号Ｈｓｙｎｃおよび位相データＳｐが供給される。そして、遅延器５は、位相データＳｐに応じて水平同期信号Ｈｓｙｎｃの位相を変えて、遅延水平同期信号Ｓｈｓを生成する。
【００４２】
クロック発生器２は、遅延器５および表示制御器４Ｒに接続されて、それぞれ、遅延水平同期信号Ｓｈｓとクロック数データＳｃｄが供給される。そして、クロック発生器２は、遅延水平同期信号Ｓｈｓおよびクロック数データＳｃｄに基づいてクロック数と位相が制御されたクロックＳｃを生成する。
【００４３】
Ａ／Ｄ変換器１は、パーソナルコンピュータとクロック発生器２に接続されて、それぞれアナログ画像信号ＳｉａおよびクロックＳｃが供給される。Ａ／Ｄ変換器１は、アナログ画像信号ＳｉａをクロックＳｃに同期して、デジタル画像信号Ｓｉｄに変換する。なお、クロック発生器２で生成されたクロックＳｃおよびＡ／Ｄ変換器１で生成されたデジタル画像信号Ｓｉｄは、画像開始・終了座標検出器３にも供給されることは上述の通りである。
【００４４】
次に、図２を参照して、ビデオアダプタＶＡｉおよびデジタル画像表示装置ＩＤＡの動作について説明する。パーソナルコンピュータから、アナログ画像信号Ｓｉａ、水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃから成るアナログビデオ信号が入力されると、ビデオアダプタＶＡｉは、以下の手順でデジタル画像信号Ｓｉｄおよび表示装置制御データＳｄｃを生成する。
【００４５】
ステップ＃１００において、表示制御器４Ｒはデジタル画像信号Ｓｉｄの状態に応じてクロック数データＳｃｄ生成する。そして、このクロック数データＳｃｄに基づいて、クロック発生器２は正しく調整されたクロックＳｃを生成する。なお、本ステップで実施されるクロック調整ルーチンの詳細については、後で図３を参照して、詳述する。
【００４６】
ステップ＃２００において、表示制御器４Ｒはデジタル画像信号Ｓｉｄの状態に応じて位相データＳｐを生成する。そして、この位相データＳｐに基づいて、遅延器５は水平同期信号Ｈｓｙｎｃの位相を正しく調整して、遅延水平同期信号Ｓｈｓを生成する。本ステップで実施される位相調整ルーチンの詳細については、後で図４および図５を用いて詳述する。
【００４７】
ステップ＃３００において、表示制御器４Ｒはデジタル画像信号Ｓｉｄの状態に応じて表示装置制御データＳｄｃを生成する。
【００４８】
ステップ＃４００において、画像表示駆動器１０は、ステップ＃３００で生成された表示装置制御データＳｄｃに基づいてデジタル画像信号Ｓｉｄに画像信号処理を施して、デジタル画像表示装置の駆動信号ＳＤを生成する。
【００４９】
ステップ＃５００において、画像表示装置１１は、ステップ＃４００で生成された駆動信号ＳＤに基づいて画像を正しい状態で表示して処理を終了する。
【００５０】
なお、上述の処理フローにおいて、アナログ画像信号Ｓｉａのデジタル変換に関して、常時画像調整を行う例が説明されているが、アナログ画像信号Ｓｉａの画像解像度が変更されるときに画像調整を行うようにしてもよい。
【００５１】
以下に、クロック数データＳｃｄ、位相データＳｐ、表示装置制御データＳｄｃの算出および自動調整について順番に説明する。
【００５２】
先ず、本発明に基づくクロック調整の概念について説明する。図７、図８、図９、および図１０を参照して説明したように、アナログ画像信号の立ち上がりと立ち下がりは理想的な急峻さではないため、たとえクロック数が正しくても分周波Ｃ３のような位相値を持つクロックＳｃでＡ／Ｄ変換を行うと、画像開始点ＨｃＳ’と画像終了点ＨｃＥ’の検知ずれが起こる。 すなわちクロック調整のステップが最適な位相で行われているという保証はないため、画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差（ＨｃＥ’−ＨｃＳ’）は最適な位相条件での測定値より１ないし２大きい可能性がある。そこで表示制御器４Ｒにより、設定可能な位相データＳｐを順次生成し、それぞれの位相データ条件における画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差（ＨｃＥ’−ＨｃＳ’）の値を測定し、順次記憶する。上述の理由から、順次記憶された値の内最も小さな値が最適な位相条件下で測定されたものと考えられるので、クロック調整は、この最小値を用いて行う。
【００５３】
つまり、本発明では、クロック調整時に位相を変化させ、望ましい位相条件下での画像開始点ＨｃＳ’および画像終了点ＨｃＥ’の値を用いてクロック調整を行うことによって、上記の問題を解決する。言い換えれば、全位相条件に対し画像開始点ＨｃＳ’および画像終了点ＨｃＥ’を測定し、位相データ条件における画像終了点ＨｃＥ’と画像開始点ＨｃＳ’との差（ＨｃＥ’−ＨｃＳ’）が想定する値をとる位相域の中央に位置する点を最適な位相点とすることで、精度の高い位相調整を可能としている。
【００５４】
図３を参照して、ステップ＃１００のクロック調整サブルーチンの動作について、以下に説明する。クロック調整サブルーチンが開始すると、先ず
ステップＳ１０１において、想定される画像幅値ＮＰＰのセットを含め、システムがリセットされる。
【００５５】
ステップＳ１０２においては、位相データＳｐを最小値Ｐｍｉｎにし、これに対応する画素数である最小画素数ＮＨＰｍｉｎを画像開始・終了座標検出器３から返される最大値より大きい値にセットする。
【００５６】
ステップＳ１０３においては、位相データＳｐが最大値Ｐｍａｘに達したかを調べ、上述のＳ１０２から後述のステップＳ１０８に至る、現在設定されているクロック数データＳｃｄに対して全位相データ条件における（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）＝画素数（ＮＨＰ）を検出するループ処理の終了を判断する。
【００５７】
ステップＳ１０４においては、Ａ／Ｄ変換部ＡＤＣＵに対して位相データＳｐを出力する。
【００５８】
ステップＳ１０５においては、画像開始・終了座標検出器３より画像情報信号Ｓｉを取得し、水平有効表示区間の画素数ＮＨＰを求める。
ステップＳ１０６、ステップＳ１０７においては、現在の位相データＳｐに対する画素数ＮＨＰがこれまでの最小値かを調べ、最小値ならば、最小画素数ＮＨＰｍｉｎの値を更新する。
【００５９】
ステップＳ１０８においては、位相データＳｐの値を次の値へと更新し、終了判定ステップＳ１０３に戻る。
【００６０】
ステップＳ１０３で終了条件が満足された場合、処理はステップＳ１０９に進む。ステップＳ１０９において、最小画素数ＮＨＰｍｉｎが所望の画像値幅を示す所望画像数ＮＰＰと一致するかが判断される。一致した場合、所望の画像幅が取得できるクロック数データＳｃｄでＡ／Ｄ変換が行われていることを意味するので、調整処理を終了する。一方、最小画素数ＮＨＰｍｉｎが所望画素数ＮＰＰと一致しない場合クロック数データＳｃｄの補正が必要であるので、処理はステップＳ１１０に進む。
【００６１】
ステップＳ１１０で、所望画素数ＮＰＰと最小画素数ＮＨＰｍｉｎとの差分だけクロック数データＳｃｄを補正する。すなわち、所望画素数ＮＰＰより小さい場合はクロック数データＳｃｄを増加、所望画素数ＮＰＰより大きい場合はクロック数データＳｃｄを減少させる。Ｓｃｄ＋ＮＰＰ−ＮＨＰｍｉｎを計算して新たなクロック数データＳｃｄを求める。
【００６２】
ステップＳ１１１においては、新たなクロック数データＳｃｄに対応するクロックＳｃを生成して、画像開始・終了座標検出器３へ出力する。
【００６３】
ステップＳ１１２においては、補正された新たなクロック数データＳｃｄをＡ／Ｄ変換部ＡＤＣＵに対して出力し、再度ステップＳ１０２から処理を繰り返す。
以下に、本発明にかかる＃２００における位相調整サブルーチンによる処理の考え方について詳しく説明する。すでに述べたようにアナログ画像信号の立ち上がりと立ち下がりは理想的な急峻さではないため、例えクロック値が正しく設定されていても、位相データがずれると（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）の値が実際の値より増加する。アナログ信号は連続値をとることより、表示調整器により設定可能な位相データを順次生成し、それぞれの位相データ条件における（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）の値を測定すると、その分布は所望値が連続するブロックと所望値以外の（より大きな）値が連続するブロックに２分される。
【００６４】
従って、最適な位相データＳｐは、
１）所望値連続ブロックが境界をまたがない場合は、所望値連続ブロックの中心点、或いは
２）所望値連続ブロックが境界をまたぐ場合は、非所望値連続ブロックの中心点から半位相ずらした点によって求めることができる。
【００６５】
また、ノイズの影響は、所望値が計測できる位相条件であるにもかかわらず非所望値（所望値より大きな値) が計測されるという形でしか現れない。なぜなら所望値が読める位相条件であっても、１フレーム内で１水平同期期間Ｔｈでも画像データ域以外にノイズがのると非所望値が計測されてしまう。しかしながら、実際は非所望値であるのにノイズにより所望値に見える場合は、１フレーム内の全水平周期で実アナログデータがノイズにより相殺されなくてはならない。それ故に、その様な事態は、現実的には皆無と言える。
【００６６】
従って、実測した分布には、実際は所望値が読める位相条件であるにも関わらずノイズにより非所望値が計測されてしまった位相点が含まれていることになる。そこで分布中の最長の非所望値連続ブロック以外をすべて所望値が計測できた位相データＳｐとみなして分布を整形することで、ノイズによる影響を除去したより精度の高い位相調整を行うことができる。
【００６７】
次に、図４および図５を参照して、上述のステップ＃２００の位相調整サブルーチンの具体的な動作について説明する。位相調整サブルーチンが開始すると、先ず、
ステップＳ２０１において、所望の画像幅を示す画素数値ＮＰＰのセットを含むシステムリセットが実施される。
【００６８】
ステップＳ２０２においては、位相データＳｐを最小値Ｐｍｉｎにセットするデータの初期化が行われる。
【００６９】
ステップＳ２０３において、位相データＳｐが最大値Ｐｍａｘに達したかを調べて、上述のステップＳ２０２から後述のステップＳ２０９に至る全位相データ条件における（画像終了点ＨｃＥ’）−（画像開始点ＨｃＳ’）の画素数値ＮＨＰを検出するループ処理の終了が判断される。
【００７０】
ステップＳ２０４において、クロック発生器２はＡ／Ｄ変換部ＡＤＣＵに対して位相データＳｐを出力する。
【００７１】
ステップＳ２０５において、表示制御器４Ｒは、画像開始・終了座標記憶器６を経由して、画像開始・終了座標検出器３より画像情報Ｓｉを取得し、画素数ＮＨＰを求める。
【００７２】
ステップＳ２０６において、現在の位相データＳｐに対する画素数ＮＨＰが所望画素数ＮＰＰと一致するかを調べ、ステップＳ２０７およびステップＳ２０８でその結果に応じた判定結果（ＯＫまたはＮＧ) をＳｔａｔｕｓ［］に保持しておく。
【００７３】
ステップＳ２０９において、位相データＳｐの値を次の値へと更新し終了判定ステップＳ２０３に戻る。ステップＳ２０３で終了条件が満足された場合、ステップＳ２１０のノイズ除去の処理に移る。
【００７４】
ステップＳ２１０において、前述の理由からノイズによるものと考えられる非所望値点の状態を、ＮＧからＯＫへと書き換える。具体的な処理内容としては、判定結果を保持した配列Ｓｔａｔｕｓ［］の内容をスキャンし、最も長く’ ＮＧ’ が連続しているブロックを検索し、そのブロック外の点をすべて’ ＯＫ’に書換える。この時ブロックが最小値Ｐｍｉｎ境界あるいは最大値Ｐｍａｘ境界にまたがっている場合があることを考慮することはもちろんである。
【００７５】
ステップＳ２１１は、最適位相データＳｐ値を、ステップＳ２２０以降の処理で所望値連続ブロックの中心として求めるか、ステップＳ２３０以降の処理で非所望値連続ブロックの中心から半位相ずれた点として求めるかを判断する部分である。ステップＳ２１０でのノイズ分除去処理によりＳｔａｔｕｓ［］内の’ＯＫ’と’ＮＧ’の分布状態は、２つのブロックだけとなるよう補正されているので、最小値Ｐｍｉｎおよび最大値Ｐｍａｘの判定結果が共に’ＮＧ’であれば所望値ブロックがＰｍｉｎからＰｍａｘの範囲で連続していることが、最小値Ｐｍｉｎおよび最大値Ｐｍａｘの判定結果のいずれか又は双方が’ＯＫ’であれば非所望値ブロックがＰｍｉｎからＰｍａｘの範囲で連続していると判断できる。
【００７６】
ステップＳ２２０において、位相データＳｐをＳｔａｔｕｓ［］をスキャンする際のインデックスとして使用するために、最小値であるＰｍｉｎに初期化する。また ’ＯＫ’点の個数をカウントするための変数Ｃｏｕｎｔ、最適位相データＳｐ算出用の累算インデックスＰｏｐｔをそれぞれ０クリアする。
【００７７】
ステップＳ２２１において、位相データＳｐが最大値に達したかを調べ、ループの終了を判断する。
【００７８】
ステップＳ２２２において、判定結果をチェックし’ＯＫ’点であれば、ステップＳ２２３およびステップＳ２２４において変数Ｃｏｕｎｔを１増やし、累算インデックスＰｏｐｔに位相データＳｐを加える。
【００７９】
ステップＳ２２５において、位相データＳｐの値を次の値へと更新し終了判定ステップＳ２２１に戻る。
【００８０】
ステップＳ２２１で終了条件を満足しステップＳ２２６に分岐してきた時点において、’ＯＫ’点の個数をカウントするための変数ＣｏｕｎｔとインデックスＰｏｐｔの和が算出されている。それゆえ、ステップＳ２２６における判断、およびステップＳ２２７における除算によって所望値連続ブロックの中心インデックスを求め、累算インデックスＰｏｐｔに設定する。これが求める最適位相データＳｐ点に他ならない。
【００８１】
ステップＳ２３０において、位相データＳｐをＳｔａｔｕｓ［］をスキャンする際のインデックスとして使用するために、最小値であるＰｍｉｎに初期化する。また’ＮＧ’点の個数をカウントするための変数Ｃｏｕｎｔ、最適位相データＳｐ算出用の累算インデックスＰｏｐｔをそれぞれ０クリアする。
【００８２】
ステップＳ２３１において、位相データＳｐが最大値に達したかを調べ、ループの終了を判断する。
【００８３】
ステップＳ２３２において、判定結果をチェックし’ＮＧ’点であれば、ステップＳ２３３、ステップＳ２３４のステップにおいて変数Ｃｏｕｎｔを１増やし、Ｐｏｐｔに位相データＳｐを加える。
【００８４】
ステップＳ２３５において、位相データＳｐの値を次の値へと更新し終了判定ステップＳ２３１に戻る。
【００８５】
ステップＳ２３１で終了条件を満足し、ステップＳ２３６に分岐してきた時点において、’ＮＧ’点の個数をカウントするための変数Ｃｏｕｎｔと累算インデックスＰｏｐｔの和が算出されているので、ステップＳ２３６およびステップＳ２３７の判断および除算によって非所望値連続ブロックの中心インデックスを求め、累算インデックスＰｏｐｔに設定する。
【００８６】
ステップＳ２３８において、累算インデックスＰｏｐｔに（Ｐｍａｘ＋Ｐｍｉｎ）／２を加え位相値を半位相分ずらしている。これにより累算インデックスＰｏｐｔが最小値Ｐｍｉｎから最大値Ｐｍａｘまでの範囲を超えてしまう場合があるので、ステップＳ２３９およびステップＳ２４０の判断と減算によって範囲内に収まるよう補正を行う。これが求める最適位相データＳｐに他ならない。
【００８７】
ステップＳ２５０、およびステップＳ２５１の処理で、ステップＳ２２０以降あるいはステップＳ２３０以降の処理で求めた最適位相データＳｐ値および累算インデックスＰｏｐｔを位相データＳｐとしてＡ／Ｄ変換器に対して出力する。
【００８８】
以上の説明から明らかなように、本発明によれば、デジタル化されたビデオ信号の画像開始・終了座標を検出し、それらのデータを用いることにより入力されるビデオ信号の実際の状態に合致したクロック数データ、位相データを設定することができる。そのため、入力しようとするビデオ信号に合わせたプリセットデータを予め用意する必要がない。その結果入力されているビデオ信号とプリセットデータとのズレも別途ユーザが調整する必要がない。
【図面の簡単な説明】
【図１】本発明にかかるデジタル画像表示装置の構成を示すブロック図である。
【図２】図１に示したデジタル画像表示装置の動作を示すフローチャートである。
【図３】図２に示したクロック数調整処理の詳細な動作を示すフローチャートである。
【図４】図４は、図２に示した位相調整処理の詳細な動作を示すフローチャートの一部である。
【図５】図５は、図４に示した位相調整処理の詳細な動作を示すフローチャートの残りの部分である。
【図６】図６は、従来のデジタル画像表示装置を示すブロック図である。
【図７】図７は、一水平ラインにおける各信号の相関図である。
【図８】図８は、デジタル画像表示装置におけるＡ／Ｄ変換処理の説明図である。
【図９】図９は、クロックと位相と検出される画像開始点の関係の説明図である。
【図１０】図１０は、クロックと位相と検出される画像終了点の関係の説明図である。
【図１１】図１１は、クロックの位相ずれによる測定される水平有効表示区間のばらつきの説明図である。
【符号の説明】
ＤＤ、ＩＤＡ、デジタル画像表示装置
ＶＡ、ＶＡｉ ビデオアダプタ
ＡＤＣＵ Ａ／Ｄ変換部
１ Ａ／Ｄ変換器
２ クロック生成器
３ 画像開始・終了座標検出器
４、４Ｒ 表示制御器
５ 遅延器
６ 画像開始・終了座標記憶器
１０ 画像表示駆動器
１１ 画像表示装置
Ｓｉａ アナログ画像信号
Ｈｓｙｎｃ 水平同期信号
Ｖｓｙｎｃ 垂直同期信号
Ｓｈｓ 遅延水平同期信号
Ｓｃ クロック
Ｓｃｄ クロック数データ
Ｓｐ 位相データ
Ｓｉ、Ｓｉｒ 画像情報信号
Ｓｄｃ 表示装置制御データ
ＳＤ デジタル画像駆動信号
ＤＤ 画像表示装置
Ｔｈ 水平同期期間
ＨｃＳ’ 画像開始点
ＨｃＥ’ 画像終了点
Ｔｎｐ 前無表示区間
ＴｎＦ 後無表示区間ＴｎＦ
ＨＥＤＰ 水平有効表示区間
ＰＳ’ ライン画像開始画素
ＰＥ’ ライン画像終了画素
Ｔｄ 遅延時間
Ｔｃ 時間間隔Ｔｃ
Ｌｔ 閾値
Claims (2)
- アナログビデオ信号源より生成するアナログ画像信号、垂直同期信号、水平同期信号であるアナログ画像入力信号を入力として、該アナログ画像入力信号を一定周期のクロックを用いてサンプリングし、アナログ／デジタル変換しデジタル画像信号、表示装置制御データを出力して画像表示するデジタル画像表示装置であって、
クロック位相を指示する位相データに応じて水平同期信号の位相を変えて、遅延水平同期信号を生成する遅延器、
前記遅延器および表示制御器に接続されて、それぞれクロック位相遅延量を指示する遅延水平同期信号とクロック周波数を指示するクロック数データが供給され、遅延水平同期信号およびクロック数データに基づいて周波数と位相が制御されたクロックを生成するクロック発生器、
アナログビデオ信号源と前記クロック発生器に接続されて、それぞれアナログ画像信号およびクロックが供給され、アナログ画像信号をクロックに同期して、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器、から成るＡＤ変換部と、
アナログビデオ信号源に接続されて、垂直同期信号と水平同期信号が供給され、前記Ａ／Ｄ変換部から供給されるデジタル画像信号およびクロックと、アナログビデオ信号源から供給される垂直同期信号と水平同期信号に基づいて、デジタル画像信号が表す１フレーム画像の水平区間ごとの水平画像開始座標と水平画像終了座標を検出して、該座標を画像の状態を表す画像情報信号として生成する画像開始・終了座標検出器と、
前記画像開始・終了座標検出器に接続されて画像情報信号が供給され、該画像情報信号を記憶し、表示制御器からの読み出し要求に対して記憶した画像情報信号を生成する画像開始・終了座標記憶器と、
前記画像開始・終了座標記憶器に接続されて、画像情報信号の供給を受け、画像情報信号に基づいて、クロック数データ、位相データ、および表示装置制御データを生成する表示制御器と、
を備え、
前記表示制御器により、前記位相データを順次生成し、それぞれの位相データに対して前記水平画像終了座標から前記水平画像開始座標を減じた差分値を測定して順次記憶し、順次記憶された該差分値の内での最小値が、アナログ画像入力信号をデジタル画像信号にデジタル変換した時の予め想定される画像幅値である所望値に合致するように、前記ＡＤ変換部のクロック周波数に対応するクロック数データを算出することにより、前記ＡＤ変換部のクロック周波数を自動調整することを特徴とするデジタル画像表示装置。 - アナログビデオ信号源より生成するアナログ画像信号、垂直同期信号、水平同期信号であるアナログ画像入力信号を入力として、該アナログ画像入力信号を一定周期のクロックを用いてサンプリングし、アナログ／デジタル変換しデジタル画像信号、表示装置制御データを出力して画像表示するデジタル画像表示装置であって、
クロック位相を指示する位相データに応じて水平同期信号の位相を変えて、遅延水平同期信号を生成する遅延器、
前記遅延器および表示制御器に接続されて、それぞれクロック位相遅延量を指示する遅延水平同期信号とクロック周波数を指示するクロック数データが供給され、遅延水平同期信号およびクロック数データに基づいて周波数と位相が制御されたクロックを生成するクロック発生器、
アナログビデオ信号源と前記クロック発生器に接続されて、それぞれアナログ画像信号およびクロックが供給され、アナログ画像信号をクロックに同期して、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換器、
から成るＡＤ変換部と、
アナログビデオ信号源に接続されて、垂直同期信号と水平同期信号が供給され、前記Ａ／Ｄ変換部から供給されるデジタル画像信号およびクロックと、アナログビデオ信号源から供給される垂直同期信号と水平同期信号に基づいて、デジタル画像信号が表す１フレーム画像の水平区間ごとの水平画像開始座標と水平画像終了座標を検出して、該座標を画像の状態を表す画像情報信号として生成する画像開始・終了座標検出器と、
前記画像開始・終了座標検出器に接続されて画像情報信号が供給され、該画像情報信号を記憶し、表示制御器からの読み出し要求に対して記憶した画像情報信号を生成する画像開始・終了座標記憶器と、
前記画像開始・終了座標記憶器に接続されて、画像情報信号の供給を受け、画像情報信号に基づいて、クロック数データ、位相データ、および表示装置制御データを生成する表示制御器と、
を備え、
前記表示制御器により、前記位相データを順次生成し、それぞれの位相データに対して前記水平画像終了座標から前記水平画像開始座標を減じた差分値を測定して順次記憶し、順次記憶された該差分値の分布状態において予め想定される画像幅値を所望値として、該所望値が連続するブロックと該所望値以外の非所望値が連続するブロックに２分類し、
（１）前記位相データの最小値および最大値に対応して非所望値ブロックが分布する場合は、
所望値ブロックに対応した前記位相データは、当該位相データの最小値から最大値の範囲で連続して分布し、
最適位相データは、所望値の連続するブロックに対応した位相の中心に存在するので、所望値連続ブロックに対応した位相の中心点、
或いは
（２）前記位相データの最小値および最大値に対応していずれか又は双方に所望値ブロックが分布する場合は、
非所望値ブロックに対応した前記位相データは、当該位相データの最小値から最大値の範囲で連続して分布し、
最適位相データは、非所望値ブロックに対応した位相から最も離れた非所望値連続ブロックに対応した位相の中心点から半位相ずらした点、
として前記アナログ画像入力信号に対する位相を前記位相データにより自動調整することを特徴とするデジタル画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00828899A JP4006122B2 (ja) | 1998-05-27 | 1999-01-14 | デジタル画像表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14536098 | 1998-05-27 | ||
| JP10-145360 | 1998-05-27 | ||
| JP00828899A JP4006122B2 (ja) | 1998-05-27 | 1999-01-14 | デジタル画像表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000047649A JP2000047649A (ja) | 2000-02-18 |
| JP2000047649A5 JP2000047649A5 (ja) | 2005-10-27 |
| JP4006122B2 true JP4006122B2 (ja) | 2007-11-14 |
Family
ID=26342779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00828899A Expired - Fee Related JP4006122B2 (ja) | 1998-05-27 | 1999-01-14 | デジタル画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4006122B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564639B1 (ko) | 2004-11-06 | 2006-03-28 | 삼성전자주식회사 | 디스플레이 상태 조절용 기능블록 및 조절방법 |
| JP4488013B2 (ja) | 2007-03-08 | 2010-06-23 | 船井電機株式会社 | デジタル画像表示装置 |
| JP2009182779A (ja) | 2008-01-31 | 2009-08-13 | Nec Electronics Corp | 信号処理方法及び回路 |
| JP2011154060A (ja) * | 2010-01-26 | 2011-08-11 | Canon Inc | 表示装置 |
| JP2017121069A (ja) * | 2017-02-21 | 2017-07-06 | 三菱電機エンジニアリング株式会社 | 映像信号処理装置および映像信号処理方法 |
-
1999
- 1999-01-14 JP JP00828899A patent/JP4006122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000047649A (ja) | 2000-02-18 |
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|---|---|---|---|
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|
| R150 | Certificate of patent or registration of utility model |
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