JP4000167B2 - Manufacturing method of sensor device - Google Patents
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Description
本発明は、例えば、加速度センサなどのセンサ装置の製造方法に関するものである。 The present invention is, for example, a method of manufacturing a sensor device such as an acceleration sensor.
従来から、図11および図12に示すように、センシング部であるピエゾ抵抗(図示せず)が設けられた加速度センサチップ101と、加速度センサチップ101の出力信号を信号処理する信号処理回路が形成されたICチップ102と、一面が開放された箱状であって内底面に加速度センサチップ101のフレーム部111が固着された実装基板105と、実装基板105との間に加速度センサチップ101およびICチップ102を収納する形で実装基板105の上記一面を閉塞する蓋体106とを備えたセンサ装置が提案されている(例えば、特許文献1参照)。
Conventionally, as shown in FIGS. 11 and 12, an
ここにおいて、図11および図12に示した構成のセンサ装置は、ICチップ102が、加速度センサチップ101の重り部112および撓み部113の過度な変位を規制するストッパを兼ねており、加速度センサチップ101の主表面との間に所定間隔の隙間が形成されるように加速度センサチップ101の主表面側に固着されており、加速度センサチップ101の主表面側の複数のパッド116それぞれがボンディングワイヤ108を介してICチップ102の主表面側の複数のパッド121の一部と電気的に接続され、ICチップ102の残りのパッド121それぞれがボンディングワイヤ109を介して実装基板105の上記一面側に設けられた端子パターン151と電気的に接続されている。
Here, in the sensor device having the configuration shown in FIGS. 11 and 12, the
このセンサ装置では、ICチップ102の主表面側の複数のパッド121の一部が加速度センサチップ101のパッド116とボンディングワイヤ108を介して電気的に接続されるとともに、ICチップ102の残りのパッド121がボンディングワイヤ109を介して実装基板105の上記一表面側に設けられた各端子パターン151とをボンディングワイヤ109を介して電気的に接続され、加速度センサチップ101とICチップ102とで構成されるセンサ本体が、実装基板105と蓋体106とで構成されるパッケージに収納されているので、回路基板などへの実装高さが高くなってしまい、センサ装置のより一層の低背化が望まれていた。
In this sensor device, a part of the plurality of
そこで、センサ装置の低背化を図るために、加速度センサチップ101のフレーム部111に、センシング部と協働するIC部を形成することで、加速度センサチップ101とICチップ102とを1チップ化したセンサ装置が従来より提案されている。
上述のセンサ装置では、フレーム部111にIC部を形成した後、IC部を含む加速度センサチップ101の表面にパッシベーション膜として機能する絶縁膜を形成しているのであるが、撓み部113の表面にも絶縁膜が形成されるため、この絶縁膜により撓み部113に引張応力が加わって、センシング部の感度が低下してしまう問題があった。また、撓み部113の応力バランスが悪いため、温度変化によって撓み部113に撓みが発生し、温度特性が悪化するという問題があった。
In the sensor device described above, after the IC portion is formed on the
本発明は上記事由に鑑みて為されたものであり、その目的とするところは、半導体基板の主表面側に形成された絶縁膜の応力によってピエゾ抵抗の特性が悪化するのを抑制したセンサ装置の製造方法を提供することにある。 The present invention has been made in view of the above circumstances, it is an object to prevent the characteristics of the piezoresistance is deteriorated by the stress of the insulating film formed on the main surface of the semiconductor substrate The object is to provide a method for manufacturing a sensor device.
請求項1の発明は、半導体基板を用いて形成され、ピエゾ抵抗が可動部に設けられたセンサ部と、センサ部と協働するIC部と、第1の封止用金属層および第1の電気接続用金属層が形成され、前記第1の封止用金属層がパッケージ用基板部に設けた第2の封止用金属層に接合されるとともに、前記第1の電気接続用金属層がパッケージ用基板部に設けた第2の電気接続用金属層に接合される接合用領域部とを備え、センサ部とIC部と接合用領域部との互いのレイアウト領域が異なり、接合用領域部において、各接合表面同士が活性化された封止用金属層同士、および、各接合表面同士が活性化された電気接続用金属層同士がそれぞれ常温接合されるセンサ装置の製造方法であって、半導体基板の主表面側にピエゾ抵抗およびIC部の形成に伴い複数の絶縁膜の積層膜からなる表面保護層を設ける際に、前記表面保護層を構成する1つの絶縁膜としてエッチングストッパ層を途中で形成するようにして前記表面保護層を設けた後、半導体基板の主表面側に形成されている前記表面保護層のうちセンサ部のレイアウト領域に形成されている部分を薄くするエッチバックおよび接合用領域部のレイアウト領域に形成されている部分を平坦化するエッチバックを前記表面保護層の表面から前記エッチングストッパ層に達する深さまで行い、接合用領域部の表面上に第1の封止用金属層および第1の電気接続用金属層を形成する金属層形成工程を行った後、センサ部のレイアウト領域に可動部を形成するパターニングを行うことを特徴とする。 According to a first aspect of the present invention, there is provided a sensor unit formed using a semiconductor substrate and having a piezoresistor provided in a movable unit, an IC unit cooperating with the sensor unit, a first sealing metal layer, and a first sealing layer. An electrical connection metal layer is formed, the first sealing metal layer is bonded to a second sealing metal layer provided on the package substrate portion, and the first electrical connection metal layer is and a bonding region portion joined to a second electrical connection metal layer provided on the package substrate portion, Ri mutual layout area Do different of the sensor unit and the IC unit and the bonding area portion, the junction area And a metal layer for sealing in which the bonding surfaces are activated, and a method for manufacturing a sensor device in which the metal layers for electrical connection in which the bonding surfaces are activated are bonded at room temperature. , Forming piezoresistor and IC part on main surface side of semiconductor substrate When providing the surface protective layer comprising a laminated film of a plurality of insulating films, after providing the surface protective layer so as to form an etching stopper layer in the middle as one insulating film constituting the surface protective layer, Etch back thinning the portion formed in the layout region of the sensor portion of the surface protective layer formed on the main surface side of the semiconductor substrate and flattening the portion formed in the layout region of the bonding region portion Etching back to the depth reaching the etching stopper layer from the surface of the surface protective layer, and forming the first sealing metal layer and the first electrical connection metal layer on the surface of the bonding region After the layer forming step, patterning for forming a movable portion in the layout region of the sensor portion is performed.
この発明によれば、半導体基板の主表面側に設けられた絶縁膜に起因して可動部に発生する応力を低減することができ、当該応力が、ピエゾ抵抗が可動部に設けられたセンサ部の特性に与える影響を低減することができ、しかも、常温接合するパッケージ用基板部との接合用領域部の表面を平坦化することができ、パッケージ用基板部を常温接合する接合工程の歩留まりを高めることができる。 According to the present invention, the stress generated in the movable part due to the insulating film provided on the main surface side of the semiconductor substrate can be reduced, and the stress is applied to the sensor part in which the piezoresistor is provided in the movable part. In addition, the surface of the bonding region portion with the package substrate portion to be bonded at room temperature can be flattened, and the yield of the bonding process for bonding the package substrate portion at room temperature can be reduced. Can be increased.
また、この発明によれば、半導体基板の主表面側にエッチングストッパ層を形成し、このエッチングストッパ層の上側に形成された絶縁膜をエッチングにより除去しているので、エッチング深さを一定にして、エッチング後に残る絶縁膜の厚みを一定に制御することができ、絶縁膜により可動部に加わる応力のばらつきが低減されるから、センサ部の特性のばらつきを抑制することができる。 Further, according to the present invention, an etching stopper layer formed on the main table surface of the semiconductor substrate, the upper side is formed an insulating film for the etching stopper layer so that is removed by etching, the etching depth constant Thus, the thickness of the insulating film remaining after etching can be controlled to be constant, and variations in stress applied to the movable portion by the insulating film are reduced, so that variations in characteristics of the sensor portion can be suppressed.
請求項1の発明では、半導体基板の主表面側に設けられた絶縁膜に起因して可動部に発生する応力を低減することができ、当該応力が、ピエゾ抵抗が可動部に設けられたセンサ部の特性に与える影響を低減することができ、しかも、常温接合するパッケージ用基板部との接合用領域部の表面を平坦化することができ、パッケージ用基板部を常温接合する接合工程の歩留まりを高めることができる。 According to the first aspect of the present invention, the stress generated in the movable part due to the insulating film provided on the main surface side of the semiconductor substrate can be reduced, and the stress is a sensor in which the piezoresistor is provided in the movable part. it is possible to reduce the influence on the characteristic parts, moreover, the yield of the bonding process can planarize the surface of the bonding area portion of the package substrate unit for room temperature bonding, to the room-temperature bonding the packaging substrate portion Can be increased.
以下、本発明に係る製造方法を用いて製造されたセンサ装置について図1〜図10を参照しながら説明する。 Hereinafter, a sensor device manufactured using the manufacturing method according to the present invention will be described with reference to FIGS.
このセンサ装置は、図2に示すウェハレベルパッケージ構造体100から分割された加速度センサであり、図2〜図4に示すように、後述のセンシング部を有するセンサ部E1と、センサ部E1と協働するIC部E2とが設けられたセンサ本体(センサ基板)1と、センサ本体1のIC部E2に電気的に接続される貫通孔配線24を有しセンサ本体1の一表面側(図2(c)の上面側)に接合された第1のパッケージ用基板部(貫通孔配線形成基板)2と、センサ本体1の他表面側(図3の下面側)に接合された第2のパッケージ用基板部(カバー基板)3とを備えている。ここにおいて、センサ本体1、第1のパッケージ用基板部2及び第2のパッケージ用基板部3の外周形状は矩形状であり、第1のパッケージ用基板部2及び第2のパッケージ用基板部3はセンサ本体1と同じ外形寸法に形成されている。
This sensor device is an acceleration sensor divided from the wafer
センサ本体1は、シリコン基板からなる支持基板10a上のシリコン酸化膜からなる絶縁層(埋込酸化膜)10b上にn形のシリコン層(活性層)10cを有するSOI基板ウェハを加工することにより形成してあり、第1のパッケージ用基板部2は第1のシリコンウェハを加工することにより形成し、第2のパッケージ用基板部3は第2のシリコンウェハを加工することにより形成してある。なお、本実施形態では、SOIウェハにおける支持基板10aの厚さを300μm〜500μm程度、絶縁層10bの厚さを0.3μm〜1.5μm程度、シリコン層10cの厚さを4μm〜10μm程度とし、また、第1のシリコンウェハの厚さを200μm〜300μm程度、第2のシリコンウェハの厚さを100〜300μm程度としてあるが、これらの数値は特に限定するものではない。また、SOIウェハの主表面であるシリコン層10cの表面は(100)面としてある。
The
センサ本体1は、図5(a)に示すように平面視において上述のセンシング部を有するセンサ部E1が中央部に形成され、このセンサ部E1をIC部E2が囲み、さらにIC部E2を後述の接合用領域部E3が囲むようにセンサ部E1、IC部E2、接合領域部E3のレイアウトが設計されている。
As shown in FIG. 5A, the sensor
ここにおいて、センサ本体1のセンサ部E1は、枠状(本実施形態では、矩形枠状)のフレーム部11を備え、フレーム部11の内側に配置される重り部12が一表面側(図5(b)の上面側)において可撓性を有する4つの短冊状の撓み部13を介してフレーム部11に揺動自在に支持されている。言い換えれば、センサ本体1のセンサ部E1は、枠状のフレーム部11の内側に配置される重り部12が重り部12から四方へ延長された4つの撓み部13を介してフレーム部11に揺動自在に支持されている。ここで、フレーム部11は、上述のSOIウェハの支持基板10a、絶縁層10b、シリコン層10cそれぞれを利用して形成してある。これに対して、撓み部13は、上述のSOIウェハにおけるシリコン層10cを利用して形成してあり、フレーム部11よりも十分に薄肉となっている。
Here, the sensor portion E1 of the
重り部12は、上述の4つの撓み部13を介してフレーム部11に支持された直方体状のコア部12aと、センサ本体1の上記一表面側から見てコア部12aの四隅それぞれに連続一体に連結された直方体状の4つの付随部12bとを有している。言い換えれば、重り部12は、フレーム部11の内側面に一端部が連結された各撓み部13の他端部が外側面に連結されたコア部12aと、コア部12aと一体に形成されコア部12aとフレーム部11との間の空間に配置される4つの付随部12bとを有している。つまり、各付随部12bは、センサ基板1の上記一表面側から見て、フレーム部11とコア部12aと互いに直交する方向に延長された2つの撓み部13,13とで囲まれる空間に配置されており、各付随部12bそれぞれとフレーム部11との間にはスリット14が形成され、撓み部13を挟んで隣り合う付随部12b間の間隔が撓み部13の幅寸法よりも長くなっている。ここにおいて、コア部12aは、上述のSOIウェハの支持基板10a、絶縁層10b、シリコン層10cそれぞれを利用して形成し、各付随部12bは、SOIウェハの支持基板10aを利用して形成してある。しかして、センサ本体1の上記一表面側において各付随部12bの表面は、コア部12aの表面を含む平面からセンサ本体1の上記他表面側(図5(b)の下面側)へ離間して位置している。なお、センサ本体1の上述のフレーム部11、重り部12、各撓み部13は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。
The
ところで、図5(a)(b)それぞれの右下に示したように、センサ本体1の上記一表面に平行な面内でフレーム部11の一辺に沿った一方向をx軸の正方向、この一辺に直交する辺に沿った一方向をy軸の正方向、センサ基板1の厚み方向の一方向をz軸の正方向と規定すれば、重り部12は、x軸方向に延長されてコア部12aを挟む2つ1組の撓み部13,13と、y軸方向に延長されてコア部12aを挟む2つ1組の撓み部13,13とを介してフレーム部11に支持されていることになる。なお、上述のx軸、y軸、z軸の3軸により規定した直交座標では、センサ基板1において上述のシリコン層10cにより形成された部分の表面における重り部12の中心位置を原点としている。
By the way, as shown in the lower right of each of FIGS. 5A and 5B, one direction along one side of the
重り部12のコア部12aからx軸の正方向に延長された撓み部13(図5(a)の右側の撓み部13)は、コア部12a近傍に2つ1組のピエゾ抵抗Rx2,Rx4が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz2が形成されている。一方、重り部12のコア部12aからx軸の負方向に延長された撓み部13(図5(a)の左側の撓み部13)は、コア部12a近傍に2つ1組のピエゾ抵抗Rx1,Rx3が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz3が形成されている。ここに、コア部12a近傍に形成された4つのピエゾ抵抗Rx1,Rx2,Rx3,Rx4は、x軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部13の長手方向(フレーム部11とコア部12aとの間を連結する方向)と一致するように形成してあり、図7における左側のブリッジ回路Bxを構成するようにセンサ基板1に形成されている図示しない配線(拡散層配線、金属配線など)によって接続されている。なお、ピエゾ抵抗Rx1〜Rx4は、x軸方向の加速度がかかったときに撓み部13において応力が集中する応力集中領域に形成されている。
The bending portion 13 (the bending
また、重り部12のコア部12aからy軸の正方向に延長された撓み部13(図5(a)の上側の撓み部13)はコア部12a近傍に2つ1組のピエゾ抵抗Ry1,Ry3が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz1が形成されている。一方、重り部12のコア部12aからy軸の負方向に延長された撓み部13(図5(a)の下側の撓み部13)はコア部12a近傍に2つ1組のピエゾ抵抗Ry2,Ry4が形成されるとともに、フレーム部11側の端部に1つのピエゾ抵抗Rz4が形成されている。ここに、コア部12a近傍に形成された4つのピエゾ抵抗Ry1,Ry2,Ry3,Ry4は、y軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部13の長手方向に一致するように形成してあり、図7における中央のブリッジ回路Byを構成するようにセンサ基板1に形成されている図示しない配線(拡散層配線、金属配線など)によって接続されている。なお、ピエゾ抵抗Ry1〜Ry4は、y軸方向の加速度がかかったときに撓み部13において応力が集中する応力集中領域に形成されている。
Further, the bending portion 13 (the
また、フレーム部11近傍に形成された4つのピエゾ抵抗Rz1,Rz2,Rz3,Rz4は、z軸方向の加速度を検出するために形成されたものであり、図7における右側のブリッジ回路Bzを構成するようにセンサ本体1に形成されている図示しない配線(拡散層配線、金属配線など)によって接続されている。ただし、2つ1組となる撓み部13,13のうち一方の組の撓み部13,13に形成したピエゾ抵抗Rz1,Rz4は長手方向が撓み部13,13の長手方向と一致するように形成されているのに対して、他方の組の撓み部13,13に形成したピエゾ抵抗Rz2,Rz3は長手方向が撓み部13,13の幅方向(短手方向)と一致するように形成されている。
Further, the four piezoresistors Rz1, Rz2, Rz3, and Rz4 formed in the vicinity of the
なお、上述の各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4および上記各拡散層配線は、シリコン層10cにおけるそれぞれの形成部位に適宜濃度のp形不純物をドーピングすることにより形成されている。
The piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, and the diffusion layer wirings described above are formed by doping p-type impurities with appropriate concentrations at respective formation sites in the
ここで、センサ本体1のセンサ部E1の動作の一例について説明する。
Here, an example of operation | movement of the sensor part E1 of the sensor
いま、センサ本体1に加速度がかかっていない状態で、センサ本体1に対してx軸の正方向に加速度がかかったとすると、x軸の負方向に作用する重り部12の慣性力によってフレーム部11に対して重り部12が変位し、結果的にx軸方向を長手方向とする撓み部13,13が撓んで当該撓み部13,13に形成されているピエゾ抵抗Rx1〜Rx4の抵抗値が変化することになる。この場合、ピエゾ抵抗Rx1,Rx3は引張応力を受け、ピエゾ抵抗Rx2,Rx4は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値(抵抗率)が増大し、圧縮応力を受けると抵抗値(抵抗率)が減少する特性を有しているので、ピエゾ抵抗Rx1,Rx3は抵抗値が増大し、ピエゾ抵抗Rx2,Rx4は抵抗値が減少することになる。したがって、図7に示した一対の入力端子VDD,GND間に外部電源から一定の直流電圧を印加しておけば、図7に示した左側のブリッジ回路Bxの出力端子X1,X2間の電位差がx軸方向の加速度の大きさに応じて変化する。同様に、y軸方向の加速度がかかった場合には図7に示した中央のブリッジ回路Byの出力端子Y1,Y2間の電位差がy軸方向の加速度の大きさに応じて変化し、z軸方向の加速度がかかった場合には図7に示した右側のブリッジ回路Bzの出力端子Z1,Z2間の電位差がz軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ本体1のセンサ部E1は、各ブリッジ回路Bx〜Bzそれぞれの出力電圧の変化を検出することにより、当該センサ部E1に作用したx軸方向、y軸方向、z軸方向それぞれの加速度を検出することができる。本実施形態では、重り部12と各撓み部13とで可動部15を構成しており、各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4それぞれが、センサ本体1におけるセンシング部を構成している。
Now, assuming that acceleration is applied to the
また、センサ本体1のIC部E2は、CMOSを用いた集積回路(CMOS IC)であって上記センシング部であるピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4と協働する集積回路が形成されている。ここにおいて、IC部E2の集積回路は、上述のブリッジ回路Bx,By,Bzの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したEEPROMなどが集積化されている。
Further, the IC part E2 of the
ところで、センサ本体1は、シリコン層10cにおいてセンサ部E1の一部(コア部12a、各撓み部13、フレーム部11)およびIC部E2および接合用領域部E3に対応する部位の表面側にシリコン層10c上のシリコン酸化膜からなる第1の絶縁膜と第1の絶縁膜上のシリコン窒化膜からなる第2の絶縁膜との積層膜からなる表面絶縁膜16が形成されている。ここにおいて、センサ本体1のIC部E2は、多層配線技術を利用してセンサ本体1における当該IC部E2の占有面積の縮小化を図っており、表面絶縁膜16上に、少なくとも1層の層間絶縁膜(シリコン酸化膜)からなる第3の絶縁膜と、第3の絶縁膜上のパッシベーション膜(シリコン酸化膜とシリコン窒化膜との積層膜)からなる第4の絶縁膜とを含む多層構造部41が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド42を露出させてある。
By the way, the sensor
また、センサ本体1は、上記センシング部と上述の第1のパッケージ用基板部2の複数の貫通孔配線24とを電気的に接続するための複数の第1の電気接続用金属層19が接合用領域部E3において表面絶縁膜16上に形成されており、各パッド42が金属材料(例えば、Auなど)からなる引き出し配線43を介して第1の電気接続用金属層19と電気的に接続されている(図6参照)。ここで、本実施形態では、引き出し配線43の材料と第1の電気接続用金属層19の材料とを同じとして、引き出し配線43と第1の電気接続用金属層19とが連続する形で形成されている。なお、IC部E2に形成された複数のパッド42には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、第1のパッケージ用基板部2の貫通孔配線24と上記センシング部とが電気的に接続されることとなる。
The
ここにおいて、センサ本体1の接合用領域部E3では、表面絶縁膜16上に、枠状(矩形枠状)の第1の封止用金属層18が形成されており、上述した複数の第1の電気接続用金属層19が第1の封止用金属層18よりも内側で表面絶縁膜16上に形成されている。要するに、センサ本体1は、第1の封止用金属層18と各電気接続用金属層19とを表面絶縁膜16のシリコン窒化膜を下地層として同一レベル面上に形成してある。ここで、複数の第1の電気接続用金属層19は、接合用領域部E3の周方向に離間して配置されている。
Here, in the bonding region E3 of the sensor
第1の封止用金属層18および第1の電気接続用金属層19は、接合用のAu膜と表面絶縁膜16との間に密着性改善用のTi膜を介在させてある。言い換えれば、第1の封止用金属層18および第1の電気接続用金属層19は、表面絶縁膜16上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。要するに、第1の電気接続用金属層19と第1の封止用金属層18とは同一の金属材料により形成されているので、第1の電気接続用金属層19と第1の封止用金属層18とを同時に形成することができるとともに、第1の電気接続用金属層19と第1の封止用金属層18とを略同じ厚さに形成することができる。なお、第1の封止用金属層18および第1の電気接続用金属層19は、Ti膜の膜厚を15〜50nm、Au膜の膜厚を500nmに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Au膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Au膜と表面絶縁膜16との間に密着性改善用の密着層としてTi膜を介在させてあるが、密着層の材料はTiに限らず、例えば、Cr、Nb、Zr、TiN、TaNなどでもよい。
In the first
第1のパッケージ用基板部2は、図8および図9に示すように、センサ本体1側(図3における下面側)の表面に、センサ基板1の重り部12と各撓み部13とで構成される可動部15の変位空間を確保する変位空間形成用凹部21が形成されるとともに、変位空間形成用凹部21の周部に厚み方向に貫通する複数の貫通孔22が形成されており、厚み方向の両面および貫通孔22の内面とに跨って熱絶縁膜(シリコン酸化膜)からなる絶縁膜23が形成され、貫通孔配線24と貫通孔22の内面との間に絶縁膜23の一部が介在している。ここにおいて、第1のパッケージ用基板部2は、変位空間形成用凹部21の開口面の投影領域内にセンサ本体1のセンサ部E1およびIC部E2が収まるように変位空間形成用凹部21の開口面積を大きくしてあり、IC部E2の多層構造部41が変位空間形成用凹部21内に配置されるようになっている(図3、図4参照)。なお、第1のパッケージ用基板部2の複数の貫通孔配線24は当該第1のパッケージ用基板部2の周方向に離間して形成されている。また、貫通孔配線24の材料としては、Cuを採用しているが、Cuに限らず、例えば、Niなどを採用してもよい。
As shown in FIG. 8 and FIG. 9, the first
また、第1のパッケージ用基板部2は、センサ本体1側の表面において変位空間形成用凹部21の周部に、各貫通孔配線24それぞれと電気的に接続された複数の第2の電気接続用金属層29が形成されている。また、第1のパッケージ用基板部2は、センサ本体1側の表面の周部の全周に亘って枠状(矩形枠状)の第2の封止用金属層28が形成されており、上述の複数の第2の電気接続用金属層29が第2の封止用金属層28よりも内側に配置されている(ここで、第2の封止用金属層28と各電気接続用金属層29とは絶縁膜23の同一レベル面上に形成してある)。ここにおいて、第2の電気接続用金属層29は、外周形状が細長の長方形状であり、長手方向の一端部が貫通孔配線24と接合されており、他端側の部位がセンサ本体1の第1の電気接続用金属層19と接合されて電気的に接続されるように配置してある。要するに、第1のパッケージ用基板部2の周方向において貫通孔配線24と当該貫通孔配線24に対応する第1の電気接続用金属層19との位置をずらしてあり、第2の電気接続用金属層29を、長手方向が第2の封止用金属層28の周方向に一致し且つ貫通孔配線24と第1の電気接続用金属層19とに跨る形で配置してある。
In addition, the first
また、第2の封止用金属層28および第2の電気接続用金属層29は、接合用のAu膜と絶縁膜23との間に密着性改善用のTi膜を介在させてある。言い換えれば、第2の封止用金属層28および第2の電気接続用金属層29は、絶縁膜23上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。要するに、第2の電気接続用金属層29と第2の封止用金属層28とは同一の金属材料により形成されているので、第2の電気接続用金属層29と第2の封止用金属層28とを同時に形成することができるとともに、第2の電気接続用金属層29と第2の封止用金属層28とを略同じ厚さに形成することができる。なお、第2の封止用金属層28および第2の電気接続用金属層29は、Ti膜の膜厚を15〜50nm、Au膜の膜厚を500nmに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Au膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Au膜と表面絶縁膜16との間に密着性改善用の密着層としてTi膜を介在させてあるが、密着層の材料はTiに限らず、例えば、Cr、Nb、Zr、TiN、TaNなどでもよい。
In addition, the second
また、第1のパッケージ用基板部2におけるセンサ本体1側とは反対側の表面には、各貫通孔配線24それぞれと電気的に接続された複数の外部接続用電極25が形成されている。なお、各外部接続用電極25の外周形状は矩形状となっている。
A plurality of
第2のパッケージ用基板部3は、図10に示すように、センサ本体1との対向面に、重り部12の変位空間を形成する所定深さ(例えば、5μm〜10μm程度)の凹部31を形成してある。ここにおいて、凹部31は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、第2のパッケージ用基板部3におけるセンサ本体1との対向面に、重り部12の変位空間を形成する凹部31を形成してあるが、重り部12のコア部12aおよび各付随部12bのうち支持基板10aを利用して形成されている部分の厚さを、フレーム部11において支持基板10aを利用して形成されている部分の厚さに比べて、センサ本体1の厚み方向への重り部12の許容変位量分だけ薄くするようにすれば、第2のパッケージ用基板部3に凹部31を形成しなくても、センサ本体1の上記他表面側には上記他表面に交差する方向への重り部12の変位を可能とする隙間が、重り部12と第2のパッケージ用基板部3との間に形成される。
As shown in FIG. 10, the
ところで、上述のセンサ本体1と第1のパッケージ用基板部2とは、第1の封止用金属層18と第2の封止用金属層28とが接合されるとともに、第1の電気接続用金属層19と第2の電気接続用金属層29とが接合され、センサ本体1と第2のパッケージ用基板部3とは、互いの対向面の周部同士が接合されている。ここにおいて、本実施形態の加速度センサの製造にあたっては、図2に示すように、SOIウェハにセンサ基板1を複数形成したセンサウェハ10と、第1のシリコンウェハに第1のパッケージ用基板部2を複数形成した第1のパッケージウェハ20と、第2のシリコンウェハに第2のパッケージ用基板部3を複数形成した第2のパッケージウェハ30とをウェハレベルで常温接合することでウェハレベルパッケージ構造体100を形成してから、個々の加速度センサに分割する分割工程(ダイシング工程)により個々の加速度センサに分割されている(なお、図2(c)は図2(a)に示すウェハレベルパッケージ構造体100のうち丸Aで囲んだ部分の概略断面図である)。したがって、第1のパッケージ用基板部2と第2のパッケージ用基板部3とがセンサ本体1と同じサイズ(外形サイズ)となり、小型のチップサイズパッケージを実現できる。なお、本実施形態では、センサ本体1の接合用領域部E3と第1のパッケージ用基板部2と第2のパッケージ用基板部3とでパッケージを構成しており、当該パッケージ内で重り部12と各撓み部13とで構成される可動部15が変位可能となっている。
By the way, the
ここにおいて、本実施形態では、センサ本体1と第1のパッケージ用基板部2および第2のパッケージ用基板部3との接合方法として、常温接合法を採用している。以下、本実施形態の加速度センサの製造方法において特徴となる工程について図1を参照しながら説明するが、図1(a)〜(f)は図5(a)のA−A’断面に対応する部分の断面を示してある。
Here, in the present embodiment, a room temperature bonding method is employed as a bonding method between the
まず、SOIウェハの主表面側(シリコン層10cの表面側)に各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4、ブリッジ回路Bx,By,Bz形成用の拡散層配線やIC部E2を、CMOSプロセス技術などを利用して形成することによって、図1(a)に示す構造を得る。ここにおいて、IC部E2の各パッド42を露出させる工程が終了した段階では、表面絶縁膜16の全面に多層構造部41が形成されているが、当該多層構造部41のうちセンサ部E1および接合用領域部E3に対応する部位に形成されている部分には金属配線は設けられていない。なお、本実施形態では、表面絶縁膜16と多層構造部41とからなる多層絶縁膜により表面保護層44を構成している。
First, diffusion layer wiring for forming piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, bridge circuits Bx, By, and Bz and an IC portion E2 are provided on the main surface side of the SOI wafer (the surface side of the
上述の各パッド42を露出させる工程が終了した後、表面保護層44のうちセンサ部E1および接合用領域部E3それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層(図示せず)をSOIウェハの主表面側に形成してから、当該レジスト層をエッチングマスクとして、上記多層絶縁膜のうちセンサ本体1におけるパッケージ用基板部2との接合用領域部E3に形成されている部位をエッチバックすることにより接合用領域部E3の表面を平坦化する平坦化工程を行うことによって、図1(b)に示す構造を得る。このエッチング処理によって、センサ部E1を構成する部位(すなわちフレーム部11の一部と可動部15とを構成する部位)に形成された多層絶縁膜からなる表面保護層44の一部(多層構造部41)が除去されて、表面絶縁膜16のみとなり、可動部15上に形成された絶縁膜の膜厚がより薄い寸法に調整されるので、可動部15の上面に形成された絶縁膜の応力により可動部15に発生する撓みが低減されるのである。なお、エッチバックはウェットエッチングにより行っており、表面絶縁膜16のシリコン窒化膜からなる第2の絶縁膜をエッチングストッパ層として利用している。
After the step of exposing each of the
平坦化工程の後、接合用領域部E3の表面上に第1の封止用金属層18および第1の電気接続用金属層を形成する金属層形成工程を行い(なお、本実施形態では、当該金属層形成工程において引き出し配線43も形成している)、その後、SOIウェハの主表面側に、上述の表面絶縁膜16においてフレーム部11、重り部12のコア部12a、各撓み部13、IC部E2、接合用領域部E3それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層(図示せず)を形成し、当該レジスト層をエッチングマスクとして、表面絶縁膜16の露出部分をエッチングすることで表面絶縁膜16をパターニングし、SOIウェハを主表面側から絶縁層10bに達する深さまでエッチングする表面側パターニング工程を行うことによって、図1(c)に示す構造を得る。ここにおいて、金属層形成工程では、SOIウェハの主表面側に、第1の封止用金属層18、第1の接続用金属層19、および引き出し配線43をスパッタ法などの薄膜形成技術およびリソグラフィ技術およびエッチング技術などを利用して形成している。また、表面側パターニング工程では、絶縁層10bをエッチングストッパ層として利用しており、当該表面側パターニング工程を行うことによって、SOIウェハにおけるシリコン層10cは、フレーム部11に対応する部位と、コア部12aに対応する部位と、各撓み部13それぞれに対応する部位と、IC部E2に対応する部位と、接合用領域部E3に対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ(ICP)型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層10bがエッチングストッパとして機能するような条件を設定する。
After the planarization step, a metal layer forming step for forming the first
上述の表面側パターニング工程の後、SOIウェハの裏面側で支持基板10aに積層されているシリコン酸化膜10dにおいてフレーム部11に対応する部位とコア部12aに対応する部位と各付随部12bそれぞれに対応する部位とIC部E2に対応する部位と接合用領域部E3に対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層(図示せず)を形成し、その後、当該レジスト層をエッチングマスクとして、シリコン酸化膜10dの露出部分をエッチングすることでシリコン酸化膜10dをパターニングし、レジスト層を除去してから、シリコン酸化膜10dをエッチングマスクとして、SOIウェハを裏面側から絶縁層10bに達する深さまで略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図1(d)に示す構造を得る。この裏面側パターニング工程では、絶縁層10bをエッチングストッパ層として利用しており、当該裏面側パターニング工程を行うことにより、SOIウェハにおける支持基板10aは、フレーム部11に対応する部位と、コア部12aに対応する部位と、各付随部12bそれぞれに対応する部位と、IC部E2に対応する部位と、接合用領域部E3に対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、上述のICP型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層10bがエッチングストッパとして機能するような条件を設定する。
After the surface-side patterning step described above, in the
裏面側パターニング工程の後、絶縁層10bのうちフレーム部11に対応する部位およびコア部12aに対応する部位およびIC部E2に対応する部位および接合用領域部E3に対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部11、各撓み部13、重り部12を形成する分離工程を行うことによって、図1(e)に示す構造のセンサウェハ10を得る。なお、この分離工程において、SOIウェハの裏面側のシリコン酸化膜10dもエッチング除去される。
After the back side patterning step, an unnecessary portion of the insulating
上述の分離工程の後、センサウェハ10と第2のパッケージウェハ30とを常温接合法により直接接合する第1の接合工程を行い、続いて、センサウェハ10と第1のパッケージウェハ20との封止用金属層18,28同士および電気接続用金属層19,29同士を直接接合する接合工程を行うことによって、図1(f)に示す構造のウェハレベルパッケージ構造体100を得る。要するに、第1の接合工程では、センサウェハ10と第2のパッケージウェハ30とがSi−Siの常温接合により接合され、第2の接合工程では、センサウェハ10と第1のパッケージウェハ20との封止用金属層18,28同士および電気接続用金属層19,29同士が金属−金属(ここでは、Au−Au)の常温接合により接合されている。なお、常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。ここで、第2の接合工程では、上述の常温接合法により、常温下で適宜の荷重を印加して、第1の封止用金属層18と第2の封止用金属層28とを直接接合するのと同時に、第1の電気接続用金属層19と第2の電気接続用金属層29とを直接接合している。
After the above-described separation step, a first bonding step is performed in which the
ところで、本実施形態の加速度センサの製造方法では、上述の第2の接合工程が終了するまでの全工程をセンサ本体1および各パッケージ用基板部2,3それぞれについてウェハレベルで行うことで加速度センサを複数備えたウェハレベルパッケージ構造体100(図5参照)を形成するようにし、当該ウェハレベルパッケージ構造体100から個々の加速度センサに分割する分割工程(ダイシング工程)を行うようにしているので、各パッケージ用基板部2,3のサイズをセンサ本体1のサイズに合わせることができるとともに、量産性を高めることができる。
By the way, in the method for manufacturing the acceleration sensor according to the present embodiment, the entire process up to the end of the second bonding process described above is performed at the wafer level for each of the
以上説明した本実施形態の加速度センサの製造方法によれば、半導体基板であるSOIウェハの主表面側に多層絶縁膜(表面保護層44)を全面にわたって形成し、可動部15に形成された表面保護層44(絶縁膜)をエッチングして、表面保護層44の一部(多層構造部41)を除去しているので、表面保護層44の膜厚を調整することで絶縁膜の応力を低減することができる。而して、可動部15に形成された絶縁膜の応力により可動部15に発生する撓みが低減されるので、当該応力がセンサ部E1の特性に与える影響を抑制することができる。なお、可動部15に形成された表面保護層44をエッチングする場合に、表面絶縁膜16のシリコン窒化膜からなる第2の絶縁膜をエッチングストッパ層として使用し、このエッチングストッパ層よりも上側に形成された絶縁膜をエッチングにより除去しているので、エッチング深さを一定にして、エッチング後に残る絶縁膜の厚みを一定に制御することができ、絶縁膜により可動部に加わる応力のばらつきが低減されるから、センサ部E1の特性のばらつきを抑制することができる。
According to the manufacturing method of an acceleration sensor of the present embodiment described above, the multilayered insulating film (surface protective layer 44) is formed over the entire surface on the main table surface side of the SOI wafer which is a semiconductor substrate, formed in the
さらに、SOIウェハの主表面側に形成された上記多層絶縁膜のうちセンサ本体1における第1のパッケージ用基板部2との接合用領域部E3に形成されている部位をエッチバックすることにより接合用領域部E3の表面を平坦化した後で、接合用領域部E3の表面上に第1の封止用金属層18および第1の電気接続用金属層19を形成しているので、第1の封止用金属層18および第1の電気接続用金属層19を同一レベル面上に同一厚さで形成することができるとともに、第1の封止用金属層18の表面および第1の電気接続用金属層19の表面の平坦性を高めることができ、センサ本体1と第1のパッケージ用基板部2との封止用金属層18,28同士および電気接続用金属層19,29同士を直接接合する第2の接合工程の歩留まりを高めることができるから、製造歩留まりの向上を図れる。
Further, the multilayer insulating film formed on the main surface side of the SOI wafer is bonded by etching back the portion formed in the bonding region E3 with the
また、本実施形態のウェハレベルパッケージ構造体100では、センサ本体1と第1のパッケージ用基板部2と第2のパッケージ用基板部3とでパッケージを含めたセンサ装置である加速度センサが構成されるので、図11および図12に示した従来構成の加速度センサに比べて、パッケージを含めた加速度センサの低背化が可能で、しかも、センサウェハ10と各パッケージウェハ20,30とを直接接合する方法として常温接合法のような低温プロセスを採用することができるので、プロセス温度の低温化を図れ、製造時のIC部E2の絶縁破壊を防止することが可能となる。ここで、センサウェハ10と第1のパッケージウェハ20および第2のパッケージウェハ30とが常温接合により接合されている場合には、上述の第1の接合工程および第2の接合工程においてIC部E2に熱や電界によるストレスがかかることがないので、IC部E2の絶縁破壊をより確実に防止することができる。
Further, in the wafer
また、本実施形態のウェハレベルパッケージ構造体100は、センサウェハ10がSOIウェハを用いて形成され、第1のパッケージウェハ20および第2のパッケージウェハ30がそれぞれシリコンウェハを用いて形成されているので、センサウェハ10と各パッケージウェハ20,30との線膨張率差に起因して撓み部13に発生する応力を低減でき、線膨張率差に起因した応力が上記ブリッジ回路Bx,By,Bzの出力信号に与える影響を低減できるから、センサ部E1の備えるセンシング部の出力特性の温度依存性を小さくすることが可能となる。なお、本実施形態では、センサウェハ10がSOIウェハを加工して形成してあり、SOIウェハが第1の半導体ウェハを構成しているが、第1の半導体ウェハは、SOIウェハに限らず、例えば、シリコンウェハでもよい。また、本実施形態では、上述のように、第1のパッケージウェハ20が第1のシリコンウェハを加工して形成され、第2のパッケージウェハ30が第2のシリコンウェハを加工して形成されており、第1のシリコンウェハが第2の半導体ウェハを構成し、第2のシリコンウェハが第3の半導体ウェハを構成している。また、第1〜第3の半導体ウェハはウェハ材料がシリコンで共通しているが、第1〜第3の半導体ウェハのウェハ材料はシリコンに限らず、他の半導体でもよい。
In the wafer
ところで、上述の実施形態ではセンサ装置としてピエゾ抵抗形の加速度センサを例示したが、センサ装置はピエゾ抵抗形の加速度センサに限らず、センサ本体の構造によっては、第2のパッケージ用基板部を用いることなくセンサ本体と第1のパッケージ用基板部とでセンサ装置を構成することができる。また、重り部12と撓み部13とで可動部15を構成しているが、ダイアフラム構造の圧力センサの場合にはダイアフラムにより可動部が構成される。
Incidentally, although in the embodiment described above has exemplified the acceleration sensor of piezoresistive type as the sensor device, the sensor device is not limited to the acceleration sensor of the piezoresistive type, depending on the structure of the sensor body, the substrate portion for the second package The sensor device can be constituted by the sensor body and the first package substrate portion without using them. Also, although constituting a
1 センサ本体
11 フレーム部
12 重り部
13 撓み部
15 可動部
16 表面絶縁膜
41 多層構造部
44 表面保護層
E2 IC部
DESCRIPTION OF
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