JP3938199B1

JP3938199B1 - Wafer level package structure and sensor device

Info

Publication number: JP3938199B1
Application number: JP2006089581A
Authority: JP
Inventors: 久和宮島; 万士片岡; 隆司西條; 崇史奥戸; 徹馬場; 浩嗣後藤
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2007-06-27
Anticipated expiration: 2026-03-28
Also published as: JP2007263765A

Abstract

【課題】パッケージを含めたセンサ装置の低背化が可能で且つ製造時のＩＣ部の絶縁破壊を防止することが可能なウェハレベルパッケージ構造体およびセンサ装置を提供する。
【解決手段】センシング部およびセンシング部と協働するＩＣ部Ｅ２が設けられたセンサ本体１を複数形成した第１の半導体ウェハからなるセンサウェハ１０と、センサウェハ１０の一表面側で各センサ本体１それぞれに接合される複数の第１のパッケージ用基板部２ごとにＩＣ部Ｅ２と電気的に接続される貫通孔配線２４が形成された第２の半導体ウェハからなる第１のパッケージウェハ２０と、センサウェハ１０の他表面側で各センサ本体１それぞれに接合される複数の第２のパッケージ用基板部３を有する第３の半導体ウェハからなる第２のパッケージウェハ３０とを備え、センサウェハ１０と各パッケージウェハ２０，３０とがウェハレベルで接合されている。
【選択図】図１Provided are a wafer level package structure and a sensor device capable of reducing the height of a sensor device including a package and capable of preventing dielectric breakdown of an IC part during manufacture.
A sensor wafer comprising a first semiconductor wafer formed with a plurality of sensor bodies provided with a sensing section and an IC section E2 cooperating with the sensing section, and each sensor body on one surface side of the sensor wafer. A first package wafer 20 composed of a second semiconductor wafer in which a through-hole wiring 24 electrically connected to the IC portion E2 is formed for each of the plurality of first package substrate portions 2 bonded to the sensor portion; 10, a second package wafer 30 made of a third semiconductor wafer having a plurality of second package substrate portions 3 bonded to the respective sensor main bodies 1 on the other surface side of the sensor wafer 10. 20 and 30 are bonded at the wafer level.
[Selection] Figure 1

Description

本発明は、例えば、加速度センサ、ジャイロセンサ、赤外線センサなどのセンサ装置を複数形成したウェハレベルパッケージ構造体およびセンサ装置に関するものである。 The present invention relates to a wafer level package structure and a sensor device in which a plurality of sensor devices such as an acceleration sensor, a gyro sensor, and an infrared sensor are formed.

従来から、図１１および図１２に示すように、センシング部であるピエゾ抵抗（図示せず）が設けられた加速度センサチップ１０１と、加速度センサチップ１０１の出力信号を信号処理する信号処理回路が形成されたＩＣチップ１０２と、一面が開放された箱状であって内底面に加速度センサチップ１０１のフレーム部１１１が固着された実装基板１０５と、実装基板１０５との間に加速度センサチップ１０１およびＩＣチップ１０２を収納する形で実装基板１０５の上記一面を閉塞する蓋体１０６とを備えたセンサ装置が提案されている（例えば、特許文献１参照）。 Conventionally, as shown in FIGS. 11 and 12, an acceleration sensor chip 101 provided with a piezoresistor (not shown) as a sensing unit and a signal processing circuit for processing an output signal of the acceleration sensor chip 101 are formed. The acceleration sensor chip 101 and the IC between the mounted IC chip 102, the mounting substrate 105 having a box shape with one surface open, and the frame portion 111 of the acceleration sensor chip 101 fixed to the inner bottom surface. There has been proposed a sensor device including a lid 106 that closes the one surface of the mounting substrate 105 so as to accommodate the chip 102 (see, for example, Patent Document 1).

ここにおいて、図１１および図１２に示した構成のセンサ装置は、ＩＣチップ１０２が、加速度センサチップ１０１の重り部１１２および撓み部１１３の過度な変位を規制するストッパを兼ねており、加速度センサチップ１０１の主表面との間に所定間隔の隙間が形成されるように加速度センサチップ１０１の主表面側に固着されており、加速度センサチップ１０１の主表面側の複数のパッド１１６それぞれがボンディングワイヤ１０８を介してＩＣチップ１０２の主表面側の複数のパッド１２１の一部と電気的に接続され、ＩＣチップ１０２の残りのパッド１２１それぞれがボンディングワイヤ１０９を介して実装基板１０５の上記一面側に設けられた端子パターン１５１と電気的に接続されている。 Here, in the sensor device having the configuration shown in FIGS. 11 and 12, the IC chip 102 also serves as a stopper that restricts excessive displacement of the weight portion 112 and the bending portion 113 of the acceleration sensor chip 101, and the acceleration sensor chip. 101 is fixed to the main surface side of the acceleration sensor chip 101 so that a gap of a predetermined interval is formed between the main surface of the acceleration sensor chip 101, and each of the plurality of pads 116 on the main surface side of the acceleration sensor chip 101 is bonded to the bonding wire 108. Are electrically connected to a part of the plurality of pads 121 on the main surface side of the IC chip 102, and the remaining pads 121 of the IC chip 102 are provided on the one surface side of the mounting substrate 105 via bonding wires 109. The terminal pattern 151 is electrically connected.

また、従来から、センサ装置として、センシング部が設けられたセンサ本体を複数形成した半導体ウェハからなるセンサウェハと、センサウェハの一表面側に陽極接合により接合された第１のガラスウェハと、センサウェハの他表面側に陽極接合により接合された第２のガラスウェハとで構成されるウェハレベルパッケージ構造体から分割された加速度センサが提案されている（例えば、特許文献２参照）。
特開２００５−１６９５４１号公報特開２００１−０４１８３７号公報 Conventionally, as a sensor device, a sensor wafer made of a semiconductor wafer in which a plurality of sensor bodies provided with sensing portions are formed, a first glass wafer bonded to one surface side of the sensor wafer by anodic bonding, and other sensor wafers. An acceleration sensor divided from a wafer level package structure composed of a second glass wafer bonded to the surface side by anodic bonding has been proposed (for example, see Patent Document 2).
JP 2005-169541 A JP 2001-041837 A

図１１および図１２に示した構成のセンサ装置では、ＩＣチップ１０２の主表面側の複数のパッド１２１の一部が加速度センサチップ１０１のパッド１１６とボンディングワイヤ１０８を介して電気的に接続されるとともに、ＩＣチップ１０２の残りのパッド１２１がボンディングワイヤ１０９を介して実装基板１０５の上記一表面側に設けられた各端子パターン１５１とをボンディングワイヤ１０９を介して電気的に接続され、加速度センサチップ１０１とＩＣチップ１０２とで構成されるセンサ本体が、実装基板１０５と蓋体１０６とで構成されるパッケージに収納されているので、回路基板などへの実装高さが高くなってしまい、センサ装置のより一層の低背化が望まれていた。 In the sensor device having the configuration shown in FIGS. 11 and 12, some of the plurality of pads 121 on the main surface side of the IC chip 102 are electrically connected to the pads 116 of the acceleration sensor chip 101 via bonding wires 108. At the same time, the remaining pads 121 of the IC chip 102 are electrically connected to the terminal patterns 151 provided on the one surface side of the mounting substrate 105 via the bonding wires 109 via the bonding wires 109, and the acceleration sensor chip. Since the sensor main body composed of the 101 and the IC chip 102 is housed in the package composed of the mounting substrate 105 and the lid body 106, the mounting height on the circuit board or the like increases, and the sensor device It was desired to further reduce the height.

これに対して、上記特許文献２に開示されたウェハレベルパッケージ構造体におけるセンサウェハの各センサ本体それぞれにセンシング部を有するセンサ部および当該センサ部と協働するＩＣ部を形成しておくとともに、第１のガラスウェハにＩＣ部と電気的に接続される貫通孔配線を形成しておくことで、パッケージを含めたセンサ装置の低背化を図ることが考えられる。 In contrast, a sensor unit having a sensing unit and an IC unit cooperating with the sensor unit are formed in each sensor body of the sensor wafer in the wafer level package structure disclosed in Patent Document 2, and It is conceivable to reduce the height of the sensor device including the package by forming a through-hole wiring electrically connected to the IC portion on one glass wafer.

しかしながら、このようなウェハレベルパッケージ構造体の製造にあたっては、センサウェハと第１のガラスウェハおよび第２のガラスウェハそれぞれとを陽極接合により接合する際に、センサウェハとガラスウェハとを重ね合わせて約４００℃に加熱した状態で、センサウェハを陽極側、ガラスウェハを陰極側として約６００Ｖの直流電圧を印加する必要があるので、ＩＣ部の低耐圧素子が絶縁破壊されてしまう恐れがあった。 However, in the manufacture of such a wafer level package structure, when the sensor wafer and the first glass wafer and the second glass wafer are bonded by anodic bonding, the sensor wafer and the glass wafer are overlapped to be approximately 400. Since it is necessary to apply a DC voltage of about 600 V with the sensor wafer as the anode side and the glass wafer as the cathode side in a state heated to ° C., there is a possibility that the low breakdown voltage element of the IC portion may be broken down.

本発明は上記事由に鑑みて為されたものであり、その目的は、パッケージを含めたセンサ装置の低背化が可能で且つ製造時のＩＣ部の絶縁破壊を防止することが可能なウェハレベルパッケージ構造体およびセンサ装置を提供することにある。 The present invention has been made in view of the above-mentioned reasons, and the object thereof is a wafer level capable of reducing the height of a sensor device including a package and preventing dielectric breakdown of an IC part during manufacturing. A package structure and a sensor device are provided.

請求項１の発明は、センシング部およびセンシング部と協働するＩＣ部が形成されたセンサ本体を複数形成した第１の半導体ウェハからなるセンサウェハと、センサウェハの一表面側で各センサ本体それぞれに接合される複数の第１のパッケージ用基板部ごとにＩＣ部と電気的に接続される貫通孔配線が形成された第２の半導体ウェハからなる第１のパッケージウェハと、センサウェハの他表面側で各センサ本体それぞれに接合される複数の第２のパッケージ用基板部を有する第３の半導体ウェハからなる第２のパッケージウェハとを備え、センサウェハは、一表面側において、センサ本体ごとに、センシング部を有するセンサ部が中央部に形成され、センサ部を取り囲むようにＩＣ部が形成され、ＩＣ部を取り囲むように接続用領域部が形成され、さらに、接続用領域部に枠状の第１の封止用金属層が形成されるとともに、第１の封止用金属層よりも内側に第１の電気接続用金属層が形成され、第１のパッケージウェハは、センサウェハ側の表面において、第１のパッケージ用基板部ごとに、周部の全周に亘って枠状の第２の封止用金属層が形成されるとともに、第２の封止用金属層よりも内側に貫通孔配線と電気的に接続された第２の電気接続用金属層が形成され、第１の封止用金属層と第１の電気接続用金属層とが、センサウェハの同一レベル面上に同一厚さで形成されるとともに、第２の封止用金属層と第２の電気接続用金属層とが、第１のパッケージウェハの同一レベル面上に同一厚さで形成され、センサウェハと第１のパッケージウェハとは活性化された封止用金属層同士および電気接続用金属層同士が常温接合により接合され、センサウェハと第２のパッケージウェハとは活性化された接合表面同士が常温接合により接合されてなることを特徴とする。 The invention of claim 1 includes a sensor wafer comprising a sensor body in which the IC unit cooperating with the sensing unit and the sensing unit is formed from a first semiconductor wafer having a plurality of formed, in each of the sensor body in one surface of the sensor wafer A first package wafer comprising a second semiconductor wafer in which a through-hole wiring electrically connected to the IC portion is formed for each of the plurality of first package substrate portions to be joined; A second package wafer made of a third semiconductor wafer having a plurality of second package substrate portions bonded to each sensor body, and the sensor wafer has a sensing portion for each sensor body on one surface side. Is formed in the central portion, an IC portion is formed so as to surround the sensor portion, and a connection region portion is formed so as to surround the IC portion. In addition, a frame-shaped first sealing metal layer is formed in the connection region, and a first electrical connection metal layer is formed inside the first sealing metal layer, In the first package wafer, on the surface on the sensor wafer side, a frame-shaped second sealing metal layer is formed over the entire circumference of each peripheral portion of the first package substrate, and the second A second electrical connection metal layer electrically connected to the through-hole wiring is formed inside the sealing metal layer, and the first sealing metal layer and the first electrical connection metal layer Are formed with the same thickness on the same level surface of the sensor wafer, and the second sealing metal layer and the second electrical connection metal layer are the same on the same level surface of the first package wafer. Metal layer for sealing formed with a thickness and activated for the sensor wafer and the first package wafer Judges and metal layers to each other for electrical connection is bonded by room temperature bonding, the sensor wafer and the second package wafer is characterized in that bonding surfaces to each other which is activated is joined by room temperature bonding.

この発明によれば、センサ本体と第１のパッケージ用基板部と第２のパッケージ用基板部とでパッケージを含めたセンサ装置が構成されるので、パッケージを含めたセンサ装置の低背化が可能で、しかも、センサウェハと各パッケージウェハとを直接接合する方法として常温接合法を採用することができるので、プロセス温度の低温化を図れ、製造時のセンサウェハと第１のパッケージウェハおよび第２のパッケージウェハそれぞれとの接合工程においてＩＣ部に熱や電界によるストレスがかかることがないので、ＩＣ部の絶縁破壊を防止することができる。また、第１の封止用金属層と第１の電気接続用金属層とが、センサウェハの同一レベル面上に同一厚さで形成されるとともに、第２の封止用金属層と第２の電気接続用金属層とが、第１のパッケージウェハの同一レベル面上に同一厚さで形成され、センサウェハと第１のパッケージウェハとは活性化された封止用金属層同士および電気接続用金属層同士が常温接合により接合されているので、センサウェハと第１のパッケージウェハとの接合工程の歩留まりを高めることができる。 According to this invention, since the sensor device including the package is configured by the sensor body, the first package substrate portion, and the second package substrate portion, the height of the sensor device including the package can be reduced. In addition, since the room temperature bonding method can be employed as a method for directly bonding the sensor wafer and each package wafer, the process temperature can be lowered, and the sensor wafer, the first package wafer, and the second package at the time of manufacture can be achieved. Since the IC part is not subjected to stress due to heat or electric field in the bonding process with each wafer , dielectric breakdown of the IC part can be prevented . In addition, the first sealing metal layer and the first electrical connection metal layer are formed with the same thickness on the same level surface of the sensor wafer, and the second sealing metal layer and the second electrical connection metal layer are formed. The metal layer for electrical connection is formed on the same level surface of the first package wafer with the same thickness, and the sensor wafer and the first package wafer are activated between the metal layers for sealing and the metal for electrical connection. Since the layers are bonded by room temperature bonding, the yield of the bonding process between the sensor wafer and the first package wafer can be increased.

請求項２の発明は、請求項１記載のウェハレベルパッケージ構造体からセンサ本体のサイズに分割されてなることを特徴とする。 The invention of claim 2 is characterized by comprising divided from the wafer level package structure according to claim 1, wherein the size of the sensor body.

この発明によれば、低背化が可能で且つ製造時にＩＣ部の絶縁破壊を防止することが可能になる。 According to the present invention, it is possible to reduce the height and prevent dielectric breakdown of the IC part during manufacturing.

請求項１の発明では、パッケージを含めたセンサ装置の低背化が可能で且つ製造時のＩＣ部の絶縁破壊を防止することが可能になるという効果がある。 According to the first aspect of the invention, it is possible to reduce the height of the sensor device including the package and to prevent the dielectric breakdown of the IC part during manufacturing.

以下、本実施形態のセンサ装置について図１〜図１０を参照しながら説明する。 Hereinafter, the sensor device of the present embodiment will be described with reference to FIGS.

本実施形態のセンサ装置は、図１に示すウェハレベルパッケージ構造体１００から分割された加速度センサであり、図１〜図３に示すように、後述のセンシング部およびセンシング部と協働するＩＣ部Ｅ２が設けられたセンサ本体（センサ基板）１と、センサ本体１のＩＣ部Ｅ２に電気的に接続される貫通孔配線２４を有しセンサ本体１の一表面側（図２の上面側）に接合された第１のパッケージ用基板部（貫通孔配線形成基板）２と、センサ本体１の他表面側（図２の下面側）に接合された第２のパッケージ用基板部（カバー基板）３とを備えている。ここにおいて、センサ本体１および第１のパッケージ用基板部２および第２のパッケージ用基板部３の外周形状は矩形状であり、第１のパッケージ用基板部２および第２のパッケージ用基板部３はセンサ本体１と同じ外形寸法に形成されている。 The sensor device according to the present embodiment is an acceleration sensor divided from the wafer level package structure 100 shown in FIG. 1, and as shown in FIGS. A sensor body (sensor substrate) 1 provided with E2 and a through-hole wiring 24 electrically connected to the IC part E2 of the sensor body 1 are provided on one surface side (upper surface side in FIG. 2) of the sensor body 1. The first package substrate portion (through-hole wiring forming substrate) 2 joined, and the second package substrate portion (cover substrate) 3 joined to the other surface side (lower surface side in FIG. 2) of the sensor body 1. And. Here, the outer peripheral shapes of the sensor body 1, the first package substrate unit 2, and the second package substrate unit 3 are rectangular, and the first package substrate unit 2 and the second package substrate unit 3 are rectangular. Are formed in the same outer dimensions as the sensor body 1.

センサ本体１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、第１のパッケージ用基板２は第１のシリコンウェハを加工することにより形成し、第２のパッケージ用基板３は第２のシリコンウェハを加工することにより形成してある。なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコンウェハの厚さを２００μｍ〜３００μｍ程度、第２のシリコンウェハの厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。 The sensor body 1 is formed by processing an SOI wafer having an n-type silicon layer (active layer) 10c on an insulating layer (buried oxide film) 10b made of a silicon oxide film on a support substrate 10a made of a silicon substrate. The first package substrate 2 is formed by processing the first silicon wafer, and the second package substrate 3 is formed by processing the second silicon wafer. In this embodiment, the thickness of the support substrate 10a in the SOI wafer is about 300 μm to 500 μm, the thickness of the insulating layer 10b is about 0.3 μm to 1.5 μm, and the thickness of the silicon layer 10c is about 4 μm to 10 μm. The thickness of the first silicon wafer is about 200 μm to 300 μm, and the thickness of the second silicon wafer is about 100 to 300 μm. However, these numerical values are not particularly limited. The surface of the silicon layer 10c, which is the main surface of the SOI wafer, is a (100) plane.

センサ本体１は、上述のセンシング部を有するセンサ部Ｅ１が中央部に形成され、センサ部Ｅ１を取り囲むようにＩＣ部Ｅ２が形成され、ＩＣ部Ｅ２を取り囲むように後述の接合用領域部Ｅ３が形成されている。 The sensor body 1 is formed with a sensor portion E1 having the above-described sensing portion in the center, an IC portion E2 is formed so as to surround the sensor portion E1, and a bonding region portion E3 described later is provided so as to surround the IC portion E2. Is formed.

ここにおいて、センサ本体１のセンサ部Ｅ１は、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図４（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ本体１のセンサ部Ｅ１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。 Here, the sensor portion E1 of the sensor body 1 includes a frame portion 11 having a frame shape (in the present embodiment, a rectangular frame shape), and a weight portion 12 arranged inside the frame portion 11 is on one surface side (FIG. 4). On the upper surface side of (b), the frame portion 11 is swingably supported via four flexible strip-shaped bending portions 13. In other words, the sensor part E1 of the sensor body 1 swings to the frame part 11 via the four bending parts 13 in which the weight part 12 arranged inside the frame-like frame part 11 is extended from the weight part 12 in four directions. It is supported freely. Here, the frame portion 11 is formed using the above-described SOI wafer support substrate 10a, insulating layer 10b, and silicon layer 10c. On the other hand, the bending part 13 is formed using the silicon layer 10c in the above-described SOI wafer, and is sufficiently thinner than the frame part 11.

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ本体１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ本体１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサ本体１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ本体１の上記他表面側（図４（ｂ）の下面側）へ離間して位置している。なお、センサ本体１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。 The weight portion 12 is continuously integrated with each of the rectangular parallelepiped core portion 12a supported by the frame portion 11 via the four flexure portions 13 and the four corners of the core portion 12a as viewed from the one surface side of the sensor body 1. And four accompanying portions 12b having a rectangular parallelepiped shape connected to each other. In other words, the weight portion 12 is formed integrally with the core portion 12a and the core portion 12a in which the other end portion of each bending portion 13 whose one end portion is connected to the inner side surface of the frame portion 11 is connected to the outer surface. It has four accompanying parts 12b arranged in the space between the part 12a and the frame part 11. That is, each appendage portion 12b is disposed in a space surrounded by the frame portion 11 and the core portion 12a and the two bent portions 13 and 13 extending in a direction orthogonal to each other when viewed from the one surface side of the sensor body 1. In addition, a slit 14 is formed between each of the accompanying portions 12b and the frame portion 11, and the interval between the adjacent accompanying portions 12b with the bending portion 13 interposed therebetween is longer than the width dimension of the bending portion 13. Yes. Here, the core portion 12a is formed using the above-described SOI wafer support substrate 10a, the insulating layer 10b, and the silicon layer 10c, and each accompanying portion 12b is formed using the SOI wafer support substrate 10a. It is. Thus, the surface of each associated portion 12b on the one surface side of the sensor body 1 is separated from the plane including the surface of the core portion 12a to the other surface side of the sensor body 1 (the lower surface side in FIG. 4B). Is located. Note that the above-described frame portion 11, weight portion 12, and each bending portion 13 of the sensor body 1 may be formed using a lithography technique and an etching technique.

ところで、図４（ａ），（ｂ）それぞれの右下に示したように、センサ本体１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ本体１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。 By the way, as shown in the lower right of each of FIGS. 4A and 4B, one direction along one side of the frame portion 11 in a plane parallel to the one surface of the sensor body 1 is defined as the positive direction of the x axis. If one direction along the side orthogonal to the one side is defined as the positive direction of the y-axis and one direction of the thickness direction of the sensor substrate 1 is defined as the positive direction of the z-axis, the weight portion 12 is extended in the x-axis direction. The pair of flexible portions 13 and 13 sandwiching the core portion 12a and the pair of flexible portions 13 and 13 extending in the y-axis direction and sandwiching the core portion 12a are supported by the frame portion 11. Will be. In the orthogonal coordinates defined by the above-described three axes of the x-axis, y-axis, and z-axis, the origin is the center position of the weight 12 on the surface of the sensor body 1 formed by the above-described silicon layer 10c.

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図４（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図４（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図６における左側のブリッジ回路Ｂｘを構成するようにセンサ本体１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。 The bending portion 13 (the bending portion 13 on the right side of FIG. 4A) extended from the core portion 12a of the weight portion 12 in the positive direction of the x-axis is a pair of piezoresistors Rx2 and Rx4 in the vicinity of the core portion 12a. Is formed, and one piezoresistor Rz2 is formed in the vicinity of the frame portion 11. On the other hand, the bending portion 13 (the bending portion 13 on the left side of FIG. 4A) extended from the core portion 12a of the weight portion 12 in the negative direction of the x-axis is a pair of piezoresistors Rx1 in the vicinity of the core portion 12a. , Rx3 are formed, and one piezoresistor Rz3 is formed in the vicinity of the frame portion 11. Here, the four piezoresistors Rx1, Rx2, Rx3, and Rx4 formed in the vicinity of the core portion 12a are formed to detect acceleration in the x-axis direction, and the planar shape is an elongated rectangular shape. The wiring (not shown) (diffuse layer wiring, metal) is formed in the sensor body 1 so as to form the left bridge circuit Bx in FIG. Connected by wiring). Note that the piezoresistors Rx1 to Rx4 are formed in a stress concentration region where stress is concentrated in the bent portion 13 when acceleration in the x-axis direction is applied.

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図４（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図４（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図６における中央のブリッジ回路Ｂｙを構成するようにセンサ本体１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。 Further, the bending portion 13 (the upper bending portion 13 in FIG. 4A) extended from the core portion 12a of the weight portion 12 in the positive direction of the y-axis is a pair of piezoresistors Ry1, in the vicinity of the core portion 12a. Ry3 is formed, and one piezoresistor Rz1 is formed in the vicinity of the frame portion 11. On the other hand, the bending portion 13 (the lower bending portion 13 in FIG. 4A) extended from the core portion 12a of the weight portion 12 in the negative direction of the y-axis is a pair of piezoresistors Ry2 in the vicinity of the core portion 12a. , Ry4 are formed, and one piezoresistor Rz4 is formed at the end on the frame part 11 side. Here, the four piezoresistors Ry1, Ry2, Ry3, and Ry4 formed in the vicinity of the core portion 12a are formed to detect acceleration in the y-axis direction, and the planar shape is an elongated rectangular shape. The wiring (not shown) (diffuse layer wiring, metal) formed in the sensor body 1 so as to form the central bridge circuit By in FIG. 6 is formed so that the longitudinal direction coincides with the longitudinal direction of the bending portion 13. Connected by wiring). Note that the piezoresistors Ry1 to Ry4 are formed in a stress concentration region where stress is concentrated in the flexure 13 when acceleration in the y-axis direction is applied.

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図６における右側のブリッジ回路Ｂｚを構成するようにセンサ本体１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。 Further, the four piezoresistors Rz1, Rz2, Rz3, Rz4 formed in the vicinity of the frame portion 11 are formed for detecting acceleration in the z-axis direction, and constitute the right bridge circuit Bz in FIG. In this way, the sensor main body 1 is connected by a wiring (a diffusion layer wiring, a metal wiring, etc.) not shown. However, the piezoresistors Rz1 and Rz4 formed in one set of the bent portions 13 and 13 of the two bent portions 13 and 13 are formed so that the longitudinal direction thereof coincides with the longitudinal direction of the bent portions 13 and 13. On the other hand, the piezoresistors Rz2 and Rz3 formed in the other set of flexures 13 and 13 are formed such that the longitudinal direction coincides with the width direction (short direction) of the flexures 13 and 13. Yes.

なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。 The piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, and the diffusion layer wirings described above are formed by doping p-type impurities with appropriate concentrations at respective formation sites in the silicon layer 10c. .

ここで、センサ本体１のセンサ部Ｅ１の動作の一例について説明する。 Here, an example of operation | movement of the sensor part E1 of the sensor main body 1 is demonstrated.

いま、センサ本体１に加速度がかかっていない状態で、センサ本体１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図６に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図６に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図６に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図６に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ本体１のセンサ部Ｅ１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ部Ｅ１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ本体１におけるセンシング部を構成している。 Now, assuming that acceleration is applied to the sensor body 1 in the positive x-axis direction while no acceleration is applied to the sensor body 1, the frame portion 11 is caused by the inertial force of the weight 12 acting in the negative x-axis direction. Accordingly, the weight 12 is displaced, and as a result, the bending portions 13 and 13 whose longitudinal direction is the x-axis direction are bent, and the resistance values of the piezoresistors Rx1 to Rx4 formed in the bending portions 13 and 13 are changed. Will do. In this case, the piezoresistors Rx1 and Rx3 are subjected to tensile stress, and the piezoresistors Rx2 and Rx4 are subjected to compressive stress. In general, a piezoresistor has a characteristic that a resistance value (resistivity) increases when subjected to a tensile stress, and a resistance value (resistivity) decreases when subjected to a compressive stress. Therefore, the piezoresistors Rx1 and Rx3 are resistant. The value increases, and the resistance values of the piezoresistors Rx2 and Rx4 decrease. Therefore, if a constant DC voltage is applied between the pair of input terminals VDD and GND shown in FIG. 6 from the external power supply, the potential difference between the output terminals X1 and X2 of the left bridge circuit Bx shown in FIG. It changes according to the magnitude of the acceleration in the x-axis direction. Similarly, when acceleration in the y-axis direction is applied, the potential difference between the output terminals Y1 and Y2 of the central bridge circuit By shown in FIG. 6 changes according to the magnitude of the acceleration in the y-axis direction, and the z-axis When the acceleration in the direction is applied, the potential difference between the output terminals Z1 and Z2 of the right bridge circuit Bz shown in FIG. 6 changes according to the magnitude of the acceleration in the z-axis direction. Thus, the sensor unit E1 of the sensor body 1 described above detects changes in the output voltages of the respective bridge circuits Bx to Bz, so that the x-axis direction, the y-axis direction, and the z-axis direction that act on the sensor unit E1 are detected. Each acceleration can be detected. In this embodiment, the weight part 12 and each bending part 13 comprise a movable part, and each piezoresistor Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4 constitutes a sensing part in the sensor body 1. Yes.

また、センサ本体１のＩＣ部Ｅ２は、ＣＭＯＳを用いた集積回路（ＣＭＯＳＩＣ）であって上記センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４と協働する集積回路が形成されている。ここにおいて、ＩＣ部Ｅ２の集積回路は、上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。 Further, the IC part E2 of the sensor body 1 is an integrated circuit (CMOS IC) using CMOS, and an integrated circuit that cooperates with the piezo resistors Rx1 to Rx4, Ry1 to Ry4, and Rz1 to Rz4 that are the sensing parts is formed. Has been. Here, the integrated circuit of the IC unit E2 includes a signal processing circuit that performs signal processing such as amplification, offset adjustment, and temperature compensation on the output signals of the bridge circuits Bx, By, and Bz, and a signal processing circuit. An EEPROM or the like that stores data used in is integrated.

ところで、センサ本体１は、平面視において中央部に位置するセンサ部Ｅ１をＩＣ部Ｅ２が囲み、ＩＣ部Ｅ２を接合用領域部Ｅ３が囲むようにセンサ部Ｅ１、ＩＣ部Ｅ２、接合用領域部Ｅ３のレイアウトが設計されている。 By the way, the sensor body 1 includes the sensor part E1, the IC part E2, and the joining area part so that the IC part E2 surrounds the sensor part E1 located in the center part in plan view and the joining part part E3 surrounds the IC part E2. The layout of E3 is designed.

ところで、センサ本体１は、シリコン層１０ｃにおいてセンサ部Ｅ１の一部（コア部１２ａ、各撓み部１３、フレーム部１１）およびＩＣ部Ｅ２および接合用領域部Ｅ３に対応する部位の表面側にシリコン層１０ｃ上のシリコン酸化膜からなる第１の絶縁膜と第１の絶縁膜上のシリコン窒化膜からなる第２の絶縁膜との積層膜からなる表面絶縁膜１６が形成されている。ここにおいて、センサ基板１のＩＣ部Ｅ２は、多層配線技術を利用してセンサ基板１における当該ＩＣＥ２の占有面積の縮小化を図っており、表面絶縁膜１６上に、少なくとも１層の層間絶縁膜（シリコン酸化膜）からなる第３の絶縁膜と、第３の絶縁膜上のパッシベーション膜（シリコン酸化膜とシリコン窒化膜との積層膜）からなる第４の絶縁膜とを含む多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド４２を露出させてある。 By the way, the sensor main body 1 has silicon on the surface side of a part corresponding to a part of the sensor part E1 (core part 12a, each bending part 13, the frame part 11) and the IC part E2 and the joining area part E3 in the silicon layer 10c. A surface insulating film 16 made of a laminated film of a first insulating film made of a silicon oxide film on the layer 10c and a second insulating film made of a silicon nitride film on the first insulating film is formed. Here, the IC portion E2 of the sensor substrate 1 uses a multilayer wiring technique to reduce the area occupied by the ICE 2 in the sensor substrate 1, and has at least one interlayer insulating film on the surface insulating film 16. A multilayer structure portion 41 including a third insulating film made of (silicon oxide film) and a fourth insulating film made of a passivation film (a laminated film of a silicon oxide film and a silicon nitride film) on the third insulating film. A plurality of pads 42 are exposed by removing appropriate portions of the passivation film.

また、センサ本体１は、上記センシング部と上述の第１のパッケージ用基板部２の複数の貫通孔配線２４とを電気的に接続するための複数の第１の電気接続用金属層１９が接合用領域部Ｅ３において表面絶縁膜１６上に形成されており、各パッド４２が金属材料（例えば、Ａｕなど）からなる引き出し配線４３を介して第１の電気接続用金属層１９と電気的に接続されている（図５参照）。ここで、本実施形態では、引き出し配線４３の材料と第１の電気接続用金属層１９の材料とを同じとして、引き出し配線４３と第１の電気接続用金属層１９とが連続する形で形成されている。なお、ＩＣ部Ｅ２に形成された複数のパッド４２には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、第１のパッケージ用基板部２の貫通孔配線２４と上記センシング部とが電気的に接続されることとなる。 The sensor body 1 is joined to a plurality of first electrical connection metal layers 19 for electrically connecting the sensing section and the plurality of through-hole wirings 24 of the first package substrate section 2 described above. Is formed on the surface insulating film 16 in the area E3, and each pad 42 is electrically connected to the first electrical connection metal layer 19 via a lead wire 43 made of a metal material (for example, Au). (See FIG. 5). Here, in this embodiment, the material of the lead-out wiring 43 and the material of the first electrical connection metal layer 19 are the same, and the lead-out wiring 43 and the first electrical connection metal layer 19 are formed continuously. Has been. The plurality of pads 42 formed in the IC part E2 are electrically connected to the sensing part through a signal processing circuit and electrically connected to the sensing part without passing through the signal processing circuit. In any case, in any case, the through-hole wiring 24 of the first package substrate portion 2 and the sensing portion are electrically connected.

ここにおいて、センサ本体１の接合用領域部Ｅ３では、表面絶縁膜１６上に、枠状（矩形枠状）の第１の封止用接合金属層１８が形成されており、上述の複数の第１の電気接続用金属層１９が第１の封止用接合金属層１８よりも内側で表面絶縁膜１６上に形成されている。要するに、センサ本体１は、第１の封止用接合金属層１８と各電気接続用金属層１９とを表面絶縁膜１６のシリコン窒化膜を下地層として同一レベル面上に形成してある。ここで、複数の第１の電気接続用金属層１９は、接合用領域部Ｅ３の周方向に離間して配置されている。 Here, in the bonding region E3 of the sensor main body 1, a frame-shaped (rectangular frame-shaped) first sealing bonding metal layer 18 is formed on the surface insulating film 16, and the plurality of the above-described plurality of first metal layers 18 are formed. One electrical connection metal layer 19 is formed on the surface insulating film 16 inside the first sealing bonding metal layer 18. In short, in the sensor main body 1, the first sealing bonding metal layer 18 and the respective electric connection metal layers 19 are formed on the same level surface using the silicon nitride film of the surface insulating film 16 as a base layer. Here, the plurality of first electrical connection metal layers 19 are arranged apart from each other in the circumferential direction of the bonding region E3.

第１の封止用接合金属層１８および第１の電気接続用金属層１９は、接合用のＡｕ膜と表面絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用接合金属層１８および第１の電気接続用金属層１９は、表面絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の電気接続用金属層１９と第１の封止用金属層１８とは同一の金属材料により形成されているので、第１の電気接続用金属層１９と第１の封止用金属層１８とを同時に形成することができるとともに、第１の電気接続用金属層１９と第１の封止用金属層１８とを略同じ厚さに形成することができる。なお、第１の封止用金属層１８および第１の電気接続用金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と表面絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。 In the first sealing bonding metal layer 18 and the first electrical connection metal layer 19, an adhesion improving Ti film is interposed between the bonding Au film and the surface insulating film 16. In other words, the first sealing bonding metal layer 18 and the first electrical connection metal layer 19 are a laminate of a Ti film formed on the surface insulating film 16 and an Au film formed on the Ti film. It is comprised by the film | membrane. In short, since the first electrical connection metal layer 19 and the first sealing metal layer 18 are formed of the same metal material, the first electrical connection metal layer 19 and the first sealing metal layer 19 are formed. The metal layer 18 can be formed at the same time, and the first electrical connection metal layer 19 and the first sealing metal layer 18 can be formed to have substantially the same thickness. Note that the first sealing metal layer 18 and the first electrical connection metal layer 19 have a Ti film thickness of 15 to 50 nm and an Au film thickness of 500 nm. Is an example and is not particularly limited. Here, the material of each Au film is not limited to pure gold, and may be added with impurities. Further, in this embodiment, a Ti film is interposed as an adhesion improving layer for adhesion between each Au film and the surface insulating film 16, but the material of the adhesion layer is not limited to Ti, for example, Cr, Nb, Zr, TiN, TaN, etc. may be used.

第１のパッケージ用基板部２は、図７および図８に示すように、センサ本体１側（図２における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数の貫通孔２２が形成されており、厚み方向の両面と各貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、第１のパッケージ用基板部２は、変位空間形成用凹部２１の開口面の投影領域内にセンサ本体１のセンサ部Ｅ１およびＩＣ部Ｅ２が収まるように変位空間形成用凹部２１の開口面積を大きくしてあり、ＩＣ部Ｅ２の多層構造部４１が変位空間形成用凹部２１内に配置されるようになっている（図２、図３参照）。なお、第１のパッケージ用基板部２の複数の貫通孔配線２４は当該第１のパッケージ用基板部２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。 As shown in FIG. 7 and FIG. 8, the first package substrate section 2 is composed of a weight section 12 of the sensor substrate 1 and each bending section 13 on the surface of the sensor body 1 (the lower surface in FIG. 2). The displacement space forming concave portion 21 that secures the displacement space of the movable portion to be formed is formed, and a plurality of through holes 22 penetrating in the thickness direction are formed in the peripheral portion of the displacement space forming concave portion 21. An insulating film 23 made of a thermal insulating film (silicon oxide film) is formed across both surfaces of each through hole 22 and the inner surface of each through hole 22, and a part of the insulating film 23 is formed between the through hole wiring 24 and the inner surface of the through hole 22. Is intervening. Here, the first package substrate portion 2 has an opening of the displacement space forming recess 21 so that the sensor portion E1 and the IC portion E2 of the sensor body 1 are within the projection area of the opening surface of the displacement space forming recess 21. The area is increased, and the multilayer structure portion 41 of the IC portion E2 is arranged in the displacement space forming recess 21 (see FIGS. 2 and 3). The plurality of through-hole wirings 24 of the first package substrate unit 2 are formed apart from each other in the circumferential direction of the first package substrate unit 2. Moreover, although Cu is adopted as the material of the through-hole wiring 24, it is not limited to Cu, and for example, Ni may be adopted.

また、第１のパッケージ用基板部２は、センサ本体１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数の第２の電気接続用金属層２９が形成されている。また、第１のパッケージ用基板部２は、センサ本体１側の表面の周部の全周に亘って枠状（矩形枠状）の第２の封止用金属層２８が形成されており、上述の複数の第２の電気接続用金属層２９が第２の封止用金属層２８よりも内側に配置されている（ここで、第２の封止用金属層２８と各電気接続用金属層２９とは絶縁膜２３の同一レベル面上に形成してある）。ここにおいて、第２の電気接続用金属層２９は、外周形状が細長の長方形状であり、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ本体１の第１の電気接続用金属層１９と接合されて電気的に接続されるように配置してある。要するに、第１のパッケージ用基板部２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の電気接続用金属層１９との位置をずらしてあり、第２の電気接続用金属層２９を、長手方向が第２の封止用金属層２８の周方向に一致し且つ貫通孔配線２４と第１の電気接続用金属層１９とに跨る形で配置してある。 In addition, the first package substrate portion 2 has a plurality of second electrical connections electrically connected to the respective through-hole wirings 24 on the peripheral portion of the displacement space forming recess 21 on the surface on the sensor body 1 side. A metal layer 29 is formed. Further, the first package substrate 2 has a frame-shaped (rectangular frame-shaped) second sealing metal layer 28 formed over the entire circumference of the peripheral portion of the surface on the sensor body 1 side. The plurality of second electrical connection metal layers 29 are arranged inside the second sealing metal layer 28 (where the second sealing metal layer 28 and each electrical connection metal The layer 29 is formed on the same level surface of the insulating film 23). Here, the second electrical connection metal layer 29 has an elongated rectangular outer peripheral shape, one end portion in the longitudinal direction is joined to the through-hole wiring 24, and the other end side portion is the sensor body 1. The first electrical connection metal layer 19 is joined and electrically connected. In short, the positions of the through-hole wiring 24 and the first electrical connection metal layer 19 corresponding to the through-hole wiring 24 are shifted in the circumferential direction of the first package substrate portion 2, so that the second electrical connection The metal layer 29 is arranged so that the longitudinal direction thereof coincides with the circumferential direction of the second sealing metal layer 28 and straddles the through-hole wiring 24 and the first electrical connection metal layer 19.

また、第２の封止用金属層２８および第２の電気接続用金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用金属層２８および第２の電気接続用金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の電気接続用金属層２９と第２の封止用金属層２８とは同一の金属材料により形成されているので、第２の電気接続用金属層２９と第２の封止用金属層２８とを同時に形成することができるとともに、第２の電気接続用金属層２９と第２の封止用金属層２８とを略同じ厚さに形成することができる。なお、第２の封止用金属層２８および第２の電気接続用金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。 In addition, the second sealing metal layer 28 and the second electrical connection metal layer 29 have an adhesion improving Ti film interposed between the bonding Au film and the insulating film 23. In other words, the second sealing metal layer 28 and the second electrical connection metal layer 29 are formed of a laminated film of a Ti film formed on the insulating film 23 and an Au film formed on the Ti film. It is configured. In short, since the second electrical connection metal layer 29 and the second sealing metal layer 28 are formed of the same metal material, the second electrical connection metal layer 29 and the second sealing metal layer 28 are formed. The metal layer 28 can be formed at the same time, and the second electrical connection metal layer 29 and the second sealing metal layer 28 can be formed to have substantially the same thickness. The second sealing metal layer 28 and the second electrical connection metal layer 29 have a Ti film thickness of 15 to 50 nm and an Au film thickness of 500 nm. Is an example and is not particularly limited. Here, the material of each Au film is not limited to pure gold, and may be added with impurities. In the present embodiment, a Ti film is interposed as an adhesion improving adhesive layer between each Au film and the insulating film 23. However, the material of the adhesion layer is not limited to Ti, and, for example, Cr, Nb Zr, TiN, TaN, etc. may be used.

また、第１のパッケージ用基板部２におけるセンサ本体１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。 A plurality of external connection electrodes 25 electrically connected to the respective through-hole wirings 24 are formed on the surface of the first package substrate 2 opposite to the sensor body 1 side. The outer peripheral shape of each external connection electrode 25 is rectangular.

第２のパッケージ用基板部３は、図９に示すように、センサ本体１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、第２のパッケージ用基板部３におけるセンサ本体１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ本体１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、第２のパッケージ用基板部３に凹部３１を形成しなくても、センサ本体１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２と第２のパッケージ用基板部３との間に形成される。 As shown in FIG. 9, the second package substrate 3 has a recess 31 having a predetermined depth (for example, about 5 μm to 10 μm) that forms a displacement space of the weight 12 on the surface facing the sensor body 1. It is formed. Here, the recess 31 is formed using a lithography technique and an etching technique. In the present embodiment, the concave portion 31 that forms the displacement space of the weight portion 12 is formed on the surface of the second package substrate portion 3 that faces the sensor body 1, but the core portion 12 a of the weight portion 12 is formed. In addition, the thickness of the portion formed using the support substrate 10a in each of the associated portions 12b is compared with the thickness of the portion formed using the support substrate 10a in the frame portion 11. If the thickness is reduced by the allowable displacement amount of the weight portion 12 in the thickness direction, the second surface of the sensor body 1 may be formed on the other surface side without forming the recess 31 in the second package substrate portion 3. A gap is formed between the weight portion 12 and the second package substrate portion 3 so that the weight portion 12 can be displaced in the direction intersecting the other surface.

ところで、上述のセンサ本体１と第１のパッケージ用基板部２とは、第１の封止用金属層１８と第２の封止用金属層２８とが接合されるとともに、第１の電気接続用金属層１９と第２の電気接続用金属層２９とが接合され、センサ本体１と第２のパッケージ用基板部３とは、互いの対向面の周部同士が接合されている。ここにおいて、本実施形態の加速度センサの製造にあたっては、図１に示すように、ＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０と、第１のシリコンウェハに第１のパッケージ用基板部２を複数形成した第１のパッケージウェハ２０と、第２のシリコンウェハに第２のパッケージ用基板部３を複数形成した第２のパッケージウェハ３０とをウェハレベルで常温接合することでウェハレベルパッケージ構造体１００を形成してから、個々の加速度センサに分割する分割工程（ダイシング工程）により個々の加速度センサに分割されている（なお、図１（ｃ）は図１（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分の概略断面図である）。したがって、第１のパッケージ用基板部２と第２のパッケージ用基板部３とがセンサ本体１と同じサイズ（外形サイズ）となり、小型のチップサイズパッケージを実現できる。なお、本実施形態では、センサ本体１の接合用領域部Ｅ３と第１のパッケージ用基板部２と第２のパッケージ用基板部３とでパッケージを構成しており、当該パッケージ内で重り部１２と各撓み部１３とで構成される可動部が変位可能となっている。 By the way, the sensor body 1 and the first package substrate 2 described above are bonded to the first sealing metal layer 18 and the second sealing metal layer 28 and have the first electrical connection. The metal layer 19 for electrical connection and the second metal layer 29 for electrical connection are joined, and the sensor body 1 and the second package substrate part 3 are joined at the peripheral portions of the opposing surfaces. Here, in manufacturing the acceleration sensor of the present embodiment, as shown in FIG. 1, a sensor wafer 10 in which a plurality of sensor substrates 1 are formed on an SOI wafer, and a first package substrate portion 2 on a first silicon wafer. A plurality of first package wafers 20 and a second package wafer 30 having a plurality of second package substrate portions 3 formed on a second silicon wafer are bonded at room temperature to a wafer level package structure. 100 is formed and then divided into individual acceleration sensors by a dividing process (dicing process) for dividing into individual acceleration sensors (FIG. 1 (c) shows the wafer level package structure shown in FIG. 1 (a)). It is a schematic sectional view of a portion surrounded by a circle A in the body 100). Therefore, the first package substrate unit 2 and the second package substrate unit 3 have the same size (outer size) as the sensor body 1, and a small chip size package can be realized. In the present embodiment, the bonding region E3 of the sensor body 1, the first package substrate 2 and the second package substrate 3 form a package, and the weight 12 in the package. And a movable part constituted by each bending part 13 can be displaced.

ここにおいて、本実施形態では、センサ本体１と第１のパッケージ用基板部２および第２のパッケージ用基板部３との接合方法として、常温接合法を採用している。以下、本実施形態の加速度センサの製造方法において特徴となる工程について図１０を参照しながら説明するが、図１０（ａ）〜（ｆ）は図４（ａ）のＡ−Ａ’断面に対応する部分の断面を示してある。 Here, in the present embodiment, a room temperature bonding method is employed as a bonding method between the sensor body 1 and the first package substrate unit 2 and the second package substrate unit 3. Hereinafter, processes characteristic of the method for manufacturing the acceleration sensor according to the present embodiment will be described with reference to FIG. 10. FIGS. 10A to 10F correspond to the AA ′ cross section of FIG. The cross section of the part to show is shown.

まず、ＳＯＩウェハの主表面側（シリコン層１０ｃの表面側）に各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ形成用の拡散層配線やＩＣ部Ｅ２を、ＣＭＯＳプロセス技術などを利用して形成することによって、図１０（ａ）に示す構造を得る。ここにおいて、ＩＣ部Ｅ２の各パッド４２を露出させる工程が終了した段階では、表面絶縁膜１６の全面に多層構造部４１が形成されているが、当該多層構造部４１のうちセンサ部Ｅ１および接合用領域部Ｅ３に対応する部位に形成されている部分には金属配線は設けられていない。なお、本実施形態では、表面絶縁膜１６と多層構造部４１とで多層絶縁膜を構成している。 First, each of the piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, the diffusion layer wiring for forming the bridge circuits Bx, By, and Bz and the IC portion E2 are provided on the main surface side (the surface side of the silicon layer 10c) of the SOI wafer. Then, the structure shown in FIG. 10A is obtained by forming using a CMOS process technology or the like. Here, at the stage where the step of exposing each pad 42 of the IC portion E2 is completed, the multilayer structure portion 41 is formed on the entire surface of the surface insulating film 16, and the sensor portion E1 and the bonding portion of the multilayer structure portion 41 are joined. The metal wiring is not provided in the part formed in the site | part corresponding to the use area | region part E3. In the present embodiment, the surface insulating film 16 and the multilayer structure portion 41 constitute a multilayer insulating film.

上述の各パッド４２を露出させる工程が終了した後、上記多層絶縁膜のうちセンサ部Ｅ１および接合用領域部Ｅ３それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層をＳＯＩウェハの主表面側に形成してから、当該レジスト層をエッチングマスクとして、上記多層絶縁膜のうちセンサ本体１におけるパッケージ用基板部２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化する平坦化工程を行い、続いて、レジスト層を除去することによって、図１０（ｂ）に示す構造を得る。なお、エッチバックはウェットエッチングにより行っており、表面絶縁膜１６のシリコン窒化膜からなる第２の絶縁膜をエッチングストッパ層として利用している。 After the step of exposing each of the pads 42 is completed, the resist layer patterned so as to expose portions of the multilayer insulating film formed at portions corresponding to the sensor portion E1 and the bonding region portion E3. Is formed on the main surface side of the SOI wafer, and a portion of the multilayer insulating film formed in the bonding region E3 with the package substrate 2 in the sensor body 1 is formed using the resist layer as an etching mask. A planarization process is performed to planarize the surface of the bonding region E3 by etching back, and then the resist layer is removed to obtain the structure shown in FIG. Etch back is performed by wet etching, and the second insulating film made of the silicon nitride film of the surface insulating film 16 is used as an etching stopper layer.

平坦化工程に続いてレジスト層を除去した後、接合用領域部Ｅ３の表面上に第１の封止用金属層１８および第１の電気接続用金属層１９を形成する金属層形成工程を行い（なお、本実施形態では、当該金属層形成工程において引き出し配線４３も形成している）、その後、ＳＯＩウェハの主表面側に、上述の表面絶縁膜１６においてフレーム部１１、重り部１２のコア部１２ａ、各撓み部１３、ＩＣ部Ｅ２、接合用領域部Ｅ３それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、表面絶縁膜１６の露出部分をエッチングすることで表面絶縁膜１６をパターニングし、ＳＯＩウェハを主表面側から絶縁層１０ｂに達する深さまでエッチングする表面側パターニング工程を行い、続いて、レジスト層を除去することによって、図１０（ｃ）に示す構造を得る。ここにおいて、金属層形成工程では、ＳＯＩウェハの主表面側に、第１の封止用金属層１８、第１の接続用金属層１９、および引き出し配線４３をスパッタ法などの薄膜形成技術およびリソグラフィ技術およびエッチング技術などを利用して形成している。また、表面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該表面側パターニング工程を行うことによって、ＳＯＩウェハにおけるシリコン層１０ｃは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各撓み部１３それぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。 Following the planarization step, the resist layer is removed, and then a metal layer forming step for forming the first sealing metal layer 18 and the first electrical connection metal layer 19 on the surface of the bonding region E3 is performed. (In this embodiment, the lead-out wiring 43 is also formed in the metal layer forming step.) After that, on the main surface side of the SOI wafer, the core of the frame portion 11 and the weight portion 12 in the surface insulating film 16 described above. Forming a resist layer patterned so as to cover portions corresponding to the portions 12a, the respective bending portions 13, the IC portion E2, and the bonding region portion E3, and to expose other portions, and using the resist layer as an etching mask Surface side of patterning surface insulating film 16 by etching the exposed portion of insulating film 16 and etching the SOI wafer from the main surface side to a depth reaching insulating layer 10b Perform a turning process, followed by removing the resist layer to obtain a structure shown in Figure 10 (c). Here, in the metal layer forming step, the first sealing metal layer 18, the first connection metal layer 19, and the lead-out wiring 43 are formed on the main surface side of the SOI wafer by a thin film forming technique such as sputtering and lithography. It is formed using technology and etching technology. Further, in the surface side patterning step, the insulating layer 10b is used as an etching stopper layer, and by performing the surface side patterning step, the silicon layer 10c in the SOI wafer has a portion corresponding to the frame portion 11 and a core portion. A portion corresponding to 12a, a portion corresponding to each of the bending portions 13, a portion corresponding to the IC portion E2, and a portion corresponding to the joining region portion E3 remain. In the etching in this surface side patterning step, for example, dry etching may be performed using an inductively coupled plasma (ICP) type dry etching apparatus, and as an etching condition, the insulating layer 10b functions as an etching stopper layer. Set the following conditions.

上述の表面側パターニング工程に続いてレジスト層を除去した後、ＳＯＩウェハの裏面側で支持基板１０ａに積層されているシリコン酸化膜１０ｄにおいてフレーム部１１に対応する部位とコア部１２ａに対応する部位と各付随部１２ｂそれぞれに対応する部位とＩＣ部Ｅ２に対応する部位と接合用領域部Ｅ３に対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層を形成し、その後、当該レジスト層をエッチングマスクとして、シリコン酸化膜１０ｄの露出部分をエッチングすることでシリコン酸化膜１０ｄをパターニングし、レジスト層を除去してから、シリコン酸化膜１０ｄをエッチングマスクとして、ＳＯＩウェハを裏面側から絶縁層１０ｂに達する深さまで略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図１０（ｄ）に示す構造を得る。この裏面側パターニング工程では、絶縁層１０ｂをエッチングストッパ層として利用しており、当該裏面側パターニング工程を行うことにより、ＳＯＩウェハにおける支持基板１０ａは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各付随部１２ｂそれぞれに対応する部位と、ＩＣ部Ｅ２に対応する部位と、接合用領域部Ｅ３に対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、上述のＩＣＰ型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。 After the resist layer is removed following the surface side patterning step described above, a portion corresponding to the frame portion 11 and a portion corresponding to the core portion 12a in the silicon oxide film 10d stacked on the support substrate 10a on the back side of the SOI wafer. And a portion corresponding to each of the accompanying portions 12b, a portion corresponding to the IC portion E2, and a portion corresponding to the bonding region portion E3, and a resist layer patterned so as to expose other portions, Then, using the resist layer as an etching mask, the exposed portion of the silicon oxide film 10d is etched to pattern the silicon oxide film 10d, and after removing the resist layer, the silicon wafer 10d is used as an etching mask and the SOI wafer is backside. The back surface side of the substrate is dry-etched substantially vertically from the side to the depth reaching the insulating layer 10b. By performing Ningu process to obtain a structure shown in FIG. 10 (d). In this back side patterning step, the insulating layer 10b is used as an etching stopper layer, and by performing the back side patterning step, the support substrate 10a in the SOI wafer has a portion corresponding to the frame portion 11 and a core portion 12a. , A portion corresponding to each of the accompanying portions 12b, a portion corresponding to the IC portion E2, and a portion corresponding to the joining region portion E3 remain. For example, the above-described ICP type dry etching apparatus may be used as the etching apparatus in the back surface side patterning step, and the etching conditions are set such that the insulating layer 10b functions as an etching stopper layer.

裏面側パターニング工程の後、絶縁層１０ｂのうちフレーム部１１に対応する部位およびコア部１２ａに対応する部位およびＩＣ部Ｅ２に対応する部位および接合用領域部Ｅ３に対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部１１、各撓み部１３、重り部１２を形成する分離工程を行うことによって、図１０（ｅ）に示す構造のセンサウェハ１０を得る。なお、この分離工程において、ＳＯＩウェハの裏面側のシリコン酸化膜１０ｄもエッチング除去される。 After the back side patterning step, an unnecessary portion of the insulating layer 10b is left with a portion corresponding to the frame portion 11, a portion corresponding to the core portion 12a, a portion corresponding to the IC portion E2, and a portion corresponding to the bonding region portion E3. The sensor wafer 10 having the structure shown in FIG. 10E is obtained by performing a separation step of forming the frame portion 11, each bending portion 13, and the weight portion 12 by etching away the substrate by wet etching. In this separation step, the silicon oxide film 10d on the back side of the SOI wafer is also removed by etching.

上述の分離工程の後、センサウェハ１０と第２のパッケージウェハ３０とを常温接合法により直接接合する第１の接合工程を行い、続いて、センサウェハ１０と第１のパッケージウェハ２０との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程を行うことによって、図１０（ｆ）に示す構造のウェハレベルパッケージ構造体１００を得る。要するに、第１の接合工程では、センサウェハ１０と第２のパッケージウェハ３０とがＳｉ−Ｓｉの常温接合により接合され、第２の接合工程では、センサウェハ１０と第１のパッケージウェハ２０との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士が金属−金属（ここでは、Ａｕ−Ａｕ）の常温接合により接合されている。なお、常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で直接接合する。ここで、第２の接合工程では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用金属層１８と第２の封止用金属層２８とを直接接合するのと同時に、第１の電気接続用金属層１９と第２の電気接続用金属層２９とを直接接合している。 After the above-described separation step, a first bonding step is performed in which the sensor wafer 10 and the second package wafer 30 are directly bonded by a room temperature bonding method, and then the sensor wafer 10 and the first package wafer 20 are sealed. By performing a second bonding step in which the metal layers 18 and 28 and the electrical connection metal layers 19 and 29 are directly bonded to each other, the wafer level package structure 100 having the structure shown in FIG. In short, in the first bonding step, the sensor wafer 10 and the second package wafer 30 are bonded by Si-Si room temperature bonding, and in the second bonding step, the sensor wafer 10 and the first package wafer 20 are sealed. The metal layers 18 and 28 for electrical connection and the metal layers 19 and 29 for electrical connection are bonded by metal-metal (here, Au—Au) room temperature bonding. In the normal temperature bonding method, the bonding surfaces are contacted with each other after the bonding surfaces are cleaned and activated by irradiating the bonding surfaces with argon plasma, ion beam or atomic beam in vacuum before bonding. And bond directly at room temperature. Here, in the second bonding step, the first sealing metal layer 18 and the second sealing metal layer 28 are directly applied by applying an appropriate load at room temperature by the above-described room temperature bonding method. Simultaneously with the bonding, the first electrical connection metal layer 19 and the second electrical connection metal layer 29 are directly bonded.

ところで、本実施形態の加速度センサの製造方法では、上述の第２の接合工程が終了するまでの全工程をセンサ本体１および各パッケージ用基板部２，３それぞれについてウェハレベルで行うことで加速度センサを複数備えたウェハレベルパッケージ構造体１００（図１参照）を形成するようにし、当該ウェハレベルパッケージ構造体１００から個々の加速度センサに分割する分割工程（ダイシング工程）を行うようにしているので、各パッケージ用基板部２，３のサイズをセンサ本体１のサイズに合わせることができるとともに、量産性を高めることができる。 By the way, in the method for manufacturing the acceleration sensor according to the present embodiment, the entire process up to the end of the second bonding process described above is performed at the wafer level for each of the sensor body 1 and each of the package substrate portions 2 and 3. Since the wafer level package structure 100 (see FIG. 1) including a plurality of the wafer level package structure 100 is formed, and a division process (dicing process) for dividing the wafer level package structure 100 into individual acceleration sensors is performed. The size of each of the package substrate portions 2 and 3 can be matched with the size of the sensor body 1 and the mass productivity can be improved.

以上説明した本実施形態の加速度センサの製造方法によれば、ＳＯＩウェハの主表面側に形成された上記多層絶縁膜のうちセンサ本体１における第１のパッケージ用基板部２との接合用領域部Ｅ３に形成されている部位をエッチバックすることにより接合用領域部Ｅ３の表面を平坦化した後で、接合用領域部Ｅ３の表面上に第１の封止用金属層１８および第１の電気接続用金属層１９を形成しているので、第１の封止用金属層１８および第１の電気接続用金属層１９を同一レベル面上に同一厚さで形成することができるとともに、第１の封止用金属層１８の表面および第１の電気接続用金属層１９の表面の平坦性を高めることができ、センサ本体１と第１のパッケージ用基板部２との封止用金属層１８，２８同士および電気接続用金属層１９，２９同士を直接接合する第２の接合工程の歩留まりを高めることができるから、製造歩留まりの向上を図れる。 According to the acceleration sensor manufacturing method of the present embodiment described above, a bonding region portion with the first package substrate portion 2 in the sensor main body 1 in the multilayer insulating film formed on the main surface side of the SOI wafer. After the surface of the bonding region E3 is flattened by etching back the portion formed in E3, the first sealing metal layer 18 and the first electric layer 18 are formed on the surface of the bonding region E3. Since the connecting metal layer 19 is formed, the first sealing metal layer 18 and the first electrical connecting metal layer 19 can be formed on the same level surface with the same thickness, and the first The flatness of the surface of the sealing metal layer 18 and the surface of the first electrical connection metal layer 19 can be improved, and the sealing metal layer 18 between the sensor body 1 and the first package substrate portion 2 can be improved. , 28 and the metal layer 19 for electrical connection It can enhance the yield of the second bonding step of bonding a 29 together directly, thereby improving the manufacturing yield.

また、以上説明した本実施形態のウェハレベルパッケージ構造体１００では、センサ本体１と第１のパッケージ用基板部２と第２のパッケージ用基板部３とでパッケージを含めたセンサ装置である加速度センサが構成されるので、図１１および図１２に示した従来構成の加速度センサに比べて、パッケージを含めた加速度センサの低背化が可能で、しかも、センサウェハ１０と各パッケージウェハ２０，３０とを直接接合する方法として常温接合法のような低温プロセスを採用することができるので、プロセス温度の低温化を図れ、製造時のＩＣ部Ｅ２の絶縁破壊を防止することが可能となる。ここで、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０とが常温接合により接合されている場合には、上述の第１の接合工程および第２の接合工程においてＩＣ部Ｅ２に熱や電界によるストレスがかかることがないので、ＩＣ部Ｅ２の絶縁破壊をより確実に防止することができる。 Further, in the wafer level package structure 100 of the present embodiment described above, an acceleration sensor that is a sensor device including a sensor body 1, a first package substrate unit 2, and a second package substrate unit 3. Therefore, the height of the acceleration sensor including the package can be reduced as compared with the conventional acceleration sensor shown in FIGS. 11 and 12, and the sensor wafer 10 and each of the package wafers 20 and 30 can be reduced. Since a low temperature process such as a room temperature bonding method can be employed as a direct bonding method, the process temperature can be lowered, and the dielectric breakdown of the IC part E2 during manufacturing can be prevented. Here, in the case where the sensor wafer 10, the first package wafer 20 and the second package wafer 30 are bonded by room temperature bonding, the IC portion E2 is formed in the first bonding process and the second bonding process described above. Since stress due to heat or an electric field is not applied, the dielectric breakdown of the IC portion E2 can be more reliably prevented.

また、本実施形態のウェハレベルパッケージ構造体１００は、センサウェハ１０がＳＯＩウェハを用いて形成され、第１のパッケージウェハ２０および第２のパッケージウェハ３０がそれぞれシリコンウェハを用いて形成されているので、センサウェハ１０と各パッケージウェハ２０，３０との線膨張率差に起因して撓み部１３に発生する応力を低減でき、線膨張率差に起因した応力が上記ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に与える影響を低減できるから、センサ部Ｅ１の出力特性の温度依存性を小さくすることが可能となる。なお、本実施形態では、センサウェハ１０がＳＯＩウェハを加工して形成してあり、ＳＯＩウェハが第１の半導体ウェハを構成しているが、第１の半導体ウェハは、ＳＯＩウェハに限らず、例えば、シリコンウェハでもよい。また、本実施形態では、上述のように、第１のパッケージウェハ２０が第１のシリコンウェハを加工して形成され、第２のパッケージウェハ３０が第２のシリコンウェハを加工して形成されており、第１のシリコンウェハが第２の半導体ウェハを構成し、第２のシリコンウェハが第３の半導体ウェハを構成している。また、第１〜第３の半導体ウェハはウェハ材料がシリコンで共通しているが、第１〜第３の半導体ウェハのウェハ材料はシリコンに限らず、他の半導体でもよい。 In the wafer level package structure 100 of the present embodiment, the sensor wafer 10 is formed using an SOI wafer, and the first package wafer 20 and the second package wafer 30 are each formed using a silicon wafer. The stress generated in the bent portion 13 due to the difference in linear expansion coefficient between the sensor wafer 10 and each package wafer 20 and 30 can be reduced, and the stress due to the difference in linear expansion coefficient is output from the bridge circuits Bx, By, Bz. Since the influence on the signal can be reduced, the temperature dependence of the output characteristic of the sensor unit E1 can be reduced. In the present embodiment, the sensor wafer 10 is formed by processing an SOI wafer, and the SOI wafer constitutes the first semiconductor wafer. However, the first semiconductor wafer is not limited to the SOI wafer, for example, A silicon wafer may be used. In the present embodiment, as described above, the first package wafer 20 is formed by processing the first silicon wafer, and the second package wafer 30 is formed by processing the second silicon wafer. The first silicon wafer constitutes the second semiconductor wafer, and the second silicon wafer constitutes the third semiconductor wafer. In addition, although the first to third semiconductor wafers have a common wafer material of silicon, the wafer materials of the first to third semiconductor wafers are not limited to silicon but may be other semiconductors.

ところで、上述の実施形態ではセンサ装置としてピエゾ形の加速度センサを例示したが、センサ装置はピエゾ抵抗形の加速度センサに限らず、例えば、容量形の加速度センサや、ジャイロセンサや、熱形の赤外線センサなどでもよく、センサ本体の構造によっては、第２のパッケージ用基板部を用いることなくセンサ本体と第１のパッケージ用基板部とでセンサ装置を構成することができる。 By the way, in the above-described embodiment, the piezo-type acceleration sensor is exemplified as the sensor device. However, the sensor device is not limited to the piezoresistive type acceleration sensor. For example, a capacitive acceleration sensor, a gyro sensor, or a thermal infrared ray is used. Depending on the structure of the sensor body, the sensor device can be configured by the sensor body and the first package substrate part without using the second package substrate part.

実施形態におけるウェハレベルパッケージ構造体を示し、（ａ）は概略平面図、（ｂ）は概略側面図、（ｃ）は要部概略断面図である。The wafer level package structure in embodiment is shown, (a) is a schematic plan view, (b) is a schematic side view, (c) is a principal part schematic sectional drawing. 同上におけるセンサ装置を示す概略断面図である。It is a schematic sectional drawing which shows the sensor apparatus same as the above. 同上におけるセンサ装置を示し、（ａ）は要部概略断面図、（ｂ）は他の要部概略断面図である。The sensor apparatus in the same as above is shown, (a) is a principal part schematic sectional drawing, (b) is another principal part schematic sectional drawing. 同上におけるセンサ本体を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。The sensor main body in the same as above is shown, (a) is a schematic plan view, (b) is a schematic sectional view. 同上におけるセンサ本体の要部概略断面図である。It is a principal part schematic sectional drawing of the sensor main body in the same as the above. 同上におけるセンサ部の回路図である。It is a circuit diagram of the sensor part in the same as the above. 同上における第１のパッケージ用基板部を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。The 1st board | substrate part for packages in the same as the above is shown, (a) is a schematic plan view, (b) is A-A 'schematic sectional drawing of (a). 同上における第１のパッケージ用基板部の下面図である。It is a bottom view of the 1st substrate part for packages in the same as the above. 同上における第２のパッケージ用基板部を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。The 2nd board | substrate part for packages in the same as the above is shown, (a) is a schematic plan view, (b) is a schematic sectional drawing. 同上におけるウェハレベルパッケージ構造体の製造方法を説明するための主要工程断面図である。It is principal process sectional drawing for demonstrating the manufacturing method of the wafer level package structure in the same as the above. 従来例のセンサ装置の概略断面図である。It is a schematic sectional drawing of the sensor apparatus of a prior art example. 同上のセンサ装置の概略分解斜視図である。It is a schematic exploded perspective view of a sensor apparatus same as the above.

Explanation of symbols

１センサ本体
２第１のパッケージ用基板部
３第２のパッケージ用基板部
１０センサウェハ
２０第１のパッケージウェハ
２４貫通孔配線
３０第２のパッケージウェハ
１００ウェハレベルパッケージ構造体
Ｅ１センサ部
Ｅ２ＩＣ部 DESCRIPTION OF SYMBOLS 1 Sensor main body 2 1st package substrate part 3 2nd package substrate part 10 Sensor wafer 20 1st package wafer 24 Through-hole wiring 30 2nd package wafer 100 Wafer level package structure E1 Sensor part E2 IC part

Claims

A sensor wafer comprising a sensor body in which the IC unit cooperating with the sensing unit and the sensing unit is formed from a first semiconductor wafer having a plurality formation, a plurality of which are joined to each of the sensor body at one surface side of the sensor wafer first A first package wafer made of a second semiconductor wafer in which a through-hole wiring electrically connected to the IC portion is formed for each package substrate portion, and each sensor body on the other surface side of the sensor wafer. A second package wafer comprising a third semiconductor wafer having a plurality of second package substrate portions ,
In the sensor wafer, a sensor part having a sensing part is formed in the center part for each sensor body on one surface side, an IC part is formed so as to surround the sensor part, and a connection region part is formed so as to surround the IC part. In addition, a frame-shaped first sealing metal layer is formed in the connection region, and a first electrical connection metal layer is formed inside the first sealing metal layer,
In the first package wafer, on the surface on the sensor wafer side, a frame-shaped second sealing metal layer is formed over the entire circumference of each peripheral portion of the first package substrate, and the second A second electrical connection metal layer electrically connected to the through-hole wiring is formed on the inner side of the sealing metal layer,
The first sealing metal layer and the first electrical connection metal layer are formed with the same thickness on the same level surface of the sensor wafer, and the second sealing metal layer and the second electrical connection are formed. And a metal layer for forming the same thickness on the same level surface of the first package wafer,
The sensor wafer and the first package wafer are bonded to each other by the normal temperature bonding between the activated sealing metal layers and the metal layers for electrical connection, and the sensor wafer and the second package wafer are bonded to each other at the activated bonding surfaces. A wafer level package structure characterized by being bonded by room temperature bonding .

2. A sensor device divided from the wafer level package structure according to claim 1 into the size of a sensor main body.