JP2007171153A - Sensor element - Google Patents

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Yoshiyuki Takegawa
宜志 竹川
Toru Baba
徹 馬場
Takashi Okuto
崇史 奥戸
Yuji Suzuki
裕二 鈴木
Kazushi Kataoka
万士 片岡
Takashi Saijo
隆司 西條
Koji Goto
浩嗣 後藤
Hisakazu Miyajima
久和 宮島
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Panasonic Electric Works Co Ltd
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Matsushita Electric Works Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a sensor element capable of decreasing the residual stress generated at connection of a sensor wafer to a package wafer. <P>SOLUTION: The sensor wafer 10 which forms a plurality of sensor substrates 1 (sensor body), having a sensing part, a first package wafer 20 which forms a plurality of penetration hole wiring forming substrates 2 (substrate part for the first package), and a second package wafer 30, which forms the plurality of cover substrates 3 (substrate part for the second package), are connected at an ambient temperature on the wafer level. The sensor element is formed, by cutting from a formed wafer level package structure 100 into a predetermined size. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、例えば、加速度センサエレメント、ジャイロセンサエレメントなどのセンサエレメントに関するものである。   The present invention relates to a sensor element such as an acceleration sensor element or a gyro sensor element.

近年、チップサイズパッケージ（Chip Size Package：ＣＳＰ）を有するセンサエレメントとして、ウェハレベルパッケージング技術を利用して形成したセンサエレメントが各所で研究開発されている（例えば、特許文献１参照）。   In recent years, as a sensor element having a chip size package (CSP), a sensor element formed by using a wafer level packaging technique has been researched and developed in various places (for example, see Patent Document 1).

ここにおいて、上記特許文献１には、図２０（ａ）に示すように、複数のＭＥＭＳ（Micro Electro Mechanical System）素子２１１およびＭＥＭＳ素子２１１のセンシング部（図示せず）に電気的に接続された金属配線（引き出し電極）２１７を形成したセンサウェハ２１０と、金属配線２１７に電気的に接続される貫通孔配線２２４およびＭＥＭＳ素子２１１を気密封止する空間を形成するための凹所２２１を形成したパッケージウェハ２２０とを対向させてから、図２０（ｂ）に示すようにセンサウェハ２１０とパッケージウェハ２２０とをウェハレベルで貼り合わせることでウェハレベルパッケージ構造体２００を形成し、ウェハレベルパッケージ構造体２００から個々のセンサエレメントに分割する技術が開示されている。なお、このようにして製造されたセンサエレメントは、センサウェハ２１０から切り出された部分がセンサ基板（センサ本体）を構成し、パッケージウェハ２２０から切り出された部分がパッケージ用基板を構成している。   Here, in Patent Document 1, as shown in FIG. 20A, a plurality of MEMS (Micro Electro Mechanical System) elements 211 and a sensing unit (not shown) of the MEMS elements 211 are electrically connected. A package in which a sensor wafer 210 on which metal wiring (leading electrode) 217 is formed, a through hole wiring 224 electrically connected to the metal wiring 217, and a recess 221 for forming a space for hermetically sealing the MEMS element 211 is formed. After facing the wafer 220, the wafer level package structure 200 is formed by bonding the sensor wafer 210 and the package wafer 220 at the wafer level as shown in FIG. A technique of dividing into individual sensor elements is disclosed. In the sensor element manufactured as described above, a portion cut out from the sensor wafer 210 constitutes a sensor substrate (sensor body), and a portion cut out from the package wafer 220 constitutes a package substrate.

ここで、センサウェハ２１０におけるパッケージウェハ２２０との対向面には、各センサエレメントに対応する領域ごとに、ＭＥＭＳ素子２１１および当該ＭＥＭＳ素子２１１に電気的に接続された金属配線２１７を囲む第１の封止用接合金属層（封止用下地金属膜）２１８が形成され、パッケージウェハ２２０におけるセンサウェハ２１０との対向面には、各センサエレメントに対応する領域ごとに、凹所２２１を囲み第１の封止用接合金属層２１８に対向する第２の封止用接合金属層（封止用下地金属膜）２２８が形成されている。   Here, on the surface of the sensor wafer 210 facing the package wafer 220, the first seal surrounding the MEMS element 211 and the metal wiring 217 electrically connected to the MEMS element 211 is provided for each region corresponding to each sensor element. A fastening bonding metal layer (sealing base metal film) 218 is formed, and the first surface of the package wafer 220 facing the sensor wafer 210 is surrounded by a recess 221 for each region corresponding to each sensor element. A second sealing bonding metal layer (sealing base metal film) 228 is formed opposite to the stopper bonding metal layer 218.

また、センサウェハ２１０は、第１の封止用接合金属層２１８よりも内側で金属配線２１７と電気的に接続された第１の接続用接合金属層２１９が形成され、パッケージウェハ２２０は、第２の封止用接合金属層２２８よりも内側に貫通孔配線２２４と電気的に接続された第２の接続用接合金属層２２９が形成されている。   Further, the sensor wafer 210 is formed with a first connection bonding metal layer 219 that is electrically connected to the metal wiring 217 inside the first sealing bonding metal layer 218, and the package wafer 220 includes the second A second connecting bonding metal layer 229 that is electrically connected to the through-hole wiring 224 is formed inside the sealing bonding metal layer 228.

そして、上述のウェハレベルパッケージ構造体２００は、センサウェハ２１０の第１の封止用接合金属層２１８とパッケージウェハ２２０の第２の封止用接合金属層２２８とが例えばＡｕＳｎなどの半田からなる第１の半田部２３８を介して接合されるとともに、第１の接続用接合金属層２１９と第２の接続用接合金属層２２９とが第２の半田部２３９を介して接合されている。   In the wafer level package structure 200 described above, the first sealing bonding metal layer 218 of the sensor wafer 210 and the second sealing bonding metal layer 228 of the package wafer 220 are made of solder such as AuSn. The first connecting bonding metal layer 219 and the second connecting bonding metal layer 229 are bonded via the second solder portion 239 while being bonded via the first solder portion 238.

ところで、ＭＥＭＳとしては、加速度センサやジャイロセンサなどが広く知られており、加速度センサとしては、加速度が印加されたときのピエゾ抵抗からなるゲージ抵抗のひずみによる抵抗値の変化により加速度を検出するピエゾ抵抗形の加速度センサや、加速度が印加されたときの固定電極と可動電極との間の静電容量の変化により加速度を検出する容量形の加速度センサなどが知られている。   By the way, an acceleration sensor, a gyro sensor, and the like are widely known as MEMS, and as an acceleration sensor, a piezoelectric element that detects acceleration by a change in resistance value due to a strain of a gauge resistance composed of a piezoresistor when acceleration is applied. A resistance-type acceleration sensor, a capacitance-type acceleration sensor that detects acceleration based on a change in capacitance between a fixed electrode and a movable electrode when acceleration is applied, and the like are known.

ピエゾ抵抗形の加速度センサとしては、矩形枠状のフレーム部の内側に配置される重り部が一方向へ延長された撓み部を介してフレーム部に揺動自在に支持された片持ち式のものや、枠状のフレーム部の内側に配置される重り部が相反する２方向へ延長された一対の撓み部を介してフレーム部に揺動自在に支持された両持ち式のものなどが提案されており、近年では、枠状のフレーム部の内側に配置される重り部が四方へ延長された４つの撓み部を介してフレーム部に揺動自在に支持され、互いに直交する３方向それぞれの加速度を各別に検出可能なものも提案されている（例えば、特許文献２，３参照）。   As a piezoresistive acceleration sensor, a cantilever type is supported in such a manner that a weight portion arranged inside a rectangular frame-like frame portion is swingably supported by the frame portion via a bending portion extended in one direction. Also proposed is a dual-support type that is swingably supported by the frame portion through a pair of flexure portions that are extended in two opposite directions with weight portions arranged inside the frame-shaped frame portion. In recent years, a weight portion arranged inside a frame-like frame portion is supported by the frame portion through four flexible portions extended in four directions so as to be swingable, and accelerations in three directions orthogonal to each other. Have been proposed (see, for example, Patent Documents 2 and 3).

なお、上述のピエゾ抵抗形の加速度センサでは、重り部および撓み部が可動部を構成し、ピエゾ抵抗がセンシング部を構成している。また、容量形の加速度センサ（例えば、特許文献４参照）やジャイロセンサ（例えば、特許文献５参照）では、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成しており、固定電極と可動電極とによりセンシング部を構成している。
特開２００５−２５１８９８号公報 特開２００４−１０９１１４号公報 特開２００４−２３３０７２号公報 特開２００４−０２８９１２号公報 特開２００５−２９２１１７号公報 In the piezoresistive acceleration sensor described above, the weight portion and the bending portion constitute a movable portion, and the piezoresistor constitutes a sensing portion. Further, in a capacitive acceleration sensor (see, for example, Patent Document 4) and a gyro sensor (see, for example, Patent Document 5), a weight part provided with a movable electrode, a weight part also serving as a movable electrode, and the like constitute a movable part. The sensing unit is configured by the fixed electrode and the movable electrode.
JP 2005-251898 A JP 2004-109114 A JP 2004-233072 A JP 2004-028912 A JP 2005-292117 A

上記特許文献１に記載のウェハレベルパッケージング技術を利用して形成されたセンサエレメントでは、パッケージウェハ２２０側に形成されている第２の接続用接合金属層２２９と第２の封止用接合金属層２２８とが同一平面上において略同じ高さに形成されている一方で、センサウェハ２１０側では第１の接続用接合金属層２１９の形成面を含む平面に対して第１の接続用接合金属層２１９と第１の封止用接合金属層２２８とで高さが異なっており、第２の接続用接合金属層２２９と第１の接続用接合金属層２１９との間の距離と、第２の封止用接合金属層２２８と第１の封止用接合金属層２１８との間の距離との距離差を吸収して接続用接合金属層２２９，２１９同士および封止用接合金属層２２８，２１８同士を接合するために、製造にあたっては、第２の接続用接合金属層２２９および第２の封止用接合金属層２２８それぞれにおける接合箇所に所定量の半田をソルダーシュート法により供給してから、センサウェハ２１０とパッケージウェハ２２０とを重ね合わせてリフローを行っているので、接合界面近傍の残留応力が大きくなって当該残留応力に起因してセンサ特性がばらついてしまう。なお、半田としてＡｕＳｎを用いる場合には、リフローの工程のプロセス温度が２８０℃以上になる。   In the sensor element formed using the wafer level packaging technique described in Patent Document 1, the second connecting bonding metal layer 229 and the second sealing bonding metal formed on the package wafer 220 side are used. While the layer 228 is formed at substantially the same height on the same plane, the first connection bonding metal layer is formed on the sensor wafer 210 side with respect to the plane including the formation surface of the first connection bonding metal layer 219. 219 and the first sealing bonding metal layer 228 have different heights, the distance between the second connecting bonding metal layer 229 and the first connecting bonding metal layer 219, By absorbing the distance difference between the sealing bonding metal layer 228 and the distance between the first sealing bonding metal layer 218, the connecting bonding metal layers 229 and 219 and the sealing bonding metal layers 228 and 218 are absorbed. Made to join together At this time, a predetermined amount of solder is supplied by solder soldering methods to the joint portions of the second connection bonding metal layer 229 and the second sealing bonding metal layer 228, and then the sensor wafer 210 and the package wafer 220 are bonded to each other. Since the reflow is performed by superimposing, the residual stress in the vicinity of the bonding interface increases, and the sensor characteristics vary due to the residual stress. When AuSn is used as the solder, the process temperature in the reflow process is 280 ° C. or higher.

本発明は上記事由に鑑みて為されたものであり、その目的は、センサウェハとパッケージウェハとの接合時に発生する残留応力の低減が可能なセンサエレメントを提供することにある。   The present invention has been made in view of the above reasons, and an object of the present invention is to provide a sensor element capable of reducing a residual stress generated when a sensor wafer and a package wafer are joined.

請求項１の発明は、センシング部を有するセンサ本体を複数形成した１枚のセンサウェハと少なくとも１枚のパッケージウェハとをウェハレベルで常温接合してから所定のサイズに切断されてなることを特徴とする。   The invention of claim 1 is characterized in that one sensor wafer formed with a plurality of sensor bodies having a sensing unit and at least one package wafer are bonded at room temperature at room temperature and then cut into a predetermined size. To do.

この発明によれば、センサウェハとパッケージウェハとをウェハレベルで常温接合してから所定のサイズに切断されているので、従来のように接合箇所ごとに半田を供給してからリフローのような熱処理を行ってから所定のサイズに切断されたセンサエレメントに比べて、センサウェハとパッケージウェハとの接合時に発生する残留応力の低減が可能となる。   According to the present invention, since the sensor wafer and the package wafer are bonded at the wafer level at room temperature and then cut into a predetermined size, the solder is supplied to each bonded portion and heat treatment such as reflow is performed. Compared to a sensor element that has been cut to a predetermined size after being performed, it is possible to reduce the residual stress that occurs when the sensor wafer and the package wafer are joined.

請求項２の発明は、請求項１の発明において、センサ本体は、センシング部と協働する集積回路が形成されてなることを特徴とする。   According to a second aspect of the present invention, in the first aspect of the invention, the sensor body is formed with an integrated circuit that cooperates with the sensing unit.

この発明によれば、センサエレメントと、センシング部と協働する集積回路を形成したＩＣチップとを１つのパッケージに収納したセンサモジュールに比べて小型化および低コスト化を図れ、また、センシング部と集積回路との間の配線長を短くすることができ、センサ性能の向上を図れる。   According to the present invention, it is possible to reduce the size and cost as compared with a sensor module in which a sensor element and an IC chip that forms an integrated circuit that cooperates with a sensing unit are housed in a single package. The wiring length with the integrated circuit can be shortened, and the sensor performance can be improved.

請求項３の発明は、請求項１または請求項２の発明において、センサウェハとパッケージウェハとが金属−金属、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されてなることを特徴とする。 The invention according to claim 3, in the invention of claim 1 or claim 2, the metal and the sensor wafer and the package wafer - metal, Si-Si, Si-SiO 2, 1 pair selected from SiO 2 groups -SiO 2 It is characterized in that it is joined by room temperature joining in the combination of

この発明によれば、センサウェハとパッケージウェハとの接合時に発生する残留応力の低減が可能となる。   According to the present invention, it is possible to reduce the residual stress generated when the sensor wafer and the package wafer are joined.

請求項４の発明は、請求項１または請求項２の発明において、少なくとも１枚のパッケージウェハには、センサ本体に対応する領域ごとにセンサ本体のセンシング部に電気的に接続される貫通孔配線が形成されており、当該１枚のパッケージウェハとセンサウェハとの封止用接合金属層同士および接続用接合金属層同士が金属−金属の常温接合により接合されてなることを特徴とする。   According to a fourth aspect of the present invention, in the first or second aspect of the present invention, the at least one package wafer has a through-hole wiring electrically connected to a sensing portion of the sensor main body for each region corresponding to the sensor main body. The bonding metal layers for sealing and the bonding metal layers for connection between the one package wafer and the sensor wafer are bonded to each other by metal-metal room temperature bonding.

この発明によれば、１枚のパッケージウェハとセンサウェハとの封止用接合金属層同士および接続用接合金属層同士を同時に常温接合することができる。   According to this invention, the bonding metal layers for sealing and the bonding metal layers for connection between one package wafer and the sensor wafer can be simultaneously bonded at room temperature.

請求項５の発明は、請求項１または請求項２の発明において、少なくとも１枚のパッケージウェハには、センサ本体に対応する領域ごとにセンサ本体のセンシング部に電気的に接続される貫通孔配線が形成されており、当該１枚のパッケージウェハとセンサウェハとは、周部同士がＳｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合され、接続用接合金属層同士が金属−金属の常温接合により接合されてなることを特徴とする。 According to a fifth aspect of the present invention, in the first or second aspect of the present invention, at least one package wafer has a through-hole wiring electrically connected to a sensing portion of the sensor main body for each region corresponding to the sensor main body. The one package wafer and the sensor wafer are bonded by room-temperature bonding of a set of combinations in which peripheral portions are selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. The connecting metal layers for connection are bonded by metal-metal room temperature bonding.

この発明によれば、センサウェハとパッケージウェハとの接合時に発生する残留応力の低減が可能となる。   According to the present invention, it is possible to reduce the residual stress generated when the sensor wafer and the package wafer are joined.

請求項６の発明は、請求項４または請求項５の発明において、金属−金属の組み合わせが、Ａｕ−Ａｕであることを特徴とする。   The invention of claim 6 is characterized in that, in the invention of claim 4 or claim 5, the metal-metal combination is Au-Au.

この発明によれば、金属−金属の組み合わせが、化学的に安定なＡｕ−Ａｕの組み合わせなので、製造歩留まりを向上できるとともに接合安定性を向上できる。   According to the present invention, since the metal-metal combination is a chemically stable Au—Au combination, the manufacturing yield can be improved and the junction stability can be improved.

請求項７の発明は、請求項４または請求項５の発明において、金属−金属の組み合わせが、Ｃｕ−Ｃｕであることを特徴とする。   The invention of claim 7 is characterized in that, in the invention of claim 4 or claim 5, the metal-metal combination is Cu-Cu.

この発明によれば、各接続用接合金属層の低抵抗化を図れる。   According to this invention, it is possible to reduce the resistance of each joint metal layer for connection.

請求項８の発明は、請求項４または請求項５の発明において、金属−金属の組み合わせが、Ａｌ−Ａｌであることを特徴とする。   The invention of claim 8 is characterized in that, in the invention of claim 4 or claim 5, the metal-metal combination is Al-Al.

この発明によれば、Ａｕ−Ａｕの組み合わせを採用する場合に比べて、材料コストを低減することができる。   According to this invention, material cost can be reduced compared with the case where the combination of Au-Au is employ | adopted.

請求項９の発明は、請求項１ないし請求項８の発明において、センサウェハに対して貫通孔配線が形成されたパッケージウェハとは反対側に常温接合するパッケージウェハとセンサウェハとが、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されてなることを特徴とする。 The invention of claim 9 is the invention of claim 1 to claim 8, wherein the sensor wafer and the package wafer bonded at room temperature to the opposite side of the package wafer having the through-hole wiring formed on the sensor wafer are Si-Si, It is characterized by being bonded by a room temperature bonding of a set of combinations selected from the group of Si—SiO 2 and SiO 2 —SiO 2 .

この発明によれば、センサウェハに対して貫通孔配線が形成されたパッケージウェハとは反対側に常温接合するパッケージウェハとセンサウェハとの接合時に発生する残留応力を低減することができる。   According to the present invention, it is possible to reduce the residual stress generated when the sensor wafer is bonded to the package wafer that is bonded at room temperature to the opposite side of the package wafer on which the through-hole wiring is formed with respect to the sensor wafer.

請求項１の発明では、センサウェハとパッケージウェハとの接合時に発生する残留応力の低減が可能となるという効果がある。   According to the first aspect of the invention, there is an effect that it is possible to reduce the residual stress generated when the sensor wafer and the package wafer are joined.

（実施形態１）
以下、本実施形態のセンサエレメントについて図１〜図１１を参照しながら説明する。 (Embodiment 1)
Hereinafter, the sensor element of the present embodiment will be described with reference to FIGS.

本実施形態のセンサエレメントは、加速度センサエレメントであり、図１（ｃ）および図２に示すように後述のセンシング部が形成されたセンサ基板（センサ本体）１と、センサ基板１のセンシング部に電気的に接続される貫通孔配線２４を有しセンサ基板１の一表面側（図１（ｃ）の上面側）に封着された貫通孔配線形成基板（第１のパッケージ用基板部）２と、センサ基板１の他表面側（図１（ｃ）の下面側）に封着されたカバー基板（第２のパッケージ用基板部）３とを備えている。ここにおいて、センサ基板１および貫通孔配線形成基板２およびカバー基板３の外周形状は矩形状であり、貫通孔配線形成基板２およびカバー基板３はセンサ基板１と同じ外形寸法に形成されている。なお、図１（ｃ）は図２のＡ−Ａ’概略断面図である。   The sensor element of the present embodiment is an acceleration sensor element. As shown in FIGS. 1C and 2, a sensor substrate (sensor body) 1 on which a sensing unit described later is formed, and a sensing unit of the sensor substrate 1 are provided. A through-hole wiring forming substrate (first package substrate portion) 2 having a through-hole wiring 24 electrically connected and sealed to one surface side (upper surface side in FIG. 1C) of the sensor substrate 1 And a cover substrate (second package substrate portion) 3 sealed on the other surface side of the sensor substrate 1 (the lower surface side in FIG. 1C). Here, the outer peripheral shapes of the sensor substrate 1, the through-hole wiring formation substrate 2, and the cover substrate 3 are rectangular, and the through-hole wiring formation substrate 2 and the cover substrate 3 are formed to have the same outer dimensions as the sensor substrate 1. FIG. 1C is a schematic cross-sectional view taken along the line A-A ′ of FIG.

上述のセンサ基板１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、貫通孔配線形成基板２は第１のシリコンウェハを加工することにより形成し、カバー基板３は第２のシリコンウェハを加工することにより形成してある。なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコンウェハの厚さを２００μｍ〜３００μｍ程度、第２のシリコンウェハの厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。   The sensor substrate 1 described above processes an SOI wafer having an n-type silicon layer (active layer) 10c on an insulating layer (buried oxide film) 10b made of a silicon oxide film on a support substrate 10a made of a silicon substrate. The through-hole wiring forming substrate 2 is formed by processing the first silicon wafer, and the cover substrate 3 is formed by processing the second silicon wafer. In this embodiment, the thickness of the support substrate 10a in the SOI wafer is about 300 μm to 500 μm, the thickness of the insulating layer 10b is about 0.3 μm to 1.5 μm, and the thickness of the silicon layer 10c is about 4 μm to 10 μm. The thickness of the first silicon wafer is about 200 μm to 300 μm, and the thickness of the second silicon wafer is about 100 to 300 μm. However, these numerical values are not particularly limited. The surface of the silicon layer 10c, which is the main surface of the SOI wafer, is a (100) plane.

センサ基板１は、図４〜図６に示すように、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図１（ｃ）および図４（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ基板１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。   As shown in FIGS. 4 to 6, the sensor substrate 1 includes a frame portion 11 having a frame shape (in this embodiment, a rectangular frame shape), and a weight portion 12 arranged inside the frame portion 11 is on one surface side. In FIG. 1 (c) and FIG. 4 (b), the frame portion 11 is swingably supported through four flexible strip-like bent portions 13 having flexibility. In other words, the sensor substrate 1 is swingably supported by the frame portion 11 via the four flexure portions 13 in which the weight portion 12 disposed inside the frame-shaped frame portion 11 extends from the weight portion 12 in four directions. Has been. Here, the frame portion 11 is formed using the above-described SOI wafer support substrate 10a, insulating layer 10b, and silicon layer 10c. On the other hand, the bending part 13 is formed using the silicon layer 10c in the above-described SOI wafer, and is sufficiently thinner than the frame part 11.

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサ基板１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ基板１の上記他表面側（図１（ｃ）および図４（ｂ）の下面側）へ離間して位置している。なお、センサ基板１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。   The weight part 12 is continuously integrated with each of the rectangular parallelepiped core part 12a supported by the frame part 11 via the four flexure parts 13 and the four corners of the core part 12a when viewed from the one surface side of the sensor substrate 1. And four accompanying portions 12b having a rectangular parallelepiped shape connected to each other. In other words, the weight portion 12 is formed integrally with the core portion 12a and the core portion 12a in which the other end portion of each bending portion 13 whose one end portion is connected to the inner side surface of the frame portion 11 is connected to the outer surface. It has four accompanying parts 12b arranged in the space between the part 12a and the frame part 11. That is, each appendage portion 12b is disposed in a space surrounded by the frame portion 11 and the core portion 12a and the two bent portions 13 and 13 extending in a direction orthogonal to each other when viewed from the one surface side of the sensor substrate 1. In addition, a slit 14 is formed between each of the accompanying portions 12b and the frame portion 11, and the interval between the adjacent accompanying portions 12b with the bending portion 13 interposed therebetween is longer than the width dimension of the bending portion 13. Yes. Here, the core portion 12a is formed using the above-described SOI wafer support substrate 10a, the insulating layer 10b, and the silicon layer 10c, and each accompanying portion 12b is formed using the SOI wafer support substrate 10a. It is. Thus, the surface of each associated portion 12b on the one surface side of the sensor substrate 1 is from the plane including the surface of the core portion 12a to the other surface side of the sensor substrate 1 (see FIG. 1 (c) and FIG. 4 (b)). (Lower surface side). Note that the above-described frame portion 11, weight portion 12, and each bending portion 13 of the sensor substrate 1 may be formed using a lithography technique and an etching technique.

ところで、図４（ａ），（ｂ）それぞれの右下に示したように、センサ基板１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ基板１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。   By the way, as shown in the lower right of each of FIGS. 4A and 4B, one direction along one side of the frame portion 11 in a plane parallel to the one surface of the sensor substrate 1 is the positive direction of the x axis. If one direction along the side orthogonal to the one side is defined as the positive direction of the y-axis and one direction of the thickness direction of the sensor substrate 1 is defined as the positive direction of the z-axis, the weight portion 12 is extended in the x-axis direction. The pair of flexible portions 13 and 13 sandwiching the core portion 12a and the pair of flexible portions 13 and 13 extending in the y-axis direction and sandwiching the core portion 12a are supported by the frame portion 11. Will be. In the orthogonal coordinates defined by the three axes of the above-described x axis, y axis, and z axis, the center position of the weight portion 12 on the surface of the portion of the sensor substrate 1 formed by the silicon layer 10c is the origin.

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図４（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図４（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図７における左側のブリッジ回路Ｂｘを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。   The bending portion 13 (the bending portion 13 on the right side of FIG. 4A) extended from the core portion 12a of the weight portion 12 in the positive direction of the x-axis is a pair of piezoresistors Rx2 and Rx4 in the vicinity of the core portion 12a. Is formed, and one piezoresistor Rz2 is formed in the vicinity of the frame portion 11. On the other hand, the bending portion 13 (the bending portion 13 on the left side of FIG. 4A) extended from the core portion 12a of the weight portion 12 in the negative direction of the x-axis is a pair of piezoresistors Rx1 in the vicinity of the core portion 12a. , Rx3 are formed, and one piezoresistor Rz3 is formed in the vicinity of the frame portion 11. Here, the four piezoresistors Rx1, Rx2, Rx3, and Rx4 formed in the vicinity of the core portion 12a are formed to detect acceleration in the x-axis direction, and the planar shape is an elongated rectangular shape. The wiring is formed so that the longitudinal direction thereof coincides with the longitudinal direction of the bending portion 13, and the wiring (the diffusion layer wiring formed on the sensor substrate 1, the metal wiring 17 is formed so as to constitute the left bridge circuit Bx in FIG. 7. Etc.). Note that the piezoresistors Rx1 to Rx4 are formed in a stress concentration region where stress is concentrated in the bent portion 13 when acceleration in the x-axis direction is applied.

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図４（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図４（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図７における中央のブリッジ回路Ｂｙを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。   Further, the bending portion 13 (the upper bending portion 13 in FIG. 4A) extended from the core portion 12a of the weight portion 12 in the positive direction of the y-axis is a pair of piezoresistors Ry1, in the vicinity of the core portion 12a. Ry3 is formed, and one piezoresistor Rz1 is formed in the vicinity of the frame portion 11. On the other hand, the bending portion 13 (the lower bending portion 13 in FIG. 4A) extended from the core portion 12a of the weight portion 12 in the negative direction of the y-axis is a pair of piezoresistors Ry2 in the vicinity of the core portion 12a. , Ry4 are formed, and one piezoresistor Rz4 is formed at the end on the frame part 11 side. Here, the four piezoresistors Ry1, Ry2, Ry3, and Ry4 formed in the vicinity of the core portion 12a are formed to detect acceleration in the y-axis direction, and the planar shape is an elongated rectangular shape. The wiring is formed so that the longitudinal direction thereof coincides with the longitudinal direction of the bending portion 13, and the wiring (the diffusion layer wiring formed on the sensor substrate 1, the metal wiring 17 is formed so as to constitute the central bridge circuit By in FIG. 7. Etc.). Note that the piezoresistors Ry1 to Ry4 are formed in a stress concentration region where stress is concentrated in the flexure 13 when acceleration in the y-axis direction is applied.

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図７における右側のブリッジ回路Ｂｚを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。   Further, the four piezoresistors Rz1, Rz2, Rz3, and Rz4 formed in the vicinity of the frame portion 11 are formed for detecting acceleration in the z-axis direction, and constitute the right bridge circuit Bz in FIG. Thus, they are connected by wiring (a diffusion layer wiring formed on the sensor substrate 1, a metal wiring 17 or the like). However, the piezoresistors Rz1 and Rz4 formed in one set of the bent portions 13 and 13 of the two bent portions 13 and 13 are formed so that the longitudinal direction thereof coincides with the longitudinal direction of the bent portions 13 and 13. On the other hand, the piezoresistors Rz2 and Rz3 formed in the other set of flexures 13 and 13 are formed such that the longitudinal direction coincides with the width direction (short direction) of the flexures 13 and 13. Yes.

なお、図１〜図４では、センサ基板１における金属配線１７のうち第１の接続用接合金属層１９近傍の部位のみを図示してあり、拡散層配線の図示は省略してある。   1 to 4, only the portion of the metal wiring 17 in the sensor substrate 1 near the first connecting metal layer 19 is shown, and the diffusion layer wiring is not shown.

ここで、センサ基板１の動作の一例について説明する。   Here, an example of the operation of the sensor substrate 1 will be described.

いま、センサ基板１に加速度がかかっていない状態で、センサ基板１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図７に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図７に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図７に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図７に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ基板１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ基板１におけるセンシング部を構成している。   Now, assuming that acceleration is applied to the sensor substrate 1 in the positive x-axis direction while no acceleration is applied to the sensor substrate 1, the frame portion 11 is caused by the inertial force of the weight 12 acting in the negative x-axis direction. Accordingly, the weight 12 is displaced, and as a result, the bending portions 13 and 13 whose longitudinal direction is the x-axis direction are bent, and the resistance values of the piezoresistors Rx1 to Rx4 formed in the bending portions 13 and 13 are changed. Will do. In this case, the piezoresistors Rx1 and Rx3 are subjected to tensile stress, and the piezoresistors Rx2 and Rx4 are subjected to compressive stress. In general, a piezoresistor has a characteristic that a resistance value (resistivity) increases when subjected to a tensile stress, and a resistance value (resistivity) decreases when subjected to a compressive stress. Therefore, the piezoresistors Rx1 and Rx3 are resistant. The value increases, and the resistance values of the piezoresistors Rx2 and Rx4 decrease. Therefore, if a constant DC voltage is applied from the external power source between the pair of input terminals VDD and GND shown in FIG. 7, the potential difference between the output terminals X1 and X2 of the left bridge circuit Bx shown in FIG. It changes according to the magnitude of the acceleration in the x-axis direction. Similarly, when acceleration in the y-axis direction is applied, the potential difference between the output terminals Y1 and Y2 of the central bridge circuit By shown in FIG. 7 changes according to the magnitude of the acceleration in the y-axis direction, and the z-axis When the acceleration in the direction is applied, the potential difference between the output terminals Z1 and Z2 of the right bridge circuit Bz shown in FIG. 7 changes according to the magnitude of the acceleration in the z-axis direction. Thus, the above-described sensor substrate 1 detects the change in the output voltage of each of the bridge circuits Bx to Bz, so that the acceleration in the x-axis direction, the y-axis direction, and the z-axis direction that acted on the sensor substrate 1 is detected. Can be detected. In this embodiment, the weight part 12 and each bending part 13 comprise a movable part, and each piezoresistor Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4 constitutes a sensing part in the sensor substrate 1. Yes.

ところで、センサ基板１は、図７に示すように、上述の３つのブリッジ回路Ｂｘ，Ｂｙ，Ｂｚに共通の２つの入力端子ＶＤＤ，ＧＮＤと、ブリッジ回路Ｂｘの２つの出力端子Ｘ１，Ｘ２と、ブリッジ回路Ｂｙの２つの出力端子Ｙ１，Ｙ２と、ブリッジ回路Ｂｚの２つの出力端子Ｚ１，Ｚ２とを備えており、これらの各入力端子ＶＤＤ，ＧＮＤおよび各出力端子Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２が、上記一表面側（つまり、貫通孔配線形成基板２側）に第１の接続用接合金属層１９として設けられており、貫通孔配線形成基板２に形成された貫通孔配線２４と電気的に接続されている。すなわち、センサ基板１には、８つの第１の接続用接合金属層１９が形成され、貫通孔配線形成基板２には、８つの貫通孔配線２４が形成されている。なお、８つの第１の接続用接合金属層１９は、外周形状が矩形状（本実施形態では、正方形状）であり、フレーム部１１の周方向に離間して配置されている（矩形枠状のフレーム部１１の４辺それぞれに２つずつ配置されている）。   Incidentally, as shown in FIG. 7, the sensor substrate 1 includes two input terminals VDD and GND common to the three bridge circuits Bx, By, and Bz described above, two output terminals X1 and X2 of the bridge circuit Bx, Two output terminals Y1 and Y2 of the bridge circuit By and two output terminals Z1 and Z2 of the bridge circuit Bz are provided. These input terminals VDD and GND and output terminals X1, X2, Y1, Y2, and the like. Z1 and Z2 are provided as the first connection bonding metal layer 19 on the one surface side (that is, the through hole wiring forming substrate 2 side), and the through hole wiring 24 formed on the through hole wiring forming substrate 2 is provided. And are electrically connected. That is, eight first connecting bonding metal layers 19 are formed on the sensor substrate 1, and eight through-hole wirings 24 are formed on the through-hole wiring forming substrate 2. Note that the eight first connecting bonding metal layers 19 have a rectangular outer peripheral shape (in this embodiment, a square shape) and are spaced apart in the circumferential direction of the frame portion 11 (rectangular frame shape). 2 are arranged on each of the four sides of the frame part 11).

また、センサ基板１のフレーム部１１上には、フレーム部１１よりも開口面積が大きな枠状（矩形枠状）の第１の封止用接合金属層１８が形成されており、上述の８つの接続用接合金属層１９は、フレーム部１１において第１の封止用接合金属層１８よりも内側に配置されている。要するに、センサ基板１は、第１の封止用接合金属層１８の幅寸法をフレーム部１１の幅寸法に比べて小さく設定し、第１の封止用接合金属層１８と各接続用接合金属層１９とを同一平面上に形成してある。   In addition, a frame-shaped (rectangular frame-shaped) first sealing bonding metal layer 18 having a larger opening area than the frame portion 11 is formed on the frame portion 11 of the sensor substrate 1. The connection bonding metal layer 19 is disposed inside the first sealing bonding metal layer 18 in the frame portion 11. In short, the sensor substrate 1 is set so that the width dimension of the first sealing bonding metal layer 18 is smaller than the width dimension of the frame portion 11, and the first sealing bonding metal layer 18 and each connecting bonding metal. The layer 19 is formed on the same plane.

ここにおいて、センサ基板１は、上記一表面側において上記シリコン層１０ｃ上にシリコン酸化膜とシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、第１の接続用接合金属層１９および第１の封止用接合金属層１８および金属配線１７は絶縁膜１６上に形成されている。   Here, in the sensor substrate 1, an insulating film 16 made of a laminated film of a silicon oxide film and a silicon nitride film is formed on the silicon layer 10c on the one surface side, and a first connecting bonding metal layer 19 is formed. The first sealing bonding metal layer 18 and the metal wiring 17 are formed on the insulating film 16.

また、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、接合用のＡｕ膜と絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とは同一の金属材料により形成されているので、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを同時に形成することができるとともに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを略同じ厚さに形成することができる。なお、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあり、金属配線１７の膜厚は１μｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。   In addition, the first sealing bonding metal layer 18 and the first connecting bonding metal layer 19 have an adhesion improving Ti film interposed between the bonding Au film and the insulating film 16. In other words, the first sealing bonding metal layer 18 and the first connecting bonding metal layer 19 are a laminated film of a Ti film formed on the insulating film 16 and an Au film formed on the Ti film. It is comprised by. In short, since the first connecting bonding metal layer 19 and the first sealing bonding metal layer 18 are formed of the same metal material, the first connecting bonding metal layer 19 and the first sealing metal layer 19 are formed. The bonding metal layer 18 can be formed at the same time, and the first bonding metal layer 19 for connection and the first bonding metal layer 18 for sealing can be formed to have substantially the same thickness. The first sealing bonding metal layer 18 and the first connecting bonding metal layer 19 have a Ti film thickness of 15 to 50 nm and an Au film thickness of 500 nm. The film thickness is set to 1 μm, but these numerical values are merely examples and are not particularly limited. Here, the material of each Au film is not limited to pure gold, and may be added with impurities. In this embodiment, a Ti film is interposed as an adhesion layer for improving adhesion between each Au film and the insulating film 16. However, the material of the adhesion layer is not limited to Ti, and, for example, Cr, Nb Zr, TiN, TaN, etc. may be used.

上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、上記シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されており、上述の金属配線１７は、絶縁膜１６上にスパッタ法や蒸着法などにより成膜した金属膜（例えば、Ａｌ膜、Ａｌ合金膜など）をリソグラフィ技術およびエッチング技術を利用してパターニングすることにより形成されており、金属配線１７は絶縁膜１６に設けたコンタクトホールを通して拡散層配線と電気的に接続されている。また、第１の接続用接合金属層１９と金属配線１７とは、第１の接続用接合金属層１９における金属配線１７との接続部位１９ｂ（図３（ｂ）参照）が、貫通孔配線形成基板２におけるセンサ基板１との対向面に形成された後述の変位空間形成用凹部２１内に位置する形で電気的に接続されている。   Each of the above-described piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, and each of the diffusion layer wirings is formed by doping a p-type impurity with an appropriate concentration in each formation site in the silicon layer 10c. The metal wiring 17 described above is formed by patterning a metal film (for example, an Al film, an Al alloy film, etc.) formed on the insulating film 16 by sputtering or vapor deposition using lithography technology and etching technology. The metal wiring 17 is electrically connected to the diffusion layer wiring through a contact hole provided in the insulating film 16. Further, the first connecting metal layer 19 for connection and the metal wiring 17 are connected to the metal wiring 17 in the first connecting metal layer 19 for connection, as shown in FIG. 3B (see FIG. 3B). The substrate 2 is electrically connected so as to be positioned in a later-described displacement space forming recess 21 formed on the surface of the substrate 2 facing the sensor substrate 1.

貫通孔配線形成基板２は、図８〜図１０に示すように、センサ基板１側（図１（ｃ）における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する上述の変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数（本実施形態では、８つ）の貫通孔２２が形成されており、厚み方向の両面および貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、貫通孔配線形成基板２の８つの貫通孔配線２４は当該貫通孔配線形成基板２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。   As shown in FIGS. 8 to 10, the through-hole wiring forming substrate 2 is formed on the surface on the sensor substrate 1 side (the lower surface side in FIG. 1C) with the weight portion 12 and each bending portion 13 of the sensor substrate 1. The above-mentioned displacement space forming recesses 21 that secure the displacement space of the movable portion that is configured are formed, and a plurality (eight in the present embodiment) penetrates in the thickness direction in the peripheral portion of the displacement space formation recesses 21. Through-holes 22 are formed, and an insulating film 23 made of a thermal insulating film (silicon oxide film) is formed across both surfaces in the thickness direction and the inner surface of the through-holes 22. A part of the insulating film 23 is interposed between the inner surface and the inner surface. Here, the eight through-hole wirings 24 of the through-hole wiring forming substrate 2 are formed apart from each other in the circumferential direction of the through-hole wiring forming substrate 2. Moreover, although Cu is adopted as the material of the through-hole wiring 24, it is not limited to Cu, and for example, Ni may be adopted.

また、貫通孔配線形成基板２は、センサ基板１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数（本実施形態では、８つ）の第２の接続用接合金属層２９が形成されている。貫通孔配線形成基板２は、センサ基板１側の表面の周部には、全周に亘って枠状（矩形枠状）の第２の封止用接合金属層２８が形成されており、上述の８つの第２の接続用接合金属層２９は、外周形状が細長の長方形状であり、第２の封止用接合金属層２８よりも内側に配置されている。ここにおいて、第２の接続用接合金属層２９は、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ基板１の金属配線１７よりも外側でセンサ基板１の第１の接続用接合金属層１９と接合されて電気的に接続されるように配置してある。要するに、貫通孔配線形成基板２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の接続用接合金属層１９との位置をずらしてあり、第２の接続用接合金属層２９を、長手方向が第２の封止用接合金属層２８の周方向に一致し且つ貫通孔配線２４と第１の接続用接合金属層１９とに跨る形で配置してある。   In addition, the through-hole wiring forming substrate 2 has a plurality (eight in this embodiment, eight) electrically connected to the respective through-hole wirings 24 on the periphery of the displacement space forming concave portion 21 on the surface on the sensor substrate 1 side. ) Second connecting bonding metal layer 29 is formed. The through-hole wiring forming substrate 2 has a frame-shaped (rectangular frame-shaped) second sealing bonding metal layer 28 formed around the entire periphery of the surface on the sensor substrate 1 side. The eight second connecting bonding metal layers 29 have a rectangular shape whose outer peripheral shape is an elongated shape, and are disposed on the inner side of the second sealing bonding metal layer 28. Here, one end of the second connection bonding metal layer 29 is bonded to the through-hole wiring 24, and the other end side is outside the metal wiring 17 of the sensor substrate 1 and the sensor substrate 1. The first connecting bonding metal layer 19 is bonded and electrically connected. In short, the positions of the through-hole wiring 24 and the first connection bonding metal layer 19 corresponding to the through-hole wiring 24 in the circumferential direction of the through-hole wiring formation substrate 2 are shifted, and the second connection bonding metal layer 29 is arranged such that the longitudinal direction thereof coincides with the circumferential direction of the second sealing bonding metal layer 28 and straddles the through-hole wiring 24 and the first connecting bonding metal layer 19.

また、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とは同一の金属材料により形成されているので、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを同時に形成することができるとともに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを略同じ厚さに形成することができる。なお、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。   The second sealing bonding metal layer 28 and the second connecting bonding metal layer 29 have a Ti film for improving adhesion between the bonding Au film and the insulating film 23. In other words, the second sealing bonding metal layer 28 and the second connecting bonding metal layer 29 are a laminated film of a Ti film formed on the insulating film 23 and an Au film formed on the Ti film. It is comprised by. In short, since the second connecting bonding metal layer 29 and the second sealing bonding metal layer 28 are formed of the same metal material, the second connecting bonding metal layer 29 and the second sealing metal layer 29 are formed. The joint metal layer 28 can be formed at the same time, and the second joint metal layer 29 for connection and the second joint metal layer 28 for sealing can be formed to have substantially the same thickness. The second sealing bonding metal layer 28 and the second connecting bonding metal layer 29 have a Ti film thickness of 15 to 50 nm and an Au film thickness of 500 nm. The numerical value is an example and is not particularly limited. Here, the material of each Au film is not limited to pure gold, and may be added with impurities. In the present embodiment, a Ti film is interposed as an adhesion improving adhesive layer between each Au film and the insulating film 23. However, the material of the adhesion layer is not limited to Ti, and, for example, Cr, Nb Zr, TiN, TaN, etc. may be used.

また、貫通孔配線形成基板２におけるセンサ基板１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。   A plurality of external connection electrodes 25 electrically connected to the respective through-hole wirings 24 are formed on the surface of the through-hole wiring forming substrate 2 opposite to the sensor substrate 1 side. The outer peripheral shape of each external connection electrode 25 is rectangular.

カバー基板３は、図１１に示すように、センサ基板１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板３におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ基板１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、カバー基板３に凹部３１を形成しなくても、センサ基板１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２とカバー基板３との間に形成される。   As shown in FIG. 11, the cover substrate 3 is formed with a recess 31 having a predetermined depth (for example, about 5 μm to 10 μm) that forms a displacement space of the weight portion 12 on the surface facing the sensor substrate 1. Here, the recess 31 is formed using a lithography technique and an etching technique. In the present embodiment, the concave portion 31 that forms the displacement space of the weight portion 12 is formed on the surface of the cover substrate 3 that faces the sensor substrate 1, but the core portion 12a and each associated portion 12b of the weight portion 12 are formed. The thickness of the portion formed using the support substrate 10a of the sensor substrate 1 is compared with the thickness of the portion formed using the support substrate 10a in the frame portion 11 in the thickness direction of the sensor substrate 1. If the weight 12 is made thinner by the allowable displacement amount, the weight portion in the direction intersecting the other surface is formed on the other surface side of the sensor substrate 1 without forming the recess 31 in the cover substrate 3. A gap that enables the displacement of 12 is formed between the weight portion 12 and the cover substrate 3.

ところで、上述の加速度センサエレメントにおけるセンサ基板１と貫通孔配線形成基板２とは、第１の封止用接合金属層１８と第２の封止用接合金属層２８とが接合されるとともに、第１の接続用接合金属層１９と第２の接続用接合金属層２９とが接合され、センサ基板１とカバー基板３とは、互いの対向面の周部同士が接合されている。また、本実施形態の加速度センサエレメントは、図１（ａ），（ｂ）に示すように、上述のＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０と、上述の第１のシリコンウェハに貫通孔配線形成基板２を複数形成した第１のパッケージウェハ２０と、上述の第２のシリコンウェハにカバー基板３を複数形成した第２のパッケージウェハ３０とをウェハレベルで常温接合することでウェハレベルパッケージ構造体１００を形成してから、ダイシング工程により所定のサイズ（所望のチップサイズ）の加速度センサエレメントに切断されている（なお、図１（ｃ）の加速度センサエレメントは図１（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分から切り出されたサイズに形成されている）。したがって、貫通孔配線形成基板２とカバー基板３とがセンサ基板１と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。   By the way, the sensor substrate 1 and the through-hole wiring formation substrate 2 in the acceleration sensor element described above are bonded to the first sealing bonding metal layer 18 and the second sealing bonding metal layer 28, The first connecting bonding metal layer 19 and the second connecting bonding metal layer 29 are bonded to each other, and the sensor substrate 1 and the cover substrate 3 are bonded to each other on the peripheral portions of the opposing surfaces. Further, as shown in FIGS. 1A and 1B, the acceleration sensor element of the present embodiment penetrates the sensor wafer 10 in which a plurality of sensor substrates 1 are formed on the SOI wafer and the first silicon wafer. The first package wafer 20 having a plurality of hole wiring formation substrates 2 formed thereon and the second package wafer 30 having a plurality of cover substrates 3 formed on the second silicon wafer described above are bonded at room temperature to the wafer level. After the package structure 100 is formed, the acceleration sensor element of a predetermined size (desired chip size) is cut by a dicing process (the acceleration sensor element in FIG. 1C is shown in FIG. 1A). The wafer level package structure 100 shown is formed in a size cut out from a portion surrounded by a circle A). Therefore, the through-hole wiring forming substrate 2 and the cover substrate 3 have the same outer size as the sensor substrate 1, and a small chip size package can be realized and manufacture is facilitated.

ここにおいて、本実施形態では、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０との接合方法として、センサ基板１の残留応力を少なくするためにより低温での接合が可能な常温接合法を採用している。常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で接合する。本実施形態では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用接合金属層１８と第２の封止用接合金属層２８とを常温接合するのと同時に、第１の接続用接合金属層１９と第２の接続用接合金属層２９とを常温接合しており、また、上述の常温接合法により、常温下でセンサ基板１のフレーム部１１とカバー基板３の周部とを常温接合している。   Here, in the present embodiment, as a method for joining the sensor wafer 10 to the first package wafer 20 and the second package wafer 30, room temperature contact capable of joining at a lower temperature in order to reduce the residual stress of the sensor substrate 1. The law is adopted. In the room temperature bonding method, each bonding surface is irradiated with argon plasma or ion beam or atomic beam in vacuum before bonding to clean and activate each bonding surface, and then the bonding surfaces are brought into contact with each other. Join at room temperature. In the present embodiment, the first sealing bonding metal layer 18 and the second sealing bonding metal layer 28 are bonded at room temperature by applying an appropriate load at room temperature by the room temperature bonding method described above. At the same time, the first connection bonding metal layer 19 and the second connection bonding metal layer 29 are bonded at room temperature, and the frame portion 11 of the sensor substrate 1 is bonded at room temperature by the above-described room temperature bonding method. The peripheral part of the cover substrate 3 is joined at room temperature.

しかして、本実施形態では、センサウェハ１０と第１のパッケージウェハ２０との封止用接合金属層１８，２８同士および接続用接合金属層１９，２９同士が金属−金属（ここでは、Ａｕ−Ａｕ）の常温接合により接合されており、センサウェハ１０と第２のパッケージウェハ３０とが、Ｓｉ−Ｓｉの常温接合（つまり、ウェハ材料同士の常温接合）となっており、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０とを半田リフローのような熱処理を必要とする方法により接合する場合に比べて、センシング部を構成するピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が熱応力の影響を受けにくくなるという利点がある。また、本実施形態では、センサ基板１と貫通孔配線形成基板２およびカバー基板３とが同じ半導体材料であるＳｉにより形成されているので、センサ基板１と貫通孔配線形成基板２およびカバー基板３との線膨張係数差に起因した応力（センサ基板１における残留応力）が上記ブリッジ回路の出力信号に与える影響を低減でき、貫通孔配線形成基板２およびカバー基板３がセンサ基板１と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、センサ基板１は、ＳＯＩウェハを加工して形成してあるが、ＳＯＩウェハに限らず、例えば、シリコンウェハを加工して形成してもよい。   Therefore, in the present embodiment, the bonding metal layers 18 and 28 for sealing and the bonding metal layers 19 and 29 for connection between the sensor wafer 10 and the first package wafer 20 are metal-metal (here, Au—Au ), The sensor wafer 10 and the second package wafer 30 are Si-Si room temperature bonding (that is, room temperature bonding between wafer materials), and the sensor wafer 10 and the first package are bonded together. The piezo resistors Rx1 to Rx4, Ry1 to Ry4, and Rz1 to Rz4 constituting the sensing unit are heated compared to the case where the wafer 20 and the second package wafer 30 are joined by a method that requires heat treatment such as solder reflow. There is an advantage that it is less susceptible to stress. In the present embodiment, since the sensor substrate 1, the through-hole wiring formation substrate 2, and the cover substrate 3 are formed of Si, which is the same semiconductor material, the sensor substrate 1, the through-hole wiring formation substrate 2, and the cover substrate 3 are used. The stress (residual stress in the sensor substrate 1) caused by the difference in linear expansion coefficient with respect to the output signal of the bridge circuit can be reduced, and the through-hole wiring forming substrate 2 and the cover substrate 3 are made of a material different from that of the sensor substrate 1. Compared with the case where it is formed, variation in sensor characteristics can be reduced. The sensor substrate 1 is formed by processing an SOI wafer. However, the sensor substrate 1 is not limited to an SOI wafer, and may be formed by processing a silicon wafer, for example.

以上説明した本実施形態の加速度センサエレメントは、センサウェハ１０とパッケージウェハ２０，３０とをウェハレベルで常温接合してから所定のサイズに切断されているので、従来のように接合箇所ごとに半田を供給した後にリフローのような熱処理を行ってから所定のサイズに切断されたセンサエレメントに比べて、センサウェハ１０とパッケージウェハ２０，３０との接合時に発生する残留応力の低減が可能となる。   In the acceleration sensor element of the present embodiment described above, the sensor wafer 10 and the package wafers 20 and 30 are bonded at a wafer level at room temperature and then cut into a predetermined size. Compared to the sensor element cut into a predetermined size after being subjected to a heat treatment such as reflow after being supplied, it is possible to reduce the residual stress generated when the sensor wafer 10 and the package wafers 20 and 30 are joined.

また、本実施形態では、貫通孔配線形成基板２の第２の接続用接合金属層２９におけるセンサ基板１の第１の接続用接合金属層１９との接合部位を、当該第２の接続用接合金属層２９における貫通孔配線２４との接続部位からずらしてあるので、第２の接続用接合金属層２９において第１の接続用接合金属層１９との接合部位の接合前の表面の平滑性を高めることができ（第２の接続用接合金属層２９の成膜時の表面の平滑性を高めることができ）、第１の接続用接合金属層１９と第２の接続用接合金属層２９とを上述のように常温接合法により直接接合する場合の接合信頼性を高めることが可能となる。   In the present embodiment, the second connection bonding metal layer 29 of the through-hole wiring forming substrate 2 is connected to the first connection bonding metal layer 19 of the sensor substrate 1 as the second connection bonding. Since the metal layer 29 is shifted from the connection portion with the through-hole wiring 24, the smoothness of the surface of the second connection bonding metal layer 29 before bonding at the bonding portion with the first connection bonding metal layer 19 is increased. (The smoothness of the surface at the time of film formation of the second connection bonding metal layer 29 can be increased), and the first connection bonding metal layer 19 and the second connection bonding metal layer 29 As described above, it is possible to improve the bonding reliability in the case of directly bonding by the room temperature bonding method.

（実施形態２）
以下、本実施形態のセンサエレメントについて図１２〜図１８を参照しながら説明する。 (Embodiment 2)
Hereinafter, the sensor element of the present embodiment will be described with reference to FIGS.

本実施形態のセンサエレメントは、加速度センサエレメントであって、基本構成は実施形態１と略同じであり、センサ本体であるセンサ基板１に、ＣＭＯＳを用いた集積回路（ＣＭＯＳ ＩＣ）であって上記センシング部と協働する集積回路が形成されたＩＣ領域部Ｅ２を設けてある点などが実施形態１と相違する。ここにおいて、上記集積回路は、実施形態１にて説明したブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。   The sensor element of the present embodiment is an acceleration sensor element, and the basic configuration is substantially the same as that of the first embodiment, and is an integrated circuit (CMOS IC) using CMOS on the sensor substrate 1 that is a sensor body. The second embodiment is different from the first embodiment in that an IC region E2 in which an integrated circuit that cooperates with the sensing unit is formed is provided. Here, the integrated circuit performs a signal processing such as amplification, offset adjustment, and temperature compensation on the output signal of the bridge circuit Bx, By, Bz described in the first embodiment, and outputs a signal processing circuit. An EEPROM or the like that stores data used in the processing circuit is integrated. In addition, the same code | symbol is attached | subjected to the component similar to Embodiment 1, and description is abbreviate | omitted.

本実施形態におけるセンサ基板１は、図１２および図１４に示すように、実施形態１にて説明したフレーム部１１の一部、重り部１２、各撓み部１３、センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４などが形成されたセンサ領域部Ｅ１と、上記集積回路が形成された上述のＩＣ領域部Ｅ２と、実施形態１にて説明した第１の封止用接合金属層１８などが形成された接合領域部Ｅ３とを備え、平面視において中央部に位置するセンサ領域部Ｅ１をＩＣ領域部Ｅ２が囲み、ＩＣ領域部Ｅ２を接合領域部Ｅ３が囲むように各領域部Ｅ１〜Ｅ３のレイアウトが設計されている。ここで、本実施形態では、実施形態１におけるセンサ基板１のフレーム部１１の外形寸法を大きくしてあり（言い換えれば、フレーム部１１の幅寸法を大きくしてあり）、フレーム部１１に上記集積回路を形成してある。   As shown in FIGS. 12 and 14, the sensor substrate 1 in the present embodiment includes a part of the frame portion 11 described in the first embodiment, the weight portion 12, each bending portion 13, and piezoresistors Rx <b> 1 that are sensing portions. The sensor region E1 in which Rx4, Ry1 to Ry4, Rz1 to Rz4, etc. are formed, the IC region E2 in which the integrated circuit is formed, and the first sealing bonding metal described in the first embodiment Each region such that the IC region E2 surrounds the sensor region E1 located in the center in plan view, and the junction region E3 surrounds the IC region E2. The layout of the parts E1 to E3 is designed. Here, in this embodiment, the outer dimension of the frame portion 11 of the sensor substrate 1 in the first embodiment is increased (in other words, the width dimension of the frame portion 11 is increased), and the above-described integration in the frame portion 11 is performed. A circuit is formed.

ところで、センサ基板１は、実施形態１と同様にＳＯＩウェハを用いて形成されており、ＩＣ領域部Ｅ２では、多層配線技術を利用してセンサ基板１における当該ＩＣ領域部Ｅ２の占有面積の縮小化を図っている。このため、センサ基板１のＩＣ領域部Ｅ２では、シリコン層１０ｃ上のシリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜との積層膜からなる絶縁膜１６の表面側に、層間絶縁膜やパッシベーション膜などからなる多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数のパッド４２を露出させてあり、各パッド４２が金属材料（例えば、Ａｕなど）からなる引き出し配線４３を介して接合領域部Ｅ３の絶縁膜１６上の第１の接続用接合金属層１９と電気的に接続されている（図１５参照）。ここで、本実施形態では、引き出し配線４３の材料と第１の接続用接合金属層１９の材料とを同じとして、引き出し配線４３と第１の接続用接合金属層１９とが連続する形で形成されている。なお、ＩＣ領域部Ｅ２に形成された複数のパッド４２には、信号処理回路を通してセンシング部と電気的に接続されるものと、信号処理回路を通さずにセンシング部と電気的に接続されるものがあるが、いずれにしても、貫通孔配線形成基板２の貫通孔配線２４とセンシング部とが電気的に接続されることとなる。   By the way, the sensor substrate 1 is formed using an SOI wafer in the same manner as in the first embodiment. In the IC region E2, the occupied area of the IC region E2 in the sensor substrate 1 is reduced by using a multilayer wiring technique. We are trying to make it. For this reason, in the IC region E2 of the sensor substrate 1, an interlayer insulating film or a passivation is formed on the surface side of the insulating film 16 made of a laminated film of a silicon oxide film on the silicon layer 10c and a silicon nitride film on the silicon oxide film. A multilayer structure 41 made of a film or the like is formed, and a plurality of pads 42 are exposed by removing appropriate portions of the passivation film, and each pad 42 is a lead wiring 43 made of a metal material (for example, Au). Is electrically connected to the first connecting bonding metal layer 19 on the insulating film 16 in the bonding region E3 (see FIG. 15). Here, in this embodiment, the material of the lead-out wiring 43 and the material of the first connecting bonding metal layer 19 are the same, and the lead-out wiring 43 and the first connecting bonding metal layer 19 are formed continuously. Has been. The plurality of pads 42 formed in the IC region E2 are electrically connected to the sensing unit through the signal processing circuit, and are electrically connected to the sensing unit without passing through the signal processing circuit. In any case, the through-hole wiring 24 of the through-hole wiring forming substrate 2 and the sensing unit are electrically connected.

また、本実施形態では、実施形態１と同様に、第１のシリコンウェハを用いて形成された貫通孔配線形成基板２（図１２、図１６、および図１７参照）および第２のシリコンウェハを用いて形成されたカバー基板３（図１２および図１８参照）がセンサ基板１と同じ外形寸法に形成されており、本実施形態における貫通孔配線形成基板２は、実施形態１にて説明した変位空間形成用凹部２１の開口面の投影領域内にセンサ領域部Ｅ１およびＩＣ領域部Ｅ２が収まるように変位空間形成用凹部２１の開口面積を実施形態１に比べて大きくしてあり、ＩＣ領域部Ｅ２の多層構造部４１が変位空間形成用凹部２１内に配置されるようになっている（図１２および図１３参照）。   In the present embodiment, as in the first embodiment, the through-hole wiring formation substrate 2 (see FIGS. 12, 16, and 17) formed using the first silicon wafer and the second silicon wafer are used. The cover substrate 3 (see FIG. 12 and FIG. 18) formed using the same has the same outer dimensions as the sensor substrate 1, and the through-hole wiring forming substrate 2 in the present embodiment is the displacement described in the first embodiment. The opening area of the displacement space forming recess 21 is larger than that of the first embodiment so that the sensor region E1 and the IC region E2 are within the projection area of the opening surface of the space forming recess 21. The multilayer structure 41 of E2 is arranged in the displacement space forming recess 21 (see FIGS. 12 and 13).

以下、センサウェハ１０の製造方法について図１９を参照しながら簡単に説明する。   Hereinafter, a method for manufacturing the sensor wafer 10 will be briefly described with reference to FIG.

まず、ＳＯＩウェハの主表面側（シリコン層１０ｃの表面側）に各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４、ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ形成用の拡散層配線や上記集積回路などの回路要素をＣＭＯＳプロセス技術などを利用して形成する。ここにおいて、ＩＣ領域部Ｅ２の各パッド４２を露出させる工程が終了した段階では、上述の多層構造部４１がセンサ領域部Ｅ１および接合領域部Ｅ３にも形成されているが、多層構造部４１のうちセンサ領域部Ｅ１および接合領域部Ｅ３に対応する部位に形成されている部分には金属配線は設けられていない。   First, the piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, the diffusion layer wiring for forming the bridge circuits Bx, By, and Bz on the main surface side (the surface side of the silicon layer 10c) of the SOI wafer, the integrated circuit, etc. These circuit elements are formed using CMOS process technology or the like. Here, at the stage where the step of exposing each pad 42 of the IC region portion E2 is completed, the multilayer structure portion 41 described above is also formed in the sensor region portion E1 and the bonding region portion E3. Of these, the metal wiring is not provided in the portions formed in the portions corresponding to the sensor region E1 and the bonding region E3.

上述の各パッド４２を露出させる工程が終了した後、多層構造部４１のうちセンサ領域部Ｅ１および接合領域部Ｅ３それぞれに対応する部位に形成されている部分を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、多層構造部４１の露出部分をシリコン層１０ｃ上の絶縁膜１６のシリコン窒化膜をエッチングストッパ層としてウェットエッチングによりエッチング除去し、続いて、レジスト層を除去することによって、図１９（ａ）に示す構造を得る。   After the step of exposing each of the pads 42 is completed, the resist layer patterned so as to expose portions formed in portions corresponding to the sensor region portion E1 and the bonding region portion E3 of the multilayer structure portion 41, respectively. And using the resist layer as an etching mask, the exposed portion of the multilayer structure portion 41 is removed by wet etching using the silicon nitride film of the insulating film 16 on the silicon layer 10c as an etching stopper layer, and then the resist layer is removed. By removing, the structure shown in FIG. 19A is obtained.

その後、ＳＯＩウェハの主表面側に第１の封止用接合金属層１８、各接続用接合金属層１９、および引き出し配線４３をスパッタ法などの薄膜形成技術およびフォトリソグラフィ技術およびエッチング技術などを利用して形成してから、ＳＯＩウェハの主表面側に、上述の絶縁膜１６においてフレーム部１１、重り部１２のコア部１２ａ、各撓み部１３それぞれに対応する部位を覆い他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、絶縁膜１６の露出部分をエッチングすることで絶縁膜１６をパターニングし、ＳＯＩウェハを主表面側から絶縁層１０ｂに達する深さまで絶縁層１０ｂをエッチングストッパ層としてエッチングする表面側パターニング工程を行い、続いて、レジスト層を除去することによって、図１９（ｂ）に示す構造を得る。この表面側パターニング工程を行うことによって、ＳＯＩウェハにおけるシリコン層１０ｃは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各撓み部１３それぞれに対応する部位とが残る。なお、この表面側パターニング工程におけるエッチングに際しては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いてドライエッチングを行えばよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。   Thereafter, the first sealing bonding metal layer 18, each connecting bonding metal layer 19, and the lead-out wiring 43 are formed on the main surface side of the SOI wafer using a thin film forming technique such as a sputtering method, a photolithography technique, an etching technique, and the like. Then, on the main surface side of the SOI wafer, the insulating film 16 covers the portions corresponding to the frame portion 11, the core portion 12a of the weight portion 12, and the respective bending portions 13, and exposes other portions. The resist layer thus patterned is formed, and the insulating film 16 is patterned by etching the exposed portion of the insulating film 16 using the resist layer as an etching mask, so that the SOI wafer can reach the insulating layer 10b from the main surface side. Then, a surface side patterning process is performed in which the insulating layer 10b is etched as an etching stopper layer, By removing the strike layer, a structure shown in FIG. 19 (b). By performing this surface side patterning process, the silicon layer 10c in the SOI wafer has a portion corresponding to the frame portion 11, a portion corresponding to the core portion 12a, and a portion corresponding to each of the bent portions 13. In the etching in this surface side patterning step, for example, dry etching may be performed using an inductively coupled plasma (ICP) type dry etching apparatus, and as an etching condition, the insulating layer 10b functions as an etching stopper layer. Set the following conditions.

上述の表面側パターニング工程に続いてレジスト層を除去した後、ＳＯＩウェハの裏面側で支持基板１０ａに積層されているシリコン酸化膜１０ｄにおいてフレーム部１１に対応する部位とコア部１２ａに対応する部位と各付随部１２ｂそれぞれに対応する部位とを覆い且つ他の部位を露出させるようにパターニングされたレジスト層を形成し、当該レジスト層をエッチングマスクとして、シリコン酸化膜１０ｄの露出部分をエッチングすることでシリコン酸化膜１０ｄをパターニングし、レジスト層を除去してから、シリコン酸化膜１０ｄをエッチングマスクとして、ＳＯＩウェハを裏面側から絶縁層１０ｂに達する深さまで絶縁層１０ｂをエッチングストッパ層として略垂直にドライエッチングする裏面側パターニング工程を行うことによって、図１９（ｃ）に示す構造を得る。この裏面側パターニング工程を行うことにより、ＳＯＩウェハにおける支持基板１０ａは、フレーム部１１に対応する部位と、コア部１２ａに対応する部位と、各付随部１２ｂそれぞれに対応する部位とが残る。なお、この裏面側パターニング工程におけるエッチング装置としては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いればよく、エッチング条件としては、絶縁層１０ｂがエッチングストッパ層として機能するような条件を設定する。   After the resist layer is removed following the surface side patterning step described above, a portion corresponding to the frame portion 11 and a portion corresponding to the core portion 12a in the silicon oxide film 10d stacked on the support substrate 10a on the back side of the SOI wafer. And a portion corresponding to each of the accompanying portions 12b and a resist layer patterned so as to expose other portions are formed, and the exposed portion of the silicon oxide film 10d is etched using the resist layer as an etching mask. After patterning the silicon oxide film 10d and removing the resist layer, the silicon oxide film 10d is used as an etching mask, and the SOI wafer is etched to a depth reaching the insulating layer 10b from the back surface side, using the insulating layer 10b as an etching stopper layer. Doing the back side patterning process to dry etching I, the structure shown in FIG. 19 (c). By performing this back surface side patterning step, the support substrate 10a in the SOI wafer has a portion corresponding to the frame portion 11, a portion corresponding to the core portion 12a, and a portion corresponding to each of the associated portions 12b. For example, an inductively coupled plasma (ICP) type dry etching apparatus may be used as the etching apparatus in the back surface side patterning step, and the etching conditions are such that the insulating layer 10b functions as an etching stopper layer. Set.

裏面側パターニング工程の後、絶縁層１０ｂのうちフレーム部１１に対応する部位およびコア部１２ａに対応する部位を残して不要部分をウェットエッチングによりエッチング除去することでフレーム部１１、各撓み部１３、重り部１２を形成する分離工程を行うことによって、図１９（ｄ）に示す構造を得る。なお、この分離工程において、ＳＯＩウェハの裏面側のシリコン酸化膜１０ｄもエッチング除去される。   After the back side patterning step, unnecessary portions are etched away by wet etching, leaving portions corresponding to the frame portion 11 and portions corresponding to the core portion 12a in the insulating layer 10b. By performing the separation step for forming the weight portion 12, the structure shown in FIG. 19D is obtained. In this separation step, the silicon oxide film 10d on the back side of the SOI wafer is also removed by etching.

本実施形態の加速度センサエレメントは、実施形態１と同様に、ＳＯＩウェハにセンサ基板１を複数形成したセンサウェハ１０と、上述の第１のシリコンウェハに貫通孔配線形成基板２を複数形成した第１のパッケージウェハ２０と、上述の第２のシリコンウェハにカバー基板３を複数形成した第２のパッケージウェハ３０とをウェハレベルで常温接合することでウェハレベルパッケージ構造体１００を形成してから、ダイシング工程により所定のサイズ（所望のチップサイズ）の加速度センサエレメントに切断されている（なお、図１２（ｃ）の加速度センサエレメントは図１２（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分から切り出されたサイズに形成されている）。したがって、貫通孔配線形成基板２とカバー基板３とがセンサ基板１と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。ここにおいて、本実施形態においても、貫通孔配線形成基板２の第２の接続用接合金属層２９におけるセンサ基板１の第１の接続用接合金属層１９との接合部位を、当該第２の接続用接合金属層２９における貫通孔配線２４との接続部位からずらしてある（図１３参照）ので、第２の接続用接合金属層２９において第１の接続用接合金属層１９との接合部位の接合前の表面の平滑性を高めることができ（第２の接続用接合金属層２９の成膜時の表面の平滑性を高めることができ）、第１の接続用接合金属層１９と第２の接続用接合金属層２９とを上述のように常温接合法により直接接合する場合の接合信頼性を高めることが可能となる。   As in the first embodiment, the acceleration sensor element of the present embodiment includes a sensor wafer 10 in which a plurality of sensor substrates 1 are formed on an SOI wafer, and a first in which a plurality of through-hole wiring formation substrates 2 are formed on the first silicon wafer described above. The wafer level package structure 100 is formed by bonding the package wafer 20 and the second package wafer 30 in which a plurality of cover substrates 3 are formed on the second silicon wafer described above at room temperature, and then dicing. The acceleration sensor element of a predetermined size (desired chip size) is cut by the process (Note that the acceleration sensor element in FIG. 12C is a circle A in the wafer level package structure 100 shown in FIG. 12A). The size is cut out from the part surrounded by Therefore, the through-hole wiring forming substrate 2 and the cover substrate 3 have the same outer size as the sensor substrate 1, and a small chip size package can be realized and manufacture is facilitated. Here, also in the present embodiment, the bonding portion of the second connection bonding metal layer 29 of the through-hole wiring forming substrate 2 with the first connection bonding metal layer 19 of the sensor substrate 1 is defined as the second connection. Since the connecting metal layer 29 is shifted from the connection site with the through-hole wiring 24 (see FIG. 13), the second connecting metal layer 29 is joined to the first connecting metal layer 19 at the joining site. The smoothness of the front surface can be increased (the smoothness of the surface during film formation of the second connecting bonding metal layer 29 can be increased), and the first connecting bonding metal layer 19 and the second connecting metal layer 19 can be improved. As described above, it is possible to increase the bonding reliability when the bonding metal layer 29 for connection is directly bonded by the room temperature bonding method as described above.

以上説明した本実施形態の加速度センサエレメントでは、実施形態１の加速度センサエレメントと、実施形態１の加速度センサエレメントのセンシング部と協働する集積回路を形成したＩＣチップとを１つのパッケージに収納したセンサモジュールに比べて小型化および低コスト化を図れ、また、センシング部と集積回路との間の配線長を短くすることができ、センサ性能の向上を図れる。   In the acceleration sensor element of the present embodiment described above, the acceleration sensor element of the first embodiment and the IC chip that forms an integrated circuit that cooperates with the sensing unit of the acceleration sensor element of the first embodiment are housed in one package. Compared with the sensor module, the size and cost can be reduced, and the wiring length between the sensing unit and the integrated circuit can be shortened, so that the sensor performance can be improved.

ところで、上述の各実施形態では、センサウェハ１０と第１のパッケージウェハ２０との封止用接合金属層１８，２８同士および接続用接合金属層１９，２９同士が金属−金属の常温接合により接合されており、金属−金属の組み合わせが、化学的に安定な材料であるＡｕ−Ａｕの組み合わせなので、製造歩留まりを向上できるとともに接合安定性を向上できる。ここにおいて、金属−金属の組み合せは、Ａｕ−Ａｕに限らず、例えば、Ｃｕ−Ｃｕの組み合わせや、Ａｌ−Ａｌの組み合わせでもよく、Ｃｕ−Ｃｕの組み合わせの場合には、各接続用接合金属層１９，２９の低抵抗化を図れることができ、Ａｌ−Ａｌの組み合わせの場合には、Ａｕ−Ａｕの組み合わせを採用する場合に比べて、材料コストを低減することができる。また、Ａｌ−Ａｌの組み合わせはパッケージ基板にＩＣを形成するような場合に、ＩＣにおける配線の形成プロセスと同様のプロセスを利用できるという利点がある。   By the way, in each of the above-described embodiments, the sealing bonding metal layers 18 and 28 and the connection bonding metal layers 19 and 29 of the sensor wafer 10 and the first package wafer 20 are bonded by metal-metal room temperature bonding. In addition, since the metal-metal combination is a combination of Au and Au, which is a chemically stable material, the manufacturing yield can be improved and the junction stability can be improved. Here, the metal-metal combination is not limited to Au-Au, and may be, for example, a Cu-Cu combination or an Al-Al combination. In the case of a Cu-Cu combination, each connection bonding metal layer 19 and 29 can be reduced in resistance, and in the case of an Al—Al combination, the material cost can be reduced compared to the case of adopting an Au—Au combination. Further, the combination of Al-Al has an advantage that the same process as the wiring formation process in the IC can be used when an IC is formed on the package substrate.

また、上述の各実施形態では、センサウェハ１０および第１のパッケージウェハ２０それぞれに封止用接合金属層１８，２８を形成してあるが、封止用接合金属層１８，２８を形成せずに、センサウェハ１０と第１のパッケージウェハ２０のと周部同士がＳｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合され、接続用接合金属層１９，２９同士が金属−金属の常温接合により接合されるようにしてもよい。また、センサウェハ１０に対して貫通孔配線２４が形成された第１のパッケージウェハ２０とは反対側に常温接合する第３のパッケージウェハ３０とセンサウェハ１０とは、Ｓｉ−Ｓｉの組み合わせの常温接合により接合されているが、Ｓｉ−Ｓｉの組み合わせに限らず、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されるようにしてもよい。 In each of the above-described embodiments, the sealing bonding metal layers 18 and 28 are formed on the sensor wafer 10 and the first package wafer 20, respectively. However, the sealing bonding metal layers 18 and 28 are not formed. The peripheral portions of the sensor wafer 10 and the first package wafer 20 are bonded by a combination of room temperature bonding selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. The metal layers 19 and 29 may be bonded together by metal-metal room temperature bonding. In addition, the third package wafer 30 and the sensor wafer 10 which are bonded to the sensor wafer 10 on the opposite side to the first package wafer 20 on which the through-hole wiring 24 is formed are bonded at a normal temperature by a combination of Si—Si. Although it is joined, it is not limited to the combination of Si—Si, but may be joined by a combination of room temperature joining selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. Good.

また、上述の各実施形態では、センサエレメントとしてピエゾ抵抗形の加速度センサエレメントを例示したが、本発明の技術思想は、ピエゾ抵抗形の加速度センサエレメントに限らず、例えば、容量形の加速度センサエレメントやジャイロセンサエレメントなど他のセンサエレメントにも適用でき、容量形の加速度センサエレメントやジャイロセンサエレメントでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成し、固定電極と可動電極とによりセンシング部を構成することとなる。   In each of the above-described embodiments, the piezoresistive acceleration sensor element is exemplified as the sensor element. However, the technical idea of the present invention is not limited to the piezoresistive acceleration sensor element, and for example, a capacitive acceleration sensor element. It can also be applied to other sensor elements such as a gyro sensor element. In a capacitive acceleration sensor element or gyro sensor element, a weight part provided with a movable electrode or a weight part also serving as a movable electrode constitutes a movable part, and a fixed electrode And a movable electrode constitute a sensing unit.

また、上述の各実施形態では、１枚のセンサウェハ１０に対して２枚のパッケージウェハ２０，３０をウェハレベルで接合しているが、ウェハレベルで接合するウェハの枚数は特に限定するものではなく、センサ本体たるセンサ基板１の構造によっては、１枚のセンサウェハに１枚のパッケージウェハのみをウェハレベルで接合してから所定のサイズに切断するようにしてもよい。   In each of the above embodiments, two package wafers 20 and 30 are bonded to one sensor wafer 10 at the wafer level. However, the number of wafers bonded at the wafer level is not particularly limited. Depending on the structure of the sensor substrate 1 as the sensor body, only one package wafer may be bonded to one sensor wafer at the wafer level and then cut into a predetermined size.

実施形態１を示し、（ａ）はウェハレベルパッケージ構造体の概略平面図、（ｂ）はウェハレベルパッケージ構造体の概略側面図、（ｃ）は加速度センサエレメントの概略断面図である。1A is a schematic plan view of a wafer level package structure, FIG. 1B is a schematic side view of the wafer level package structure, and FIG. 3C is a schematic cross-sectional view of an acceleration sensor element. 同上における加速度センサエレメントの概略平面図である。It is a schematic plan view of the acceleration sensor element same as the above. 同上における加速度センサエレメントを示し、（ａ）は図１（ｃ）の要部拡大図、（ｂ）は図２のＣ−Ｃ’概略断面図である。The acceleration sensor element in the same as above is shown, (a) is an enlarged view of a main part of FIG. 同上におけるセンサ基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＢ−Ａ’概略断面図である。The sensor board | substrate in the same is shown, (a) is a schematic plan view, (b) is B-A 'schematic sectional drawing of (a). 同上におけるセンサ基板を示し、（ａ）は図４（ａ）のＡ−Ａ’概略断面図、（ｂ）は図４（ａ）のＣ−Ｃ’概略断面図である。The sensor board | substrate in the same as the above is shown, (a) is A-A 'schematic sectional drawing of Fig.4 (a), (b) is C-C' schematic sectional drawing of Fig.4 (a). 同上におけるセンサ基板を示す概略下面図である。It is a schematic bottom view which shows the sensor board | substrate in the same as the above. 同上におけるセンサ基板の回路図である。It is a circuit diagram of the sensor board | substrate in the same as the above. 同上における貫通孔配線形成基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。The through-hole wiring formation board | substrate in the same as the above is shown, (a) is a schematic plan view, (b) is A-A 'schematic sectional drawing of (a). 同上における貫通孔配線形成基板を示し、図８（ｂ）の要部拡大図である。The through-hole wiring formation board | substrate in the same as the above is shown, and it is a principal part enlarged view of FIG.8 (b). 同上における貫通孔配線形成基板の下面図である。It is a bottom view of the through-hole wiring formation board in the same as the above. 同上におけるカバー基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。The cover board | substrate in the same as the above is shown, (a) is a schematic plan view, (b) is A-A 'schematic sectional drawing of (a). 実施形態２を示し、（ａ）はウェハレベルパッケージ構造体の概略平面図、（ｂ）はウェハレベルパッケージ構造体の概略側面図、（ｃ）は加速度センサエレメントの概略断面図である。FIG. 4 is a schematic plan view of a wafer level package structure, (b) is a schematic side view of the wafer level package structure, and (c) is a schematic cross-sectional view of an acceleration sensor element. 同上における加速度センサエレメントを示し、（ａ）は要部概略断面図、（ｂ）は他の要部概略断面図である。The acceleration sensor element same as the above is shown, (a) is a principal part schematic sectional drawing, (b) is another principal part schematic sectional drawing. 同上におけるセンサ基板を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。The sensor board | substrate in the same as the above is shown, (a) is a schematic plan view, (b) is a schematic sectional view. 同上におけるセンサ基板の要部概略断面図である。It is a principal part schematic sectional drawing of the sensor board | substrate in the same as the above. 同上における貫通孔配線形成基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。The through-hole wiring formation board | substrate in the same as the above is shown, (a) is a schematic plan view, (b) is A-A 'schematic sectional drawing of (a). 同上における貫通孔配線形成基板の下面図である。It is a bottom view of the through-hole wiring formation board in the same as the above. 同上におけるカバー基板を示し、（ａ）は概略平面図、（ｂ）は概略断面図である。The cover board | substrate in the same is shown, (a) is a schematic plan view, (b) is a schematic sectional drawing. 同上のウェハレベルパッケージ構造体におけるセンサウェハの製造方法を説明するための主要工程断面図である。It is main process sectional drawing for demonstrating the manufacturing method of the sensor wafer in a wafer level package structure same as the above. 従来例のウェハレベルパッケージ構造体の製造方法の説明図である。It is explanatory drawing of the manufacturing method of the wafer level package structure of a prior art example.

符号の説明Explanation of symbols

１ センサ基板（センサ本体）
２ 貫通孔配線形成基板
３ カバー基板
１０ センサウェハ
２０ 第１のパッケージウェハ
３０ 第２のパッケージウェハ 1 Sensor board (sensor body)
2 Through-hole wiring forming substrate 3 Cover substrate 10 Sensor wafer 20 First package wafer 30 Second package wafer

請求項１の発明は、枠状のフレーム部の内側に配置される可動部にセンシング部が設けられたセンサ本体と、センサ本体のセンシング部に電気的に接続される貫通孔配線が形成されセンサ本体の一表面側に封着された第１のパッケージ用基板部と、センサ本体の他表面側に封着された第２のパッケージ用基板部とを備え、センサ本体は、前記一表面側においてフレーム部上にフレーム部よりも開口面積が大きな枠状の第１の封止用接合金属層が形成されるとともに、第１の封止用接合金属層よりも内側にセンシング部と電気的に接続された第１の接続用接合金属層が形成され、第１のパッケージ用基板部は、センサ基板側の表面における周部の全周に亘って第２の封止用接合金属層が形成されるとともに、第２の封止用接合金属層よりも内側に貫通孔配線と電気的に接続された第２の接続用接合金属層が形成され、センサ本体と第１のパッケージ用基板部とは、封止用接合金属層同士および接続用接合金属層同士それぞれに関して活性化された接合表面同士が金属−金属の組み合わせで常温接合されてなり、センサ本体と第２のパッケージ用基板部とは、センサ本体の前記他表面側においてフレーム部と第２のパッケージ用基板部の周部との活性化された接合表面同士が、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ ２ 、ＳｉＯ ２ −ＳｉＯ ２ の群から選択される１組の組み合わせで常温接合されてなることを特徴とする。 According to the first aspect of the present invention , there is provided a sensor main body in which a sensing part is provided in a movable part disposed inside a frame-like frame part, and a through-hole wiring electrically connected to the sensing part of the sensor main body is formed. A first package substrate portion sealed on one surface side of the main body, and a second package substrate portion sealed on the other surface side of the sensor body, A frame-shaped first sealing bonding metal layer having an opening area larger than that of the frame portion is formed on the frame portion, and is electrically connected to the sensing portion inside the first sealing bonding metal layer. The first bonding metal layer for connection is formed, and the second bonding metal layer for sealing is formed over the entire circumference of the peripheral portion on the surface on the sensor substrate side of the first package substrate portion. And inside the second sealing bonding metal layer A second connecting bonding metal layer electrically connected to the through-hole wiring is formed, and the sensor main body and the first package substrate portion are respectively formed by the sealing bonding metal layers and the connecting bonding metal layers. The bonding surfaces activated with respect to each other are bonded at room temperature by a metal-metal combination, and the sensor main body and the second package substrate portion are for the frame portion and the second package on the other surface side of the sensor main body. The activated bonding surfaces with the peripheral portion of the substrate portion are bonded at room temperature with a set of combinations selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. To do.

この発明によれば、センサ本体と第１のパッケージ用基板部との封止用接合金属層同士および接続用接合金属層同士を同時に常温接合することができ、また、センサ本体と各パッケージ用基板部との接合時に発生する残留応力の低減が可能となる。 According to this invention, the bonding metal layers for sealing and the bonding metal layers for connection between the sensor main body and the first package substrate portion can be simultaneously bonded at room temperature, and the sensor main body and each package substrate can be bonded together. It is possible to reduce the residual stress generated at the time of joining with the part .

請求項３の発明は、請求項１または請求項２の発明において、金属−金属の組み合わせが、Ａｕ−Ａｕであることを特徴とする。 The invention of claim 3 is characterized in that, in the invention of claim 1 or 2 , the metal-metal combination is Au-Au.

請求項４の発明は、請求項１または請求項２の発明において、金属−金属の組み合わせが、Ｃｕ−Ｃｕであることを特徴とする。 The invention of claim 4 is characterized in that, in the invention of claim 1 or claim 2 , the metal-metal combination is Cu-Cu.

請求項５の発明は、請求項１または請求項２の発明において、金属−金属の組み合わせが、Ａｌ−Ａｌであることを特徴とする。 The invention of claim 5 is characterized in that, in the invention of claim 1 or claim 2 , the metal-metal combination is Al-Al.

請求項１の発明では、センサ本体と各パッケージ用基板部との接合時に発生する残留応力の低減が可能となるという効果がある。 According to the first aspect of the invention, there is an effect that it is possible to reduce the residual stress generated when the sensor main body and each package substrate portion are joined.

また、上述の各実施形態では、センサウェハ１０および第１のパッケージウェハ２０それぞれに封止用接合金属層１８，２８を形成してあるが、封止用接合金属層１８，２８を形成せずに、センサウェハ１０と第１のパッケージウェハ２０のと周部同士がＳｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合され、接続用接合金属層１９，２９同士が金属−金属の常温接合により接合されるようにしたものも考えられる。また、センサウェハ１０に対して貫通孔配線２４が形成された第１のパッケージウェハ２０とは反対側に常温接合する第３のパッケージウェハ３０とセンサウェハ１０とは、Ｓｉ−Ｓｉの組み合わせの常温接合により接合されているが、Ｓｉ−Ｓｉの組み合わせに限らず、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されるようにしてもよい。 In each of the above-described embodiments, the sealing bonding metal layers 18 and 28 are formed on the sensor wafer 10 and the first package wafer 20, respectively. However, the sealing bonding metal layers 18 and 28 are not formed. The peripheral portions of the sensor wafer 10 and the first package wafer 20 are bonded by a combination of room temperature bonding selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. It is also conceivable that the metal layers 19 and 29 are bonded to each other by metal-metal room temperature bonding . In addition, the third package wafer 30 and the sensor wafer 10 which are bonded to the sensor wafer 10 on the opposite side to the first package wafer 20 on which the through-hole wiring 24 is formed are bonded at a normal temperature by a combination of Si—Si. Although it is joined, it is not limited to the combination of Si—Si, but may be joined by a combination of room temperature joining selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. Good.

また、上述の各実施形態では、１枚のセンサウェハ１０に対して２枚のパッケージウェハ２０，３０をウェハレベルで接合しているが、センサ本体たるセンサ基板１の構造によっては、１枚のセンサウェハに１枚のパッケージウェハのみをウェハレベルで接合してから所定のサイズに切断するようにしてもよい。 In each of the above-described embodiments, two package wafers 20 and 30 are bonded to one sensor wafer 10 at the wafer level. However , depending on the structure of the sensor substrate 1 serving as the sensor body , one sensor wafer is used. Alternatively, only one package wafer may be bonded at the wafer level and then cut into a predetermined size.

請求項１の発明は、枠状のフレーム部の内側に配置される可動部にセンシング部が設けられたセンサ本体と、センサ本体のセンシング部に電気的に接続される貫通孔配線が形成されセンサ本体の一表面側に封着された第１のパッケージ用基板部と、センサ本体の他表面側に封着された第２のパッケージ用基板部とを備え、センサ本体は、前記一表面側においてフレーム部上にフレーム部よりも幅寸法が小さく開口面積が大きな枠状の第１の封止用接合金属層が形成されるとともに、第１の封止用接合金属層よりも内側にセンシング部と電気的に接続された第１の接続用接合金属層が形成され、第１のパッケージ用基板部は、センサ基板側の表面における周部の全周に亘って第２の封止用接合金属層が形成されるとともに、第２の封止用接合金属層よりも内側に貫通孔配線と電気的に接続された第２の接続用接合金属層が形成され、センサ本体と第１のパッケージ用基板部とは、封止用接合金属層同士および接続用接合金属層同士それぞれに関して活性化された接合表面同士が金属−金属の組み合わせで常温接合されてなり、センサ本体と第２のパッケージ用基板部とは、センサ本体の前記他表面側においてフレーム部と第２のパッケージ用基板部の周部との活性化された接合表面同士が、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせで常温接合されてなることを特徴とする。 According to the first aspect of the present invention, there is provided a sensor main body in which a sensing part is provided in a movable part disposed inside a frame-like frame part, and a through-hole wiring electrically connected to the sensing part of the sensor main body is formed. A first package substrate portion sealed on one surface side of the main body, and a second package substrate portion sealed on the other surface side of the sensor body, A frame-shaped first sealing bonding metal layer having a smaller width dimension and a larger opening area than the frame portion is formed on the frame portion, and the sensing portion and the inner side of the first sealing bonding metal layer An electrically connected first connecting bonding metal layer is formed, and the first package substrate portion is formed of a second sealing bonding metal layer over the entire circumference of the peripheral portion on the surface on the sensor substrate side. And a second sealing joint metal A second connecting bonding metal layer electrically connected to the through-hole wiring is formed on the inner side of the layer, and the sensor main body and the first package substrate portion are connected to each other and to the sealing bonding metal layer The bonding surfaces activated with respect to each of the bonding metal layers are bonded at room temperature with a combination of metal and metal, and the sensor main body and the second package substrate portion are separated from the frame portion on the other surface side of the sensor main body. The activated bonding surfaces with the peripheral portion of the second package substrate portion are bonded at room temperature with a combination of a group selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. It is characterized by becoming.

Claims (9)

センシング部を有するセンサ本体を複数形成した１枚のセンサウェハと少なくとも１枚のパッケージウェハとをウェハレベルで常温接合してから所定のサイズに切断されてなることを特徴とするセンサエレメント。   A sensor element comprising: a sensor wafer having a plurality of sensor bodies each having a sensing unit formed thereon; and at least one package wafer bonded at room temperature at room temperature and then cut into a predetermined size. センサ本体は、センシング部と協働する集積回路が形成されてなることを特徴とする請求項１記載のセンサエレメント。   The sensor element according to claim 1, wherein the sensor body is formed with an integrated circuit that cooperates with the sensing unit. センサウェハとパッケージウェハとが金属−金属、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されてなることを特徴とする請求項１または請求項２記載のセンサエレメント。 2. The sensor wafer and the package wafer are bonded by a combination of room temperature bonding selected from the group of metal-metal, Si—Si, Si—SiO 2 , and SiO 2 —SiO 2. Or the sensor element of Claim 2. 少なくとも１枚のパッケージウェハには、センサ本体に対応する領域ごとにセンサ本体のセンシング部に電気的に接続される貫通孔配線が形成されており、当該１枚のパッケージウェハとセンサウェハとの封止用接合金属層同士および接続用接合金属層同士が金属−金属の常温接合により接合されてなることを特徴とする請求項１または請求項２記載のセンサエレメント。   At least one package wafer is provided with a through-hole wiring electrically connected to the sensing portion of the sensor main body for each region corresponding to the sensor main body, and sealing of the one package wafer and the sensor wafer is performed. The sensor element according to claim 1, wherein the bonding metal layers for bonding and the bonding metal layers for connection are bonded by metal-metal room temperature bonding. 少なくとも１枚のパッケージウェハには、センサ本体に対応する領域ごとにセンサ本体のセンシング部に電気的に接続される貫通孔配線が形成されており、当該１枚のパッケージウェハとセンサウェハとは、周部同士がＳｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合され、接続用接合金属層同士が金属−金属の常温接合により接合されてなることを特徴とする請求項１または請求項２記載のセンサエレメント。 At least one package wafer is provided with a through-hole wiring electrically connected to the sensing part of the sensor main body for each region corresponding to the sensor main body. parts to each other are joined by room temperature bonding of a pair of combination selected from Si-Si, Si-SiO 2 , SiO 2 groups -SiO 2, connecting the bonding metal layer to each other metals - are joined by room temperature bonding of metal The sensor element according to claim 1 or 2, characterized by comprising: 金属−金属の組み合わせが、Ａｕ−Ａｕであることを特徴とする請求項４または請求項５記載のセンサエレメント。   The sensor element according to claim 4 or 5, wherein the metal-metal combination is Au-Au. 金属−金属の組み合わせが、Ｃｕ−Ｃｕであることを特徴とする請求項４または請求項５記載のセンサエレメント。   6. The sensor element according to claim 4, wherein the metal-metal combination is Cu-Cu. 金属−金属の組み合わせが、Ａｌ−Ａｌであることを特徴とする請求項４または請求項５記載のセンサエレメント。   6. The sensor element according to claim 4, wherein the metal-metal combination is Al-Al. センサウェハに対して貫通孔配線が形成されたパッケージウェハとは反対側に常温接合するパッケージウェハとセンサウェハとが、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されてなることを特徴とする請求項１ないし請求項８のいずれかに記載のセンサエレメント。
One set in which a package wafer and a sensor wafer that are bonded at room temperature to the opposite side of the package wafer on which through-hole wiring is formed with respect to the sensor wafer are selected from the group of Si—Si, Si—SiO 2 , and SiO 2 —SiO 2 The sensor element according to any one of claims 1 to 8, wherein the sensor element is joined by room-temperature joining of the combination.
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* Cited by examiner, † Cited by third party
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JP2010151445A (en) * 2008-12-23 2010-07-08 Denso Corp Semiconductor device and method for manufacturing same
CN103569948A (en) * 2012-07-27 2014-02-12 新加坡商格罗方德半导体私人有限公司 Bonding method using porous surface for making stacked structure

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