JP3989798B2

JP3989798B2 - クロック発生回路

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Publication number: JP3989798B2
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Inventors: 雅哉北尾
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Publication date: 2007-10-10
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Description

【０００１】
【発明の属する技術分野】
この発明は、クロック発生回路に関し、特に、基準クロックの立上りおよび立下りに同期して動作する内部回路に内部クロックを供給するクロック発生回路に関する。
【０００２】
【従来の技術】
外部クロックに同期して動作する半導体集積回路（ＬＳＩ）においては、一般に、ＬＳＩ内部にクロック発生回路を有し、外部クロックに同期した内部クロックをクロック発生回路にて生成し、ＬＳＩの内部回路は、この内部クロックを用いて制御される。
【０００３】
図６は、従来のクロック発生回路の一例の詳細を示す回路図である。
図６を参照して、クロック発生回路１００は、外部クロックを基準クロックＲＥＦ．ＣＬＫとして受け、そのデューティを調整したクロックＩＣＬＫを出力するクロックデューティ調整回路１と、クロックＩＣＬＫの立上りエッジと立下りエッジとのそれぞれに対応した第１の内部クロックＰ１．ＣＬＫおよび第２の内部クロックＰ２．ＣＬＫを出力するクロックドライバ２とを含む。
【０００４】
さらに、クロックドライバ２の出力する第１の内部クロックＰ１．ＣＬＫおよび第２の内部クロックＰ２．ＣＬＫは、内部回路５０に入力される。
【０００５】
なお、内部回路５０は、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫに同期して動作する複数個のラッチ回路３，４，５．．．（図示は省略）と、一のラッチ回路のＱ端子と他方のラッチ回路のＤ端子との間に接続されたロジック回路６，７，８．．．（図示は省略）とで構成される。
【０００６】
図６を参照して、クロックデューティ調整回路１は、２入力ＡＮＤ回路１０と複数のインバータで構成された遅延素子９とからなる。
【０００７】
２入力ＡＮＤ回路１０の第１の入力ノードには、ＬＳＩの動作タイミングを決める内部クロックの基準となる基準クロックＲＥＦ．ＣＬＫが入力される。一方、２入力ＡＮＤ回路１０の第２の入力ノードには、遅延素子９を介することによって一定時間遅延した基準クロックＲＥＦ．ＣＬＫが入力される。
【０００８】
ここで、基準クロックＲＥＦ．ＣＬＫは、図示しないＣＲ発振器等において発生されたパルス波形であり、一定の発振周期にて「Ｈ」（論理ハイ）レベルと「Ｌ」（論理ロー）レベルとの２つの電位の間での状態遷移を繰り返す信号である。なお、発振周期のうちパルスの電位が「Ｈ」レベルとなる期間の割合を示すデューティについては、基準クロックＲＥＦ．ＣＬＫは、通常５０％程度とされる。
【０００９】
この構成において、２入力ＡＮＤ回路１０の出力ノードからは、基準クロックＲＥＦ．ＣＬＫと遅延した基準クロックＲＥＦ．ＣＬＫとの論理積の演算結果がクロックＩＣＬＫとして出力される。
【００１０】
したがって、クロックＩＣＬＫは、基準クロックＲＥＦ．ＣＬＫとは発振周期が同じであるが、電位が「Ｈ」レベルとなる期間が短縮された信号に変換されることから、デューティは、基準クロックＲＥＦ．ＣＬＫに対して減少することとなる。
【００１１】
さらに、クロックドライバ２は、クロックデューティ調整回路１からデューティが調整されたクロックＩＣＬＫを受けると、クロックＩＣＬＫの立上りエッジに対応した第１の内部クロックＰ１．ＣＬＫを出力するとともに、第１の内部クロックＰ１．ＣＬＫをインバータを介して反転することにより、クロックＩＣＬＫの立下りエッジに対応した第２の内部クロックＰ２．ＣＬＫを出力する。
【００１２】
最後に、内部回路５０は、互いに相補の第１および第２の内部クロックのいずれか一方がそれぞれのラッチ回路に入力されると、このクロックに同期して所定の動作を実行する。
【００１３】
例えば、図６に示すように、ラッチ回路３および５のＴ端子には第１の内部クロックＰ１．ＣＬＫが入力され、ラッチ回路４のＴ端子には第２の内部クロックＰ２．ＣＬＫが入力されると、ロジック回路６の出力データは、第１の内部クロックＰ１．ＣＬＫのタイミングでラッチ回路３にて保持されてロジック回路７に送出される。さらに、ロジック回路７の出力データは、第２の内部クロックＰ２．ＣＬＫのタイミングでラッチ回路４にて保持されてロジック回路８に送出されると、ロジック回路８の出力データは、第１の内部クロックＰ１．ＣＬＫのタイミングにてラッチ回路５に保持されることとなる。
【００１４】
これは、内部回路５０において、第１の内部クロックＰ１．ＣＬＫの立上りエッジと立下りエッジとに同期して一連のデータの授受が行なわれていることに等しい。
【００１５】
ここで、図６に示すようなラッチ回路とロジック回路とで構成される内部回路５０においては、一つのラッチ回路の出力信号は、該ラッチ回路の出口から別のラッチ回路の入力までの論理ゲートの数が最も大きいクリティカルパスを通ることによりディレイ時間が最大となる。
【００１６】
したがって、ディレイ時間は、内部クロックの立上りと立下りとのタイミングに上限を与えることとなり、このタイミングをクリティカルパスを通る信号のディレイ時間よりも短くすることはできない。
【００１７】
つまり、クリティカルパスがＬＳＩの最大動作速度を決めてしまうことから、内部クロックの立上りと立下りのタイミングを決めるデューティは、内部回路５０におけるクリティカルパスを考慮した設計が必要となる。
【００１８】
このため、図６の従来のクロックデューティ調整回路１においては、クロックの立上りと立下りとのタイミングを決めるデューティを、設計段階において遅延素子９を構成するインバータの数を最適化することによって予め調整しておき、調整された内部クロックにより対象となるＬＳＩにおける最大動作速度の実現を図ってきた。
【００１９】
【発明が解決しようとする課題】
しかしながら、ＬＳＩの製造上のばらつきにより、設計段階で調整したクロックデューティにて内部回路５０が必ずしも最高のスピードで動作することにはならない。
【００２０】
また、クリティカルパスによるディレイ時間がラッチ回路の動作タイミングに対して大幅にずれることによりＬＳＩの誤動作を引き起こす可能性も生じうる。
【００２１】
したがって、従来において、製造上のばらつきにより動作速度の低下したＬＳＩについては、”ＮＧ”（不良品）と判定して除外する以外に手段はなく、歩留まりの向上に歯止めをかけていた。
【００２２】
そこで、この発明の目的は、製造上のばらつきによって動作速度が低下したＬＳＩに対しては、内部クロックのデューティを自動的に調整して動作速度を向上させることによって、従来であれば不良品と判断されていたＬＳＩを救済し、歩留まりを改善することができるクロック発生回路を提供することにある。
【００２３】
【課題を解決するための手段】
この発明の局面によれば、所定動作を実行する内部回路に対して、基準クロックの立上りと立下りとのそれぞれに対応した第１および第２の内部クロックを供給するクロック発生回路であって、基準クロックおよび第１および第２の内部クロックを受けて、基準クロックのデューティを、対象となる内部回路における動作速度が最大となるデューティに自動的に調整して出力するクロックデューティ自動調整回路と、クロックデューティ自動調整回路から出力されるクロックの立上りおよび立下りのそれぞれに応答した第１および第２の内部クロックを生成する内部クロック生成回路とを備える。
【００２４】
好ましくは、クロックデューティ自動調整回路は、第１および第２の内部クロックに応答して動作し、その動作状態を評価して評価結果に応じた信号を出力する評価回路と、評価結果出力信号に基づいて、基準クロックのデューティの調整量を判定し、判定結果に応じた信号を出力する判定回路と、判定結果出力信号に基づき、基準クロックのデューティを調整するデューティ調整遅延回路とを備える。
【００２５】
好ましくは、デューティ調整遅延回路は、基準クロックを所定の期間遅延して入力する第１の遅延素子と、基準クロックと第１の遅延素子を介して入力された基準クロックとの論理積を出力する第１の論理素子と、基準クロックを所定の期間遅延して入力する第２の遅延素子と、基準クロックと第２の遅延素子を介して入力された基準クロックとの論理和を出力する第２の論理素子とを含む。
【００２６】
好ましくは、デューティ調整遅延回路は、判定回路からの判定結果出力信号に基づき、第１および第２の論理素子の出力信号のいずれか一方を選択して出力するスイッチ手段をさらに含む。
【００２７】
好ましくは、評価回路は、第１の内部クロックに応答して動作したときの動作状態を評価する第１の評価回路と、第２の内部クロックに応答して動作したときの動作状態を評価する第２の評価回路とを備え、第１および第２の評価回路における評価結果出力信号を判定回路に入力する。
【００２８】
好ましくは、第１の評価回路は、第１の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、ラッチ回路とデータの授受を行なう論理回路とからなる第１の疑似内部回路を含む。第２の評価回路は、第２の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、ラッチ回路とデータの授受を行なう論理回路とからなる第２の疑似内部回路を含む。第１または第２の擬似内部回路を第１または第２の内部クロックを逓倍したクロックに同期して動作させて得られる出力信号を期待値とし、第１および第２の擬似内部回路を第１または第２の内部クロックに同期して動作させて得られる出力信号を論理値として、期待値と論理値との論理レベルが一致するか否かを評価して、評価結果に応じた信号を出力する。
【００２９】
好ましくは、第１および第２の評価回路は、第１および第２の内部クロックを逓倍して第１および第２の擬似内部回路に入力するためのクロック逓倍回路をさらに備える。
【００３０】
好ましくは、判定回路は、第１および第２の評価回路のいずれか一方から期待値と論理値との論理レベルが不一致であることを示す評価結果出力信号を受け、第１および第２の評価回路の他方から期待値と論理値との論理レベルが一致することを示す評価結果出力信号を受けると、デューティの調整量を判定して判定結果出力信号を出力する。デューティ調整遅延回路は、判定結果出力信号に基づき、スイッチ手段により第１および第２の論理素子の出力信号のいずれか一方を選択して出力する。
【００３１】
この発明によれば、製造上のばらつきによって動作速度が低下したＬＳＩに対しては、内部クロックのデューティを自動的に調整することにより、動作速度を向上させることができる。
【００３２】
さらに、この発明によれば、従来であれば動作速度が低いために不良品と判断されていたＬＳＩの一部を良品として救済できることから、歩留まりを改善することができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００３４】
図１は、発明の実施の形態のクロック発生回路の一例を詳細に示す回路図である。
【００３５】
図１を参照して、クロック発生回路１００は、基準クロックＲＥＦ．ＣＬＫのデューティの自動調整が可能なクロックデューティ自動調整回路１１と、調整されたクロックＩＣＬＫに応答して生成した内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫを内部回路５０に供給するクロックドライバ２とからなる。
【００３６】
クロックデューティ自動調整回路１１は、図６の従来のクロックデューティ調整回路１と同様に、基準クロックＲＥＦ．ＣＬＫを受けてそのデューティを調整したクロックＩＣＬＫをクロックドライバ２に出力する。
【００３７】
さらに、クロックドライバ２は、クロックＩＣＬＫの立上りエッジに応答した第１の内部クロックＰ１．ＣＬＫと、クロックＩＣＬＫの立下りエッジに応答し、第１の内部クロックＰ１．ＣＬＫに相補の第２の内部クロックＰ２．ＣＬＫとを内部回路５０に供給する。
【００３８】
さらに、内部回路５０は、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫに同期して所定の動作を実行するが、この動作は図６の従来のクロック発生回路において説明した動作と同様であるため、説明は繰り返さない。
【００３９】
図１を参照して、クロックデューティ自動調整回路１１は、デューティ調整遅延回路１２と、クロックドライバ２より出力された内部クロックで後述する擬似内部回路を動作させて動作状態を評価するための評価回路１３および１４と、評価回路１３および１４における評価結果を判定して判定結果に応じた信号をデューティ調整遅延回路１２に出力し、デューティの調整量を制御する判定回路１５とからなる。
【００４０】
図１の構成のクロックデューティ自動調整回路１１は、図６の従来のクロックデューティ調整回路１に対して、生成した内部クロックにおいて対象となる内部回路が正常に動作しているか否かを評価し、評価結果をデューティ調整遅延回路１２にフィードバックしてさらにデューティを調整する点において異なり、内部回路５０に、対象となるＬＳＩにおける最高動作速度をもたらすデューティに自動的に調整したクロックを供給することが可能となる。
【００４１】
この構成において、最初に、基準クロックＲＥＦ．ＣＬＫは、デューティ調整遅延回路１２およびクロックドライバ２を介することにより、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫとして内部回路５０に入力されるとともに、クロックデューティ自動調整回路１１内の評価回路１３および１４のそれぞれに並行して入力される。
【００４２】
具体的には、クロックドライバ２においてクロックＩＣＬＫの立上りエッジに応答して生成された第１の内部クロックＰ１．ＣＬＫは評価回路１３に入力され、クロックＩＣＬＫの立下りに応答して生成された第２の内部クロックＰ２．ＣＬＫは、評価回路１４に入力される。
【００４３】
次に、評価回路１３は、後述するラッチ回路およびロジック回路で構成した擬似内部回路を含み、この擬似内部回路を第１の内部クロックＰ１．ＣＬＫに同期して動作させたときに得られる期待値と実測される論理値とを比較し、評価結果に応じた信号を出力する。
【００４４】
この評価は、第２の内部クロックＰ２．ＣＬＫについても同様に行なわれ、評価回路１４において並行して実行される。
【００４５】
判定回路１５は、第１の内部クロックＰ１．ＣＬＫにて動作した評価回路１３における評価結果と、第２の内部クロックＰ２．ＣＬＫにて動作した評価回路１４における評価結果とをそれぞれ入力信号Ｐ１およびＰ２として受けると、評価対象となったＬＳＩにおいて最高の動作速度を実現するデューティの調整量を判定し、判定結果に応じた出力信号Ｑ１およびＱ２をデューティ調整遅延回路１２に入力する。
【００４６】
最後に、デューティ調整遅延回路１２は、判定回路１５からの判定結果出力信号Ｑ１およびＱ２に基づいて基準クロックＲＥＦ．ＣＬＫのデューティを調整したクロックＩＣＬＫをクロックドライバ２に出力する。
【００４７】
したがって、内部回路は、対象となったＬＳＩにとって最適なデューティに調整された内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫに同期して動作することとなり、動作速度が向上される。
【００４８】
これにより、対象となったＬＳＩは、従来であれば動作速度が低いとして”ＮＧ”（不良品）と判定されていたところが”ＯＫ”（良品）と判定されることとなり、歩留まりを改善することが可能となる。
【００４９】
図２は、図１の評価回路１３の一例の詳細を示す回路図である。
なお、図１の評価回路１４については、評価回路１３と同一の構成であるため、説明は繰り返さない。
【００５０】
図２を参照して、評価回路１３は、第１の内部クロックＰ１．ＣＬＫのタイミングで動作したときの期待値を生成して出力する期待値生成回路１６と、第１の内部クロックＰ１．ＣＬＫに同期して動作したときに実測される論理値を出力するデータ測定回路１７と、期待値と論理値との間の一致比較結果を出力する２入力ＥＸＮＯＲ回路３５とを備える。
【００５１】
期待値生成回路１６は、第１の内部クロックＰ１．ＣＬＫの発振周期を２倍に逓倍するための逓倍回路１８と、クロックドライバ１９と、ラッチ回路２０，２１，２２およびロジック回路２３，２４，２５で構成される擬似内部回路とで構成される。
【００５２】
この構成において、第１の内部クロックＰ１．ＣＬＫは、逓倍回路１８において倍周期のクロックに逓倍され、クロックドライバ１９を介して擬似内部回路に入力される。図２に示すように、ラッチ回路２０および２２のＴ端子のそれぞれには、倍周期となった第１の内部クロックＰ１．ＣＬＫが入力され、ラッチ回路２１のＴ端子には、クロックドライバ１９において反転された倍周期の第１の内部クロックＰ１．ＣＬＫが入力される。
【００５３】
したがって、期待値生成回路１６における擬似内部回路は、第１の内部クロックＰ１．ＣＬＫの２倍の発振周期を有するクロックの立上りエッジと立下りエッジとに応答して動作することとなり、ラッチ回路２２のＱ端子の出力データを期待値として２入力ＥＸＮＯＲ回路３５の第１の入力端子に入力する。
【００５４】
ここで、期待値は、第１の内部クロックＰ１．ＣＬＫの倍周期に相当するクロックを用いて生成される。これは、期待値を第１の内部クロックＰ１．ＣＬＫと同じ周期で生成するとすれば、擬似内部回路においてタイミング違反が生じうることから正確な期待値を得ることができないためであり、動作に余裕のある倍周期のクロックで動作させることにより期待値としての精度を高めたものである。
【００５５】
一方、データ測定回路１７は、クロックドライバ２６と、ラッチ回路２７，２８，２９，３０，３１およびロジック回路３２，３３，３４で構成される擬似内部回路とを備える。
【００５６】
この構成において、クロックドライバ２６を介して、第１の内部クロックＰ１．ＣＬＫおよび第１の内部クロックＰ１．ＣＬＫに相補のクロックが擬似内部回路に入力される。
【００５７】
ラッチ回路２７，２９，３１のそれぞれのＴ端子には、第１の内部クロックＰ１．ＣＬＫが入力され、ラッチ回路２８，３０のそれぞれのＴ端子には、第１の内部クロックＰ１．ＣＬＫと相補のクロックが入力される。
【００５８】
したがって、データ測定回路１７の擬似内部回路は、第１の内部クロックＰ１．ＣＬＫの立上りエッジと立下りエッジとに応答して動作を行ない、ラッチ回路３１のＱ端子の出力データを論理値として２入力ＥＸＮＯＲ回路３５の第２の入力端子に入力する。
【００５９】
ここで、データ測定回路１７の擬似内部回路は、期待値生成回路１６の擬似内部回路に対して、ラッチ回路３０および３１を含む点において異なるが、これは、論理値の出力タイミングと、期待値生成回路１６より１周期分遅れて出力される期待値の出力タイミングとを一致させるために付加したものである。
【００６０】
最後に、２入力ＥＸＮＯＲ回路３５において、期待値と論理値との一致／不一致が判定されると、一致比較結果に応じた信号が出力ノードを介して図１の判定回路１５に入力信号Ｐ１として入力される。
【００６１】
一方、第２の内部クロックＰ２．ＣＬＫに同期して動作したときの動作状態の評価は、図１の評価回路１４において、図２の評価回路１３と同一の構成のもとで同一の手順で行なわれる。
【００６２】
したがって、第２の内部クロックＰ２．ＣＬＫが期待値生成回路１６とデータ測定回路１７とに入力されると、第２の内部クロックＰ２．ＣＬＫの倍周期のクロックに同期して擬似内部回路より出力される期待値と、第２の内部クロックＰ２．ＣＬＫに同期して出力される論理値との間での一致比較結果に応じた信号が図１の判定回路１５に入力信号Ｐ２として入力される。
【００６３】
ここで、一致比較結果の出力信号は、期待値と論理値との双方の論理レベルが一致する場合には論理レベル「１」を示し、不一致の場合には論理レベル「０」を示す信号である。
【００６４】
図３は、図２の判定回路１５における真理値表である。
図３を参照して、判定回路１５の入力信号Ｐ１は評価回路１３から出力される一致比較結果の出力信号に相当し、入力信号Ｐ２は評価回路１４から出力される一致比較結果の出力信号に相当する。
【００６５】
入力信号Ｐ１およびＰ２は、一致比較結果の出力信号に対応して、論理レベルが「０」と「１」との間で遷移する信号であり、評価回路１３および１４において期待値と論理値とが一致したときに論理レベルが「１」となり、一方、期待値と論理値とが不一致のときは、論理レベルが「０」となる。
【００６６】
判定回路１５は、入力信号Ｐ１およびＰ２を受けると、判定結果に応じた出力信号Ｑ１およびＱ２を出力する。
【００６７】
判定結果出力信号Ｑ１およびＱ２も、論理レベルが「０」と「１」との間で遷移する信号であり、入力信号Ｐ１およびＰ２がともに「０」であるとき、すなわち、評価回路１３および１４において期待値と論理値とが不一致の場合には、出力Ｑ１およびＱ２はともに「０」となる。なお、このとき、対象となったＬＳＩは”ＮＧ”（不良品）と判定される。
【００６８】
また、入力信号Ｐ１およびＰ２がともに「１」であるとき、すなわち評価回路１３および１４において期待値と論理値とが一致する場合には、出力信号Ｑ１およびＱ２はともに「０」となる。なお、対象となったＬＳＩは”ＯＫ”（良品）と判定される。
【００６９】
次に、入力信号Ｐ１が「１」であり、かつ入力信号Ｐ２が「０」であるとき、すなわち評価回路１３において期待値と論理値とが一致する一方で、評価回路１４において期待値と論理値とが不一致となる場合は、出力信号Ｑ１は「１」となり、出力信号Ｑ２は「０」となる。
【００７０】
このとき、第２の内部クロックＰ２．ＣＬＫの立上りと立下りとに同期して動作した評価回路１４においては、期待値と論理値とが不一致であることから、クリティカルパスによるディレイ時間がラッチ回路−ラッチ回路間におけるデータのやりとりのタイミングより長いために、データの授受のタイミングにずれが生じていると判断できる。
【００７１】
一方、第１の内部クロックＰ１．ＣＬＫの立上りと立下りとに同期して動作した評価回路１３においては、期待値と論理値とが一致することから、クリティカルパスによるディレイ時間に対してデータのやり取りのタイミングは十分に長い時間が確保されていると判断できる。
【００７２】
ここで、発振周期において、第１の内部クロックＰ１．ＣＬＫの立上りと立下りのタイミングに相当するＰ１．ＣＬＫがＨレベルとなる期間（以下、Ｐ１期間と称する。）を短縮する一方で、第２の内部クロックＰ２．ＣＬＫの立上りと立下りのタイミングに相当するＰ１．ＣＬＫがＬレベルとなる期間（以下、Ｐ２期間と称する。）を拡大すれば、評価回路１３および１４の双方においてラッチ回路間のデータのやりとりは正常に行なうことができると推測される。
【００７３】
そこで、判定回路１５においては、Ｐ２期間を拡大する（”Ｐ２ＵＰ”）と判定され、判定結果として論理レベル「０」の出力信号Ｑ１が出力されるとともに、論理レベル「１」の出力信号Ｑ２が出力される。
【００７４】
一方、入力信号Ｐ１が「０」であり、かつ入力信号Ｐ２が「１」であるとき、すなわち評価回路１４において期待値と論理値とが一致する一方で、評価回路１３において期待値と論理値とが不一致となる場合は、出力信号Ｑ１は「０」となり、出力信号Ｑ２は「１」となる。
【００７５】
この場合は、上記の評価結果とは正反対であって、第１の内部クロックＰ１．ＣＬＫの立上りおよび立下りに同期して動作した評価回路１３において、クリティカルパスに起因してラッチ回路−ラッチ回路間におけるデータの授受のタイミングにずれが生じている一方で、第２の内部クロックＰ２．ＣＬＫの立上りおよび立下りに同期して動作した評価回路１４においては、クリティカルパスによるディレイ時間に対してデータの授受のタイミングはより長い時間が確保されていると判断できる。
【００７６】
そこで、判定回路１５においては、Ｐ１期間を拡大する（”Ｐ１ＵＰ”）と判定され、判定結果として論理レベル「１」の出力信号Ｑ１が出力されるとともに、論理レベル「０」の出力信号Ｑ２が出力される。
【００７７】
続いて、後述するデューティ調整遅延回路１２において、”Ｐ１ＵＰ”および”Ｐ２ＵＰ”を表わす判定結果出力信号に応じてＰ１期間とＰ２期間との比が調整される。これにより、対象となるＬＳＩにとって最適なデューティに自動的に調整された内部クロックによって、内部回路５０は動作することから動作スピードを向上することが可能となる。
【００７８】
その結果、対象となるＬＳＩは正常動作を行なうことから、”ＯＫ”（良品）と判定されることとなり、従来であれば”ＮＧ”（不良品）と判定されていたＬＳＩを救済することができる。
【００７９】
図４は、図１のデューティ調整遅延回路１２の一例の詳細を示す回路図である。
【００８０】
図４を参照して、デューティ調整遅延回路１２は、入力ノードに並列に接続された２入力ＯＲ回路４０および２入力ＡＮＤ回路４１と、遅延素子４８および４９と、各論理回路の出力ノードとデューティ調整遅延回路１２の出力ノードとの間に接続されたトランスファーゲート４２，４３，４５，４６と、インバータ４４および４７とで構成される。
【００８１】
なお、遅延素子４８および４９は、複数のインバータからなり、２入力ＯＲ回路４０および２入力ＡＮＤ回路４１のそれぞれの第１の入力ノードに接続され、基準クロックＲＥＦ．ＣＬＫを遅延して入力する。
【００８２】
図４の構成において、２入力ＯＲ回路４０は、基準クロックＲＥＦ．ＣＬＫが遅延素子４８を介して第１の入力ノードに入力されるとともに、第２の入力ノードに直接に入力されると、２入力ＯＲ回路４０の出力ノードに２信号の論理和の演算結果を出力する。
【００８３】
２入力ＡＮＤ回路４１は、基準クロックＲＥＦ．ＣＬＫが遅延素子４９を介して第１の入力ノードに入力されるとともに、第２の入力ノードに直接入力されると、２入力ＡＮＤ回路４１の出力ノードに２信号の論理積の演算結果を出力する。
【００８４】
これにより、基準クロックＲＥＦ．ＣＬＫは、２入力ＯＲ回路４０によって、「Ｈ」レベルとなる期間が遅延素子４８で決まる遅延時間だけ拡大されることから、デューティが増加したクロックに変換される。
【００８５】
一方、基準クロックＲＥＦ．ＣＬＫは、２入力ＡＮＤ回路４１によって、「Ｈ」レベルとなる期間が遅延素子４９で決まる遅延時間だけ短縮されることから、デューティが減少したクロックに変換される。
【００８６】
さらに、２入力ＯＲ回路４０の出力ノードとノードＮＤとの間にはトランスファーゲート（ＴＧ）４２が接続され、判定結果の出力信号Ｑ１およびインバータ４４を介する出力信号Ｑ１の反転信号を受けて２入力ＯＲ回路４０の出力ノードとノードＮＤとを電気的に結合する。
【００８７】
トランスファーゲート４３は、２入力ＯＲ回路４０の入力ノードとノードＮＤとの間に接続され、判定結果の出力信号Ｑ１およびインバータ４４を介する出力信号Ｑ１の反転信号を受けて２入力ＯＲ回路４０の入力ノードとノードＮＤとを電気的に結合する。
【００８８】
一方、２入力ＡＮＤ回路４１の出力ノードとデューティ調整遅延回路１２の出力ノードとの間にはトランスファーゲート４５が接続され、判定結果出力信号Ｑ２およびインバータ４７を介する出力信号Ｑ２の反転信号を受けて２入力ＡＮＤ回路４１の出力ノードとデューティ調整遅延回路１２の出力ノードとを電気的に結合する。
【００８９】
トランスファーゲート４６は、ノードＮＤとデューティ調整遅延回路１２の出力ノードとの間に接続され、判定結果出力信号Ｑ２およびインバータ４７を介する出力信号Ｑ２の反転信号を受けてノードＮＤとデューティ調整遅延回路１２の出力ノードとを電気的に結合する。
【００９０】
ここで、トランスファーゲート４２および４３は、判定結果出力信号Ｑ１の論理レベルが「１」のときにＴＧ４２がオンされるとともにＴＧ４３はオフされ、２入力ＡＮＤ回路４０の出力信号がノードＮＤに伝達される。一方、出力信号Ｑ１の論理レベルが「０」のときは、ＴＧ４２がオフされるとともにＴＧ４３はオンされることとなり、デューティ調整遅延回路１２に入力された基準クロックはそのままノードＮＤに伝達される。
【００９１】
すなわち、ＴＧ４２とＴＧ４３とは、出力信号Ｑ１に応じて相補的にオンすることから、出力信号Ｑ１が「１」のときにデューティが増加した基準クロックＲＥＦ．ＣＬＫが選択されてノードＮＤに伝達され、出力信号Ｑ１が「０」のときには、基準クロックＲＥＦ．ＣＬＫがデューティを維持したままノードＮＤに伝達されることとなる。
【００９２】
同様にトランスファーゲート４５と４６とは、出力信号Ｑ２に応じて相補的にオンすることから、出力信号Ｑ２の論理レベルが「１」のときに２入力ＡＮＤ回路４１にてデューティが減少された基準クロックＲＥＦ．ＣＬＫが選択されてデューティ調整遅延回路１２の出力ノードに伝達され、出力信号Ｑ２が「０」のときは、ノードＮＤに伝達されたクロックが選択されてデューティ調整遅延回路１２の出力ノードに伝達されることとなる。
【００９３】
以上の動作を判定回路１５における判定結果に照らすと、以下のようにまとめることができる。
【００９４】
出力信号Ｑ１が「１」であり、かつ出力信号Ｑ２が「０」であるとき、すなわち判定状態が”Ｐ１ＵＰ”のときは、デューティ調整遅延回路１２からは、２入力ＯＲ回路４０を介してデューティが増加されたクロックＩＣＬＫが出力される。
【００９５】
一方、出力信号Ｑ２が「１」であり、かつ出力信号Ｑ１が「０」であるとき、すなわち判定結果が”Ｐ２ＵＰ”のときは、デューティ調整遅延回路１２からは、２入力ＡＮＤ回路４１を介してデューティが減少されたクロックＩＣＬＫが出力される。
【００９６】
なお、出力信号Ｑ１およびＱ２のいずれもが「０」であるとき、すなわち判定状態が”ＮＧ”または”ＯＫ”のときは、デューティ調整遅延回路１２からは、基準クロックＲＥＦ．ＣＬＫがデューティを維持したままクロックＩＣＬＫとして出力される。
【００９７】
最後に、以上の動作によりデューティが調整されたクロックＩＣＬＫは、図１のクロックドライバ２を介して、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫとして内部回路５０に供給される。
【００９８】
図５は、この発明の実施の形態のクロック発生回路１００の動作を説明するための動作波形図である。
【００９９】
図５（ａ）に、クロック発生回路１００に入力される基準クロックＲＥＦ．ＣＬＫを示す。図５（ｂ），（ｃ），（ｄ）に、判定回路１５における各判定結果に基づき、図１のデューティ調整遅延回路１２において基準クロックＲＥＦ．ＣＬＫのデューティが調整されて出力されるクロックＩＣＬＫを示す。
【０１００】
図５（ａ）を参照して、基準クロックＲＥＦ．ＣＬＫは、Ｐ１期間とＰ２期間とが等しく、デューティが５０％のパルス波形である。
【０１０１】
図５（ａ）の基準クロックＲＥＦ．ＣＬＫは、デューティ調整遅延回路１２およびクロックドライバ２を介して、内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫとして内部回路５０に入力されるとともに、並行してクロックデューティ自動調整回路１１内の評価回路１３および１４に入力される。
【０１０２】
評価回路１３および１４において、擬似内部回路がデューティ５０％の内部クロックＰ１．ＣＬＫおよびＰ２．ＣＬＫの立上りおよび立下りにそれぞれ応答して動作を行なうと、その動作状態が判定回路１５において判定され、判定結果に応じた信号がデューティ調整遅延回路１２に出力される。
【０１０３】
ここで、判定状態が”ＯＫ”（良品）である場合は、デューティ調整遅延回路１２からは、図５（ｂ）に示すように、基準クロックＲＥＦ．ＣＬＫのデューティを維持したクロックＩＣＬＫが出力され、対象となるＬＳＩの内部回路５０に供給される。
【０１０４】
一方、判定状態が”Ｐ１ＵＰ”である場合は、図４のデューティ調整遅延回路１２の各トランスファーゲートが制御され、図５（ｃ）に示すように、Ｐ１期間が遅延素子４８で決まる遅延時間だけ拡大されることによりデューティが増加したクロックＩＣＬＫが出力される。
【０１０５】
同様に、判定状態が”Ｐ２ＵＰ”である場合は、図５（ｄ）に示すように、Ｐ２期間が遅延素子４９で決まる遅延時間だけ拡大されることによりデューティが減少したクロックＩＣＬＫが出力される。
【０１０６】
なお、デューティの調整量は、図４の遅延素子４８および４９を構成するインバータの数の増減によって遅延時間を変えることにより調整可能である。
【０１０７】
また、今回の発明の実施の形態では、クロックデューティ自動調整回路を２つの評価回路１３および１４と、これらに制御される２つの論理素子４０および４１とで構成することによって、デューティを２段階に自動調整できる例を示したが、評価回路とこれに対応する論理素子を増やすことにより、さらに調整可能な段階の数を増やすことが可能となる。
【０１０８】
したがって、この発明の実施の形態のクロック発生回路によれば、対象となるＬＳＩには自己の動作状態に応じて最適化された内部クロックが供給されることから、動作速度を向上することができる。
【０１０９】
これにより、該ＬＳＩは、従来であれば動作速度が低いとして”ＮＧ”と判定されていたところが”ＯＫ”と判定されることとなり、歩留まりの改善が可能となる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
以上のように、この発明によれば、対象となるＬＳＩが、内部クロックの立上りと立下りとに同期して動作するときの動作状態をクロック発生回路にフィードバックさせることにより、製造上のばらつきによって動作速度が低下したＬＳＩに対しても、内部クロックを動作速度が最大となるデューティに自動的に調整して供給できることから、ＬＳＩの動作スピードを向上することができる。
【０１１２】
これにより、上記ＬＳＩは、従来であれば、動作速度が低いとして”ＮＧ”（不良品）と判定されていたところが、デューティを調整することで”ＯＫ”（良品）と判定されることから、歩留まりを改善することが可能となる。
【０１１３】
これは、判定回路において、２つの評価回路のいずれか一方において期待値と論理値とが一致していれば”ＮＧ”とせずに、デューティの調整量を制御する判定結果を出力することによって、２つの評価回路の双方において期待値と論理値とを一致させることができることによる。
【０１１４】
また、評価回路に擬似内部回路を設け、擬似内部回路のクリティカルパスを考慮した期待値と実測される論理値とを比較することにより、対象となるＬＳＩの動作状態を容易に把握できるとともに、検出した動作状態から最適なデューティの調整が可能となる。
【０１１５】
また、評価回路における期待値を、逓倍した内部クロックに応答して生成することにより、擬似内部回路に生じうるタイミング違反に影響されず、正確な期待値を得ることができる。
【０１１６】
さらに、デューティ調整遅延回路において、判定結果に基づき、基準クロックと遅延素子を介することにより遅延して入力された基準クロックとの論理積または論理和の演算結果のいずれか一方を内部クロックとして出力することから、内部クロックのデューティの自動調整を容易に行なうことができる。
【０１１７】
なお、デューティの調整量は、デューティ調整遅延回路における遅延素子を構成するインバータの段数の増減により変更することができる。
【図面の簡単な説明】
【図１】発明の実施の形態のクロック発生回路の一例を詳細に示す回路図である。
【図２】図１の評価回路１３の一例の詳細を示す回路図である。
【図３】図２の判定回路１５における真理値表である。
【図４】図１のデューティ調整遅延回路１２の一例の詳細を示す回路図である。
【図５】発明の実施の形態のクロック発生回路１００の動作を説明するための動作波形図である。
【図６】従来のクロック発生回路の一例の詳細を示す回路図である。
【符号の説明】
１クロックデューティ調整回路、２クロックドライバ、３，４，５ラッチ回路、６，７，８ロジック回路、９遅延素子、１０２入力ＡＮＤ回路、１１クロックデューティ自動調整回路、１２デューティ調整遅延回路、１３，１４評価回路、１５判定回路、１６期待値生成回路、１７データ測定回路、１８逓倍回路、１９，２６クロックドライバ、２０，２１，２２，２７，２８，２９，３０，３１ラッチ回路、２３，２４，２５，３２，３３，３４ロジック回路、３５２入力ＥＸＮＯＲ回路、４０２入力ＯＲ回路、４１２入力ＡＮＤ回路、４２，４３，４５，４６トランスファーゲート、４４，４７インバータ、４８，４９遅延素子、５０内部回路、１００クロック発生回路。

Claims

所定動作を実行する内部回路に対して、基準クロックの立上りと立下りとのそれぞれに対応した第１および第２の内部クロックを供給するクロック発生回路であって、
前記基準クロックおよび前記第１および第２の内部クロックを受けて、前記基準クロックのデューティを、対象となる前記内部回路における動作速度が最大となるデューティに自動的に調整して出力するクロックデューティ自動調整回路と、
前記クロックデューティ自動調整回路から出力されるクロックの立上りおよび立下りのそれぞれに応答した前記第１および第２の内部クロックを生成する内部クロック生成回路とを備え、
前記クロックデューティ自動調整回路は、
前記第１および第２の内部クロックに応答して動作し、その動作状態を評価して評価結果に応じた信号を出力する評価回路と、
前記評価結果出力信号に基づいて、前記基準クロックのデューティの調整量を判定し、判定結果に応じた信号を出力する判定回路と、
前記判定結果出力信号に基づき、前記基準クロックのデューティを調整するデューティ調整遅延回路とを含む、クロック発生回路。
前記デューティ調整遅延回路は、
前記基準クロックを所定の期間遅延して入力する第１の遅延素子と、
前記基準クロックと前記第１の遅延素子を介して入力された前記基準クロックとの論理積を出力する第１の論理素子と、
前記基準クロックを所定の期間遅延して入力する第２の遅延素子と、
前記基準クロックと前記遅延素子を介して入力された前記基準クロックとの論理和を出力する第２の論理素子とを含む、請求項１に記載のクロック発生回路。
前記デューティ調整遅延回路は、
前記判定回路からの判定結果出力信号に基づき、前記第１および第２の論理素子の出力信号のいずれか一方を選択して出力するスイッチ手段をさらに含む、請求項２に記載のクロック発生回路。
前記評価回路は、
前記第１の内部クロックに応答して動作したときの動作状態を評価する第１の評価回路と、
前記第２の内部クロックに応答して動作したときの動作状態を評価する第２の評価回路とを含む、請求項１に記載のクロック発生回路。
前記第１の評価回路は、
前記第１の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、前記ラッチ回路とデータの授受を行なう論理回路とからなる第１の疑似内部回路を含み、
前記第２の評価回路は、
前記第２の内部クロックの立上りと立下りとに応答してデータの取り込みおよび保持を行なうラッチ回路と、前記ラッチ回路とデータの授受を行なう論理回路とからなる第２の疑似内部回路を含み、
前記第１または第２の擬似内部回路を前記第１または第２の内部クロックを逓倍したクロックに同期して動作させて得られる出力信号を期待値とし、前記第１および第２の擬似内部回路を前記第１または第２の内部クロックに同期して動作させて得られる出力信号を論理値として、
前記期待値と前記論理値との論理レベルが一致するか否かを評価して、評価結果に応じた信号を出力する、請求項４に記載のクロック発生回路。
前記第１および第２の評価回路は、
前記第１および第２の内部クロックを逓倍して前記第１および第２の擬似内部回路に入力するためのクロック逓倍回路をさらに含む、請求項５に記載のクロック発生回路。
前記判定回路は、
前記第１および第２の評価回路のいずれか一方から前記期待値と前記論理値との論理レベルが不一致であることを示す前記評価結果出力信号を受け、前記第１および第２の評価回路の他方から前記期待値と前記論理値との論理レベルが一致することを示す前記評価結果出力信号を受けると、デューティの調整量を判定して前記判定結果出力信号を出力し、
前記デューティ調整遅延回路は、前記判定結果出力信号に基づき、前記スイッチ手段により前記第１および第２の論理素子の出力信号のいずれか一方を選択して出力する、請求項１、４または５に記載のクロック発生回路。