JP3940561B2 - Multilayer dielectric filter - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、高周波回路に好適な積層型誘電体フィルタに関するものである。
【0002】
【従来の技術】
従来、この種の積層型誘電体フィルタについて図12及び図13を参照して説明する。図12は従来の積層型誘電体フィルタの外観斜視図、図13は共振素子の形成層で切断した積層型フィルタの断面図である。
【0003】
図12に示すように、従来の積層型誘電体フィルタ10は、誘電体と導体とを積層してなる積層体11と、積層体11の両端部に付設した一対の入出力端子12と、積層体11の外面に形成したグランド端子13とを備えている。
【0004】
入出力端子12は、積層体11の積層方向に平行な両端面11aの中央部において積層方向に直交する上下面11bの端部に亘り線状に形成されている。グランド端子13は、積層体11の積層方向に平行な側面11cの全面から端面11a及び上下面11bの端部に亘り形成されている。
【0005】
図13に示すように、積層体11には3つのストリップライン型の共振素子14が互いに平行となるように形成されている。各共振素子14の一端側はグランド端子13と接続し、他端側は開放端となっている。
【0006】
この積層型誘電体フィルタ10の製造方法について説明する。まず、共振素子14などを形成するための導電性ペーストをグリーンシートに印刷する。次に、このグリーンシートを所定順序で積層・圧着してシート積層体を得る。次に、このシート積層体を単位部品大に裁断して積層チップを得る。次に、この積層チップを所定温度で焼成して前記積層体10を得る。次に、入出力端子12及びグランド端子13を形成するための導電性ペーストを積層体10の外面に塗布する。次に、この積層体10を焼成することにより積層型誘電体フィルタ10を得る。
【0007】
【発明が解決しようとする課題】
しかし、従来の積層型誘電体フィルタ10では周波数特定など各種特性を安定させることが困難であった。その要因の一つとして、グランド端子13用の導電性ペーストの塗布精度が挙げられる。以下に導電性ペーストの塗布精度と周波数特性の安定性の関係について説明する。
【0008】
一般的に、グランド端子13用の導電性ペーストはディップ法や転写法が用いられる。ディップ法では、上面水平な塗布台上に導電性ペーストを塗布し、積層体11の側面11cを導電性ペーストに浸漬させることにより導電性ペーストを付着させる。一方、転写法では、まず、シリコンゴムなどの弾性体の表面に溝を設け、該溝に導電性ペーストを充填する。そして、該弾性体に積層体11の側面11cを押し当てることにより導電性ペーストを付着させる。このような塗布方法では、図9に示すように、積層体11の側面11cだけでなく隣接する端面11a及び上下面11bにまで導電性ペーストが回り込んで付着する。ここで、この回り込みの長さの精度は、積層体の導電性ペーストへの浸漬距離、弾性体への押圧力、導電性ペーストの粘度、弾性体の硬度などに影響されるため、この精度の向上には限界がある。
【0009】
一方、図13に示すように、グランド端子13の回り込み部13aは誘電体を介して共振素子14と対向する。このため、回り込み部13aと共振素子との間には浮遊容量が形成される。この浮遊容量の値は回り込み部13aの回り込み長さに依存する。しかし、前述したように、回り込み部13aの回り込み長さは高精度で制御することが困難である。このため、個々の積層型誘電体フィルタ10は浮遊容量の値が安定しない。一方、この浮遊容量は、積層型誘電体フィルタ10の各種特性に大きな影響を与える。特に高周波領域において浮遊容量が各種特性に与える影響が大きい。
【0010】
以上のように、従来の積層型誘電体フィルタ10では周波数特定など各種特性を安定させることが困難であった。
【0011】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、特性のばらつきが少ない積層型誘電体フィルタを提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するために、請求項1の発明では、誘電体と導体とを積層した積層体と、該積層体の外面に形成された入出力端子及びグランド端子とを備えた積層型誘電体フィルタにおいて、前記グランド端子は、前記積層体の積層方向に対して平行な一の外面に形成された主部と該外面から隣接する他の外面に回り込んだ回り込み部とを備え、前記積層体は、一端が前記グランド端子の主部に短絡したストリップライン型の共振素子と、少なくとも該共振素子が形成された層において前記グランド端子の回り込み部と前記共振素子との間に配置され該共振素子と該回り込み部との容量結合を抑制する結合抑制電極とを備え、前記結合抑制電極は、前記共振素子が形成された層において前記グランド端子の主部と回り込み部とが隣接する角部に形成され、前記グランド端子の主部及び回り込み部の双方に接続し、前記共振素子が形成された層における前記グランド端子の回り込み部の長さ方向において該回り込み部よりも長く形成されていることを特徴とするものを提案する。
【0013】
本発明によれば、共振素子とグランド端子の回り込み部の間に結合抑制電極が介在するので、共振素子と回り込み部との間で浮遊容量が発生することを抑制できる。一方、結合抑制電極と共振素子とが容量結合して浮遊容量が発生する。この浮遊容量の値は、結合抑制電極の形状、結合抑制電極と共振素子との距離などの条件により定められる。しかし、結合抑制電極の形状、結合抑制電極と共振素子との距離については、グランド端子の回り込み部の長さよりも高精度で制御が可能である。一般的には、前者の精度と後者の精度は1桁以上のオーダーの開きがある。このように、本発明に係る積層型誘電体フィルタでは、浮遊容量の値を高精度に制御できるので、特性のばらつきを抑えることができる。
【0015】
【発明の実施の形態】
本発明の一実施の形態に係る積層型誘電体フィルタについて図1〜図5を参照して説明する。図1は積層型誘電体フィルタの外観斜視図、図2は積層型誘電体フィルタの積層構造を説明する図、図3は積層型誘電体フィルタの図2におけるA−A’線断面図、図4は共振素子の形成層で切断した積層型フィルタの断面図、図5は積層型誘電体フィルタの等価回路図である。
【0016】
図1に示すように、この積層型誘電体フィルタ100は、誘電体と導体を積層してなる積層体101と、積層体101の両端部に付設した一対の入出力端子102と、積層体101の外面に形成したグランド端子103とを備えている。
【0017】
入出力端子102は、積層体101の積層方向に平行な両端面101aの中央部において、該端面101aから積層方向に直交する上下面101bの端部に亘り線状に形成されている。
【0018】
グランド端子103は、積層体101の積層方向に平行な側面101cの全面から端面101a及び上下面101bの端部に亘り形成されている。すなわち、グランド端子103は、積層体101の積層方向に平行な側面101cの全面に形成された主部103aと、該側面101cから端面101a及び上下面101bの端部に回り込んで形成された回り込み部103bとからなる。
【0019】
図2乃至図4に示すように、積層体101は、導体が形成されていない誘電体層110と所定パターンの導体を形成した複数の誘電体層111〜119を積層した一体構造となっている。各誘電体層110〜119は、例えばBaTiO3系の誘電性を有するセラミック焼結体からなる。
【0020】
誘電体層111には、第1のグランド電極121が形成されている。第1のグランド電極121は、誘電体層111の長辺側に露出しており、グランド端子103の主部103aと接続している。また、第1のグランド電極121は、誘電体層111の短辺側の端部には形成されていない。これは、第1には、誘電体層111の全面に第1のグランド電極121を形成すると、誘電体層111と誘電体層110との接着強度が低下するためである。また、第2には、グランド端子103と入出力端子102との短絡を防止するためである。
【0021】
また、第1のグランド電極121は、誘電体層111の短辺と対向する辺の中央部が誘電体層111の中心方向に向かって引き込んだ形状となっている。これは、第1のグランド電極121と後述する入出力電極135及び136との間に浮遊容量が生じることを防ぐためである。
【0022】
誘電体層112には、互いに平行に形成された矩形の波長短縮用電極122,123,124が形成されている。この波長短縮用電極122〜124は、誘電体層112の短手方向に延びている。すなわち、各波長短縮用電極122〜124は、前記一対の入出力端子102を結ぶ方向と直交する方向に延びている。波長短縮用電極122〜124の一方の端部は、誘電体層112の一方の長辺に露出し、前記グランド端子103の主部103aに接続している。この波長短縮用電極122〜124は、誘電体層112を介して後述する第1共振素子片125〜127と重なるように配置されている。これにより、波長短縮用電極122〜124と第1共振素子片125〜127とが容量結合するので、共振素子の波長短縮効果が得られる。
【0023】
誘電体層113には、矩形の第1共振素子片125,126,127が形成されている。この第1共振素子片125〜127は、前記一対の入出力端子102を結ぶ方向と直交する方向に延びている。また、第1共振素子片125〜127は、誘電体層113において、前記波長短縮用電極122が形成されている側に配置されている。さらに、第1共振素子片125〜127は、誘電体層113を介して後述する第2共振素子片132〜134と重なるように配置されている。さらに、第1共振素子片125〜127の一方の端部にはビアホール151(図3参照)が形成されている。第1共振素子片125〜127は、このビアホール151(図3参照)を介して第2共振素子片132〜134及び第3共振素子片143〜145と接続している。
【0024】
誘電体層114には、結合用電極128が形成されている。結合用電極128は、誘電体層114のほぼ中央付近において誘電体層114の長手方向に延びて形成されている。結合用電極128は、両端部に形成された矩形の結合部128aと、両結合部128aを結び該結合部128aよりも幅の狭い接続線部128bからなる。結合用電極128の一方の結合部128aは、第1共振素子片125及び第2共振素子片132の中央部付近と誘電体層113及び114を挟んで重なる位置に配置されている。結合用電極128の他方の結合部128aは、第1共振素子片126及び第2共振素子片133の中央部付近と誘電体層113及び114を挟んで重なると位置に配置されている。また、誘電体層114には、誘電体層113のビアホール151(図3参照)と接続するランド129〜131が形成されている。各ランド129〜131の形成位置には前記ビアホール151(図3参照)が形成されている。
【0025】
誘電体層115には、ストリップライン型の第2共振素子片132,133,134が互いに平行となるように形成されている。各第2共振素子片132〜134は、前記一対の入出力端子102を結ぶ方向と直交する方向に延びている。各第2共振素子片132〜135の一端側は、前記波長短縮用電極122〜124が接続していない側のグランド端子103の主部103aに接続している。各第2共振素子片132〜134の他端側は、前記波長短縮用電極122〜124が接続している側のグランド端子103と所定の距離をおいて対向している。各第2共振素子片132〜134の開放端側には前記ビアホール151(図3参照)が形成されている。
【0026】
3つの第2共振素子132〜134のうち入出力側の第2共振素子片132及び134には、前記入出力端子102と接続する入出力電極135及び136が接続されている。入出力電極135及び136は、それぞれ誘電体層115の端部に配置された入出力部135a,136aと、該入出力部135a,136aと第2共振素子片132,134を接続する接続線部135b,136bとからなる。接続線部135b,136bは、蛇行した線状に形成されており、中央部よりやや開放端側の位置で第2共振素子片135,136と接続している。なお、接続線部135b,136bと第2共振素子片132,134との接続位置は、設計目標となるフィルタ特性に応じて、適宜、開放端側又は短絡端側に移動させてもよい。
【0027】
また、誘電体層115には、図4に示すように、第2共振素子片132,134とグランド端子103の回り込み部103bとの容量結合を抑制する結合抑制電極137,138が形成されている。各結合抑制電極137,138は、誘電体層115において第2共振素子片132〜134が短絡しているグランド端子103の主部103aと回り込み部103bが隣接する角部に形成されている。各結合抑制電極137,138は、グランド端子103の主部103a及び回り込み部103bに接続している。ここで、結合抑制電極137及び138の、第2共振素子片132,134が延びる方向の長さは、少なくとも同方向における回り込み部103bの長さ以上である。つまり、結合抑制電極137,138は、第2共振素子片132,134とグランド端子103の回り込み部103bとの間に介在ししてる。これにより、結合抑制電極137,138は、第2共振素子片132,134とグランド端子103の回り込み部103bとが直接に容量結合することを抑制している。そして、結合抑制電極137,138は第2共振素子片132,134との間で容量結合している。
【0028】
ここで、第2共振素子片132と結合抑制電極137の距離と、第2共振素子片134と結合抑制電極138の距離との差の絶対値は0.01mm以下であることが好ましい。また、第2共振素子片132と一方の回り込み部103bの距離と、第2共振素子片134と他方の回り込み部103bの距離との差の絶対値は0.1mm以下であることが好ましい。
【0029】
誘電体層116には、結合用電極139が形成されている。結合用電極139は、誘電体層116のほぼ中央付近において誘電体層116の長手方向に延びて形成されている。結合用電極139は、両端部に形成された矩形の結合部139aと、両結合部139aを結び該結合部139aよりも幅の狭い接続線部139bからなる。結合用電極139の一方の結合部139aは、第2共振素子片133及び後述する第3共振素子片144の中央部付近と誘電体層115及び116を挟んで重なる位置に配置されている。結合用電極139の他方の結合部139aは、第2共振素子片134及び後述する第3共振素子片145の中央部付近と誘電体層115及び116を挟んで重なると位置に配置されている。また、誘電体層116には、誘電体層115のビアホール151(図3参照)と接続するランド140〜142が形成されている。各ランド140〜142の形成位置にはビアホール151(図3参照)が形成されている。
【0030】
誘電体層117には、矩形の第3共振素子片143〜145が形成されている。この第3共振素子片143〜145は、形状及び配置は前記第1共振素子片125〜127と同様である。第3共振素子片125〜127の一方の端部は、誘電体層116のビアホール151(図3参照)と接続している。これにより、第1共振素子片125〜127,第2共振素子片132〜134,第3共振素子片143〜145の端部が接続される。
【0031】
誘電体層118には、互いに平行に形成された矩形の波長短縮用電極146〜148が形成されている。各波長短縮用電極146〜146の形状及び配置は前記波長短縮用電極122〜124と同様である。
【0032】
誘電体層119には、第2のグランド電極149が形成されている。第2のグランド電極149は、前記第1のグランド電極121と同一の形状を有する。
【0033】
図5に積層型誘電体フィルタ100の等価回路を示す。図において、インダクタ161及び162は、それぞれ入出力電極135,136の接続線部135b,136bによるインダクタ成分である。
【0034】
キャパシタ163は、波長短縮用電極122と第1共振素子片125との間に生じるキャパシタ成分である。キャパシタ164は、波長短縮用電極146と第1共振素子片143との間に生じるキャパシタ成分である。キャパシタ165は、波長短縮用電極123と第1共振素子片126との間に生じるキャパシタ成分である。キャパシタ166は、波長短縮用電極147と第1共振素子片144との間に生じるキャパシタ成分である。キャパシタ167は、波長短縮用電極124と第1共振素子片127との間に生じるキャパシタ成分である。キャパシタ168は、波長短縮用電極148と第1共振素子片145との間に生じるキャパシタ成分である。
【0035】
キャパシタ169は、第1共振素子片125及び第2共振素子片132と結合用電極128の一方の結合部128aとの間に生じるキャパシタ成分である。インダクタ170は、結合用電極128の接続線部128bにより生じるインダクタ成分である。キャパシタ171は、第1共振素子片126及び第2共振素子片133と結合用電極128の他方の結合部128aとの間に生じるキャパシタ成分である。
【0036】
キャパシタ172は、第2共振素子片133及び第3共振素子片144と結合用電極139の一方の結合部139aとの間に生じるキャパシタ成分である。インダクタ173は、結合用電極139の接続線部139bにより生じるインダクタ成分である。キャパシタ174は、第2共振素子片134及び第3共振素子片145と結合用電極139の他方の結合部139aとの間に生じるキャパシタ成分である。
【0037】
キャパシタ175は、第2共振素子片132と結合抑制電極137との間に生じるキャパシタ成分である。キャパシタ176は、第2共振素子片134と結合抑制電極138との間に生じるキャパシタ成分である。
【0038】
この積層型誘電体フィルタ100では、この等価回路に示すように、共振素子は、各1共振素子片125〜127と第3共振素子片143〜145の並列回路に、第2共振素子片132〜134を直列に接続した構成となる。
【0039】
次に、この積層型誘電体フィルタ100の製造方法について説明する。ここでは、多数の積層型誘電体フィルタを同時に製造する場合について説明する。
【0040】
まず、例えばBaTiO3などを主原料とし添加物としてSiO2などを混合した誘電体セラミック材料に、有機バインダ、有機溶剤又は水を所定量混合・撹拌してセラミックスラリーを得る。次に、このセラミックスラリーをドクターブレード法等のテープ成型法によりセラミックグリーンシートを形成する。
【0041】
次に、このセラミックグリーンシートに、必要に応じてパンチやレーザなどで穿孔した後に、スクリーン印刷法、凹版印刷法、凸版印刷法などにより所定形状で導電性ペーストを印刷する。ここで、導電性ペーストの塗布パターンは、前述した各種電極及びランドに対応する。本実施の形態では、この印刷工程における結合抑制電極137,138の寸法精度は±0.05mmとなった。
【0042】
次いで、セラミックグリーンシートをプレス装置を用いて積層及び圧着してシート積層体を得る。ここで、セラミックグリーンシートの積層順序は、図2を参照して説明した構成となるように実施する。
【0043】
次に、シート積層体を部品単位あたりの大きさに裁断して積層チップを得る。次に、この積層チップを、所定の温度条件及び雰囲気条件で焼成して積層体101を得る。
【0044】
次に、この積層体101の外面に入出力端子102用の導電性ペーストを転写法にて塗布する。具体的には、まず入出力端子102の幅に対応した溝を形成したシリコンゴムなどの弾性体を用意する。そして、該弾性体の溝に導電性ペーストを充填させる。次いで、積層体101の端面101aを弾性体に押し当てる。この時弾性体がやや弾性変形して溝に充填された導電性ペーストが端面101aに隣接する上下面101bに付着するようにする。
【0045】
次に、積層体101の外面にグランド端子103用の導電性ペーストをディップ法にて塗布する。具体的には、まず、支持台の平面上に導電性ペーストを所定厚みで塗布する。この導電性ペーストの厚みによりグランド端子103の回り込み部103bの回り込み長さが決定される。そして、積層体101の側面101c側を平面上の導電性ペーストに浸漬させる。これにより、側面101cのみならず隣接する端面101a及び上下面101bにも導電性ペーストが付着する。本実施の形態では、この塗布工程における回り込み部103bの寸法精度は±0.2mmとなった。
【0046】
次に、積層体101を所定温度の炉に投入することにより外面に付着した導電性ペーストを焼成させる。最後に、入出力端子102及びグランド端子103の表面をメッキ処理して積層型誘電体フィルタ100を得る。
【0047】
このような積層型誘電体フィルタ100では、共振素子を構成する第2共振素子片132と結合抑制電極137との間でキャパシタ175が生じ、同様に共振素子を構成する第2共振素子片134と結合抑制電極138との間でキャパシタ176が生じる。このキャパシタ175,176の静電容量は、第2共振素子132,134と対向する結合抑制電極137の辺の長さ、第2共振素子132,134との距離、誘電体層の誘電率などで決定される。一方、この結合抑制電極137,138により、第2共振素子132,134とグランド端子103の回り込み部103bとの間の容量結合は抑えられている。
【0048】
他方、結合抑制電極137,138を有さず、且つ、他の構成は本実施形態の積層型誘電体フィルタ100と同一の従来の積層型誘電体フィルタでは、第2共振素子とグランド端子の回り込み部との間で容量結合が生じる。この容量結合による静電容量は、回り込み部103bの長さ、第2共振素子132,134との距離、誘電体層の誘電率などで決定される。
【0049】
ここで、この従来の積層型誘電体フィルタにおける容量結合によるキャパシタは、等価回路的には前記キャパシタ175,176に対応する。しかし、大量の積層型誘電体フィルタを製造した場合に、本実施の形態に係る積層型誘電体フィルタ100では、キャパシタ175,176の値のばらつきが、従来の積層型誘電体フィルタにおけるキャパシタの値のばらつきよりも、小さい。これは、印刷法などを用いて製造する結合抑制電極137,138の長さの精度が、ディップ法などを用いて製造する回り込み部103bの長さの精度よりも格段に高いためである。具体的には、両者の精度には2乃至4桁のオーダーの開きがある。また、結合抑制電極137,138と第2共振素子片132,134は同層に形成されているので、積層ずれによる精度低下がない。このため、本実施の形態に係る積層型誘電体フィルタ100では、キャパシタ175,176の値を高精度に制御できるので、特性のばらつきを抑えることができる。
【0050】
以上本発明の一実施の形態について説明したが本発明はこれに限定されるものではない。本発明の範囲は特許請求の範囲によって示されており、各請求項の意味の中に入るすべての変形例は本発明に含まれるものである。
【0051】
例えば、本実施の形態では、結合抑制電極137,138を共振素子の短絡側のグランド端子103側にのみ設けたが、図6に示すように、対向する他方のグランド端子103側にも結合抑制電極137a,138a設けるようにしてもよい。さらに、第2共振素子片132〜134の形成層だけでなく、他の層にも設けるようにしてもよい。さらに、図7に示すように、一対のグランド端子103に亘って結合抑制電極137b,138bを設けるようにしてもよい。なお、この場合には、入出力電極は他の層に設ければよい。なお、図6及び図7において、上記実施の形態と同一の要素には同一の符号を付した。
【0052】
さらにまた、ビアホール151による各共振素子片の接続位置や接続個数などを、所望の特性を得るために適宜変更してもよい。これにより、各共振素子の特性インピーダンスを制御できるので、所望の特性を有する積層型誘電体フィルタを得ることができる。例えば、図8に示すように、ビアホール151を第2共振素子の短絡側及び中央部付近に形成してもよい。また、図9に示すように、ビアホール151を第2共振素子の中央部付近にのみ形成してもよい。さらに、図10に示すように、波長短縮用電極を設けなくてもよい。さらに、図11に示すように、一の共振素子片により各共振素子を構成してもよい。なお、図8〜図10において、上記実施の形態と同一の要素には同一の符号を付した。
【0053】
さらにまた、本実施の形態では、図5の等価回路で示したように、等価回路共振素子と入出力端子102との接続をインダクタで接続するようにしたが、キャパシタで接続するようにしてもよい。また、入力側と出力側で接続回路を異なるようにしてもよい。例えば、入力側をキャパシタ接続とし、出力側をインダクタ接続としてもよい。
【0054】
さらにまた、本実施音形態では、グランド端子をディップ法にて形成したが転写法など他の手法により形成してもよい。
【0055】
さらにまた、本実施の形態では、積層体内に共振回路が3段構成になるものを例示したが2段であっても4段以上であってもよい。
【0056】
【発明の効果】
以上詳述したように、本発明によれば、共振素子とグランド端子の回り込み部の間に結合抑制電極が介在するので、共振素子と回り込み部との間で浮遊容量が発生することを抑制できる。一方、結合抑制電極と共振素子とが容量結合して浮遊容量が発生する。この浮遊容量の値は、結合抑制電極の形状、結合抑制電極と共振素子との距離などの条件により定められる。しかし、結合抑制電極の形状、結合抑制電極と共振素子との距離については、グランド端子の回り込み部の長さよりも高精度で制御が可能である。一般的には、前者の精度と後者の精度は1桁以上のオーダーの開きがある。このように、本発明に係る積層型誘電体フィルタでは、浮遊容量の値を高精度に制御できるので、特性のばらつきを抑えることができる。
【図面の簡単な説明】
【図1】積層型誘電体フィルタの外観斜視図
【図2】積層型誘電体フィルタの積層構造を説明する図
【図3】積層型誘電体フィルタの図2におけるA−A’線断面図
【図4】共振素子の形成層で切断した積層型フィルタの断面図
【図5】積層型誘電体フィルタの等価回路図
【図6】共振素子の形成層で切断した他の例に係る積層型フィルタの断面図
【図7】共振素子の形成層で切断した他の例に係る積層型フィルタの断面図
【図8】他の例に係る積層型誘電体フィルタの断面図
【図9】他の例に係る積層型誘電体フィルタの断面図
【図10】他の例に係る積層型誘電体フィルタの断面図
【図11】他の例に係る積層型誘電体フィルタの断面図
【図12】従来の積層型誘電体フィルタの外観斜視図
【図13】共振素子の形成層で切断した積層型フィルタの断面図
【符号の説明】
100…積層型誘電体フィルタ、101…積層体、102…入出力端子、103…グランド端子、103a…主部、103b…回り込み部、110〜119…誘電体層、121…第1のグランド電極、122〜124,146〜148…波長短縮用電極、125〜127…第1共振素子片、128,139…結合電極、132〜134…第2共振素子片、135,136…入出力電極、137,138…結合抑制電極、143〜145…第3共振素子片、149…第2のグランド電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer dielectric filter suitable for a high frequency circuit.
[0002]
[Prior art]
Conventionally, this type of laminated dielectric filter will be described with reference to FIGS. FIG. 12 is an external perspective view of a conventional multilayer dielectric filter, and FIG. 13 is a cross-sectional view of the multilayer filter cut along a resonance element forming layer.
[0003]
As shown in FIG. 12, a conventional multilayer
[0004]
The input /
[0005]
As shown in FIG. 13, three stripline
[0006]
A method for manufacturing the multilayer
[0007]
[Problems to be solved by the invention]
However, it is difficult for the conventional multilayer
[0008]
Generally, a dipping method or a transfer method is used for the conductive paste for the
[0009]
On the other hand, as shown in FIG. 13, the
[0010]
As described above, it is difficult for the conventional multilayer
[0011]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a multilayer dielectric filter with little variation in characteristics.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, a laminated dielectric comprising a laminated body in which a dielectric and a conductor are laminated and an input / output terminal and a ground terminal formed on the outer surface of the laminated body. In the filter, the ground terminal includes a main portion formed on one outer surface parallel to the stacking direction of the laminate, and a wraparound portion that wraps around from the outer surface to another adjacent outer surface. Are arranged between the wraparound portion of the ground terminal and the resonant element at least in a layer where the resonant element is formed, and a stripline type resonant element whose one end is short-circuited to the main part of the ground terminal. And a coupling suppression electrode that suppresses capacitive coupling with the wraparound portion. The coupling suppression electrode is formed at a corner where the main portion of the ground terminal and the wraparound portion are adjacent to each other in the layer where the resonant element is formed, and is connected to both the main portion and the wraparound portion of the ground terminal. In the length direction of the wraparound portion of the ground terminal in the layer in which the resonance element is formed, the resonance element is formed longer than the wraparound portion. We propose something that features this.
[0013]
According to the present invention, since the coupling suppression electrode is interposed between the resonance element and the wraparound portion of the ground terminal, it is possible to suppress the generation of stray capacitance between the resonance element and the wraparound portion. On the other hand, the coupling suppression electrode and the resonant element are capacitively coupled to generate stray capacitance. The value of the stray capacitance is determined by conditions such as the shape of the coupling suppression electrode and the distance between the coupling suppression electrode and the resonant element. However, the shape of the coupling suppression electrode and the distance between the coupling suppression electrode and the resonant element can be controlled with higher accuracy than the length of the wraparound portion of the ground terminal. Generally, the accuracy of the former and the accuracy of the latter have an order of one digit or more. As described above, in the multilayer dielectric filter according to the present invention, the value of the stray capacitance can be controlled with high accuracy, so that variation in characteristics can be suppressed.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
A multilayer dielectric filter according to an embodiment of the present invention will be described with reference to FIGS. 1 is an external perspective view of a multilayer dielectric filter, FIG. 2 is a diagram illustrating a multilayer structure of the multilayer dielectric filter, and FIG. 3 is a cross-sectional view of the multilayer dielectric filter taken along line AA ′ in FIG. 4 is a cross-sectional view of the multilayer filter cut by the resonance element forming layer, and FIG. 5 is an equivalent circuit diagram of the multilayer dielectric filter.
[0016]
As shown in FIG. 1, the
[0017]
The input /
[0018]
The
[0019]
As shown in FIGS. 2 to 4, the
[0020]
A
[0021]
The
[0022]
On the
[0023]
In the
[0024]
A
[0025]
On the
[0026]
Input /
[0027]
Further, as shown in FIG. 4,
[0028]
Here, the absolute value of the difference between the distance between the second
[0029]
A
[0030]
Rectangular third
[0031]
On the
[0032]
A
[0033]
FIG. 5 shows an equivalent circuit of the multilayer
[0034]
The
[0035]
The
[0036]
The
[0037]
The
[0038]
In this multilayer
[0039]
Next, a method for manufacturing the
[0040]
First, for example, BaTiO Three Etc. as the main raw material and the additive as SiO 2 A ceramic slurry is obtained by mixing and stirring a predetermined amount of an organic binder, an organic solvent, or water in a dielectric ceramic material mixed with the above. Next, a ceramic green sheet is formed from the ceramic slurry by a tape molding method such as a doctor blade method.
[0041]
Next, the ceramic green sheet is punched with a punch or a laser as necessary, and then a conductive paste is printed in a predetermined shape by a screen printing method, an intaglio printing method, a relief printing method, or the like. Here, the coating pattern of the conductive paste corresponds to the various electrodes and lands described above. In the present embodiment, the dimensional accuracy of the
[0042]
Subsequently, a ceramic green sheet is laminated | stacked and crimped | bonded using a press apparatus, and a sheet laminated body is obtained. Here, the stacking order of the ceramic green sheets is performed so as to have the configuration described with reference to FIG.
[0043]
Next, the sheet laminate is cut into a size per component unit to obtain a laminated chip. Next, this laminated chip is fired under predetermined temperature conditions and atmospheric conditions to obtain a
[0044]
Next, a conductive paste for the input /
[0045]
Next, a conductive paste for the
[0046]
Next, the conductive paste adhered to the outer surface is fired by putting the
[0047]
In such a
[0048]
On the other hand, in the conventional multilayer dielectric filter that does not have the
[0049]
Here, a capacitor by capacitive coupling in the conventional multilayer dielectric filter corresponds to the
[0050]
Although one embodiment of the present invention has been described above, the present invention is not limited to this. The scope of the present invention is defined by the terms of the claims, and all modifications that come within the meaning of each claim are intended to be embraced by the present invention.
[0051]
For example, in the present embodiment, the
[0052]
Furthermore, the connection position and the number of connections of each resonance element piece by the via
[0053]
Furthermore, in the present embodiment, as shown in the equivalent circuit of FIG. 5, the connection between the equivalent circuit resonant element and the input /
[0054]
Furthermore, in the present embodiment, the ground terminal is formed by the dipping method, but may be formed by other methods such as a transfer method.
[0055]
Furthermore, in the present embodiment, an example in which the resonance circuit has a three-stage configuration in the laminated body is illustrated, but it may be two stages or four or more stages.
[0056]
【The invention's effect】
As described above in detail, according to the present invention, since the coupling suppression electrode is interposed between the resonance element and the wraparound portion of the ground terminal, it is possible to suppress the generation of stray capacitance between the resonance element and the wraparound portion. . On the other hand, the coupling suppression electrode and the resonant element are capacitively coupled to generate stray capacitance. The value of the stray capacitance is determined by conditions such as the shape of the coupling suppression electrode and the distance between the coupling suppression electrode and the resonant element. However, the shape of the coupling suppression electrode and the distance between the coupling suppression electrode and the resonant element can be controlled with higher accuracy than the length of the wraparound portion of the ground terminal. Generally, the accuracy of the former and the accuracy of the latter have an order of one digit or more. As described above, in the multilayer dielectric filter according to the present invention, the value of the stray capacitance can be controlled with high accuracy, so that variation in characteristics can be suppressed.
[Brief description of the drawings]
FIG. 1 is an external perspective view of a multilayer dielectric filter.
FIG. 2 is a diagram for explaining a laminated structure of a laminated dielectric filter.
3 is a cross-sectional view of the multilayer dielectric filter taken along line AA ′ in FIG.
FIG. 4 is a cross-sectional view of a multilayer filter cut by a resonance element forming layer.
FIG. 5 is an equivalent circuit diagram of a multilayer dielectric filter.
FIG. 6 is a cross-sectional view of a multilayer filter according to another example cut by the formation layer of the resonant element.
FIG. 7 is a cross-sectional view of a multilayer filter according to another example cut by the formation layer of the resonant element.
FIG. 8 is a cross-sectional view of a multilayer dielectric filter according to another example.
FIG. 9 is a sectional view of a multilayer dielectric filter according to another example.
FIG. 10 is a cross-sectional view of a multilayer dielectric filter according to another example.
FIG. 11 is a cross-sectional view of a multilayer dielectric filter according to another example.
FIG. 12 is an external perspective view of a conventional multilayer dielectric filter.
FIG. 13 is a cross-sectional view of a multilayer filter cut by a resonance element forming layer.
[Explanation of symbols]
DESCRIPTION OF
Claims (1)
前記グランド端子は、前記積層体の積層方向に対して平行な一の外面に形成された主部と該外面から隣接する他の外面に回り込んだ回り込み部とを備え、
前記積層体は、一端が前記グランド端子の主部に短絡したストリップライン型の共振素子と、少なくとも該共振素子が形成された層において前記グランド端子の回り込み部と前記共振素子との間に配置され該共振素子と該回り込み部との容量結合を抑制する結合抑制電極とを備え、
前記結合抑制電極は、前記共振素子が形成された層において前記グランド端子の主部と回り込み部とが隣接する角部に形成され、前記グランド端子の主部及び回り込み部の双方に接続し、前記共振素子が形成された層における前記グランド端子の回り込み部の長さ方向において該回り込み部よりも長く形成されている
ことを特徴とする積層型誘電体フィルタ。In a multilayer dielectric filter comprising a laminate in which a dielectric and a conductor are laminated, and an input / output terminal and a ground terminal formed on the outer surface of the laminate,
The ground terminal includes a main portion formed on one outer surface parallel to the stacking direction of the stacked body, and a wraparound portion that wraps around from the outer surface to another adjacent outer surface,
The laminated body is disposed between a stripline type resonant element whose one end is short-circuited to the main part of the ground terminal, and at least between the wraparound part of the ground terminal and the resonant element in a layer where the resonant element is formed. e Bei a suppressing coupling reduction electrode capacitive coupling between the resonance element and said curved portion,
The coupling suppression electrode is formed at a corner where the main portion of the ground terminal and the wraparound portion are adjacent to each other in the layer where the resonant element is formed, and is connected to both the main portion and the wraparound portion of the ground terminal, A multilayer dielectric filter characterized in that it is formed longer than the sneak portion in the length direction of the sneak portion of the ground terminal in the layer in which the resonance element is formed .
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