JP3938438B2 - エンコーダ及びその出力方法 - Google Patents
エンコーダ及びその出力方法 Download PDFInfo
- Publication number
- JP3938438B2 JP3938438B2 JP17607998A JP17607998A JP3938438B2 JP 3938438 B2 JP3938438 B2 JP 3938438B2 JP 17607998 A JP17607998 A JP 17607998A JP 17607998 A JP17607998 A JP 17607998A JP 3938438 B2 JP3938438 B2 JP 3938438B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- encoder
- bit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、エンコーダ及びその出力方法に関し、特に、停電時に必要な最小限の分解能（Ｍビット）を予め設定し、その信号のみをバッテリでバックアップすることにより停電時の消費電流を従来よりも低く抑えるための新規な改良に関する。
【０００２】
【従来の技術】
従来、用いられていたこの種のエンコーダ及びその出力方法としては、図示していないが、ｎビットの分解能を有するエンコーダにおいては、停電時もｎビットデータを検出し、メモリで保持していた。
また、停電時の検出方法は、所定の時間でエンコーダ検出部の電源をオン／オフさせ、エンコーダ検出部の消費電流を低減させるようにしていた。例えば、電源オンを１、電源オフを３として構成すると、消費電流は連続通電の場合と比較すれば１／４に低減できることになっていた。
【０００３】
【発明が解決しようとする課題】
従来のエンコーダ及びその出力方法は、以上のように構成されていたため、次のような課題が存在していた。すなわち、エンコーダ検出部が検出可能な電源オンの時間は、エンコーダ検出部の応答速度等により決まり、オフの時間はエンコーダ検出部の回転速度に依存して変化する信号の周期より短いことが必要で、停電時の応答速度を上げようとすると、必然的にエンコーダ検出部の電源オフ時間を短くせざるを得なくなる。また、エンコーダ検出部の電源のオフ時間を短くすると、オン時間は所定の値に決まっているため、オン／オフの時間比率が小さくなり、停電時の消費電流を抑えることができなくなっていた。
【０００４】
本発明は、以上のような課題を解決するためになされたもので、特に、停電時に必要な最小限の分解能（Ｍビット）を予め設定し、その信号のみをバッテリでバックアップすることにより停電時の消費電流を従来よりも低く抑えるようにしたエンコーダ及びその出力方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によるエンコーダ及びその出力方法は、ｎビットのエンコーダ信号を出力回路を経て出力するエンコーダにおいて、前記ｎビットの内のＭビット（Ｍ＜ｎ）のＭビット信号は主電源が停電時においてもバッテリ電源で動作させて前記バッテリ電源により駆動される内蔵メモリに収納し、前記主電源がオン時には、前記ＭビットのＭビット信号をシリアル信号に変換して外部へ出力させると共に、前記Ｍビットの最下位ビットの原点位置を示すＺ信号と２n信号であるインクリメンタル信号を外部へ出力させる方法であり、また、主電源とバッテリを用い、エンコーダ検出部から得た検出信号からｎビットのエンコーダ信号を出力回路を経て出力するようにしたエンコーダにおいて、前記エンコーダ検出部に接続された２m信号生成回路と、前記２m信号生成回路に接続され原点位置を示すＺ信号を出力するＭビットカウンタ回路と、前記２m信号生成回路に接続され２n信号を出力する２n信号分割回路と、前記Ｍビットカウンタ回路に接続されＭビット信号をシリアル信号化するためのシリアル信号変換回路と、を備え、前記バッテリは、前記エンコーダ検出部、２m信号生成回路及びＭビットカウンタ回路を作動させ、前記２n信号分割回路、シリアル信号変換回路及び出力回路は、前記主電源のみで駆動される構成である。
【０００６】
【発明の実施の形態】
以下、図面と共に本発明によるエンコーダ及びその出力方法の好適な実施の形態について説明する。
図１において符号１で示されるものは主電源２とバッテリ３が入力され何れか一方に切り替えるための主電源／バッテリ切り替え回路であり、この主電源／バッテリ切り替え回路１からの出力は、エンコーダ検出部スイッチング回路４、光学式又は磁気式で位置信号を検出するエンコーダ検出部５、２m信号生成回路６及びＭビットカウンタ回路７に供給されている。
【０００７】
前記主電源２は、２m信号生成回路６からの出力６ａが入力される２n信号分割回路８及びＭビットカウンタ回路７の出力７ａが入力されるシリアル信号変換回路９に直接入力され、前記Ｍビットカウンタ回路７から出力され最下位ビットの原点位置を表すＺ信号１０は、前記各回路８，９の出力８ａ，９ａと共に出力回路１１に入力され、さらに、Ｍビットカウンタ回路７には内蔵メモリが設けられている。
なお、前記エンコーダ検出部５からの検出信号５ａを２m／４信号とし、２m信号生成回路６で４倍すると同時にＭビットカウンタ回路７を動作させるためのアップ／ダウン信号６ｂを生成する。２n信号分割回路８では、前記２m／４信号を使ってＭ以上例えば１２８倍）の分解能を有するインクリメンタル信号である出力８ａを生成する。従って、出力回路１１からはＭビットのシリアル信号である出力９ａ、Ｚ信号１０及び２n信号のインクリメンタル信号である出力８ａを出力することができるように構成されている。また、主電源２オン時には全ての回路が動作し、停電時のバッテリ３時には、エンコーダ検出部５、エンコーダ検出部スイッチング回路４、２m信号生成回路６、Ｍビットカウンタ回路７のみが駆動され、２n信号分割回路８、シリアル信号変換回路９及び出力回路１１は主電源のみで駆動される。
【０００８】
次に、動作について述べる。まず、主電源２をオンとし、非停電時の場合には、エンコーダ検出部スイッチング回路４、エンコーダ検出部５、２m信号生成回路６、Ｍビットカウンタ回路７、２n信号分割回路８及びシリアル信号変換回路９は全て主電源２で駆動され出力８ａ，９ａ及びＺ信号１０はエンコーダ信号３０として出力される。この場合、ｎビットで構成されるエンコーダであって、その内、Ｍビット（Ｍ＜ｎ）は停電時においてもバッテリ３で駆動（エンコーダ検出部５、エンコーダ検出部スイッチング回路４、２m信号生成回路６及びＭビットカウンタ回路７のみ）されるＭビットカウンタ回路７の内蔵メモリ１２に内蔵される。また、電源オン時は、このＭビットデータをシリアルデータに変換して出力回路１１から外部へ出力し、Ｍビットの最下位ビット信号であるＺ信号１０が出力される。
【０００９】
すなわち、停電時に必要な最小限の分解能（ＭビットすなわちＭ＜ｎ）を予め設定し、このＭビットカウンタ回路７の出力７ａすなわちＭビット信号のみをバッテリ３でバックアップすれば、この出力７ａの周期はｎビットに比較して長くなるので、主電源２のオフ時間を長くしても停電中の回転速度に影響を与えることを抑制することができる。
【００１０】
また、電源オン時は、Ｍビットのデータをシリアル信号変換回路９によりシリアル化してシリアル信号として出力９ａを出力する。この時、２n信号のインクリメンタル信号としての出力８ａとＭビットのＭビット信号としての出力７ａは、シリアル信号である出力９ａへの変換時間（エンコーダ内部ではＭビット信号をシリアル信号への変換時間、シリアルデータ通信時間、システム側ではシリアルデータ／パラレルデータ変換時間及びカウンタのプリセット時間）が介在するため同期は取れないが、電源オン時に、まずＭビット信号である出力７ａを読み取り、この読み取ったデータでＭビットカウンタ回路７の上位ビットのカウンタをプリセットし（この時は、図示しないエンコーダ入力軸が回転停止状態）、Ｍビット信号である出力７ａの最下位ビット信号であるＺ信号１０をシリアル信号とは別に出力させる。従って、このＺ信号１０でシステム側の下位ビットカウンターをリセットさせつつ、２nのインクリメンタル信号である出力８ａでシステム側の下位ビットカウンタ（図示せず）を動作させる。以上の動作により、Ｚ信号１０と２n信号である出力８ａは同期がとれていることになるため、エンコーダのｎビット信号のエンコーダ信号３０は、停電後に主電源２が復帰した際においても正規な位置データ（ｎビット信号）を提供することができる。
【００１１】
【発明の効果】
本発明によるエンコーダ及びその出力方法は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、停電時に必要な最小限の分解能（Ｍビット）を予め設定し、その信号のみをバッテリでバックアップすることにより、信号周期はｎビットに比較して長くなるので、電源オフ時間を長くして停電中の回転速度に影響を与えることを抑制できる。
【図面の簡単な説明】
【図１】本発明によるエンコーダを示す構成図である。
【符号の説明】
２ 主電源
３ バッテリ
４ エンコーダ検出部スイッチング回路
５ エンコーダ検出部
６ ２m信号生成回路
５ａ 検出信号（２m／４信号）
６ａ 出力
６ｂ アップ／ダウン信号
７ Ｍビットカウンタ回路
７ａ 出力（Ｍビット信号）
８ ２n信号分割回路
８ａ 出力（２n信号、インクリメンタル信号）
９ シリアル信号変換回路
９ａ 出力（シリアル信号）
１０ Ｚ信号
【発明の属する技術分野】
本発明は、エンコーダ及びその出力方法に関し、特に、停電時に必要な最小限の分解能（Ｍビット）を予め設定し、その信号のみをバッテリでバックアップすることにより停電時の消費電流を従来よりも低く抑えるための新規な改良に関する。
【０００２】
【従来の技術】
従来、用いられていたこの種のエンコーダ及びその出力方法としては、図示していないが、ｎビットの分解能を有するエンコーダにおいては、停電時もｎビットデータを検出し、メモリで保持していた。
また、停電時の検出方法は、所定の時間でエンコーダ検出部の電源をオン／オフさせ、エンコーダ検出部の消費電流を低減させるようにしていた。例えば、電源オンを１、電源オフを３として構成すると、消費電流は連続通電の場合と比較すれば１／４に低減できることになっていた。
【０００３】
【発明が解決しようとする課題】
従来のエンコーダ及びその出力方法は、以上のように構成されていたため、次のような課題が存在していた。すなわち、エンコーダ検出部が検出可能な電源オンの時間は、エンコーダ検出部の応答速度等により決まり、オフの時間はエンコーダ検出部の回転速度に依存して変化する信号の周期より短いことが必要で、停電時の応答速度を上げようとすると、必然的にエンコーダ検出部の電源オフ時間を短くせざるを得なくなる。また、エンコーダ検出部の電源のオフ時間を短くすると、オン時間は所定の値に決まっているため、オン／オフの時間比率が小さくなり、停電時の消費電流を抑えることができなくなっていた。
【０００４】
本発明は、以上のような課題を解決するためになされたもので、特に、停電時に必要な最小限の分解能（Ｍビット）を予め設定し、その信号のみをバッテリでバックアップすることにより停電時の消費電流を従来よりも低く抑えるようにしたエンコーダ及びその出力方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によるエンコーダ及びその出力方法は、ｎビットのエンコーダ信号を出力回路を経て出力するエンコーダにおいて、前記ｎビットの内のＭビット（Ｍ＜ｎ）のＭビット信号は主電源が停電時においてもバッテリ電源で動作させて前記バッテリ電源により駆動される内蔵メモリに収納し、前記主電源がオン時には、前記ＭビットのＭビット信号をシリアル信号に変換して外部へ出力させると共に、前記Ｍビットの最下位ビットの原点位置を示すＺ信号と２n信号であるインクリメンタル信号を外部へ出力させる方法であり、また、主電源とバッテリを用い、エンコーダ検出部から得た検出信号からｎビットのエンコーダ信号を出力回路を経て出力するようにしたエンコーダにおいて、前記エンコーダ検出部に接続された２m信号生成回路と、前記２m信号生成回路に接続され原点位置を示すＺ信号を出力するＭビットカウンタ回路と、前記２m信号生成回路に接続され２n信号を出力する２n信号分割回路と、前記Ｍビットカウンタ回路に接続されＭビット信号をシリアル信号化するためのシリアル信号変換回路と、を備え、前記バッテリは、前記エンコーダ検出部、２m信号生成回路及びＭビットカウンタ回路を作動させ、前記２n信号分割回路、シリアル信号変換回路及び出力回路は、前記主電源のみで駆動される構成である。
【０００６】
【発明の実施の形態】
以下、図面と共に本発明によるエンコーダ及びその出力方法の好適な実施の形態について説明する。
図１において符号１で示されるものは主電源２とバッテリ３が入力され何れか一方に切り替えるための主電源／バッテリ切り替え回路であり、この主電源／バッテリ切り替え回路１からの出力は、エンコーダ検出部スイッチング回路４、光学式又は磁気式で位置信号を検出するエンコーダ検出部５、２m信号生成回路６及びＭビットカウンタ回路７に供給されている。
【０００７】
前記主電源２は、２m信号生成回路６からの出力６ａが入力される２n信号分割回路８及びＭビットカウンタ回路７の出力７ａが入力されるシリアル信号変換回路９に直接入力され、前記Ｍビットカウンタ回路７から出力され最下位ビットの原点位置を表すＺ信号１０は、前記各回路８，９の出力８ａ，９ａと共に出力回路１１に入力され、さらに、Ｍビットカウンタ回路７には内蔵メモリが設けられている。
なお、前記エンコーダ検出部５からの検出信号５ａを２m／４信号とし、２m信号生成回路６で４倍すると同時にＭビットカウンタ回路７を動作させるためのアップ／ダウン信号６ｂを生成する。２n信号分割回路８では、前記２m／４信号を使ってＭ以上例えば１２８倍）の分解能を有するインクリメンタル信号である出力８ａを生成する。従って、出力回路１１からはＭビットのシリアル信号である出力９ａ、Ｚ信号１０及び２n信号のインクリメンタル信号である出力８ａを出力することができるように構成されている。また、主電源２オン時には全ての回路が動作し、停電時のバッテリ３時には、エンコーダ検出部５、エンコーダ検出部スイッチング回路４、２m信号生成回路６、Ｍビットカウンタ回路７のみが駆動され、２n信号分割回路８、シリアル信号変換回路９及び出力回路１１は主電源のみで駆動される。
【０００８】
次に、動作について述べる。まず、主電源２をオンとし、非停電時の場合には、エンコーダ検出部スイッチング回路４、エンコーダ検出部５、２m信号生成回路６、Ｍビットカウンタ回路７、２n信号分割回路８及びシリアル信号変換回路９は全て主電源２で駆動され出力８ａ，９ａ及びＺ信号１０はエンコーダ信号３０として出力される。この場合、ｎビットで構成されるエンコーダであって、その内、Ｍビット（Ｍ＜ｎ）は停電時においてもバッテリ３で駆動（エンコーダ検出部５、エンコーダ検出部スイッチング回路４、２m信号生成回路６及びＭビットカウンタ回路７のみ）されるＭビットカウンタ回路７の内蔵メモリ１２に内蔵される。また、電源オン時は、このＭビットデータをシリアルデータに変換して出力回路１１から外部へ出力し、Ｍビットの最下位ビット信号であるＺ信号１０が出力される。
【０００９】
すなわち、停電時に必要な最小限の分解能（ＭビットすなわちＭ＜ｎ）を予め設定し、このＭビットカウンタ回路７の出力７ａすなわちＭビット信号のみをバッテリ３でバックアップすれば、この出力７ａの周期はｎビットに比較して長くなるので、主電源２のオフ時間を長くしても停電中の回転速度に影響を与えることを抑制することができる。
【００１０】
また、電源オン時は、Ｍビットのデータをシリアル信号変換回路９によりシリアル化してシリアル信号として出力９ａを出力する。この時、２n信号のインクリメンタル信号としての出力８ａとＭビットのＭビット信号としての出力７ａは、シリアル信号である出力９ａへの変換時間（エンコーダ内部ではＭビット信号をシリアル信号への変換時間、シリアルデータ通信時間、システム側ではシリアルデータ／パラレルデータ変換時間及びカウンタのプリセット時間）が介在するため同期は取れないが、電源オン時に、まずＭビット信号である出力７ａを読み取り、この読み取ったデータでＭビットカウンタ回路７の上位ビットのカウンタをプリセットし（この時は、図示しないエンコーダ入力軸が回転停止状態）、Ｍビット信号である出力７ａの最下位ビット信号であるＺ信号１０をシリアル信号とは別に出力させる。従って、このＺ信号１０でシステム側の下位ビットカウンターをリセットさせつつ、２nのインクリメンタル信号である出力８ａでシステム側の下位ビットカウンタ（図示せず）を動作させる。以上の動作により、Ｚ信号１０と２n信号である出力８ａは同期がとれていることになるため、エンコーダのｎビット信号のエンコーダ信号３０は、停電後に主電源２が復帰した際においても正規な位置データ（ｎビット信号）を提供することができる。
【００１１】
【発明の効果】
本発明によるエンコーダ及びその出力方法は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、停電時に必要な最小限の分解能（Ｍビット）を予め設定し、その信号のみをバッテリでバックアップすることにより、信号周期はｎビットに比較して長くなるので、電源オフ時間を長くして停電中の回転速度に影響を与えることを抑制できる。
【図面の簡単な説明】
【図１】本発明によるエンコーダを示す構成図である。
【符号の説明】
２ 主電源
３ バッテリ
４ エンコーダ検出部スイッチング回路
５ エンコーダ検出部
６ ２m信号生成回路
５ａ 検出信号（２m／４信号）
６ａ 出力
６ｂ アップ／ダウン信号
７ Ｍビットカウンタ回路
７ａ 出力（Ｍビット信号）
８ ２n信号分割回路
８ａ 出力（２n信号、インクリメンタル信号）
９ シリアル信号変換回路
９ａ 出力（シリアル信号）
１０ Ｚ信号
Claims (2)
- ｎビットのエンコーダ信号(30)を出力回路(11)を経て出力するエンコーダにおいて、前記ｎビットの内のＭビット（Ｍ＜ｎ）のＭビット信号(7a)は主電源(2)が停電時においてもバッテリ(3)電源で動作させて前記バッテリ(3)電源により駆動される内蔵メモリ(12)に収納し、前記主電源(2)がオン時には、前記ＭビットのＭビット信号(7a)をシリアル信号(9a)に変換して外部へ出力させると共に、前記Ｍビットの最下位ビットの原点位置を示すＺ信号(10)と２n信号(8a)であるインクリメンタル信号を外部へ出力させることを特徴とするエンコーダ出力方法。
- 主電源(2)とバッテリ(3)を用い、エンコーダ検出部(5)から得た検出信号(5a)からｎビットのエンコーダ信号(30)を出力回路(11)を経て出力するようにしたエンコーダにおいて、前記エンコーダ検出部(5)に接続された２m信号生成回路(6)と、前記２m信号生成回路(6)に接続され原点位置を示すＺ信号(10)を出力するＭビットカウンタ回路(7)と、前記２m信号生成回路(6)に接続され２n信号(8a)を出力する２n信号分割回路(8)と、前記Ｍビットカウンタ回路(7)に接続されＭビット信号(7a)をシリアル信号化するためのシリアル信号変換回路(9)と、を備え、前記バッテリ(3)は、前記エンコーダ検出部(5)、２m信号生成回路(6)及びＭビットカウンタ回路(7)を作動させ、前記２n信号分割回路(8)、シリアル信号変換回路(9)及び出力回路(11)は、前記主電源(2)のみで駆動されることを特徴とするエンコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17607998A JP3938438B2 (ja) | 1998-06-23 | 1998-06-23 | エンコーダ及びその出力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17607998A JP3938438B2 (ja) | 1998-06-23 | 1998-06-23 | エンコーダ及びその出力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013230A JP2000013230A (ja) | 2000-01-14 |
| JP3938438B2 true JP3938438B2 (ja) | 2007-06-27 |
Family
ID=16007361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17607998A Expired - Fee Related JP3938438B2 (ja) | 1998-06-23 | 1998-06-23 | エンコーダ及びその出力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3938438B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006292491A (ja) * | 2005-04-08 | 2006-10-26 | Sendai Nikon:Kk | エンコーダ |
-
1998
- 1998-06-23 JP JP17607998A patent/JP3938438B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000013230A (ja) | 2000-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1306740A3 (en) | A semiconductor circuit, and method for operating the same | |
| JP3938438B2 (ja) | エンコーダ及びその出力方法 | |
| US6357012B1 (en) | Microcontroller with auto-alarm device | |
| CN100361040C (zh) | 一种soc架构下的处理器核动态变频装置和方法 | |
| CN215361652U (zh) | 电动助力车及其一键开关系统 | |
| JP4709963B2 (ja) | 絶対位置検出方法及び装置 | |
| JP3144877B2 (ja) | バックアップ式絶対位置エンコーダ | |
| JP3224919B2 (ja) | レゾルバ角度データ出力方法及びレゾルバ装置 | |
| JP2004127188A (ja) | 情報処理システム | |
| JPH1164040A (ja) | エンコーダの異常検出装置 | |
| JP3775961B2 (ja) | 省エネルギー制御装置 | |
| TWI817835B (zh) | 助力載具 | |
| KR20070061625A (ko) | 멀티-칩 모듈의 마이크로 컨트롤러 유닛, 이를 포함하는멀티-칩 모듈, 및 멀티-칩 모듈의 전원 모드 동기 방법 | |
| CN117032028A (zh) | 编码器及其运行方法、控制装置以及可读存储介质 | |
| JPH1169890A (ja) | ステッピングモータの励磁原点復帰方法とその回路 | |
| JP3044935B2 (ja) | 流量計 | |
| JPH0391798A (ja) | デイスプレイ装置 | |
| JP2000295101A (ja) | 半導体装置 | |
| JP2003295978A (ja) | マイコン暴走監視回路 | |
| JPH11305887A (ja) | マイクロコントローラの制御方法及びマイクロコントローラ | |
| JP2001337838A (ja) | 中央処理装置への割込信号発生装置及び割込方法 | |
| JPS6369658A (ja) | プリンタにおける印字ヘツド駆動保護方式 | |
| JPH11282788A (ja) | バスシステムにおける種々のユニットを特徴付けるためのデ―タの生成装置および方法 | |
| SU1644330A1 (ru) | Устройство дл управлени многофазным конвертором | |
| JPH1039960A (ja) | マイクロコンピュータ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050218 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070226 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070320 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070322 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |