JP3934656B2 - 表示装置 - Google Patents
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1.画像を形成するための少なくとも2つのアクティブマトリクス領域103、106と、
前記2つのアクティブマトリクス領域の水平走査制御をそれぞれ行う第1の水平走査制御回路101と第2の水平走査制御回路102と、
前記2つのアクティブマトリクス領域の垂直走査制御を共通に行う回路109と、
が同一基板上に集積化された構成と、
2.前記少なくとも2つのアクティブマトリクス領域で形成される画像を合成して投影する手段408(図4参照)と、
を有し、
前記第1の水平走査制御回路と第2の水平走査制御回路とは、投影される画像の水平走査周波数の1/2の周波数で動作することを特徴とする。
mを2以上の自然数として、
1.画像を形成するための少なくともm個のアクティブマトリクス領域と、
前記m個のアクティブマトリクス領域の水平走査制御をそれぞれ行うm個の水平走査制御回路と、
前記m個のアクティブマトリクス領域の垂直走査制御を共通に行う回路と、 が同一基板上に集積化された構成と、
2.前記少なくともm個のアクティブマトリクス領域で形成される画像を合成して投影する手段と、
を有し、
前記m個の水平走査制御回路は、投影される画像の水平走査周波数の1/mの周波数で動作することを特徴とする。
1.画像を形成するための少なくとも2つのアクティブマトリクス領域と、
前記2つのアクティブマトリクス領域の水平走査制御をそれぞれ行う第1の水平走査制御回路と第2の水平走査制御回路と、
前記2つのアクティブマトリクス領域の垂直走査制御を共通に行う回路と、 が同一基板上に集積化された構成と、
2.前記少なくとも2つのアクティブマトリクス領域で形成される画像を合成して投影する手段と、
を有し、
表示される画像の所定の行において前記第1の水平走査制御回路は奇数個目または偶数個目の画素に対する情報の書込みを行い、前記第2の水平走査制御回路は偶数個目または奇数個目の画素に対する情報の書込みを行うことを特徴とする。
それぞれ異なる水平走査制御回路で制御される複数のアクティブマトリクス領域と、
前記アクティブマトリクス領域で形成される画像を合成して投影する手段と、 を有し、
投影される画像の水平方向における隣合う画素は、異なるアクティブマトリクス領域によって形成されることを特徴とする。
それぞれ異なる垂直走査制御回路で制御される複数のアクティブマトリクス領域と、
前記アクティブマトリクス領域で形成される画像を合成して投影する手段と、 を有し、
投影される画像の垂直方向における隣合う画素は、異なるアクティブマトリクス領域によって形成されることを特徴とする。
103、104、105 アクティブマトリクス回路
106、107、108 アクティブマトリクス回路
109、110、111 垂直走査制御回路
112、113 フリップフロップ回路
114 画像サンプリング信号線
115 サンプリングホールド回路
116 フリップフロップ回路
117 画像サンプリング信号線
118 画像データ線
119 画像信号線
120 画像サンプリング信号線
121、122 フリップフロップ回路
123 フリップフロップ回路
Claims (9)
- 互いに異なる領域に複数の画素がマトリクス状に配置されている第1のアクティブマトリクス領域及び第2のアクティブマトリクス領域を3組と、
前記第1のアクティブマトリクス領域の水平走査を制御する第1の水平走査制御回路、及び前記第2のアクティブマトリクス領域の水平走査を制御する第2の水平走査制御回路と、
クロック生成回路とを有し、
前記クロック生成回路は、
第1のクロック信号が入力され、第2のクロック信号と第3のクロック信号とを出力し、
前記第2のクロック信号は前記第1の水平走査制御回路に入力され、前記第3のクロック信号は前記第2の水平走査制御回路に入力され、
前記第2のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第3のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第2のクロック信号に対して前記第3のクロック信号は、前記第1のクロック信号の1周期分の位相差を有し、
前記3組のアクティブマトリクス領域がそれぞれR、G、Bの各色に対応し、前記各組の第1のアクティブマトリクス領域の画素は同じ場所に投影され、前記各組の第2のアクティブマトリクス領域の画素は同じ場所に投影されることを特徴とする表示装置。 - 互いに異なる領域に複数の画素がマトリクス状に配置されている第1のアクティブマトリクス領域及び第2のアクティブマトリクス領域を3組と、
前記第1のアクティブマトリクス領域の水平走査を制御する第1の水平走査制御回路、及び前記第2のアクティブマトリクス領域の水平走査を制御する第2の水平走査制御回路と、
クロック生成回路とを有し、
前記クロック生成回路は、
第1のクロック信号が入力され、第2のクロック信号と第3のクロック信号とを出力し、
前記第2のクロック信号は前記第1の水平走査制御回路に入力され、前記第3のクロック信号は前記第2の水平走査制御回路に入力され、
前記第2のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第3のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第2のクロック信号及び前記第3のクロック信号は、前記第1のクロック信号の奇数番目の周期または偶数番目の周期のうち一方の周期におけるHi信号の期間をLo信号とした波形を有し、
前記第2のクロック信号に対して前記第3のクロック信号は、前記第1のクロック信号の1周期分の位相差を有し、
前記3組のアクティブマトリクス領域がそれぞれR、G、Bの各色に対応し、前記各組の第1のアクティブマトリクス領域の画素は同じ場所に投影され、前記各組の第2のアクティブマトリクス領域の画素は同じ場所に投影されることを特徴とする表示装置。 - 互いに異なる領域に複数の画素がマトリクス状に配置されている第1のアクティブマトリクス領域及び第2のアクティブマトリクス領域を3組と、
前記第1のアクティブマトリクス領域の水平走査を制御する第1の水平走査制御回路、及び前記第2のアクティブマトリクス領域の水平走査を制御する第2の水平走査制御回路と、
クロック生成回路と、
画像データ生成回路とを有し、
前記クロック生成回路は、
第1のクロック信号が入力され、第2のクロック信号と第3のクロック信号とを出力し、
前記第2のクロック信号は前記第1の水平走査制御回路に入力され、前記第3のクロック信号は前記第2の水平走査制御回路に入力され、
前記第2のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第3のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第2のクロック信号に対して前記第3のクロック信号は、前記第1のクロック信号の1周期分の位相差を有し、
前記画像データ生成回路は、
第1の画像データが入力され、前記第2のクロック信号に同期して第2の画像データを出力し、前記第3のクロック信号に同期して第3の画像データを出力し、
前記第2の画像データは前記第1のアクティブマトリクス領域に入力され、前記第3の画像データは前記第2のアクティブマトリクス領域に入力され、
前記3組のアクティブマトリクス領域がそれぞれR、G、Bの各色に対応し、前記各組の第1のアクティブマトリクス領域の画素は同じ場所に投影され、前記各組の第2のアクティブマトリクス領域の画素は同じ場所に投影されることを特徴とする表示装置。 - 互いに異なる領域に複数の画素がマトリクス状に配置されている第1のアクティブマトリクス領域及び第2のアクティブマトリクス領域を3組と、、
前記第1のアクティブマトリクス領域の水平走査を制御する第1の水平走査制御回路、及び前記第2のアクティブマトリクス領域の水平走査を制御する第2の水平走査制御回路と、
クロック生成回路と、
画像データ生成回路とを有し、
前記クロック生成回路は、
第1のクロック信号が入力され、第2のクロック信号と第3のクロック信号とを出力し、
前記第2のクロック信号は前記第1の水平走査制御回路に入力され、前記第3のクロック信号は前記第2の水平走査制御回路に入力され、
前記第2のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第3のクロック信号は、前記第1のクロック信号の2倍の周期を有し、
前記第2のクロック信号及び前記第3のクロック信号は、前記第1のクロック信号の奇数番目の周期または偶数番目の周期のうち一方の周期におけるHi信号の期間をLo信号とした波形を有し、
前記第2のクロック信号に対して前記第3のクロック信号は、前記第1のクロック信号の1周期分の位相差を有し、
前記画像データ生成回路は、
第1の画像データが入力され、前記第2のクロック信号に同期して第2の画像データを出力し、前記第3のクロック信号に同期して第3の画像データを出力し、
前記第2の画像データは前記第1のアクティブマトリクス領域に入力され、前記第3の画像データは前記第2のアクティブマトリクス領域に入力され、
前記3組のアクティブマトリクス領域がそれぞれR、G、Bの各色に対応し、前記各組の第1のアクティブマトリクス領域の画素は同じ場所に投影され、前記各組の第2のアクティブマトリクス領域の画素は同じ場所に投影されることを特徴とする表示装置。 - 請求項3または4において、
前記第2の画像データ及び前記第3の画像データの各画素に対応する信号はそれぞれ、前記第2のクロック信号または前記第3のクロック信号の1周期分の長さを有することを特徴とする表示装置。 - 請求項1乃至5のいずれか一において、
前記第1の水平走査制御回路には、前記第2のクロック信号に同期した第1のスタートパルスが入力され、前記第2の水平走査制御回路には、前記第3のクロック信号に同期した第2のスタートパルスが入力されることを特徴とする表示装置。 - 請求項1乃至6のいずれか一において、
前記第1のアクティブマトリクス領域及び前記第2のアクティブマトリクス領域、前記第1の水平走査制御回路及び前記第2の水平走査制御回路、並びに前記クロック生成回路は、同一基板上に設けられていることを特徴とする表示装置。 - 請求項1乃至7のいずれか一において、
前記第1のアクティブマトリクス領域及び前記第2のアクティブマトリクス領域の間には、前記第1のアクティブマトリクス領域の垂直走査制御と前記第2のアクティブマトリクス領域の垂直走査制御を同時に行う1つの垂直走査制御回路が設けられていることを特徴とする表示装置。 - 請求項1乃至8のいずれか一において、
前記第1のアクティブマトリクス領域の前記複数の画素と、前記第2のアクティブマトリクス領域の前記複数の画素が、1画素ずつ水平方向に交互に隣り合うように投影されて投影面上に1つの画像を表示することを特徴とする表示装置。
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JP2005140551A JP3934656B2 (ja) | 2005-05-13 | 2005-05-13 | 表示装置 |
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JP2005331946A JP2005331946A (ja) | 2005-12-02 |
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